JPH0512898A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0512898A JPH0512898A JP3166555A JP16655591A JPH0512898A JP H0512898 A JPH0512898 A JP H0512898A JP 3166555 A JP3166555 A JP 3166555A JP 16655591 A JP16655591 A JP 16655591A JP H0512898 A JPH0512898 A JP H0512898A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
ための切換信号のレベルが雑音等によって変化するのを
防止する。 【構成】アドレス信号X1〜X7及びその反転信号によ
り切換信号RSのレベルが決定した後、この切換信号R
Sのレベルを保持するように再び切換信号RSの出力端
をプリチャージ制御するプリチャージ制御回路を設け
る。
Description
し、特に冗長回路を備え通常の回路に不良が発生したと
きにこの冗長回路を使用する構成の半導体集積回路装置
に関する。
いて図面を参照して説明する。
切換信号発生回路部分の回路図である。
するアドレスをもつ複数の単位回路(例えばメモリセル
列)を備え切換信号RSが低レベルのときアドレス信号
X1〜X7及びその反転信号により指定されたアドレス
の単位回路に対し所定の処理(例えばデータの書込み,
読出し)を行う回路群(例えばメモリセルアレイ,図示
省略)と、この回路群に処理不良の単位回路があり切換
信号が高レベルのとき不良の単位回路に代って所定の処
理を行う冗長回路(例えば冗長メモリセル列、図示省
略)と、ソースを電源端子と接続しドレインを切換信号
RSの出力端と接続するトランジスタQ16、及び入力
端を切換信号RSの出力端と接続し出力端をトランジス
タゲートQ16のゲートと接続するインバータIV1を
備え切換信号RSの出力端のレベルを保持するレベル保
持回路2と、ソースを電源端子と接続しドレインを切換
信号RSの出力端と接続しゲートに第1の制御信号のプ
リチャージ制御信号PCを入力してプリチャージ制御信
号DCが低レベルのとき切換信号RSの出力端を高レベ
ルの電位にプリチャージするプリチャージ回路のトラン
ジスタQ15と、一端をそれぞれ切換信号RSの出力端
と接続してアドレス信号X1〜X7及びその反転信号の
各ビットと対応して設けられ回路群のアドレスにプログ
ラムできる複数のヒューズ素子F1〜F14,並びにこ
れらヒューズ素子F1〜F14の他端と接地電位点との
間に接続されゲートに対応するアドレス信号X1〜X7
及びその反転信号を入力する複数のトランジスタQ1〜
Q14を備えプリチャージ制御信号が高レベルのときア
ドレス信号X1〜X7のアドレスがヒューズF1〜F1
4によりプログラムされたアドレスと一致したとき切換
信号RSの出力端を高レベル、一致しないとき低レベル
とするプログラム回路1とを有する構成となっている。
良の単位回路のアドレスの“1”のビットに対してはア
ドレス信号X1〜X7の対応するヒューズを、“0”の
ビットに対してはアドレス信号X1〜X7の反転信号と
対応するヒューズを切断する。例えば不良の単位回路の
アドレスが“1011010”であったとすると、切断
するヒューズは、F1,F4,F5,F7,F10,F
11,F14となる。
リチャージ信号PCが高レベルとなりトランジスタQ1
5がオフとなり、アドレス信号X1〜X7のアドレスが
プログラムされたアドレスと一致したとき、アドレス信
号X1〜X7及びその反転信号の“1”となるビットの
ヒューズは全て切断されているので切替信号RSはプリ
チャージされたレベルのままの高レベルとなる。また、
一致しないときは、少なくとも1個所切断されていない
ヒューズのところに必ず“1”となるビットがあり、従
って切換信号RSは低レベルとなる。
保持回路2のトランジスタQ16は、プログラム回路1
により設定された切換信号RSのレベルに追従してこの
レベルを保持する必要があるため、また消費電流を少な
くするため、トランジスタQ1〜Q15より小さく形成
されている。
集積回路装置は、プリチャージ用のトランジスタQ15
がオフとなりプログラム回路1により設定された切換信
号RSのレベルをレベル保持回路2により保持する構成
となっており、このレベル保持回路2のトランジスタQ
16はその寸法が他より小さいので、他の回路の動作や
外来雑音等によって、アドレス信号のヒューズの切断さ
れていないビットが“1”になると、高レベルであった
切換信号RSは低レベルに変化し、レベル保持回路2は
この低レベルに追従してこれを保持することになり、前
記ビットが“0”に戻っても次のプリチャージまでは高
レベルに戻らず、冗長回路を動作させることができない
という欠点があった。
音で切換信号のレベルが変動するのを防止し、回路群及
び冗長回路の切換え誤動作を防止することができる半導
体集積回路装置を提供することにある。
装置は、それぞれ対応するアドレスをもつ複数の単位回
路を備え切換信号が第1のレベルのときアドレス信号に
より指定されたアドレスの前記単位回路に対し所定の処
理を行う回路群と、この回路群に処理不良の単位回路が
あり前記切換信号が第2のレベルのとき前記不良の単位
回路に代って所定の処理を行う冗長回路と、第1の制御
信号が第1のレベルのとき前記切換信号の出力端を所定
の電位にプリチャージするプリチャージ回路と、前記切
換信号の出力端のレベルを保持するレベル保持回路と、
一端をそれぞれ前記切換信号の出力端と接続して前記ア
ドレス信号の各ビットと対応して設けられ前記回路群の
アドレスにプログラムできる複数のプログラム素子を備
え前記第1の制御信号が第2のレベルのとき前記アドレ
ス信号のアドレスが前記プログラム素子によりプログラ
ムされたアドレスと一致したとき前記切換信号の出力端
を第2のレベル、一致しないとき第1のレベルとするプ
ログラム回路と、前記第1の制御信号が第2のレベルと
なり前記アドレス信号により前記切換信号の出力端のレ
ベルが決定した後、第2の制御信号により前記切換信号
の出力端のレベルに応じてこのレベルを保持するように
前記切換信号の出力端をプリチャージ制御するプリチャ
ージ制御回路とを有している。
子と接続しドレインを切換信号の出力端と接続する第1
のトランジスタと、入力端を前記切換信号の出力端と接
続し出力端を前記第1のトランジスタのゲートと接続す
る第1のインバータとで形成され、プリチャージ回路及
びプリチャージ制御回路が、ソースを前記電源端子と接
続しドレインを前記切換信号の出力端と接続する第2の
トランジスタと、入力端を前記第1のインバータの出力
端と接続する第2のインバータと、第1の入力端を前記
第2のインバータの出力端と接続し第2の入力端に第2
の制御信号を入力する第1のNANDゲートと、第1の
入力端を前記第1のNANDゲートの出力端と接続し第
2の入力端に第1の制御信号を入力する第2のNAND
ゲートと、入力端を前記第2のNANDゲートの出力端
と接続し出力端を前記第2のトランジスタのゲートと接
続する第3のインバータとを含んで形成された構成とな
っている。
説明する。
る。
集積回路装置と相違する点は、入力端をレベル保持回路
2のインバータIV1の出力端と接続するインバータI
V2と、第1の入力端をインバータIV2の出力端と接
続し第2の入力端に第2の制御信号のレベル保持制御信
号LHを入力する第1のNANDゲートG1と、第1の
入力端を第1のNANDゲートG1の出力端と接続し第
2の入力端にプリチャージ制御信号PCを入力する第2
のNANDゲートG2と、入力端を第2のNANDゲー
トG2の出力端と接続するインバータIV3とを含んだ
プリチャージ制御回路3を設け、インバータIV3の出
力信号をプリチャージ用のトランジスタQ15のゲート
に供給して、プリチャージ制御信号PCが高レベルとな
りアドレス信号により切換信号RSのレベルが決定した
後、レベル保持制御信号LHにより切換信号RSのレベ
ルに応じてこのレベルを保持するように切換信号RSの
出力端をプリチャージ制御する回路構成とした点にあ
る。
説明するための各部信号のタイミング波形図である。
及びレベル保持制御信号LHは低レベルで、トランジス
タQ15はオンとなっており、切換信号RSの出力端は
高レベルにプリチャージされている。
となりトランジスタQ15がオフとなる。
信号が入力され、ヒューズF1〜F14の切断状態とで
切換信号RSの出力端の電位を高レベル又は低レベルに
決定する。
場合、レベル保持制御信号LHが高レベルとなり、再び
トランジスタQ15がオンして切換信号RSの出力端は
高レベルに固定される。リセット時は、先ずレベル保持
制御信号LHが低レベルになりトランジスタQ15がオ
フし、次にプリチャージ制御信号PCが低レベルになり
再びスタンバイ時のプリチャージ状態となる。
スタQ1〜Q14の何れかがオンとなり、これと対応す
るヒューズが切断されていなければ、切換信号RSは低
レベルとなり、冗長回路は非選択となる。このときはレ
ベル保持制御信号LHが高レベルになってもトランジス
タQ15はオンせず、切換信号RSは低レベルに固定さ
れる。リセット時は先ずアドレス選択信号X1〜X7及
びその反転信号がすべて低レベルとなりトランジスタQ
1〜Q14がオフとなる。次にレベル保持制御LHが低
レベルとなり、プリチャージ制御信号PCも低レベルに
なりトランジスタQ15がオンして低レベルだった切換
信号RSの出力端をプリチャージしてスタンバイ状態と
なる。
号RSが高レベルになると、レベル保持信号LHが高レ
ベルになることにより寸法の大きいトランジスタQ15
により再び切換信号RSの出力端がプリチャージされる
ので、ヒューズが切断されていないアドレス信号X1〜
X7及びその反転信号が他の回路の動作や外来雑音等に
よって“1”となっても、切換信号RSの出力端は低レ
ベルになることがなく、高レベルを保持する。すなわ
ち、通常の回路群及び冗長回路の選択上の誤動作がなく
なる。
信号により切換信号のレベルが決定した後、この切換信
号のレベルを保持するように再び切換信号の出力端をプ
リチャージ制御するプリチャージ制御回路を設けた構成
とすることにより、切換信号が冗長回路を選択するレベ
ルのとき、他の回路の動作や外来雑音等によってこのレ
ベルを変えるようなアドレス信号の変化が発生しても、
切換信号の出力端は寸法の大きなトランジスタでプリチ
ャージされているので、切換信号のレベルが変化するこ
とはなく、通常の回路群で冗長回路の選択上の誤動作を
防止することができる効果がある。
各部のタイミング波形図である。
である。
Claims (3)
- 【請求項1】 それぞれ対応するアドレスをもつ複数の
単位回路を備え切換信号が第1のレベルのときアドレス
信号により指定されたアドレスの前記単位回路に対し所
定の処理を行う回路群と、この回路群に処理不良の単位
回路があり前記切換信号が第2のレベルのとき前記不良
の単位回路に代って所定の処理を行う冗長回路と、第1
の制御信号が第1のレベルのとき前記切換信号の出力端
を所定の電位にプリチャージするプリチャージ回路と、
前記切換信号の出力端のレベルを保持するレベル保持回
路と、一端をそれぞれ前記切換信号の出力端と接続して
前記アドレス信号の各ビットと対応して設けられ前記回
路群のアドレスにプログラムできる複数のプログラム素
子を備え前記第1の制御信号が第2のレベルのとき前記
アドレス信号のアドレスが前記プログラム素子によりプ
ログラムされたアドレスと一致したとき前記切換信号の
出力端を第2のレベル、一致しないとき第1のレベルと
するプログラム回路と、前記第1の制御信号が第2のレ
ベルとなり前記アドレス信号により前記切換信号の出力
端のレベルが決定した後、第2の制御信号により前記切
換信号の出力端のレベルに応じてこのレベルを保持する
ように前記切換信号の出力端をプリチャージ制御するプ
リチャージ制御回路とを有することを特徴とする半導体
集積回路装置。 - 【請求項2】 単位回路がメモリセル列であり、回路群
がメモリセルアレイであり、冗長回路が冗長メモリセル
列である請求項1記載の半導体集積回路装置。 - 【請求項3】 レベル保持回路が、ソースを電源端子と
接続しドレインを切換信号の出力端と接続する第1のト
ランジスタと、入力端を前記切換信号の出力端と接続し
出力端を前記第1のトランジスタのゲートと接続する第
1のインバータとで形成され、プリチャージ回路及びプ
リチャージ制御回路が、ソースを前記電源端子と接続し
ドレインを前記切換信号の出力端と接続する第2のトラ
ンジスタと、入力端を前記第1のインバータの出力端と
接続する第2のインバータと、第1の入力端を前記第2
のインバータの出力端と接続し第2の入力端に第2の制
御信号を入力する第1のNANDゲートと、第1の入力
端を前記第1のNANDゲートの出力端と接続し第2の
入力端に第1の制御信号を入力する第2のNANDゲー
トと、入力端を前記第2のNANDゲートの出力端と接
続し出力端を前記第2のトランジスタのゲートと接続す
る第3のインバータとを含んで形成された請求項1記載
の半導体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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JP3166555A JP2689768B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路装置 |
KR1019920011977A KR950002731B1 (ko) | 1991-07-08 | 1992-07-06 | 용장 제어 회로 |
US07/910,646 US5276360A (en) | 1991-07-08 | 1992-07-08 | Redundant control circuit incorporated in semiconductor integrated circuit device for producing control signal indicative of replacement with redundant unit |
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JP3166555A JP2689768B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路装置 |
Publications (2)
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ID=15833435
Family Applications (1)
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Country Status (3)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108601342A (zh) * | 2016-02-02 | 2018-09-28 | 赢创德固赛有限公司 | 在固体水溶性载体上具有表面活性物质的粉末状配制物、其生产方法和其用途 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3281034B2 (ja) * | 1992-05-29 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
KR960009996B1 (ko) * | 1992-08-24 | 1996-07-25 | 금성일렉트론 주식회사 | 반도체 소자의 리페어장치 및 그 배치방법 |
JPH0684394A (ja) * | 1992-09-04 | 1994-03-25 | Nec Corp | 半導体メモリ回路 |
JP2991575B2 (ja) * | 1992-10-08 | 1999-12-20 | 沖電気工業株式会社 | 半導体集積回路 |
US5550776A (en) * | 1994-04-06 | 1996-08-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of driving word lines at high speed |
US5568433A (en) * | 1995-06-19 | 1996-10-22 | International Business Machines Corporation | Memory array having redundant word line |
US6018488A (en) * | 1997-06-26 | 2000-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method relieving defect of semiconductor memory device |
JP3237699B2 (ja) * | 1997-08-11 | 2001-12-10 | 日本電気株式会社 | 半導体記憶装置 |
US6879207B1 (en) * | 2003-12-18 | 2005-04-12 | Nvidia Corporation | Defect tolerant redundancy |
US7405986B2 (en) * | 2005-09-29 | 2008-07-29 | Infineon Technologies Ag | Redundant wordline deactivation scheme |
US7499352B2 (en) * | 2006-05-19 | 2009-03-03 | Innovative Silicon Isi Sa | Integrated circuit having memory array including row redundancy, and method of programming, controlling and/or operating same |
US9811413B2 (en) * | 2014-07-30 | 2017-11-07 | Apple Inc. | Orphan block management in non-volatile memory devices |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6455798A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electronics Corp | Semiconductor integrated circuit |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
US4614883A (en) * | 1983-12-01 | 1986-09-30 | Motorola, Inc. | Address transition pulse circuit |
US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
-
1991
- 1991-07-08 JP JP3166555A patent/JP2689768B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-06 KR KR1019920011977A patent/KR950002731B1/ko not_active IP Right Cessation
- 1992-07-08 US US07/910,646 patent/US5276360A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6455798A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electronics Corp | Semiconductor integrated circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108601342A (zh) * | 2016-02-02 | 2018-09-28 | 赢创德固赛有限公司 | 在固体水溶性载体上具有表面活性物质的粉末状配制物、其生产方法和其用途 |
Also Published As
Publication number | Publication date |
---|---|
KR950002731B1 (ko) | 1995-03-24 |
KR930003168A (ko) | 1993-02-24 |
JP2689768B2 (ja) | 1997-12-10 |
US5276360A (en) | 1994-01-04 |
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