KR950002731B1

KR950002731B1 - 용장 제어 회로

Info

Publication number: KR950002731B1
Application number: KR1019920011977A
Authority: KR
Inventors: 시로 후지마
Original assignee: 니뽄 덴끼 가부시끼 가이샤; 세끼모또 다다히로
Priority date: 1991-07-08
Filing date: 1992-07-06
Publication date: 1995-03-24
Also published as: KR930003168A; US5276360A; JPH0512898A; JP2689768B2

Abstract

내용 없음.

Description

용장 제어 회로

제1도는 반도체 메모리 디바이스에 통합된 종래 기술의 용장 제어 회로를 도시한 회로도.

제2도는 본 발명에 따른 용장 제어 회로를 가진 반도체 메모리 디바이스의 회로 배열을 도시한 불럭도.

제3도는 제2도에 도시된 반도체 메모리 디바이스에 통합된 용장 제어 회로의 회로 배열을 도시한 회로도.

제4도는 저장된 어드레스와 외부 어드레스의 일치에 따른 용장 제어 회로의 기본적인 신호 파형도.

제5도는 저장된 어드레스와 외부 어드레스의 불일치에 따른 용장 제어 회로의 기본적인 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

l : 프로그래밍 회로 2 : 레벨 유지 회로

11 : 단일 반도체 칩 12 : 메모리 셀 어레이

13 : 어드레스 프리디코더 17a : 용장 제어 서브 회로

17b : 프로그래밍 유닛 17c : 레벨 유지 유닛

17d : 프리차아지 유닛

141 내지 14X : 행 어드레스 디코더/정규 워드 라인 구동 유닛

151 내지 15X : 행 어드레스 디코더/제 1용장 워드 라인 구동 유닛

161 내지 16X : 행 어드레스 디코더/제 2용장 워드 라인 구동 유닛

171 내지 17X : 용장 제어 회로

LH : 레벨 유지 신호 PC : 프리차아지 제어 회로

G : 게이트 전극 R1 내지 RX : 외부 행 어드레스 비트

ACT, ACTl : 활성화 신호 RS, RS1 RS2 : 용장 제어 신호.

본 발명은 반도체 집적 회로 디바이스에 관한 것으로 특히, 용장 유닛과의 대체를 나타내는 제어 신호를 발생하기 위한 용장 제어 회로에 관한 것이다.

용장 기술은 반도체 제조에 이끌리고, 생산 수율의 향상을 위해 초대규모 집적 회로에 적용된다. 제1도는 종래 기술의 반도체 메모리 디바이스에 통합된 용장 제어 회로를 나타내고, 용장 제어 회로는 결함 메모리 셀이 정규 워드 라인에 결합될 때 정규 워드 라인과 용장 워드 라인의 대체를 위해 사용된다. 종래 기술용장 제어 회로는 주로 프로그래밍 회로(1), p채널 증가형 프리차아징 트랜지스터(Qp1)와 레벨 유지 회로(2)를 구성한다. 프로그래밍 회로(1)는 퓨즈 성분(F1 내지 F14)과 n-채널 증가형 스위칭 트랜지스터(Qn11 내지 Qn24)의 직렬 조합을 구성하고, 상기 직렬 조합은 출력 신호 라인(OUT)과 접지 전압 라인(GND) 사이에 병렬로 결합된다. 제1도에 도시되지 않았지만, 행 어드레스 신호는 내부 행 어드레스 비트(X1 내지 X7)와 그것의 보수 비트(CX1 내지 CX7)를 발생하기 위해 어드레스 프리디코더 유닛에서 프리디고드된다. 내부 어드레스 비트(X1 내지 X7)와 보수 비트(CX1 내지 CX7)는 행 어드레스 디코더 유닛(도시되지 않음)을 통해 워드 라인 구동 유닛(도시되지 않음)과 프로그래잉 회로(l)로 직접 공급된다. 워드라인 구동 유닛은 어떤 결함 메모리 셀이 선택된 워드 라인과 결합되지 않는 한 행 어드레스 신호에 의해 표시된 행 어드레스가 할당된 워드 라인중 하나를 구동한다.

한편, 내부 행 어드레스 비트(X1 내지 X7)는 n-채널 증가형 스위칭 트랜지스터(Qnll,Qn13,Qn15,Qn17,Qnl9,Qn21 및 Qn23)의 게이트 전극에 각각 공급되고, 나머지 n-채널 증가형 스위칭 트랜지스터(Qn12,Qn14,Qn16,Qn18,Qn20,Qn22 및 Qn24)는 보수 비트(CX1 내지 CX7)에 의해 각각 게이트된다. 퓨즈 성분(F1 내지 F14)이 선택적으로 차단되면, 차단된 퓨즈 성분은 용장 워드 라인과 대체된 워드 라인에 할당된 행 어드레스를 나타낸다. 행 어드레스 신호는 각각 논리 값 "l" 혹은 "o"인 일련의 외부 행 어드레스 비트(R1 내지 R7)로 이루어져 있고 논리 "l" 레벨의 의부 행 어드레스 비트와 논리 "0" 레벨의 외부 행어드레스 비트는 각각 논리 "l" 레벨의 내부행 어드레스 비트와 논리 "l" 레벨의 보수 비트로 각각 변환된다. 이러한 이유로, 행 어드레스 신호에 의해 표시된 행 어드레스는 퓨즈 성분(F1 내지 F14)를 선택적으로 차단함으로써 저장된 행 어드레스를 비교할 수 있다, 논리 "l"의 내부 어드레스 비트와 연관된 차단 퓨즈성분이 논리 "l"의 외부 행 어드레스 비트에 대응하기 때문에 논리 "l"의 보수 비트와 연관된 차단된 퓨즈성분은 논리 "0"의 외부 행 어드레스 비트에 대응하고, 상기 차단된 퓨즈 성분의 조합은 외부 행 어드레스신호에 의해 표시된 행 어드레스에 대응한다. 예를들면, 결함 메모리 셀에 결합된 워드 라인이 (l011010)의 외부 행 어드레스 비트(R1 내지 R7)에 의해 표시된 행 어드레스에 할당되고, 퓨즈 성분(Fl,F4,F5.Fl0,F11 및 F14)은 차단된다.

반도체 메모리 디바이스의 제조 공정 시퀀스의 완료에 따라 반도체 메모리 디바이스는 결함 메모리 셀이 그것에 통합되는지의 여부를 알기 위해 진단을 받는다. 결함 메모리 셀이 발견되지 않으면, 그와 함께 결합된 정상 워드 라인은 용장 메모리 셀 행과 결합된 용장 워드 라인으로 대체되고, 정규 워드 라인에 할당된 행 어드레스는 퓨즈 성분(F1 내지 F14)을 선택적으로 차단함으로써 프로그래밍 회로(1)에 저장된다. 전자 시스템에 설치후 내부 어드레스 비트(X1 내지 X7)와 보수 비트(CX1 내지 CX7)는 외부 디바이스가 결함 메모리 셀에 저장된 데이타 비트를 액세스하는지의 여부를 탐색하도록 프로그래띵 회로(1)에 공급된다. 용장 워드 라인과 대채된 워드 라인이 외부 행 어드레스 비트(R1 내지 R7)에 의해 표시된다면, 내부 행 어드레스 비트(X1 내지 X7)와 브수 비트(CX1 내지 CX7)는 외부 행 어드레스 비트(R1 내지 R7)에 의존하여 논리 "l"로 선택적으로 쉬프트되고, n-채널 증가형 스위칭 트랜지스터(Qnl1 내지 Qn24)에 공급된다.외부 행 어드레스 비트(R1 내지 R7)에 의해 표시된 행 어드레스카 프로그래밍 회로(1)에 저장된 행 어드레스와 일치하기 때문에, 논리 "l"의 내부 행 어드레스 비트와 보수 비트가 차단된 퓨즈 성분과 연관된 n-채널 증가형 스위칭 트랜지스터의 게이트 전극에 단지 공급되고, 어떤 전류 경로도 결코 출력 신호 라인(OUT)에서부터 정지 진압 라인으로 설정되지 않는다, 그러나, 외부 행 어드레스 비트(R1 내지 R7)에 의해 표시된 행 어드레스가 프로그래밍 회로(1)에 저장된 행 어드레스와 뷸일치한다면, 비차단 퓨즈 성분과 연관된 적어도 하나의 n-채널 증가형 스위칭 트랜지스터는 턴온되고, 전류 경로는 출력 신호 라인(OUT)으로부터 n-채널 증가형 스위칭 트랜지스터를 통해 접지 전압 라인으로 제공된다.

P-채널 증가형 프리차아징 트랜지스더(Qp1)는 정 전원 전압 레벨(positive power voltage level)원(Vcc)과 출력 신호 라인(OUT) 사이에 결합되고, 프리차아지 제어 신호(PC)에 응답한다. 반도체 메모리 디바이스가 아이들(idle) 상태에 있는 동안 프리차아지 제어 신호(PC)는 활성 로우 전압 레벨에 머무르고, 출력 신호 라인(OUT)은 정 전원 전압원(Vcc)으로부터 p-채널 증가헝 프리차아징 트랜지스터(Qp1)를 통해 차아지된다. 종래 기술의 반도체 메모리 디바이스에 저장된 데이타 비트를 액세스함에 따라 프리차아지제어 신호(PC)는 비활성 하이 전압 레밸로 회복되고 p-채널 증가형 프리차아징 트랜지스터(Qp1)를 통과하는 전류 경로는 닫혀진다·p-채널 증가형 프리차아징 트랜지스터(Qp1)가 닫혀진 후, 내부 행 어드레스비트와 보수 비트는 프로그래밍 회로(1)에 공급되고 프로그래밍 회로(1)는 선택된 행 어드레스에 의존하여출력 신호 라인(OUT)을 유지하거나 프리차아지 한다.

레벨 유지 회로(2)는 출력 신호 라인(OUT)과 결합된 반전 회로(2a)와, 정 전원 전압원(Vcc)과 출력 신호 라인(OUT) 사이에 결합된 p-채널 증가형 메이크업(make_up) 트랜지스터(Qp2)를 구성한다. 반전 회로(2a)는 행 어드레스 비트(Rl 내지 R7)가 저장된 행 어드레스를 나타낼 때 로우 전압 레벨의 활성화 신호(ACT)를 발생하고 따라서, 출력 신호 라인(OUT)은 하이 전압 레벨로 유지된다. 활성화 신호(ACT)는p-채널 증가형 메이크업 트랜지스터(Qp2)의 게이트 전극에 공급되고, p-채널 증가형 메이크업 트랜지스터(Qp2)는 출력 신호 라인(OUT)상의 하이 전압 레벨을 유지하기 위해 턴온된다. 그러나, 저장된 행 어드레스와 일치하지 않는 경우에 출력 신호 라인(OUT)은 로우 전압 레벨로 하강하고, 반전 회로(2a)는 하이전압 레벨을 p-채널 증가형 메이크업 트랜지스터(Qp2)의 게이트 전극에 공급한다. 정 하이 전압 레벨(positive high voltage level)을 가진 p-채널 증가형 에이크업 트랜지스터(Qp2)는 턴오프되고, 어떤 전류도 출력 신호 라인(OUT)으로 흐르지 않는다. p-채널 증가헝 메이크업 트랜지스터(Qp2)는 전류 소비의측면에서 n-채널 증가형 스위칭 트랜지스터(Qnl1 내지 Qn24) 보다 전류 구동 능력이 작다.

출력 신호 라인(OUT)이 하이 전압 레벨로 유지된다면 하이 전압 레벨의 용장 제어 신호(RS)는 용장 워드 라인에 연관된 용장 워드 라인 구동기(도시되지 않음)뿐만 아니라 용장 워드 라인과 대체된 정규 워드라인에 연관된 워드 라인 구동기로 공급된다. 하이전압 레벨의 용장 제어 신호(RS)를 가진 용장 워드 라인 구동기는 용장 워드 라인을 구동하도록 활성화된다. 그러나, 워드 라인 구동기는 디스에이블되고 워드라인은 결코 활성 레벨로 구동되지 않는다.

이와 같이 배열된 용장 제어 회로는 접지 전압 라인 또는 정 전원 전압 라인(Vcc)상의 잡음에 의한 영향을 쉽게 받는다. 즉, 잡음은 전압 변동의 원인이 되고, 전압 변동은 비차단 퓨즈 성분과 연관된 n=채널증가형 스위칭 트랜지스터중 하나를 턴온하도록 허용할 것이다, 비차단 퓨즈 성분과 연관된 n=채널 증가형 스위칭 트랜지스터가 턴온할 때, p-채널 증가형 메이크업 트랜지스터(Qp2)가 전류 구동 능력이 너무 작아서 우연히 턴온된 n-채널 증가형 스위칭 트랜지스터를 통해 흐르는 디스차아징 전류를 보충할 수 없기 때문에 출력 신호 라인(OUT)은 그것을 통해 접지되고 반전 회로(2a)는 p-채널 증가형 메이크업 트랜지스터(Qp2)을 일으킨다, 따라서, 비록 잡음이 제거되더라도 n=채널 증가형 스위칭 트랜지스터는 다시 턴오프하고, p-채널 증가형 프리차아징 및 메이크업 트랜지스터(Qp1 및 Qp2) 모두는 오프 상태를 유지하며, 출력 신호 라인(OUT)은 로우 전압 레벨에 머무른다. 그러므로, 출력 신호 라인(OUT)은 저절로 로우전압 레벨로 유지되고, 결함 메모리 셀에 결합된 워드 라인은 용장 워드 라인을 대신하여 액세스하기 위해구동된다.

따라서, 본 발명의 주목적은 잡음에 의한 전압 변동에 민감하지 않은 용장 제어 회로를 제공하기 위한 것이다.

상기 목적을 달성하기 위한 본 발명은 용장 제어 회로가 활성 레벨에 있는 동안 프리차아징 트랜지스터를 턴온시킬 수 있도록 제안한다.

본 발명에 따라서, 결함 성분 회로와 대체할 수 있는 용장 성분 회로와 연관되고, a) 결함 성분 회로에 할당된 어드레스를 저장하고, 결함 성분 회로가 선택되는지의 여부를 탐색하도록 어드레스와 외부 어드레스를 비교하도록 동작하고, 외부 어드레스가 그것에 저장된 어드레스와 일치할 때 외부 신호 라인상의 용장제어 신호를 활성 레벨로 쉬프트하기 위해 디스차아지 라인으로부터 출력 신호 라인을 차단하고, 외부 어드레스가 어드레스와 불일치할 때 용장 제어 신호를 비활성 레벨로 쉬프트하기 위해 출력 신호 라인과 디스차아지 라인으로부터 전류 경로를 제공하는 프로그래밍 유닛, b) 프로그래밍 외부 유닛으로 어드레스가 도달하기 전에 출력 신호 라인을 활성 레벨로 차아지하도록 동작하고 비록 전류 경로가 어드레스와 일치하는 외부 어드레스의 존재하에서 출력 신호 라인과 디스차아지 라인 사이에 설정된다 하더라도 출력 신호 라인상에 활성 레벨을 유지시키는 프리차아징 유닛과, c) 출력 신호 라인이 비활성 레벨에 있을 때 전류를 출력신호 라인으로 메이크업(make_up)하도록 동작하는 메이크업 유닛을 구성하는 용장 제어 회로가 제공된다.

본 발명에 따른 용장 제어 회로의 특성과 장점은 첨부한 도면과 함께 다음의 설명으로부터 보다 분명하게 이해될 것이다. 제2도의 도면에 언급된 반도체 메모리 디바이스의 기본적인 회로 성분은 단일 반도체 칩(11)상에 제조되고, 복수개의 메모리 셀 서브 어레이(121, 122,···및 12X)로 분류된 메모리 셀 어레이(12), 어드레스 프리디코더(13), 메모리 셀 서브 어레이(121 내지 12X)와 각각 연관된 복수개의 행 어드레스 디코더/정규 워드 라인 구동 유닛(141,142,···및 14X), 메모리 셀 서브 어레이(121 내지 12X)와 연관된 행 어드레스 디코더/제1용장 워드 라인 구동 유닛(151,152,···및 15X), 또한 메모리 셀 서브-어레이(121 내지 12X)와 연관된 행 어드레스 디코더/제2용장 워드 라인 유닛(161,162,···및 16X)과, 행 어드레스 디코더/제1용장 워드 라인 구동 유닛(151 내지 15X)뿐만 아니라 행 어드레스 디코더/제2용장 워드 라인 구동유닛(161 내지 16X)과 각각 결합된 용장 제어 회로(l71,172,···및 17X)를 구성한다. 비록 반도체 메모리디바이스가 예를들어, 센스 증폭 회로, 불럭 디코더 유닛, 열 어드레스 디코더 유닛, 열 선택기 및 데이타입력/출력 유닛과 같은 다른 성분 유닛을 부가적으로 구성한다 하더라도 그 성분 유닛은 간소화하기 위해 제2도에 도시되지 않는다.

메모ㄹ 셀 서브 어레이(121 내지 12X) 각각은 행과 열로 배열된 정규 메모리 셀(RG)과 행과 열로 또한 배열된 용장 메모리 셀(RD)에 의해 구현된다. 복수개의 비트 라인(DL1 내지 DLn)이 정규 메모리 셀(RG)과 용장 메모리 셀(RD) 사이에 분배되고 따라서 정규 메모리 셀(RG)의 열과 용장 메모리 셀(RD)의 열에 결합된다. 메모리 셀 서브-어레이(121 내지 12X) 각각은 정규 워드 라인(WL)과 용장 워드 라인(RWLl, RWL2, RWL3 및 RWL4)에 부가적으로 연관된다. 정규 워드 라인(WL)은 정규 메모리 셀(RG)의 행과 결합되고, 용장 워드 라인(RWL1 내지 RWL4)은 각각 용장 메모리 셀(RD)의 행과 결합된다. 정규 워드 라인(WL)은 연관된 행 어드레스 디코더/정규 워드 라인 구동 유닛(141, 142,···또는 14X)에 의해 선택적으로 구동되고 연관된 정규 메모리 셀을 연관된 비트 라인(DL1 내지 DLn)과 결합되도록 허용한다. 그러나,용장 워드 라인(RWL1 및 RWL2)은 행 어드레스 디코더/제1용장 워드 라인 구동 유닛(151, 152,… 또는15X)에 의해 선택적으로 구동되고, 용장 워드 라인(RWL3 및 RWL4)은 행 어드레스 디코더/제 2 용장 워드 라인 구동 유닛(161, 162,···또는 16X)에 의해 선택적으로 구동된다. 용장 워드 라인(RWL1 내지RWL4)중 하나가 연관된 용장 워드 라인 구동 유닛에 의해 구동될 때, 용장 메모리 셀의 행은 연관된 비트라인(DL1 내지 DLn)과 결합된다.

외부 행 어드레스 비트(R1 내지 RX)는 행 어드레스 프리디코더 유닛(13)에 공급되고, 논리 레벨이 대응하는 외부 행 어드레스 비트(R1 내지 RX)와 일치하는 내부 행 어드레스 비트(X1 내지 Xx)와 논리 레벨이 대응하는 외부 행 어드레스 비트(R1 내지 RX)와 반대인 보수 비트(CX1 내지 CXx)를 발생한다. 내부어드레스 비트(X1 내지 Xx)와 보수 비트(CX1 내지 CXx)는 행 어드레스 디코더/정규 워드 라인 구동 유닛(141 내지 l4x)으로 공급되고, 내부 행 어드레스 비트(X1 내지 Xx)중 하나인 보통 최하위 비트는 행 어드레스 디코더/제1용장 워드 라인 구동 유닛(l51 내지 15x)과 행 어드레스 디코더/제2용장 워드 라인 구동 유닛(161 내지 16x)으로 공급된다. 상기 구동 유닛(141 내지 14x,151 내지 15x 및 161 내지 16x)은 연관된 용장 제어 회로(171,172,···또는 17X)로부터 공급된 용장 제어 신호(RS1, RS2 및 RS3)와 선택적으로 인에이블된다. 용장 제어 신호(RS1 및 RS2)중 하나가 비활성 하이 전압 레벨에 있다면, 나머지 용장 제어신호(RS3)는 비활성 로우 전압 레벨에 머무른다. 그러나, 용장 제어 신호(RS1 및 RS2) 모두는 비활성 로우 전압 레벨로 하강하고, 용장 제어 신호(RS3)는 비활성 하이 전압 레벨로 상승한다.

용장 제어 회로(171 내지 17X) 각각은 용장 제어 회로(RS1 및 RS2)를 발생하기 위해 두개의 용장 제어서브 회로(17a)를 가지며 용장 제어 서브 회로(l7a)중 하나는 제3도에 상세하게 도시된다. 용장 제어 신호(RS3)는 예로써 용장 제어 신호(RSl 및 RS2)의 노아(NOR) 연산을 통해 발생된다. 비트(Xl 내지 Xx)로부터 선택된 내부 행 어드레스 비트(X1 내지 X7)와 보수 비트(CX1 내지 CX7)는 모든 용장 제어 서브회로(17a)에 공급된다. 이 경우에 최하위(Xx)와 그것의 보수 비트(CXx)는 용장 제어 서브 회로(17a)로 공급되지 않는다.

용장 제어 서브 회로(17a)는 주로 프로그래밍 유닛(17b), 레벨 유지 유닛(17c) 및 프리차아징 유닛(17d)을 구성한다. 프로그래밍 회로(1)는 퓨즈 성분(F1 내지 Fl4)과 n=채널 증가형 스위칭 트랜지스터(Qn31내지 Qn44)의 직렬 조합을 구성하고, 상기 직렬 조합은 출력 신호 라인(OUT)과 접지 전압 라인(GND)사이에 병렬로 결합된다· 내부 행 어드레스 비트(X1 내지 X7)는 n=채널 증가형 스위칭 트랜지스터(Qn31, Qn33, Qn35, Qn37, Qn39, Qn41 및 Qn43)의 게이트 전극에 각각 공급되고, 나머지 n-채널 증가형 스위칭 트랜지스터(Qn32, Qn34, Qn36, Qn38, Qn40, Qn42 및 Qn44)는 보수 비트(CX1 내지 CX7)에 의해 선택적으로 게이트된다. 퓨즈 성분(F1 내지 F14)은 선택적으로 차단되고, 차단된 퓨즈 성분은 두 용장 워드 라인(RWL1/RWL2 또는 RWL3/RWL4)과 대체된 인접한 두개의 워드 라인을 나타낸다. 논리 "1" 레벨의 외부 행 어드레스 비트와 논리 "o" 레벨의 외부 행 어드레스 비트는 각각 논리 "1" 레벨의 내부 행 어드레스비트와 논리 "1" 레벨의 보수 비트로 각각 변환된다. 이러한 이유로, 외부 행 어드레스 비트(R1 내지 R7)에 의해 표시된 어드레스는 퓨즈 성분(F1 내지 F14)을 선택적으로 차단함으로써 저장된 어드레스를 비교할수 있다. 논리 "1"의 내부 어드레스 비트와 연관된 차단 퓨즈 성분은 논리 "0"의 외부 행 어드레스 비트에 대응하고, 논리 "1"의 보수 비트와 연관된 차단된 퓨즈 성분은 논리 "0"의 내부 행 어드레스 비트에 대응하고, 차단된 퓨즈 성분의 조합은 두개의 정규 워드 라인에 할당된 어드레스를 나타낸다. 예를들면, 결함 메모리 셀과 결합된 정규 워드 라인(1011010)의 외부 행 어드레스 비트(Rl 내지 R7)에 의해 표시된 어드레스를 할당한다면 퓨즈 성분(Fl, F4, F5, F7, Fl0, Fl1 및 F14)은 종래 기술의 프로그래밍 회로(1)의 그것과 유사하게 차단된다.

반도체 메모리 디바이스의 제조 공정 시퀸스의 완료에 따라 반도체 메모리 디바이스는 결함 메모리 셀이 그것에 통합되는지의 여부를 탐색하도록 진단받는다. 결함 메모리 셀이 발전된다면 그것과 결합된 인접한 두개의 정규 워드 라인은 용장 워드 라인쌍(RWL1/RWL2 또는 RWL3/RWL4)과 대체되고, 두개의 정규워드 라인으로 할당된 어드레스는 퓨즈 성분(F1 내지 F4)을 선택적으로 차단함으로써 프로그래밍 회로(l7b)에 저장된다.

레벨 유지 유닛(17c)은 출력 신호 라인(OUT)과 그것의 입력 노드에 결합된 반전 회로(17e), 정 전원 전압 라인(Vcc)과 출력 신호 라인(OUT) 사이에 결합된 p-채널 증가형 메이크업 트랜지스터(17f)를 구성한다 p-채널 증가형 메이크업 트랜지스터(17f)는 반전 회로(17e)에서부터 공급된 제1활성화 신호(ACTl)와 게이트되고 출력 신호 라인(OUT)을 하이 전압 레벨로 유지한다 p-채널 증가형 메이크업 트랜지스터(17f)는 로우 전력 소모의 관점에서 n-채널 증가형 스위칭 트랜지스터(Qn31 내지 Qn44) 보다 전류 구동능력이 더 작다.

프리차아징 유닛(l7b)은 반전 회로(17g), 두개의 낸드 게이트(17h 및 17i), 반전 회로(17j) 및 정 전원전압 라인(Vcc)과 출력 신호 라인(OUT) 사이에 결합된 p-채널 증가형 프리차아징 트랜지스터(17k)를 구성한다, 제1활성화 신호(ACTl)는 반전 회로(17g)의 입력 노드에 공급되고, 반전 회로(17g)의 출력 노드는 제1인에이블 신호(EBLl)를 발생하기 위해 낸드 게이트(17h)의 입력 노드와 결합된다. 낸드 게이트(17h)는 제1인에이블 신호(EBLl)와 함께 인에이블되고 레벨 유지 신호(LH)상의 반전 회로로써 제공한다. 낸드 게이트의 출력 노드는 낸드 게이트(17i)의 입력 노드와 결합되고 제2인에이블 신호(EBL2)를 발생한다. 낸드 게이트(l7i)는 제2인에이블 신호(EBL2)와 인에이블되고 제2활성화 신호(ACT2)의 보수 신호(CACT)를 발생하기 위해 프리차아지 신호(PC)상의 반전 회로로써 제공된다. 낸드 게이트(17i)의 출력 노드는 반전 회로(17j)의 입력 노드와 결합되고, 반전 회로(17j)는 제2활성화 신호(ACT2)를 발생한다. p-채널 증가형 프리차아징 트랜지스터(17k)는 반전 회로(17j)으로부터 공급된 제2활성화 신호(ACT2)에 응답하고, 메모리 셀 어레이(12)에 저장된 데이타 비트를 억세스함에 따라 출력 신호 라인(OUT)을 하이 전압 레벨로 차아지한다. p-채널 증가형 프리차아징 트랜지스터(17k)는 p-채널 증가형 메이크업 트랜지스터(17f) 보다 전류 구동 능력이 크고 그것의 게이트 전극은 "G"로 붙여진다.

아래에서 제4도 및 제5도를 참조로 하여 본 발명에 따른 반도체 메모리 디바이스의 회로 동작의 설명이 만들어진다 다음의 설명에 있어서, 하이 및 로우 전압 레벨은 각각 논리 "1" 레벨 및 논리 "o" 레벨에 대응하도록 가정한다. 먼저, 외부 디바이스가 메모리 셀 서브 어레이(121)에서 결함 메모리 셀에 저장된 데이타 비트를 액세스한다고 가정하면 외부 행 어드레스 비트(121 내지 12X)는 결함 메모리 셀과 결합된 정규워드 라인에 할당된 행 어드레스를 나타내고 따라서, 외부 행 어드레스 비트(R1 내지 R7)는 두개의 용장워드 라인(RWL1 및 RWL2)과 대체된 인접한 두개의 정규 워드 라인에 할당된 어드레스를 나타낸다. 내부행 어드레스 비트(X1 내지 Xx)와 보수 비트(CX1 내지 CXx)는 행 어드레스 디코더/정규 워드 라인 구동유닛(141)로 공급되고, 행 어드레스 디코더/정규 워드 라인 구동 유닛(141)은 결함 메모리 셀과 결합된 워드 라인을 구동하기 위해 준비되어 있다.

반도체 메모리 디바이스가 아이들(idle) 상태에 있는 동안 반도체 메모리 디바이스에 통합된 제어 신호발생 회로(도시되지 않음)는 프리차아지 제어 회로(PC)와 레벨 유지 신호(LH)를 로우 전압 레벨로 쉬프트하고 출력 신호 라인(OUT)은 p-채널 증가형 프리차아징 트랜지스터(17k)를 통해 하이 전압 레벨로 차아지된다. 그리나, 메모리 셀 서브-어레이(l21)에 저장된 데이타 비트로의 액세스에 따라 프리차아지 제어신호(PC)는 시간(tl)에서 하이 전압 레벨로 회복되나 레벨 유지 신호(LH)는 여전히 로우 전압 레벨에 머무른다. 로우 전압 레벨의 레벨 유지 신호(LH)는 낸드 게이트(17h)로 하여금 활성 하이 전압의 제2인에이블 신호(EBL2)를 제1인에이블 신호 (EBLl)와 관계없이 낸드 게이트(17i)로 공급하도륵 하고, 낸드 게이트(17i)는 보수 신호(CACT)를 로우 전압 레벨로 쉬프트하고 따라서, 반전 회로(17j)는 제2활성화 신호(ACT2)를 비활성 하이 레벨로 쉬프트한다. 이때, p-채널 증가형 프리차아징 트랜지스터(17k)에 설정된 전류 경로가 닫혀지고 제1활성화 신호(ACTl)는 p-채널 증가형 메이크업 트랜지스터(17f)를 턴온시킬 수 있다. 인접한 두개의 정규 워드 라인으로 할당된 어드레스는 퓨즈 성분(F1 내지 F14)을 선택적으로 차단시킴에 의해 프로그램 유닛(17b)에 이미 저장되어 있고 논리 "1" 레벨의 내부 어드레스 비트와 논리 "1" 레벨의 보수 비트(CXi)는 시간(t2)에서 차단된 퓨즈 성분과 연관된 n=채널 증가형 스위칭 트랜지스터로 공급된다. 논리 "0" 레벨의 내부 행 어드레스 비트와 보수 비트가 그것의 게이트 전극으로 공급되기 때문에비차단 퓨즈 성분과 연관된 나머지 n-채널 증가형 스위칭 트랜지스터는 턴오프된다. 이러한 이유로 어떤전류 경로도 출력 신호 라인(OUT)에서부터 접지 전압 라인(GND)으로 설정되지 않고, 활성 하이 전압 레벨의 용장 제어 신호(RS1)는 행 어드레스 디코더/제1용장 워드 라인 구동 유닛(l51)으로 공급된다, 그러나, 용장 제어 신호(RS2 및 RS3)는 비활성 로우 전압 레벨에 머무른다. 상기 용장 제어 신호(RS1)는 행어드레스 디코더/제1용장 워드 라인 구동 유닛(15l)으로 하여금 내부 어드레스 비트(Xx)에 응답하도록 하고, 상기 행 어드레스 디코더/제1용장 워드 라인 구동 유닛(151)은 용장 워드 라인(RWLl 및 RWL2)중의 하나를 구동한다. 그때, 상기 용장 메모리 셀의 행은 상기 결함 메모리 셀을 포함하는 정규 메모리 셀의 행대신에 비트 라인(DL1-DLn)에 결합된다. 환언하면, 상기 행 어드레스 디코더/정규 워드 라인 구동 유닛(141)은 결코 정규 워드 라인(WL)을 구동하지 않는다.

따라서 출력 신호 라인(OUT) 및 용장 제어 신호(RS1)는 하이 전압 레벨로 고정되고, 레벨 유지 신호(LH)는 시간(t3)에서 하이 전압 레벨로 상승한다. 하이 전압 레벨의 출력 신호 라인(OUT)은 반전 회로(17e)로 하여금 제1활성화 신호(ACTl)를 로우 전압 레벨로 쉬프트할 수 있도록 하고, 상기 반전 회로(17g)는 제1인에이블(enable) 신호(EBLl)를 활성 하이 전압 레벨(active high voltage level)로 쉬프트한다. 활성 하이 전압 레벨의 제1인에이블 신호(EBLl)에 있어서, 상기 낸드 게이트(l7h)는 하이 전압 레벨의 레벨 유지 신호에 응답하고, 제2인에이블 신호(EBL2)를 비활성 로우 전압 레벨로 쉬프트한다. 그때, 상기 낸드 게이트(17i)는 상기 보수 신호(Complementary signal)(CACT)를 하이 전압 레벨로 고정시키고,상기 반전 회로(1기)는 활성 로우 전압 레벨의 제2활성화 신호(ACT2)를 p-채널 증가형 프리차아징 트랜지스터(17k)의 게이트 전극(G)에 공급한다. 그때, 상기 p-채널 증가형 프리차아징 트랜지스터(17k)는 다시 턴-온되고, 많은 양의 전류가 상기 출력 신호 라인(OUT)에 보충된다. 환언하면, 상기 비차단 퓨즈-성분에 연관된 n-채널 증가형 스위칭 트랜지스터가 접지 전압 라인(GND)상의 잡음에 의해 턴-온 할지라도, 많은 양의 전류는 상기 출력 신호 라인(OUT)을 하이 전압 레벨로 유지시킨다. 액세스의 완료에 따라,상기 내부 어드레스 비트(X1-X7) 및 상기 보수 비트(CX1-CX7)는 시간(t4)에서 로우 전압 레벨로 회복되고, 레벨 유지 신호(LH)도 또한 시간(t5)에서 로우 전압 레벨로 회복된다·로우 전압 레벨의 레벨 유지신호(LH)에 있어서, 상기 낸드 게이트(17h)는 제2인에이블 신호(EBL2)를 활성 하이 전압 레벨로 쉬프트하고, 상기 낸드 게이트(17i)는 하이 전압 레벨의 프리차아지 제어 신호(PC)에 응답하게 된다. 낸드 게이트(17i)는 상기 보수 신호(CACT)를 상기 로우 전압 레벨로 쉬프트하고, 상기 반전 회로(17j)는 제2활성화 신호(ACT2)를 비활성 하이 전압 레벨로 쉬프트한다. 프리차아지 제어 신호(PC)는 시간(t6)에서 로우전압 레벨로 쉬프트되고, 상기 낸드 게이트(17i)는 상기 보수 신호(CACT)를 하이 전압 레벨로 쉬프트한다. 그때, 상기 반전 회로(1기)는 제2활성화 신호(ACT2)를 시간(t7)에서 활성 로우 전압 레벨로 쉬프트하고, 출력 신호 라인(OUT)은 다음 액세스를 위해 차아지된다.

계속해서, 상기 외부 디바이스가 메모리 셀 서브-어레이(121)내의 액설런트(excellent) 정규 메모리 셀에 저장된 데이타 비트를 액세스하고, 외부 행 어드레스 비트(Ri-Rx)는 상기 액설런트 정규 메모리 셀에 결합된 정규 워드 라인에 할당된(asigned) 행 어드레스를 나타내고, 따라서 상기 외부 행 어드레스 비트(R1-R7)는 어떤 용장 워드 라인으로도 결코 대체되지 않는 인접한 두개의 정규 워드 라인에 할당된 어드레스를 나타낸다. 내부 행 어드레스 비트(XI-Xx) 및 보수 비트(CXl-CXx)는 상기 행 어드레스 디코더/정규 워드 라인 구동 유닛(141)에 공급되고, 상기 행 어드레스 디코더/정규 워드 라인 구동 유닛(141)은 이후에 설명되는 바와 같이 활성 레벨의 용장 제어 신호(RS3)가 존재하에서 액설런트 정규 메모리 셀에 결합된 워드 라인을 구동한다. 그때, 데이타 비트는 정규 메모리 셀의 행으로부터 상기 비트 라인(DL1-DLn)으로 출력되고, 선택적으로 외부 디바이스에 공급된다.

상기 반도체 메모리 디바이스가 아이들(idle) 상태에 있는 동안에, 반도체 메모리 디바이스에 통합된 제어 신호 발생 회로(도시되지 않음)는 프리차아지 제어 신호(PC) 및 레벨 유지 신호(LH)를 로우 전압 레벨로 쉬프트하고, 출력 신호 라인(OUT)은 상기 p-채널 증가형 프리차아징 트랜지스터(17k)를 통하여 하이전압 레벨로 차아지된다. 그러나, 메모리 셀 서브-어레이(121)내에 저장된 데이타 비트로의 액세스에 따라, 프리차아지 제어 신호(PC)는 시간(tl1)에서 하이 전압 레벨로 회복되지만, 레벨 유지 신호(LH)는 여전히 로우 전압 레벨로 머무른다. 로우 전압 레벨의 레벨 유지 신호(LH)가 상기 낸드 게이트(17h)로 하여금 활성 하이 레벨의 제2인에이블 신호(EBL2)를 제1인에이블 신호(EBLl)에 관계없이 낸드 게이트(17i)에 공급시키기 때문에, 상기 낸드 게이트(17i)는 보수 신호(CACT)를 로우 전압 레벨로 쉬프트하고, 따라서, 상기 반전 회로(17i)는 제2활성화 신호(ACT2)를 비활성 하이 전압 레벨로 쉬프트한다. 그때, 상기p-채널 증가형 프리차아징 트랜지스터(17k)에 설정된 전류 경로는 닫혀지고, 제1활성화 신호(ACTl)는상기 p-채널 증가형 메이그업 트랜지스터(17f)가 턴-온 할 수 있도록 한다. 논리 "1" 레벨의 상기 내부어드레스 비트(Xi) 및 논리 "1" 레벨의 상기 보수 비트(CXi)중 적어도 하나는 시간(t12)에서 비차단 퓨-즈 성분에 연관된 n-채널 증가형 스위칭 트랜지스터에 공급되고, 이로 인하여, 적어도 하나의 전류 경로가 출력 신호 라인(OUT)에서부터 접지 전압 라인(GND)으로 설정된다. 용장 제어 신호(RS1)는 비활성로우 전압 레벨에 머무르게 되고, 활성 하이 전압 레벨의 용장 제어 신호(RS3)는 상기 행 어드레스 디코더/정규 워드 라인 구동 유닛(141)에 공급된다. 용장 제어 신호(RS2)도 또한 비활성 로우 전압 레벨에 머무르게 되고, 행 어드레스 디코더/용장 워드 라인 구동 유닛(151 및 161) 모두는 결고 용장 워드 라인(RWL1-RWL4)을 구동하지 않는다.

따라서, 출력 신호 라인(OUT) 및 용장 제어 신호(RS1)가 로우 전압 레벨로 떨어진(decay)후, 레벨 유지 신호(LH)는 시간(t13)에서 하이 전압 레벨로 상승한다. 로우 전압 레벨의 출력 신호 라인(OUT)은 반전 회로(17e)로 하여금 제1활성화 신호(ACTl)를 비활성 하이 전압 레벨로 쉬프트 할 수 있도록 하고, 반전 회로(17g)는 제1인에이블 신호(EBL1)를 비활성 로우 전압 레벨로 쉬프트한다. 비활성 로우 전압 레벨의 제1인에이블 신호(EBLl)에 있어서, 낸드 게이트(17h)는 하이 전압 레벨의 레벨 유지 신호에 응답할수 없고, 제2인에이블 신호(EBL2)를 활성 하이 전압 레벨로 쉬프트한다. 그때, 낸드 게이트(17i)는 하이전압 레벨의 프리차아지 제어 신호(PC)에 응답하게 되고, 보수 신호(CACT)를 로우 전압 레벨로 쉬프트한다. 반전 회로(17j)는 비활성 하이 전압 레벨의 제2활성화 신호(ACT2)를 p-채널 증가형 프리차아징 트랜지스터 (17k)의 게이트 전극(G)에 공급한다. 그때 상기 p-채널 증가형 프리차아징 트랜지스터(17k)는 턴-오프되고, 어떤 전류도 출력 신호 라인(OUT)으로 공급되지 않는다.

액세스의 완료에 따라, 상기 내부 어드레스 비트(X1-X7) 및 상기 보수 비트(CX1-CX7)는 시간(t14)에서 로우 전압 레벨로 회복되고, 레벨 유지 신호(LH)도 또한 시간 (t15)에서 로우 전압 레벨로 회복된다. 로우 전압 레벨의 레벨 유지 신호(LH)에 있어서, 낸드 게이트(17h)는 제2인에이블 신호(EBL2)를 활성하이 전압 레벨로 쉬프트하고, 낸드 게이트(17i)는 하이 전압 레벨의 프리차아지 제어 신호(PC)에 응답하게 된다. 낸드 게이트(17i)는 보수 신호(CACT)를 로우 전압 레벨에 유지시키고, 반전 회로(17j)는 제2활성화 신호(ACT2)를 비활성 하이 전압 레벨로 유지시킨다. 프리차아지 제어 신호(PC)는 시간(t71)에서 로우 전압 레벨로 쉬프트되고, 낸드 게이트(17i)는 보수 신호(CACT)를 하이 전압 레벨로 쉬프트한다, 그때, 반전 회로(17j)는 제2활성화 신호(ACT2)를 활성 로우 전압 레벨로 쉬프트하고, 출력 신호 라인(OUT)은 다음 액세스를 위해서 차아지된다.

상기의 설명으로부터 알 수 있는 바와 같이, 프리차아징 유닛(17d)은 p-채널 증가형 프리차아징 트랜지스터(17k)를 출력 신호 라인(OUT)상의 용장 제어 신호(RS1)가 활성 하이 전압 레벨로 고정된 후에 다시 턴-온 할 수 있도록 하고, 따라서 잡음에 의한 바람직하지 않은 전압 변동에 대해서 출력 신호 라인(OUT)을 효과적으로 보호한다. 결과적으로, 결함 메모리 셀은 비록 잡음이 발생할지라도 결코 엑세스 되지 않으며, 본 발명에 따른 반도체 메모리 디바이스는 잡음에 대해서 믿을만하다.

비록 본 발명의 특정 실시예가 도시되고 설명되었다 할지라도, 본 기술에 숙련된 사람들에게는 여러가지변화 및 변경이 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있음은 분명하다. 예를들면, 본 발명은 예로써 세미 주문 제조 방식(Semi-custom-made)의 집적 회로 또는 단일 칩 마이크로 컴퓨터의 데이타 저장부에 응용될 수 있다.

Claims

a) 상기 결합 성분 회로에 할당된 어드레스를 저장하고, 상기 결합 성분 회로가 선택되는지의 여부를 알기 위해 상기 어드레스와 외부 어드레스(X1 내지 X7/CX1 내지 CX7)를 비교하도록 동작하고, 상기 외부 어드레스가 그 내부에 저장된 상기 어드레스와 일치할 때 상기 출력 신호 라인상의 용장 제어 신호(RS1/RS2)를 활성 레벨로 쉬프트하기 위하여 디스차아지 라인(GND)으로부터 출력 신호 라인(OUT)를차단하고, 상기 외부 어드레스가 상기 어드레스와 불일치 할때 상기 용장 제어 신호를 비활성 레벨로 쉬프트하기 위하여 상기 출력 신호 라인 및 상기 디스차아지 라인으로부터 전류 경로를 제공하는 프로그래밍 유닛(17b), b) 상기 외부 어드레스가 상기 프로그래밍 유닛에 도착하기 전에 상기 출력 신호 라인을 상기 활성 레벨로 차아지하도록 동작하는 프리차아징 유닛(17d)과, c) 상기 출력 신호 라인이 비활성 레벨에 있을때 상기 출력 신호 라인에 전류를 메이크업(make-up)하도록 동작하는 메이크업 유닛(17c)을 포함하고, 결합 성분 회로(141-14x/RG)와 대체할 수 있는 용장 성분 회로(151-15x/RD : 161-16x/RD)와 연관된 용장 제어 회로(17a)에 있어서, 상기 프리차아징 유닛은 상기 어드레스와 일치하는 상기 외부 어드레스의 존재하에서 전류 경로가 상기 출력 신호 라인과 상기 디스차아지 라인 사이에 설정될지라도 상기 출력 신호라인상에 상기 활성 레벨을 유지하는 것을 특징으로 하는 용장 제어 회로.
제1항에 있어서, 상기 프로그래밍 유닛은 차단가능 퓨즈 성분(F1-F14)과 상기 외부 어드레스를 나타내는 내부 어드레스 비트(X1-X7) 및 그것의 보수 비트(CX1-CX7)에 의해 게이트된 증가형 스위칭 트랜지스터(Qn31-Qn44)의 복수개의 직렬 조합으로 구성되고, 상기 복수개의 직렬 조합이 상기 출력 신호라인과 상기 디스차아지 라인 사이에 병렬로 결합되는 용장 제어 회로.
제1항에 있어서, 상기 메이크업 유닛은c-1) 제l활성화신호(ACTl)를 발생하기 위하여 상기 출력신호 라인에 결합된 입력 노드를 갖는 반전기(17e)와, c-2) 전류원(Vcc)과 상기 출력 신호 라인 사이에 결합되어 상기 제1활성화 신호에 응답하는 증가형 메이크업 트랜지스터(17f)로 구성되는 용장 제어 회로.
제1항에 있어서, 상기 프리차아징 유닛은 b-1) 제1인에이블 신호(EBLl)를 발생하기 위해 상기 제1활성화 신호를 공급받는 반전기(17g), b-2) 제2인에이를 신호(EBL2)를 발생하기 위해 상기 제1인에이블 신호 및 레벨 유지 신호(LH)를 공급받는 제1낸드 게이트(17h), b-3) 제2활성화 신호(ACT2)의보수 신호(CACT)를 발생하기 위해 상기 제2인에이블 신호 및 프리차아지 제어 신호(PC)를 공급받는 제2낸드 게이트(17i) b-4) 제2활성화 신호를 발생하기 위해 상기 보수 신호를 공급받는 반전기(17j)와, b-5) 상기 전류원과 상기 출력 신호 라인에 결합되어 상기 제2활성화 신호에 응답하는 증가형 프리차아징 트랜지스터(17k)로 구성되는 용장 제어 회로.