KR920015384A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR920015384A
KR920015384A KR1019920000893A KR920000893A KR920015384A KR 920015384 A KR920015384 A KR 920015384A KR 1019920000893 A KR1019920000893 A KR 1019920000893A KR 920000893 A KR920000893 A KR 920000893A KR 920015384 A KR920015384 A KR 920015384A
Authority
KR
South Korea
Prior art keywords
memory cell
word line
redundant
coupled
word lines
Prior art date
Application number
KR1019920000893A
Other languages
English (en)
Other versions
KR960000679B1 (ko
Inventor
히로시 나까야마
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 다다히로, 니뽄 덴끼 가부시끼가이샤 filed Critical 세끼모또 다다히로
Publication of KR920015384A publication Critical patent/KR920015384A/ko
Application granted granted Critical
Publication of KR960000679B1 publication Critical patent/KR960000679B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 메모리 장치의 배치를 도시한 블럭도, 제4도는 본 발명에 따른 다른 반도체 메모리 장치내에 내장된 엔코더의 배치를 도시한 회로도.

Claims (4)

  1. 단일 반도체 칩(11)상에 제조된 반도체 메모리 자치로서, 행렬로 배치된 다수의 메모리 셀(M11 내지 Mmn), 정규 메모리 셀 역할을 하는 행으로부터 선택된 세1행의 메모리 셀, 리던던트 메모리 셀 역할을 하는 행으로부터 선택된 제2행의 메모리 셀에 의해 구현된 각각의 다수의 메모리 셀 어레이 블럭(111/112/11i), 제각기 다수의 메모리 셀 어레이 블럭과 결합되고, 제각기 데이타 비트가 정규 메모리 셀로부터 신택적으로 판독되게 하기 위해 제1행과 제각기 결합된 다수의 정규 워드 라인을 가진 다수의 정규 워드 라인 그룹(WL1/WL2/WLi), 제각기 다수의 정규워드 라인 그룹과 결합되고, 결합된 워드 라인 그룹의 다수의 워드 라인을 선택적으로 구동하는 다수의 워드 라인 구동 회로(121/122/12i), 제각기 다수의 메모리 셀 어레이 블럭과 결합되고, 데이타 비트가 리던던트 메모리 셀로부터 선택적으로 판독되게 하기위해 제2행과 제각기 결합된 다수의 리던던트 워드 라인 (RWL1/RWL2/RWL3/RWL4)을 가지며, 각 리던던트 워드 라인 그룹의 다수의 리던던트 워드 라인이 결합된 메모리 셀 어레이 블럭의 다수의 정규 워드 라인으로부터 선택되어, 결함있는 정규메모리셀과 결합되는 결함있는 정규 워드 라인으로 제각기 대체할 수 있는 다수의 리던던트 워드 라인 그룹, 제각기 다수이 메모리 셀 어레이 블럭과, 결합되고, 리던던트 메모리 셀로부터 데이타비트를 선택적으로 허용하기 위해 결합된 리던던트 워드 라인 그룹의 리던던트 워드 라인과 결합된 다수의 리던던트 워드 라인 구동 회로를 가진 다수의 리던던트 워드 라인구동회로 그룹(141a/141b;142a/142b;14ia/14ib)와, 제각기 다수의 메모리셀 어레이블럭과 결합되고, 결함있는 워드 라인의 하나가 선정되는 지를 알도록 각각의 다수의 프로그래밍 회로가 내부 행 어드레스 비트를 모니터하고, 결합된 메모리 셀 어레이 블럭의 결함있는 정규 워드 라인에 제각기 지정된 행 어드레스를 저장하며, 각각의 다수의 프로그래밍 회로가 내부 행 어드레스 비트로 표시된 결함있는 워드 라인의 하나로 표시된 멀티-비트인에이블 신호및, 내부 어드레스 비트가 결함있는 워드 라인의 하나에 지정된 어드레스로 표시될시에 워드 라인구동 회로의 인에이블된 상태를 삭제하는 방해 신호를 발생시키도록 동작하는 다수의 프로프래밍 회로와(151/152/15i)를 구비한 반도체 메모리 장치에 있어서, 멀티-비트 인에이블로 공급되어, 프로그래밍 회로로부터 신호를 방해하며, 다수의 워드 라인 구동 회로 및 다수 리던던트 워드 라인구동 회로 그룹에 공급된 코드된 신호를 발생시키도록 동작하는 엔코더 유니트(15)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 엔코더 유니트는 상기 멀티-비트 인에이블 신호의 하나로부터 선택된 각각의 콤포넌트 비트로 공급된 제1NOR게이트(15a), 상기 멀티-비ㅌ 인에이블 신호의 하나로부터 선택된 각각의 다른 콤포넌트 비트로 공급된 제2NOR게이트(15b)와, 상기 방해 신호를 위한 신호 경로(15c)를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 각각의 상기 제1 및 2 NOR게이트는 전원 전압 레벨의 소스(Vdd)와 그의 출력 노드(EC1 또는 EC2)사이에 결합된 부하트랜지스터(QN11)와, 상기 출력 노드와 전원 전압레벨(GND)의 다른 소스 사이에서 병렬로 결합되고, 상기 다수의 프로그래밍 회로로부터 공급된 콤포넌트 비트에 의해 게이트 되는 다수의 스위칭 트랜지스터(QN21 내지 QN2i)를 포함하는 반도체 메모리 장치.
  4. 제2항에 있어서, 각각의 상기 제1 및 2 NOR 게이트는 전원전압 레벨소스(Vdd)와 그의 출력 노드(EC1 또는 EC2)사이에 결합되고, 프리차징 신호(PCH)에 응답하는 프리차징 트랜지스터(Qp1)와 상기 출력 노드와 전원 전압 레벨의 다른 소스 사이에서 병렬로 결합되고, 상기 다수의 프로그래밍 회로로부터 공급된 콤포넌트 비트에 의해 게이트되는 다수의 스위칭 트랜지스터(QN31, 내지 QN3i)를 포함하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019920000893A 1991-01-25 1992-01-23 인코더를 가진 용장 랜덤 액세스 메모리 장치 KR960000679B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-25504 1991-01-25
JP3025504A JP2629463B2 (ja) 1991-01-25 1991-01-25 半導体記憶回路

Publications (2)

Publication Number Publication Date
KR920015384A true KR920015384A (ko) 1992-08-26
KR960000679B1 KR960000679B1 (ko) 1996-01-11

Family

ID=12167900

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920000893A KR960000679B1 (ko) 1991-01-25 1992-01-23 인코더를 가진 용장 랜덤 액세스 메모리 장치

Country Status (5)

Country Link
US (1) US5224073A (ko)
EP (1) EP0496282B1 (ko)
JP (1) JP2629463B2 (ko)
KR (1) KR960000679B1 (ko)
DE (1) DE69214850T2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3040625B2 (ja) * 1992-02-07 2000-05-15 松下電器産業株式会社 半導体記憶装置
JP2567180B2 (ja) * 1992-03-23 1996-12-25 株式会社東芝 半導体メモリ
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
DE19754471C1 (de) * 1997-11-26 1998-11-19 Siemens Ag Verfahren zum Herstellen eines langgestreckten Supraleiters
KR19990061991A (ko) * 1997-12-31 1999-07-26 김영환 다수개의 리던던시 입출력 라인들을 구비하는 반도체 장치
US6011733A (en) * 1998-02-26 2000-01-04 Lucent Technologies Inc. Adaptive addressable circuit redundancy method and apparatus
US5970013A (en) * 1998-02-26 1999-10-19 Lucent Technologies Inc. Adaptive addressable circuit redundancy method and apparatus with broadcast write
JPH11273395A (ja) 1998-03-25 1999-10-08 Nec Corp 半導体記憶装置
JP3638214B2 (ja) * 1998-07-30 2005-04-13 株式会社 沖マイクロデザイン 冗長回路
DE19922920C1 (de) * 1999-05-19 2000-11-16 Siemens Ag Integrierter Speicher mit Redundanzfunktion
US6438672B1 (en) 1999-06-03 2002-08-20 Agere Systems Guardian Corp. Memory aliasing method and apparatus
JP2003036681A (ja) * 2001-07-23 2003-02-07 Hitachi Ltd 不揮発性記憶装置
US20060182187A1 (en) * 2005-02-11 2006-08-17 Likovich Robert B Jr Automatic reconfiguration of an I/O bus to correct for an error bit
US7495977B1 (en) * 2006-03-31 2009-02-24 Cypress Semiconductor Corp. Memory system having high-speed row block and column redundancy
KR20170055222A (ko) 2015-11-11 2017-05-19 삼성전자주식회사 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837747A (en) * 1986-11-29 1989-06-06 Mitsubishi Denki Kabushiki Kaisha Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
JP2622254B2 (ja) * 1987-02-24 1997-06-18 沖電気工業株式会社 半導体記憶装置
JP2632076B2 (ja) * 1990-08-02 1997-07-16 三菱電機株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR960000679B1 (ko) 1996-01-11
DE69214850D1 (de) 1996-12-05
JPH04252500A (ja) 1992-09-08
EP0496282A3 (en) 1993-05-12
DE69214850T2 (de) 1997-05-28
EP0496282A2 (en) 1992-07-29
US5224073A (en) 1993-06-29
EP0496282B1 (en) 1996-10-30
JP2629463B2 (ja) 1997-07-09

Similar Documents

Publication Publication Date Title
US4365319A (en) Semiconductor memory device
US4933899A (en) Bi-CMOS semiconductor memory cell
KR920015384A (ko) 반도체 메모리 장치
KR940018874A (ko) 불휘발성 반도체 기억장치
KR960042752A (ko) 낮은 전원전압 동작에서도 빠르고 안정된 동작이 가능한 스태틱형 반도체기억장치
KR930011001A (ko) 데이터가 블록단위에서 소거될 수 있는 불휘발성 반도체 기억장치와 불휘발성 반도체 기억장치의 블록단위에서 데이터를 소거하는 방법
KR900008526A (ko) 반도체 기억장치
EP0467607B1 (en) Semiconductor memory device
KR890012312A (ko) 반도체 기억장치
KR880011813A (ko) 기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트방법
KR940022845A (ko) 반도체 메모리 및 용장 어드레스 기입방법
US6744659B1 (en) Source-biased memory cell array
KR870009395A (ko) 불휘발성 메모리 회로
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
US4987560A (en) Semiconductor memory device
KR0158933B1 (ko) 반도체 기억 장치
KR920015379A (ko) Eeprom 및 eeprom 독출 방법
KR910001783A (ko) 불휘발성 반도체메모리장치
KR950002731B1 (ko) 용장 제어 회로
KR920000080A (ko) 비휘발성 메모리장치의 시그네쳐(signature)회로
KR20080053463A (ko) 클리어 동작을 갖는 저장 소자 및 그 방법
KR880008340A (ko) Cmos 게이트 어레이의 고밀도 rom
US4858188A (en) Semiconductor memory with improved write function
IE52821B1 (en) Static memory circuit
KR930008850A (ko) 분할된 판독 데이타 버스 시스템을 갖는 반도체 메모리 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020103

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee