KR940022845A - 반도체 메모리 및 용장 어드레스 기입방법 - Google Patents

반도체 메모리 및 용장 어드레스 기입방법 Download PDF

Info

Publication number
KR940022845A
KR940022845A KR1019940001553A KR19940001553A KR940022845A KR 940022845 A KR940022845 A KR 940022845A KR 1019940001553 A KR1019940001553 A KR 1019940001553A KR 19940001553 A KR19940001553 A KR 19940001553A KR 940022845 A KR940022845 A KR 940022845A
Authority
KR
South Korea
Prior art keywords
redundant
address
signal
semiconductor memory
memory
Prior art date
Application number
KR1019940001553A
Other languages
English (en)
Other versions
KR0121803B1 (en
Inventor
쇼이치 가와무라
Original Assignee
세키자와 스토무
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와 스토무, 후지쓰 가부시키가이샤 filed Critical 세키자와 스토무
Publication of KR940022845A publication Critical patent/KR940022845A/ko
Application granted granted Critical
Publication of KR0121803B1 publication Critical patent/KR0121803B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명의 목적은 용장 메모리 액세스 속도를 개선함으로써 동작 속도를 향상시키고, 단일 저전압 전원으로 동작하도록 설계된 반도체 메모리의 경우에도 용장 어드레스를 기억하는 전기적으로 프로그램 가능한 메모리 장치에 용장 어드레스가 기입가능하게 하기 위한 것이다. 본 발명의 제1특징에 따른 반도체 메모리에 있어서, 액세스가 교체 요소에 대해 존재하는지의 여부를 판정하는 어드레스 판정회로는 출력용 두개의 상보 입력 신호중 한 신호를 인에이블시킬 수 있는 상태로 혹은 하이 임피던스 상태로 설정될 수 있는 게이트 회로로 구성되고 용장용 어드레스 신호 검출시 통상 메모리 셀의 선택을 금지하는 신호가 출력되는 신호 라인은 용장 기능의 상태를 기억하는 용장 메모리 회로의 출력에 의해 직접 제어된다. 더욱이, 본 발명의 제2 특징에 따른 반도체 메모리의 경우, 용장 비휘발성 반도체 메모리에 어드레스를 기입하기 위한 기입 전압은 반도체 메모리 외부에서 공급된다.

Description

반도체 메모리 및 용장 어드레스 기입방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1모드의 기본적인 기능 구성을 나타낸 도면.

Claims (8)

  1. 통상 메모리 셀(1)의 매트릭스 어레이와; 어드레스 신호에 따라 상기 메모리셀(1) 중 일부 셀을 선택하기 위한 디코더(2)와; 상기 메모리 셀(1) 중 일부를 교체하기 위한 용장 셀(3)과; 어드레스 신호가 상기 용장 셀(3)에 의해 교체된 부분을 선택하는 신호인지의 여부를 검출하고 상기 디코더(2)에 의한 선택을 디세이블 하고 신호가 교체 부분을 위해 존재할 때 상기 용장 셀 블록(3)의 선택을 인에이블 하기 위한 용장 판정 회로(4)를 포함하는데, 상기 용장 판정 회로(4)는 출력용 상보 입력 신호중 하나를 인에이블 할 수 있는 상태로 혹은 하이 임피던스 상태로 설정될 수 있는 게이트 회로(5A,5B)와; 상기 게이트의 상태를 설정하는 신호를 출력하기 위해 비휘발성 반도체 메모리로 구성되는 용장 어드레스 메모리(6)와; 상기 게이트 회로의 출력이 규정 상태에 놓이게 될 때 상기 용장 셀(3)을 선택하기 위한 신호를 출력하는 동시에, 상기 메모리 셀(2)중의 임의의 셀을 선택하는 것을 금지하기 위해 선택 금지 신호를 상기 디코더(2)의 용장 선택 신호 선상으로 출력하는용장 디코더(7)와; 용장이 스위치온 되는지의 여부에 관한 정보를 기억하기 위한 용장 설정 메모리(8)와; 용장이 스위치 온되지 않을때 선택을 허용하기 위해 신호를 상기 용장 선택 신호선을 출력하고 용장이 스위치 온될때 상기 용장 선택 신호선에 대해 하이 임피던스 상태를 놓이게 되는 선택선 설정 회로(9)를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 통상 셀(1)은 전기적으로 프로그램 가능한 비휘발성 반도체 메모리 셀인 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 게이트 회로(5A,5B,…)는 어드레스 신호의 각 비트의 통상 신호 및 상보 신호가 각각 입력되고 하이 임피던스 상태에 놓일 수 있는 출력을 갖는 두개의 버퍼 게이트를 가지는 다수의 회로로 각각 구성되는 것을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서, 상기 게이트 회로 (5A,5B,…)는 어드레스 신호의 각 비트의 통상 신호 및 상보 신호가 각각 입력되고 하이 임피던스 상태에 놓일 수 있는 출력을 갖는 두개의 버퍼 게이트를 가지는 다수의 회로로 각각 구성되는 것을 특징으로 하는 반도체 메모리.
  5. 통상 메모리 셀(1)의 매트릭스 어레이와; 어드레스 신호에 따라 상기 메모리 셀(1)의 부분을 선택하기 위한 디코더(2)와; 상기 메모리 셀중 일부를 교체하기 위한 용장 셀(3)과; 어드레스 신호가 상기 용장 셀(3)에 의해 교체된 부분을 선택하는 신호인지의 여부를 검출하고 상기 디코더(2)에 의해 선택을 디세이블하고 신호가 교체 부분을 위해 존재할 때 상기 용장 셀 블록(3)의 선택을 인에이블 하기 위한 용장 판정 회로(4)을 포함하는데, 상기 용장 판정 회로(4)는 상기 용장 셀(3)에 으해 교체된 부분의 어드레스를 기억하기 위한 전기적으로 프로그램 가능한 비휘발성 반도체 용장 메모리(6)를 구비하고, 상기 용장 비휘발성 반도체 메모리(6)에 어드레스를 기입하기 위한 기입 전압은 상기 반도체 메모리 외부에서 공급되는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 상기 비휘발성 반도체 메모리(6)에 어드레스를 기입하기 위한 기입 전압이 인가되고 최종 조립 제품에 사용되지 않는 특수 전극 패드를 추가로 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 매트릭스상으로 배열되는 통상 메모리 셀(1)의 일부를 교체하기 위한 용장 셀(3)과, 교체된 부분이 어드레스를 기억하기 위한 전기적으로 프로그램 가능한 용장 비휘발성 반도체 메모리를 포함하는 것을 특징으로 하는 반도체 메모리.
  8. 매트릭스 상으로 배열되는 통상 메모리 셀(1)의 일부를 교체하기 위한 용장 셀(3)과, 교체된 부분이 어드레스를 기억하기 위한 전기적으로 프로그램 가능한 용장 비휘발성 반도체 메모리에서, 상기 용장 비휘발성 반도체 메모리에 상기 교체된 부분의 어드레스를 기입하는데 상기 어드레스는 시분할에 의해 기입되는 것을 특징으로 하는 용장 어드레스 기입 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR94001553A 1993-03-18 1994-01-28 Semiconductor memory and redundant-address writing method KR0121803B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-058967 1993-03-18
JP5896793A JPH06275095A (ja) 1993-03-18 1993-03-18 半導体記憶装置及び冗長アドレス書込方法

Publications (2)

Publication Number Publication Date
KR940022845A true KR940022845A (ko) 1994-10-21
KR0121803B1 KR0121803B1 (en) 1997-11-15

Family

ID=13099621

Family Applications (1)

Application Number Title Priority Date Filing Date
KR94001553A KR0121803B1 (en) 1993-03-18 1994-01-28 Semiconductor memory and redundant-address writing method

Country Status (3)

Country Link
US (1) US5485424A (ko)
JP (1) JPH06275095A (ko)
KR (1) KR0121803B1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9417269D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Memory and test method therefor
JP3145894B2 (ja) * 1995-03-10 2001-03-12 日本電気株式会社 電気的に書込み・消去可能な不揮発性半導体記憶装置
JP3230795B2 (ja) * 1995-09-29 2001-11-19 シャープ株式会社 読み出し専用半導体記憶装置
US5657281A (en) * 1996-03-11 1997-08-12 Cirrus Logic, Inc. Systems and methods for implementing inter-device cell replacements
EP0801401B1 (en) * 1996-04-02 2003-08-27 STMicroelectronics, Inc. Testing and repair of embedded memory
US5841784A (en) * 1996-04-02 1998-11-24 Stmicroelectronics, Inc. Testing and repair of embedded memory
KR100390449B1 (ko) * 1996-12-19 2003-10-04 주식회사 하이닉스반도체 기억소자의 칩 선택장치
JPH10334689A (ja) * 1997-05-30 1998-12-18 Fujitsu Ltd 半導体記憶装置
KR100321166B1 (ko) * 1998-06-30 2002-05-13 박종섭 불휘발성메모리를이용한자동리페어회로
JP3880210B2 (ja) * 1998-08-04 2007-02-14 エルピーダメモリ株式会社 半導体装置
JP2000132990A (ja) 1998-10-27 2000-05-12 Fujitsu Ltd 冗長判定回路、半導体記憶装置及び冗長判定方法
KR100363085B1 (ko) * 1999-11-05 2002-12-05 삼성전자 주식회사 리던던시 효율을 향상시키는 로우 리던던시 스킴을 갖는반도체장치
US6671834B1 (en) * 2000-07-18 2003-12-30 Micron Technology, Inc. Memory redundancy with programmable non-volatile control
JP2003100094A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体記憶装置
US6728123B2 (en) 2002-04-15 2004-04-27 International Business Machines Corporation Redundant array architecture for word replacement in CAM
KR100518534B1 (ko) * 2002-07-08 2005-10-04 삼성전자주식회사 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치
US20060136053A1 (en) * 2003-05-27 2006-06-22 Rourke Jonathan M Method and apparatus for improving mitral valve function
US7056286B2 (en) * 2003-11-12 2006-06-06 Adrian Ravenscroft Medical device anchor and delivery system
US7221604B2 (en) * 2004-10-07 2007-05-22 Amic Technology Corporation Memory structure with repairing function and repairing method thereof
JP4568084B2 (ja) * 2004-10-28 2010-10-27 株式会社東芝 半導体記憶装置
US7403417B2 (en) * 2005-11-23 2008-07-22 Infineon Technologies Flash Gmbh & Co. Kg Non-volatile semiconductor memory device and method for operating a non-volatile memory device
JP2008111921A (ja) * 2006-10-30 2008-05-15 Renesas Technology Corp 表示制御用半導体集積回路
WO2009008078A1 (ja) * 2007-07-11 2009-01-15 Fujitsu Microelectronics Limited 半導体記憶装置及びシステム
JP2009087513A (ja) * 2007-10-03 2009-04-23 Nec Electronics Corp 半導体記憶装置、及びメモリセルテスト方法
US8839054B2 (en) 2012-04-12 2014-09-16 International Business Machines Corporation Read only memory (ROM) with redundancy

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5179536A (en) * 1989-01-31 1993-01-12 Fujitsu Limited Semiconductor memory device having means for replacing defective memory cells
JPH07105159B2 (ja) * 1989-11-16 1995-11-13 株式会社東芝 半導体記憶装置の冗長回路
JP2601951B2 (ja) * 1991-01-11 1997-04-23 株式会社東芝 半導体集積回路
US5325333A (en) * 1991-12-27 1994-06-28 Nec Corporation Semiconductor memory device

Also Published As

Publication number Publication date
JPH06275095A (ja) 1994-09-30
US5485424A (en) 1996-01-16
KR0121803B1 (en) 1997-11-15

Similar Documents

Publication Publication Date Title
KR940022845A (ko) 반도체 메모리 및 용장 어드레스 기입방법
US4935899A (en) Semiconductor memory device with redundant memory cells
US4365319A (en) Semiconductor memory device
KR900008526A (ko) 반도체 기억장치
EP0549193A2 (en) Nonvolatile semiconductor memory device with redundancy
KR890015280A (ko) 마스크 rom
US6788592B2 (en) Memory device which can change control by chip select signal
KR900005441A (ko) 반도체 메모리 회로
US5122987A (en) Semiconductor memory device with individually addressable space cells capable of driving a data bus
KR910003679A (ko) 빌트-인 테스트(built-in test) 회로를 갖는 반도체 기억 장치 및 테스트 방법
KR890015132A (ko) 동적 랜덤 억세스 메모리 및 그의 여유도 설정방법
EP1794756A1 (en) Memory control with selective retention
KR840008073A (ko) 반도체 기억장치
US4631707A (en) Memory circuit with power supply voltage detection means
KR940026948A (ko) 결함구제회로
US5157634A (en) Dram having extended refresh time
KR950015390A (ko) 데이타 버스 라인과 데이타 버퍼 회로 사이의 접속을 변경하기 위해 이들 사이에 접속된 시프팅 회로를 갖는 반도체 메모리 디바이스
EP0622803B1 (en) Address buffer
US4408305A (en) Memory with permanent array division capability
US6108235A (en) Memory device
KR960012032A (ko) 반도체 기억장치
KR920015384A (ko) 반도체 메모리 장치
US5235548A (en) Memory with power supply intercept in redundancy logic
US4470133A (en) Memory circuit having a decoder
KR950009744A (ko) 반도체 기억 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010823

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee