JPH06275095A

JPH06275095A - 半導体記憶装置及び冗長アドレス書込方法

Info

Publication number: JPH06275095A
Application number: JP5896793A
Authority: JP
Inventors: Shoichi Kawamura; 祥一河村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-03-18
Filing date: 1993-03-18
Publication date: 1994-09-30
Also published as: KR940022845A; US5485424A; KR0121803B1

Abstract

(57)【要約】【目的】本発明は不揮発性半導体メモリを冗長回路と
してを有する半導体メモリに関し、冗長メモリのアクセ
ス速度改良による動作速度の向上を目的とする。【構成】通常メモリセル１と、デコーダ２と、冗長セ
ル３と、置き換え部分を選択することを検出した時に通
常メモリセル１の選択を禁止し冗長セル３を選択する冗
長判定回路４とを備える半導体記憶装置において、冗長
制御回路４は、出力が入力される相補信号の一方を出力
するか又はハイインピーダンス状態なるかの設定が可能
なゲート回路５Ａ、５Ｂ、…と、不揮発性の冗長アドレ
スメモリ６と、ゲート回路の各出力に応じて冗長セル３
を選択すると共にメモリセル１選択を禁止する冗長用デ
コーダ７と、冗長を行うかどうかを記憶する冗長設定メ
モリ８と、冗長しない時には選択を禁止しないようにす
る信号を出力し冗長する時にはハイインピーダンス状態
になる選択線設定回路９とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不良箇所を置き換える
ことにより製造時の歩留りを向上させる冗長機能を有す
る半導体記憶装置（メモリ）に関し、特に置き換える部
分のアドレスを記憶する冗長アドレス用メモリに電気的
に書き込みが行える不揮発性半導体メモリを有する半導
体メモリに関する。

【０００２】

【従来の技術】半導体メモリは、そのメモリセルアレイ
の中の１つの欠陥でも許されず、欠陥が存在する場合に
はその半導体メモリは不良と判断される。しかし、半導
体メモリが大容量化するにつれて、欠陥を１ビットも含
まないメモリセルアレイを製造することが急速に困難に
なってきた。特に、新規の製造技術を用いて開発される
半導体メモリの場合、量産の立ち上げ時の欠陥レベルが
高く、歩留りが極めて低くなるという問題がある。

【０００３】こうした問題を解決する手段として、冗長
回路技術が用いられている。図１０はレーザで切断する
ヒューズを用いた従来の冗長回路の一例である。なお図
においては、同一の機能部分には共通の参照番号を付し
て表すこととし、図毎の説明を一部省略するものとす
る。図１０において、参照番号１は通常のメモリセル
（リアルセル）であり、複数のブロックに分割されてい
る。２はアドレス信号をデコードしてリアルセル１の所
定部分を選択するデコーダである。３１と３２はリアル
セル１に欠陥がある場合に、その欠陥部分をブロック単
位で置き換える第一及び第二冗長セルブロックであり、
図ではリアルセル１のブロック２個分が独立に置き換え
可能である。通常置き換えは、ワード線単位又はビット
線単位で行われる。７１と７２は置き換えるブロックが
選択されたことを検出する第一及び第二冗長判定回路で
あり、それぞれヒューズ６−１Ａ、６−１Ｂ、…に記憶
された第一冗長セルブロック３１及び第二冗長セルブロ
ック３２に置き換える冗長アドレスがアクセスされたか
どうかを検出し、もし置き換えるアドレスであればイン
バータ７４又は７５を介して第一冗長セルブロック３１
又は第二冗長セルブロック３２を選択すると共に、ＡＮ
Ｄゲート７３を介してインバータ２にリアルセル１の選
択を禁止する信号を出力する。

【０００４】図１１は、従来の冗長判定回路の基本的な
構成例を示す図である。冗長判定回路では、冗長アドレ
スがアクセスされたことを検出する必要があり、図示の
ように、アドレス信号のビット数分だけ一致検出回路７
１１、７１２、７１３、…を設け、すべてのアドレスビ
ットが置き換えたアドレスに一致したことを、多入力の
ＡＮＤゲート７２０で検出する。一致検出回路には通常
ＥＸＮＯＲゲートが用いられ、ＥＸＮＯＲゲートの一方
に各アドレスビットが入力され、もう一方にヒューズで
設定された冗長アドレス値が入力される。それと同時
に、リアルセルに不良がなく冗長を行わない場合には、
たとえアドレスが冗長アドレスに一致しても冗長セルを
選択しないようにする必要があり、７２１はそのために
冗長を行ったかどうかを記憶する冗長記憶部である。７
２２はＡＮＤゲート７２０の出力と冗長記憶部７２１の
信号を合成するＮＯＲゲートであり、冗長が行われ且つ
アドレス信号が一致した時に冗長セル選択信号を出力す
る。この冗長セル選択信号により冗長セルの選択とリア
ルセルの選択禁止が行われる。

【０００５】図１０ようなヒューズを用いた冗長判定回
路では、冗長判定回路の閉める面積は小さくてすむとい
う利点があるが、工程においてウエハを固定するための
ダイソート装置から一旦ウエハをはずして、レーザカッ
ティング装置でヒューズブローした後に再テストする手
間が必要であり、レーザによって飛ばされたポリシリコ
ンが他の回路に悪影響を及ぼす可能性があるという問題
がある。

【０００６】図１２は、このような問題を解決するため
に、ヒューズのかわりにＥＰＲＯＭを用いて冗長アドレ
スを記憶するようにした従来の冗長回路の構成例であ
り、簡略化のため、アドレス信号が２ビットであるとす
る。図において、１９はアドレスバッファである。７３
１と７３２は図１１の回路に相当する一致検出回路であ
り、ヒューズのかわりにＥＰＲＯＭが用いられている。
７４０は冗長が行われたかどうかを記憶する冗長記憶部
であり、同様にＥＰＲＯＭで冗長が行われたかどうかが
設定される。７５０は図１１のＡＮＤゲート７２０と、
ＮＯＲゲート７２２と、省電力化のためのパワーダウン
信号ＰＤを合成するＮＯＲゲート及びそれに付随するイ
ンバータで構成される冗長用デコーダである。７６０は
この回路で使用されるＥＰＲＯＭのコントロールゲート
に印加する電圧を供給する電源回路である。ＥＰＲＯＭ
に書き込みを行う場合、ＥＰＲＯＭのゲートに通常より
高い高電圧を印加する必要があり、電源回路７６０は供
給する電圧を切り換える。

【０００７】図１２のゲート回路７３１においては、右
側の部分がＥＸＯＲ回路であり、左側の部分にＥＰＲＯ
Ｍがある。このようにアドレス信号が一致したことを検
出するゲート回路はかなり大きな回路であり、このよう
な回路がアドレス信号のビット数分必要である。図１２
の回路は、冗長アドレス判定回路及び冗長記憶回路にＥ
ＰＲＯＭを用いるため、ＥＰＲＯＭを形成する工程が必
要であり、現在のところリアルメモリがＥＰＲＯＭ又は
ＥＥＰＲＯＭ、フラッシュメモリ等のＥＰＲＯＭを形成
する工程を含むものに適用されている。

【０００８】図１２の回路は、冗長判定回路のＥＰＲＯ
Ｍに冗長アドレスを書き込むための書き込み回路が必要
になり回路が複雑で大きくなるという問題があるが、ヒ
ューズを用いたものに比べてダイソートテスト中に同時
に冗長して再テストを行えると共に、レーザによって飛
ばされたポリシリコンが他の回路に悪影響を及ぼすこと
がないという利点がある。

【０００９】

【発明が解決しようとする課題】以上が従来の冗長回路
を有する半導体メモリの説明であるが、冗長するアドレ
ス信号であるかを判定するために図１１のようなＥＸＮ
ＯＲゲートを用いる回路を使用する場合、図１２に示し
たように、回路規模が大きくなるという問題がある。ま
た冗長アドレス判定回路を経なければならないだけでな
く、その出力を冗長するかどうかを記憶した冗長記憶回
路の出力と合成する必要があり、そのためのゲートを通
過するため、通常のメモリセル（リアルセル）へのアク
セス速度と比較すると冗長セルへのアクセス速度が遅く
なるという問題がある。半導体メモリの動作速度は、も
っとも遅い場合のアクセス速度に基づいて定める必要が
あるため、このような場合冗長セルへのアクセス速度が
動作速度を決定することになる。近年のマイクロプロセ
ッサ等の高速化のため、半導体メモリの動作速度も高速
化する必要があり、できるだけ高速化することが望まれ
ているる。

【００１０】また近年電子機器の低電圧化に伴い、半導
体メモリも低電圧化が進められている。ＥＰＲＯＭやＥ
ＥＰＲＯＭ、フラッシュメモリといった半導体メモリ
は、書き込みを行うためには読出時に比べてゲートに高
電圧を印加する必要があるが、このような２系統の電源
を必要する半導体メモリにおいても、電子機器の負担軽
減から単一電源化が図られている。

【００１１】低電圧単一電源の半導体メモリにおいて、
冗長アドレスの記憶に上記のＥＰＲＯＭ等を使用した場
合、いかにして冗長アドレスを書き込むかが問題にな
る。低電圧単一電源のＥＰＲＯＭやＥＥＰＲＯＭ、フラ
ッシュメモリを考えた場合、書き込み電圧は内部で昇圧
する必要があるが、昇圧回路はチップ面積をとるため、
チップの縮小を図るためにはリアルセルの書き込みに必
要なだけの能力を有する昇圧回路しか搭載できない。し
かし大容量の半導体メモリになると行又は列のアドレス
ビット数が８ビット以上になる。この時、内部の昇圧回
路では、冗長アドレスビットをすべて同時に書き込むこ
とは不可能であるといった問題が生じる。

【００１２】本発明は上記問題点に鑑みてなされたもの
であり、冗長回路を有する半導体メモリにおいて、冗長
をおこなう工程が複雑にならず、且つアクセス速度がリ
アルセル読出時のアクセス速度と比較しても十分遜色の
無いものを提供すること目的とする。また低電圧単一電
源の半導体メモリで冗長回路にＥＥＰＲＯＭ等の電気的
に書き込みが行える記憶素子を有するものにおいても、
冗長アドレスを書き込めるようにすることを目的とす
る。

【００１３】

【課題を解決するための手段】図１は本発明の半導体記
憶装置の原理を示す構成図である。本発明の半導体記憶
装置は、上記目的を達成するため、アドレス判定回路を
入力される相補信号の一方を出力するようにするか又は
ハイインピーダンス状態なるかのいずれかに設定可能な
ゲート回路で構成すると共に、冗長するアドレス信号で
あることを検出した時に通常メモリセルの選択を禁止す
る信号が送出される信号線を、冗長したことを記憶した
冗長記憶回路の出力が直接制御するようにする。

【００１４】すなわち、本発明の半導体記憶装置は、マ
トリクス状に配列された通常メモリセル１と、アドレス
信号に応じて通常メモリセル１を選択するデコーダ２
と、通常メモリセル１の一部を置き換える冗長セル３
と、アドレス信号が冗長セル３で置き換えた部分を選択
する信号であるかどうかを検出し置き換えた部分を選択
する信号である時にはデコーダ２による選択を禁止し冗
長セル３が選択されるようにする冗長判定回路４とを備
える半導体記憶装置において、冗長判定回路４は、入力
される相補信号の一方を出力するようにするか又はハイ
インピーダンス状態なるかのいずれかに設定可能なゲー
ト回路５Ａ、５Ｂ、…と、不揮発性の半導体メモリで構
成され、ゲート回路の状態を設定する信号を出力する冗
長アドレスメモリ６と、ゲート回路の各出力が所定状態
になった時に冗長セル３を選択する信号を出力すると共
に、デコーダ２への冗長選択信号線１０にメモリセル１
のすべての部分の選択を禁止する選択禁止信号を出力す
る冗長用デコーダ７と、冗長を行うかどうかを記憶する
冗長設定メモリ８と、冗長しない時には冗長選択信号線
に選択を禁止しないようにする信号を出力し、冗長する
時には冗長選択信号線に対してハイインピーダンス状態
になる選択線設定回路９とを備えることを特徴とする。

【００１５】また請求項５に記載の本発明の半導体記憶
装置は、冗長セル３に置き換えるアドレスを記憶する冗
長アドレス記憶用メモリを電気的に書き込み可能な不揮
発性半導体メモリ６とするが、冗長用不揮発性半導体メ
モリ６にアドレスを記憶させるための書込電圧は、この
半導体記憶装置の外部から供給されることを特徴とす
る。

【００１６】更に本発明の半導体記憶装置の別の態様で
は、書込電圧はこの半導体記憶装置の最終的な形態では
使用されない専用電極パッドから供給されることを特徴
とする。本発明の半導体記憶装置の更に別の態様では、
冗長用不揮発性半導体メモリに冗長アドレスを書き込む
時に、このアドレスのデータは複数のビットデータに分
割されて書き込まれることを特徴とする。

【００１７】

【作用】本発明の請求項１に記載の半導体記憶装置を用
いれば、ダイソートテスト中に同時に冗長を行い再テス
トできるようにするため、冗長アドレスメモリ６を不揮
発性半導体メモリにしたものであっても、冗長アドレス
判定用にＥＸＮＯＲによる一致判定回路を用いないた
め、冗長回路の規模を小さくできると共に、冗長判定回
路に入力されたアドレス信号が冗長メモリをアクセスす
るまでのゲート数を低減できるため、アクセス速度を向
上させることが可能になる。

【００１８】ゲート回路５Ａ、５Ｂ、…は、入力される
相補信号の一方を出力するようにするか又はハイインピ
ーダンス状態なるかのいずれかに設定可能なゲートであ
り、冗長しない時にはハイインピーダンス状態に設定さ
れる。これにより、冗長用デコーダ７の出力は不定状態
になり、冗長選択信号線１０のレベルは選択線設定回路
９により冗長セル３が選択されない状態になる。冗長す
る時には、冗長アドレスに従って相補信号の一方を出力
するように設定されるため、冗長用デコーダ７の出力
は、冗長アドレスが入力された時には冗長セル３を選択
して通常メモリセル１の選択を禁止するレベルになり、
それ以外のアドレスが入力された時には冗長セル３を選
択するレベルにはならず、通常メモリセル１の選択を禁
止する信号も出力されないため、デコーダ２により通常
メモリセル１を選択する信号が出力される。

【００１９】また請求項５に記載の半導体記憶装置を用
いれば、冗長用不揮発性半導体メモリ６にアドレスを記
憶させるための書込電圧はこの半導体記憶装置の外部か
ら供給されるため、たとえ低電圧単一電源の半導体メモ
リであっても、冗長アドレスの書き込みが可能になる。
更に、この書き込み電圧の外部からの供給を製品段階で
は使用されない専用電極パッドから行えば、周辺回路に
ストレスを与える等の問題も生じない。

【００２０】更に本発明の別の態様の半導体記憶装置を
用いれば、冗長アドレスの書き込みが複数のビットデー
タに分割されて行われるため、冗長アドレスの書き込み
に要する高電圧電源の容量を低減できる。

【００２１】

【実施例】図２は本発明の第一実施例の半導体メモリの
回路構成を示す図である。図中、参照番号１は通常のメ
モリセル（リアルセル）であり、行単位のブロックにな
っている。２はロウデコーダであり、アドレスバッファ
１９からのアドレス信号とその相補信号からアクセスす
るワード線を選択して電圧を印加する。３はリアルセル
１に欠陥があった場合に、その欠陥部分を行単位で置き
換える冗長セルブロックである。なお簡略化のため、リ
アルセル１は４行のメモリセルで構成され、行方向のア
ドレス信号は２ビットであるとする。７は冗長セル３の
デコーダである。１０は冗長セル３が選択された時に、
ロウデコーダ２によるリアルセル１の選択を禁止する冗
長選択信号線である。１５Ａと１５Ｂはアドレス信号が
冗長セルをアクセスする信号であるかを判定するための
第一及び第二ゲート回路であり、アドレス信号の各ビッ
トに対応した分だけ存在する。１８は冗長を行ったかど
うかを記憶する冗長記憶部である。１９はアドレスバッ
ファであり、２０は第一ゲート回路１５Ａ及び第二ゲー
ト回路１５Ｂ内のＥＰＲＯＭに冗長アドレスを書き込む
時に書込電圧を供給する電源回路である。ＡＤＤ０とＡ
ＤＤ１はアドレス信号であり、Ａ０と／Ａ０、Ａ１と／
Ａ１は、それぞれアドレスバッファ１９で生成された相
補信号の内部アドレス信号である。ＰＤはこの半導体メ
モリが非選択時にある時に、省電力化のためにゲート回
路に流れる貫通電流を低減するパワーダウン信号であ
る。

【００２２】図３から図５は、それぞれ図２の電源回路
２０、ゲート回路１５Ａ、冗長記憶部１８の細部を示す
図である。図３の電源回路は、従来から用いられている
回路であり、直接本発明に関係しないため、ここでは詳
しい説明は省略するが、後述するように、書き込み時に
は信号ＶＨを「Ｈ」にし、読出時には信号ＶＨを「Ｌ」
にする。信号／Ｒは電圧ＶＰＰが印加される時に「Ｈ」
とし、電圧ＶＰＰが印加されない時には「Ｌ」とされ
る。このようにすることで、書き込み時には、電圧ＶＰ
Ｐを印加すれば図中のＶＧとＶＤに高電圧であるＶＰＰ
が出力され、読出時には内部電源電圧ＶＣＣが出力され
る。

【００２３】図４のゲート回路は、図２の第一ゲート回
路１５Ａの構成を示す図であり、第二ゲート回路１５Ｂ
も同様の構成を有する。図から明らかなように、第一ゲ
ート回路１５Ａは同一の回路１５ＡＡと１５ＡＢからな
っており、入力される内部アドレス信号がＡ０か／Ａ０
であるかという点のみが異なる。ＴＴＲ１はトランスフ
ァゲートであり、ＴＣ１はＥＰＲＯＭである。トランス
ファゲートＴＴＲ１には内部アドレス信号Ａ０が入力さ
れ、トランスファゲートＴＴＲ２にはＡ０の相補信号で
ある／Ａ０が入力され、その出力は接続され、冗長デコ
ーダ７への出力ＡＪ０になる。

【００２４】図５の冗長記憶部１８は、トランスファゲ
ートＴＴＲのかわりにトランジスタＴＰが接続される点
と、内部アドレス信号が入力されない点を除けばほぼ同
一の構成を有する。トランジスタＴＰには５Ｖの内部電
源が接続され、その出力は冗長選択信号線１０に接続さ
れる。図２から図５を参照して、第一実施例の回路の動
作を説明する。

【００２５】冗長していない状態で、この半導体メモリ
からデータを読み出す時について説明する。この時、Ｖ
Ｈは「Ｌ」とし、／ＲはＶＰＰが印加されない時には
「Ｌ」、ＶＰＰの印加時には「Ｈ」とし、ＰＤはチップ
選択時「Ｌ」、チップ非選択時「Ｈ」とする。チップが
選択され、ＶＰＰが印加されない時を考える。この時、
第一ゲート回路１５ＡのＴＣ１、ＴＰＤ１、ＴＣ２、Ｔ
ＰＤ２はオン状態であり、トランスファゲートＴＴＲ１
とＴＴＲ２のゲート電極には信号「Ｌ」が入力されるた
めカットオフ状態になる。従って、内部アドレス信号Ａ
ＤＤ０とＡＤＤ１のレベルにかかわらず、出力がハイイ
ンピーダンス状態になり、信号ＡＪ０は不定状態であ
る。これは第二ゲート回路１５Ｂについても同様であ
る。同時に冗長記憶部１８においては、ＴＣＪとＴＰＤ
がオン状態であり、信号ＪＦが「Ｌ」状態になるため、
トランジスタＴＰがオン状態になり、冗長選択信号線１
０は「Ｈ」状態になる。これにより、冗長デコーダ７の
冗長選択信号線への出力は定まらない状態であるが、ト
ランジスタＴＰにより冗長選択信号線１０が「Ｈ」状態
になるため、冗長セルブロック３は常に非選択となり、
アドレス信号に従いリアルセル１のブロックが選択され
る。

【００２６】チップ非選択時には、ＰＤを「Ｈ」とす
る。これにより、各ゲート回路には貫通電流が流れなく
なる。冗長アドレスを記憶させる時には、ＶＰＰを印加
し、ＶＨを「Ｈ」とする。この時、図中の信号ＶＧ及び
ＶＤは電圧ＶＰＰとなり、ＲＤＰＤは「Ｌ」となる。こ
の状態で内部アドレス信号Ａ０、／Ａ０に従い、第一ゲ
ート回路１５Ａでは、図中のＲＤＷが「Ｌ」又は「Ｈ」
となり、その状態に応じてＴＣ１、ＴＣ２等の書き込み
が行われる。Ａ０と／Ａ０は相補信号であるから、ＴＣ
１とＴＣ２はかならず逆の状態に設定される。もしアド
レス信号ＡＤＤ０が「Ｈ」であれば、第一ゲート回路１
５ＡのＴＣ１に書き込みが行われ、ＴＣ２には書き込み
が行われない。これは第二ゲート回路１５Ｂについても
同様である。そしてそれと同時に、冗長記憶部１８のＴ
ＣＪにも書き込みが行われる。

【００２７】次に上記の冗長アドレスを記憶させたもの
として、冗長アドレスを記憶させた後の読出について説
明する。この時は、／Ｒを「Ｈ」に、ＶＨを「Ｌ」に、
ＰＤを「Ｌ」にする。第一ゲート回路１５Ａの回路１５
ＡＡのＴＣ１には書き込みが行われているので、ＴＰＤ
１はオン状態であるが、ＴＣ１及びＴＮ１はオフ状態で
あるから、ＴＴＲ１のゲート電極は「Ｈ」状態になり、
ＴＴＲ１はオン状態になる。この時、回路１５ＡＢのＴ
Ｃ２には書き込みが行われていないので、ＴＴＲ２はオ
フ状態である。従って、内部アドレス信号のうち、Ａ０
の信号がＡＪ０として出力されることになる。これは第
二ゲート回路１５Ｂについても同様であり、Ａ１が
「Ｈ」で書き込みが行われたとすれば、ＡＪ１にはＡ１
の信号が現れる。そして冗長記憶部１８の同様に「Ｈ」
となるので、ＴＰはカットオフした状態になる。従っ
て、冗長デコーダ７にはＡ０、Ａ１の信号が入力し、こ
の場合は、アドレス信号ＡＤＤ０とＡＤＤ１が共に
「Ｈ」の時に冗長デコーダ７のＮＡＮＤゲートの出力が
「Ｌ」になり、冗長セル３を選択する。この時、冗長選
択信号線１０は「Ｌ」になるため、アドレス信号は４番
目のリアルセルブロックを選択するものであるが、デコ
ーダ２によるリアルセルブロック１の選択は行われな
い。それ以外のアドレス信号の組み合わせでは、冗長デ
コーダ７のＮＡＮＤゲートの出力が「Ｈ」になり、リア
ルセルブロック１が選択され、冗長セル３が選択される
ことはない。

【００２８】以上の説明から明らかなように、第一実施
例の回路であれば、試験段階で冗長アドレスを記憶させ
た後は、その半導体メモリは常に冗長された状態とな
り、入力されるアドレス信号はトランスファゲートを通
過するだけで、冗長デコーダに入力されるため、冗長セ
ルを選択する時のアクセス速度の低下は低減される。ま
た図１２の回路と比較して明らかなように、ＥＸＮＯＲ
回路を使用しないため冗長アドレス判定回路は簡単な構
成になる。

【００２９】第一実施例では、冗長アドレス判定回路に
トランスファゲートを用いたが、トランスファゲートの
かわりに、３状態を取りえるスリーステートバッファを
用いたのが、図６に示す第二実施例のゲート回路であ
る。第二実施例の構成は、ゲート回路を除けば第一実施
例の構成と同一である。図４の回路と比較して明らかな
ように、図６の回路は図４でトランスファゲートのゲー
ト電極を制御していた信号でスリーステートバッファを
制御するようにしたものである。この回路では、ＥＰＲ
ＯＭは１個であり、上記のように記憶したデータから得
られる信号を反転してもう一方のスリーステートバッフ
ァを制御している。しかし、これでは一方のスリーステ
ートバッファはかならず導通状態になり、冗長を行わな
い場合も冗長デコーダ７に信号が出力されることにな
る。そこでここでは、冗長記憶回路１８の信号ＪＦを使
用して冗長を行わない場合には、両方のスリーステート
バッファが非導通状態になるようにしている。

【００３０】図７は第三実施例の半導体メモリの構成を
示す図である。この実施例の半導体メモリは、最終的な
商品の形態では電源として５Ｖだけが外部から供給され
る。図示のように、この半導体メモリは、リアルメモリ
セル１と、アドレスバッファ１９からのアドレス信号に
従ってリアルメモリセル１のメモリセルを選択するデコ
ーダ２と、リアルメモリセル１に欠陥箇所があった場合
にそれを置き換える冗長セル３とを備えている。５は冗
長セル３に置き換えるアドレスを記憶して入力されるア
ドレス信号が記憶した信号に一致するかを判定する冗長
アドレス記憶回路であり、冗長アドレスを記憶するため
にＥＰＲＯＭ５を有する。この冗長アドレス記憶回路５
は、例えば、図４に示したような回路であるが、これに
限定されるものではなく、図１２に示した従来のＥＰＲ
ＯＭを用いた回路でもよい。７は冗長デコーダであり、
冗長アドレス記憶回路５が置き換えるアドレス信号であ
ることを検出した時に、冗長セル３を選択すると同時に
デコーダ２にリアルメモリセル１の選択を禁止する信号
を出力する。６１は後述する電源切り換え回路であり、
６２は高電圧を供給するための電極パッドである。

【００３１】冗長アドレス記憶回路５で冗長アドレスを
記憶するメモリは、電気的に書き込みが行えるものであ
り、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等の
半導体不揮発性メモリである。このような不揮発性メモ
リは、書き込み時にメモリセルの一部に高電圧を印加す
る必要がある。しかし、上記のように、この半導体メモ
リは５Ｖ単一電源であり、このような通常の使用では高
電圧は供給されない。もしリアルメモリセル１が不揮発
性メモリセル以外のＤＲＡＭ、ＳＲＡＭ等であれば、リ
アルメモリセル１へのアクセス動作においては高電圧を
必要としないので、冗長アドレス記憶回路５に冗長アド
レスを書き込むための高電圧は外部から供給する必要が
ある。そこで本実施例では、完成時には外部への端子と
して引き出されない電極パッド６２を介して、冗長アド
レス書き込み時のみ高電圧を供給し、電源切り換え回路
６１で切り換えるようにする。

【００３２】図８は本実施例の電源切り換え回路を示す
図である。図８の回路においては、ＶＰＰを印加するこ
とにより、ＮＯＲゲートの出力が「Ｌ」になり、冗長ア
ドレス記憶用セルゲート電源と冗長アドレス記憶用セル
ドレイン電源が共に電圧ＶＰＰになる。ＶＰＰを印加し
ないと、ＮＯＲゲートの出力が「Ｈ」になり、冗長アド
レス記憶用セルゲート電源と冗長アドレス記憶用セルド
レイン電源が共に電圧ＶＣＣになる。このように、ＶＰ
Ｐを印加するかしないかに応じて、自動的に出力される
電源電圧が切り換わる。

【００３３】もし図７の半導体メモリのリアルメモリセ
ル１がＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性メモリであれば、リアルメモリセル１
に対しても書き込み動作が行われるため、たとえ５Ｖ単
一電源であっても書き込み等のために昇圧回路を備えて
おり、その出力する高電圧で冗長アドレス記憶回路５に
冗長アドレスを書き込むことが考えられる。しかし前述
のように昇圧回路はチップ面積をとるためチップの小型
化を図るためには、あまり大きな昇圧回路を備えること
はできず、昇圧回路はリアルメモリセルへのデータの書
き込みに必要な最低限の電源容量を有するだけであるの
が一般的である。通常データの書き込みは最大でも８ビ
ット単位で行われるのが普通であり、昇圧回路は８ビッ
トの書き込みに必要な電源容量を有するだけである。し
かし近年の半導体不揮発性メモリは大容量化が図られて
おり、行又は列のそれぞれのビット数が８ビットを越え
るものが多い。このような場合、通常データの書き込み
用の昇圧回路を利用して冗長アドレスを同時に書き込む
ことはできないという問題がある。。この問題を解決す
るには、上記のように書き込みに必要な高電圧を外部か
ら供給するようにすればよい。このように第三実施例の
構成は、内部に昇圧回路を有する半導体不揮発性メモリ
でも有効である。

【００３４】また冗長記憶回路での冗長アドレスの記憶
に不揮発性半導体メモリを利用する場合、リアルメモリ
セル等の製造工程で冗長記憶回路も同時に形成できるこ
とが工程上からも重要である。従って、もしリアルメモ
リセルの部分がＤＲＡＭ、ＳＲＡＭ等である場合、冗長
記憶回路の不揮発性半導体メモリを別の工程で形成する
必要が生じるため、実際には第三実施例の構成をＥＰＲ
ＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等の不揮発性半
導体メモリ以外の半導体メモリに適用するのは難しく、
不揮発性半導体メモリに適用するのが望ましい。

【００３５】次に説明する第四実施例は、不揮発性半導
体メモリにおいて冗長アドレスの書き込み時に使用する
高電圧電源の容量を低減するため、冗長アドレスの書き
込みを時分割で行うものである。図９は第四実施例の半
導体メモリの構成を示す図である。図９において、中央
の部分は図６に示したゲート回路であり、その上側の部
分は冗長用電源切り換え回路である。ゲート回路はｎビ
ット分存在し、各ＥＰＲＯＭに１ビットづつ書き込みを
行う。これらの部分はこれまで説明した構成であり、異
なる点のみ説明する。本実施例は不揮発性半導体メモリ
であり、リアルメモリセルの書き込みのためにリアルセ
ル書込用ロウデコーダ電源昇圧回路９１とリアルセル書
込用ドレイン電源昇圧回路９２を有しており、冗長アド
レス記憶回路に冗長アドレスを書き込む時にもこれらを
利用する。９３は２進ｎ桁カウンタであり、９４は２進
ｎ桁カウンタ９３にクロック信号を供給する発振器であ
る。９５は２進ｎ桁カウンタ９３のカウント値が出力さ
れるカウンタバスである。９６はカウンタバス９５のカ
ウント値をデコードして書き込みを行う冗長アドレス記
憶回路のビットを選択するデコーダである。９７はスイ
ッチ回路であり、デコーダ９６の出力に従って、冗長ア
ドレス記憶回路の各ビットをリアルセル書込用ドレイン
電源昇圧回路９２に接続する。これにより、選択された
ビットのＥＰＲＯＭのドレインがリアルセル書込用ドレ
イン電源昇圧回路９２に接続される。９８は冗長記憶回
路のＥＰＲＯＭをリアルセル書込用ドレイン電源昇圧回
路９２に接続するかどうかを切り換える部分である。９
９は冗長アドレス書き込み時以外のの時には冗長記憶回
路の各ＥＰＲＯＭのドレインを接地するための回路であ
る。

【００３６】図９の回路において冗長アドレスを書き込
む場合には、リアルセル書込用ロウデコーダ電源昇圧回
路９１とリアルセル書込用ドレイン電源昇圧回路９２を
オン状態にし、信号ＶＨを「Ｈ」にし、冗長するアドレ
ス信号を入力する。これにより、冗長記憶回路のＥＰＲ
ＯＭに書き込みが行われる。そして発振器９４をオンに
すると、２進ｎ桁カウンタ９３がカウントを開始し、カ
ウンタバス９５にカウント値が出力される。これに応じ
て、デコーダ９６が順次スイッチ９７を選択し、冗長記
憶回路の各ビットのＥＰＲＯＭに書き込みが行われる。
このように、冗長アドレスの書き込みを時分割で行うこ
とにより、小さな容量の昇圧回路であっても、多数ビッ
トの冗長アドレスを書き込むことが可能になる。

【００３７】以上冗長アドレスの設定をヒューズＲＯＭ
でなく、ＥＰＲＯＭ、ＥＥＰＲＯＭ等を用いる例につい
て説明したが、冗長判定回路を入力される相補信号の一
方を出力するか又はハイインピーダンス状態になるかの
いずれかに設定可能なゲート回路５Ａ、５Ｂ、…と、冗
長選択信号線を制御する選択線設定回路９とで構成する
回路により、冗長アドレス判定処理による信号の遅れを
防止する構成は、ヒューズＲＯＭを用いる場合にも適用
できる。

【００３８】図１３は冗長アドレスの設定に上記の回路
構成を適用することにより、アクセス速度が低下しない
ようにした第５実施例の構成を示す図であり、図２の第
１実施例の回路構成において、第１ゲート回路１５Ａ、
第２ゲート回路１５Ｂ及び冗長記憶部を、第１ヒューズ
ゲート回路１１５、第２ヒューズゲート回路１１５Ｂ及
びヒューズ冗長記憶回路１１８に置き換えたものであ
り、ＥＰＲＯＭの書き込用電源回路２０は必要ないので
除いてある。

【００３９】各ヒューズゲート回路は、各アドレスビッ
ト信号の相補信号が入力される２個のヒューズで構成さ
れ、もう一方の端は共通に接続され、冗長用デコーダ７
に入力される。ヒューズ冗長記憶回路１１８は、正電圧
源と冗長選択信号線１０との間に接続されたヒューズを
有する。トランジスタは負荷抵抗である。図１３の回路
において、通常メモリセル１に不良セルがなく、冗長を
行なわない場合には、両方のヒューズゲート回路１１５
Ａ、１１５Ｂの４個のヒューズをすべて切断し、ヒュー
ズ冗長記憶回路１１８のヒューズは切断しない。これに
より、冗長用デコーダ７の入力はすべてハイインピーダ
ンス状態になり、ＡＮＤゲートの出力は不定になるが、
ヒューズ冗長記憶回路１１８により冗長選択信号線１０
は「Ｈ」状態になるため、リアルセルブロック１のみが
アクセスされる。冗長する場合には、ヒューズ冗長記憶
回路１１８のヒューズを切断し、ヒューズゲート回路１
１５Ａ、１１５Ｂのそれぞれのヒューズの組の一方を冗
長アドレスに従って切断する。これにより、冗長選択信
号線１０は冗長用デコーダ７の出力によって制御され、
冗長アドレスが選択された時には「Ｌ」になって通常メ
モリセル１の選択が禁止され、それ以外の時には冗長選
択信号線１０は「Ｈ」になり、通常メモリセル１の対応
するブロックが選択される。

【００４０】

【発明の効果】本発明により、冗長を行う工程が簡略な
冗長回路を有する半導体メモリにおいて、アクセス速度
がリアルセル読出時のアクセス速度と比較しても十分遜
色の無いものにできるため動作速度の向上が図れるよう
になる。また、低電圧単一電源の半導体メモリで冗長回
路にＥＥＰＲＯＭ等の電気的に書き込みが行える記憶素
子を有するものにおいても、冗長アドレスを書き込める
ようになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の第一実施例の構成を示す図である。

【図３】第一実施例の書き込み電源回路の構成を示す図
である。

【図４】第一実施例のゲート回路の構成を示す図であ
る。

【図５】第一実施例の冗長記憶部の回路構成を示す図で
ある。

【図６】第二実施例のゲート回路の構成を示す図であ
る。

【図７】本発明の第三実施例の構成を示す図である。

【図８】第三実施例の電源切換回路の構成を示す図であ
る。

【図９】本発明の第四実施例の構成を示す図である。

【図１０】冗長回路にヒューズＲＯＭを用いた従来例を
示す図である。

【図１１】従来の冗長判定回路の基本構成を示す図であ
る。

【図１２】冗長回路にＥＰＲＯＭを用いた従来例を示す
図である。

【図１３】第５実施例の回路構成を示す図である。

【符号の説明】

１…通常メモリセル（リアルメモリセル）２…デコーダ３…冗長メモリセル４…冗長判定回路５Ａ、５Ｂ…ゲート回路６…冗長アドレスメモリ７…冗長用デコーダ８…冗長設定メモリ９…選択線設定回路１０…選択線

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配列された通常メモリセ
ル（１）と、アドレス信号に応じて前記メモリセル（１）の一部を選
択するデコーダ（２）と、前記メモリセル（１）の一部を置き換える冗長セル
（３）と、アドレス信号が該冗長セル（３）で置き換えた部分を選
択する信号であるかどうかを検出し、置き換えた部分を
選択する信号である時には前記デコーダ（２）による選
択を禁止し、前記冗長セル（３）が選択されるようにす
る冗長判定回路（４）とを備える半導体記憶装置におい
て、前記冗長判定回路（４）は、入力される相補信号の一方を出力するようにするか、又
はハイインピーダンス状態なるかのいずれかに設定可能
なゲート回路（５Ａ、５Ｂ、…）と、不揮発性の半導体メモリで構成され、前記ゲート回路の
状態を設定する信号を出力する冗長アドレスメモリ
（６）と、前記ゲート回路の各出力が所定状態になった時に、前記
冗長セル（３）を選択する信号を出力すると共に、前記
デコーダ（２）への冗長選択信号線に前記メモリセル
（１）のすべての部分の選択を禁止する選択禁止信号を
出力する冗長用デコーダ（７）と、冗長を行うかどうかを記憶する冗長設定メモリ（８）
と、冗長しない時には前記冗長選択信号線に選択を禁止しな
いようにする信号を出力し、冗長する時には該冗長選択
信号線に対してハイインピーダンス状態になる選択線設
定回路（９）とを備えることを特徴とする半導体記憶装
置。
【請求項２】前記ゲート回路（５Ａ、５Ｂ、…）は、
アドレス信号の各ビット信号の相補信号がそれぞれ入力
され、出力がハイインピーダンス状態になり得る二個の
バッファゲートを有する複数の回路で構成されることを
特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】マトリクス状に配列された通常メモリセ
ル（１）と、アドレス信号に応じて前記メモリセル（１）の一部を選
択するデコーダ（２）と、前記メモリセル（１）の一部を置き換える冗長セル
（３）と、アドレス信号が該冗長セル（３）で置き換えた部分を選
択する信号であるかどうかを検出し、置き換えた部分を
選択する信号である時には前記デコーダ（２）による選
択を禁止し、前記冗長セル（３）が選択されるようにす
る冗長判定回路（４）とを備える半導体記憶装置におい
て、前記冗長判定回路（４）は、前記冗長セル（３）に置き
換える部分のアドレスを記憶する電気的に書き込み可能
な冗長用不揮発性半導体メモリ（６）を備え、該冗長用不揮発性半導体メモリ（６）にアドレスを記憶
させるための書込電圧は、当該半導体記憶装置の外部か
ら供給されることを特徴とする半導体記憶装置。
【請求項４】マトリクス状に配列された通常メモリセ
ル（１）の一部を置き換える冗長セル（３）と、置き換
える部分のアドレスを記憶する電気的に書き込み可能な
冗長用不揮発性半導体メモリとを備える半導体記憶装置
において、前記冗長用不揮発性半導体メモリに冗長アドレスを書き
込む時に、該冗長アドレスのデータは複数のビットデー
タに分割されて書き込まれることを特徴とする半導体記
憶装置。
【請求項５】マトリクス状に配列された通常メモリセ
ル（１）の一部を置き換える冗長セル（３）と、置き換
える部分のアドレスを記憶する電気的に書き込み可能な
冗長用不揮発性半導体メモリとを備える半導体記憶装置
において、前記冗長用不揮発性半導体メモリに置き換える部分のア
ドレスを書き込む冗長アドレス書き込み方法であって、該アドレスのデータは時間的に分割されて書き込まれる
ことを特徴とする冗長アドレス書き込み方法。