JP3145894B2 - 電気的に書込み・消去可能な不揮発性半導体記憶装置 - Google Patents

電気的に書込み・消去可能な不揮発性半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的に書込み・消去
可能な不揮発性半導体記憶装置に関し、特に冗長メモリ
を備えたフラッシュメモリ等の不揮発性半導体記憶装置
に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化に伴
い、新しい応用分野が開ける可能性が出て来ている。半
導体記憶装置の一つとして脚光を浴びつつあるフラッシ
ュメモリは、バッテリーのバックアップなしにデータを
ストアできること、ＤＲＡＭ並の大容量化が容易である
こと等から、将来大きな市場・アプリケーションが期待
されている。
【０００３】しかし、このフラッシュメモリにも克服す
べき問題点がいくつか存在する。例えば消去及び書込み
時間の長いこと、現状では２電源を必要とすること、低
電圧対応が他のデバイスに比べて困難であること等が問
題点として揚げられる。
【０００４】また、１セル当たり１メモリセルトランジ
スタ構成のものに関して、消去時のメモリセルのしきい
値電圧を選択時のワード線電圧より低く、且つリーク電
流が生じない程度に低くならないように制御しなければ
ならないという問題点もある。すなわち、消去後のセル
のしきい値電圧のバラツキをある範囲内に抑えることが
必要とされる。
【０００５】さらに、昨今の大容量化に伴い、冗長機構
の搭載は半導体記憶装置にとって不可欠になっている。
冗長機構の搭載はフラッシュメモリについても例外では
ない。
【０００６】前記の通り、フラッシュメモリは消去時に
おいてメモリセルが過剰に消去（オーバーイレーズ、
「過消去」という）されてディプレション状態になるこ
とは避けなければならない。これは、あるビット線上に
ディプレッション状態のセルが存在すると非選択時にも
リーク電流が流れ、このためそのビット線上のセルが全
て導通状態とみなされてしまうからである。
【０００７】過消去を防ぐための一つの方策として、フ
ラッシュメモリは消去前に全セルを事前書込みするとい
う処理フローを内蔵したものがあるが、事前書込みされ
るのは通常の読み出し・書き込み時に使用されるセルに
対してのみであり、通常の使用に供されぬ部分のセル
（例えば、冗長セルによって置き換えられたメインセル
部の不良部分や、未使用の冗長セル部等）については一
般に事前書込みが行なわれない。
【０００８】従って、このタイプのフラッシュメモリで
は、ソースが共通接続される単位（ブロック）が消去単
位に等しいため、冗長部とメインセル部のソースが共通
接続された場合には、未使用部は事前書込みがなされる
ことなく消去だけが実行されることになり、必然的にデ
ィプレッション状態になってしまうことになる。
【０００９】ビット線方向もワード線方向も状況は同じ
であるが、前者はビット線が別であり、列選択トランジ
スタの切換え（非導通）て、リーク電流をセンスアンプ
に伝えなくする等の対策により、セルのディプレッショ
ン状態を容認することが可能であるのに対して、後者は
メインセル部とワード線方向冗長セル部がビット線で共
通接続されるため、この問題は致命的である。
【００１０】しかしながら、ワード方向の冗長部を採用
しない構成は収率の大幅な悪化が予想されることから、
容認し難い。
【００１１】この対策としては、ブロック単位での冗長
部の採用（例えばメインセルブロックと同じ大きさの冗
長ブロックを搭載）や、ワード線冗長部とメインセル部
のソース分離等の構成が考えられる。しかしながら、い
ずれの構成も相当量のチップ面積の増大及び回路の複雑
化を招くことになり、現実的とはいえない。
【００１２】不良ワード線に接続されたメモリセルと未
使用の冗長（スペア）ワード線に接続されたメモリセル
は消去前書込みを行なうことなく消去されるため過消去
状態になる可能性が高くなるという等の問題を解決する
ものとして例えば特開平4-159696号公報には、一括消去
前に全メモリセル及び全冗長セルに対し“０”を書込む
消去前動作を実行し、不良メモリセル及び未使用冗長セ
ル等通常の読み出し・書き込み時に用いないセルに対し
ても消去前書込みを行なうようにした構成が開示されて
いる。
【００１３】すなわち、前記特開平4-159696号公報に
は、図４（Ｂ）に示すように、メインメモリセルアレイ
部１と、ワード線方向冗長メモリセルアレイ部11−１、
11−２の両方に事前書込みを実行する（図４（Ａ）のス
テップ207）ことで、通常使用されない部分が消去（ス
テップ202）によってディプレッション状態になるのを
防いでいる。これは、図４（Ｂ）を参照して、製品とし
て通常使用される部分１−１、１−２と、冗長メモリセ
ルアレイ部11−１（通常は使用されない）によって置き
換えられたメインメモリセルアレイ部１の不良箇所１−
３と、使用されない冗長メモリセルアレイ部11−２とを
合わせた領域に等しい。
【００１４】図５にメモリセルアレイ近傍の構成例をブ
ロック図にて示す。
【００１５】図５を参照して、メインのメモリセルアレ
イ１に含まれるメモリセルトランジスタＭ00〜Ｍnmはコ
ントロールゲートがワード線Ｘ0〜Ｘnによってそれぞれ
共通接続され、ドレインはビット線に共通接続されて列
選択トランジスタ群２に入る。列選択トランジスタ群２
では列デコーダ４の出力信号Ｙ0〜Ｙmをゲート入力とす
る列選択トランジスタＴY0〜ＴYmによってビット線が選
択される。
【００１６】メモリセルトランジスタのソースは一消去
単位について共通接続され、消去時に消去回路５から所
定の消去電圧が供給される。消去時以外にはメモリセル
トランジスタのソースは消去回路５において接地され
る。
【００１７】ワード線Ｘ0〜Ｘnは行デコーダ３から供給
され、それぞれ対応する各行のメモリセルのゲート電極
に共通接続される。
【００１８】列選択トランジスタ群２によって入出力毎
にまとめられた入出力バスラインＢＳkは、センスアン
プ６に入力され、メモリセルトランジスタからの読出し
データを入出力バッファ８を通してデータ入出力端子に
出力する。
【００１９】一方、書込みデータはデータ入出力端子か
ら入出力バッファ８を通して入力され、書込み回路７に
よって、選択されたメモリセルトランジスタのドレイン
に適当な書込み電圧が印加される。
【００２０】また、冗長用メモリセルアレイ11が具備さ
れており、メモリトランジスタＭＲ00〜ＭＲ1mが含まれ
る。冗長メモリセルアレイ11用のワード線Ｒ0〜Ｒ1は冗
長行デコーダ10によって選択される。
【００２１】行デコーダ３と冗長行デコーダ10の切換え
は、アドレス・プリ・デコーダ12からの信号と不図示の
冗長切換え・記憶回路より出力される冗長選択信号ＲＳ
により制御され、切換えアドレスと入力されたアドレス
とが一致すると冗長選択信号ＲＳがアクティブとなり、
行デコーダ３の該アドレスに対応する部分が非選択状態
となり、代わって冗長行デコーダ10における対応アドレ
ス部分が選択される。
【００２２】書込み・消去ルーチンを遂行するために、
それぞれのコマンドが入出力バッファ８を通して入力さ
れ、これを受けて書込み・消去シーケンス制御回路と電
圧供給回路９が各種の信号・電圧をそれぞれの回路に供
給する。
【００２３】図６に行デコーダ３、図７に列デコーダ
４、図８に消去回路５、図９にセンスアンプ６、図１０
に書込み回路７、図１１に冗長行デコーダ10の回路構成
の一例をそれぞれ示す。各回路は、書込み・消去シーケ
ンス制御回路と電圧供給回路９が供給する信号・電圧を
受けて、所定のルーチンにおいて所定の動作をする。
【００２４】図６を参照して、行デコーダ３は、行系ア
ドレスのプリデコード信号と冗長選択信号ＲＳのインバ
ータ402による反転信号とを入力とするＮＡＮＤ回路402
と、行系下位アドレスのプリデコード信号ＴＢＸkをゲ
ート入力としトランスファゲートとして作用するｎチャ
ネルトランジスタＴn1と、行系電源電圧ＶPXとトランジ
スタＴn1の出力との間に接続され、ゲートにモード選択
信号ＭＤを入力するｐチャネルトランジスタＴp1と、行
系電源電圧ＶPXとしきい値電圧下限値チェック用電圧Ｖ
SXとの間に接続されＣＭＯＳ型のインバータを構成する
ｐチャネルトランジスタＴp2とｎチャネルトランジスタ
Ｔn2と、からなり、ＣＭＯＳ型インバータの出力をワー
ド線Ｘnとする。モード選択信号ＭＤが高レベルにある
場合、プリデコード信号ＴＢＸkが高レベル時に、ＮＡ
ＮＤ回路401の出力がＣＭＯＳ型インバータに伝達され
る。より詳細には、冗長選択信号ＲＳがインアクティブ
（＝“０”）の時、行系アドレスのプリデコード信号に
基づきワード線Ｘnを選択する際、ＮＡＮＤ回路401の出
力は低レベルとされ、プリデコード信号ＴＢＸkが高レ
ベルでトランジスタＴn1が導通状態にあるため、ｐチャ
ネルトランジスタＴp2がオン状態となり、選択されたワ
ード線Ｘnを行系電源電圧ＶPX側の高電位にプルアップ
する。なお、モード選択信号ＭＤが低レベルにある場合
にはｐチャネルトランジスタＴp1はオン状態とされ、Ｃ
ＭＯＳ型インバータの入力電位は高電位とされ、ｎチャ
ネルトランジスタＴn2がオンしワード線Ｘnにはしきい
値電圧下限値チェック用電圧ＶSXが出力される。
【００２５】図７を参照して、列デコーダ４は、列系ア
ドレスのプリデコード信号を入力とするＮＡＮＤ回路50
1と、電源ＶCCをゲート入力とするｎチャネルトランジ
スタＴn3と、列系電源電圧ＶPYとｎチャネルトランジス
タＴn3の出力との間に接続されたｐチャネルトランジス
タＴp3と、列系電源電圧ＶPYと接地端子の間に接続され
ＣＭＯＳ型のインバータを構成するｐチャネルトランジ
スタＴp4とｎチャネルトランジスタＴn4と、からなり、
ＣＭＯＳ型インバータの出力は対応する列選択トランジ
スタＹmのゲートに接続されると共に、ｐチャネルトラ
ンジスタＴp3のゲートに入力される。列系アドレスのプ
リデコード信号に基づき列選択トランジスタＹmが選択
される場合、ＮＡＮＤ回路501の出力が低レベルとなり
ｎチャネルトランジスタＴn3を介してｐチャネルトラン
ジスタＴp4をオン状態として列選択トランジスタＹmの
ゲートを高レベルとする。
【００２６】図８を参照して、消去回路５は、消去制御
信号ＥＲと、消去単位であるブロックアドレス選択信号
ＡBKと、を入力とするＮＡＮＤ回路601と、ＮＡＮＤ回
路601の出力をゲート入力とするｎチャネルトランジス
タＴn5と、ｎチャネルトランジスタＴn5のドレインと書
込み電源電圧ＶPP間に接続されたｐチャネルトランジス
タＴp5と、ＮＡＮＤ回路601の出力をインバータ602によ
り反転した信号をゲート入力とするｎチャネルトランジ
スタＴn6と、ｎチャネルトランジスタＴn6のドレインと
書込み電源電圧ＶPP間に接続されたｐチャネルトランジ
スタＴp6と、書込み電源電圧ＶPPと接地間に接続された
ｐチャネルトランジスタＴp7と、ｎチャネルトランジス
タＴn7と、からなり、ｎチャネルトランジスタＴn7はＮ
ＡＮＤ回路601の出力をゲート入力とし、ｐチャネルト
ランジスタＴp7はｎチャネルトランジスタＴn6とｐチャ
ネルトランジスタＴp6の接続点をゲート入力とし、ｐチ
ャネルトランジスタＴp5のゲートにはｎチャネルトラン
ジスタＴn6のドレインが、ｐチャネルトランジスタＴp6
のゲートにはｎチャネルトランジスタＴn5のドレインが
それぞれ接続され、トランジスタＴn5、Ｔp5、Ｔn6、Ｔ
p6はフリップフロップを構成している。消去制御信号Ｅ
Ｒがアクティブ時においてブロックアドレス選択信号Ａ
BKが高レベルの時、ＮＡＮＤ回路601は低レベルを出力
し、ｎチャネルトランジスタＴn5はオフ状態、ｎチャネ
ルトランジスタＴn6はオン状態となり、ｐチャネルトラ
ンジスタＴp5はゲート電位が低レベルとなって導通し、
ｐチャネルトランジスタＴp6はオフ状態となり、またｐ
チャネルトランジスタＴp7は導通状態、ｎチャネルトラ
ンジスタＴn7は非導通状態となり、メモリセルのソース
Ｓには所定の高電位Ｖppが印加される。消去制御信号Ｅ
Ｒがインアクティブ（＝“０”）時には、ＮＡＮＤ回路
601の出力は高レベルとなり、ｎチャネルトランジスタ
Ｔn7が導通し、メモリセルのソースＳは接地電位とされ
る。
【００２７】図９を参照して、センスアンプ６は、バス
ラインＢＳkの電位を基準電圧発生回路から出力される
基準電圧と比較して、入出力バッファに出力する。すな
わち、基準電圧発生回路は、可変定電流源705と、ｎチ
ャネルトランジスタＴn11〜Ｔn1 3と、電流ミラーを構成
するｐチャネルトランジスタＴp10、Ｔp11と、インバー
タ702と、から構成され、トランスファゲートとして作
用するトランジスタＴn11はそのゲート入力が高レベル
時に導通し、電源ＶCCから負荷回路を構成するｐチャネ
ルトランジスタＴp10を通して電流が流れ、この電流値
は電流ミラー回路により折り返されｐチャネルトランジ
スタＴp11とｎチャネルトランジスタＴ13との接続点に
所定の電圧が出力され、この電圧がｎチャネルトランジ
スタＴn9のゲートに入力される。そして選択されたメモ
リセルが導通しバスラインＢSkが低電位になると、トラ
ンスファゲートＴn8は、ゲート電位がインバータ701を
介して高レベルとなって導通し電源ＶCCからトランジス
タＴp8を通して電流が流れ、トランジスタＴp9を介して
インバータ703の入力を電源電位側にプルアップし、イ
ンバータ704を介して入出力バッファに高レベルを出力
する。なお、ｎチャネルトランジスタＴn9とｎチャネル
トランジスタＴn13は所定の抵抗比となるようにそれぞ
れのトランジスタサイズが設定される。なお、センスア
ンプ６は、図９に示した構成以外にも、例えば差動型増
幅器を用いて基準電圧とバスラインＢＳkの電位を差動
増幅する構成、あるいは多段のセンスアンプ構成として
もよいことは勿論であり、また、図９において、ｎチャ
ネルトランジスタＴn10、Ｔn12、Ｔn14のゲートにチッ
プ選択信号を入力する構成としてもよいことは勿論であ
る。
【００２８】図１０を参照して、書込み回路７は、書込
みデータＤＡＴＡの反転信号は書込み制御信号ＰＧと共
にＮＡＮＤ回路801と、電源電圧ＶCCをゲート入力とす
るｎチャネルトランジスタＴn15と、ｐチャネルトラン
ジスタＴp12と、ＣＭＯＳ型インバータ（トランジスタ
Ｔp13、Ｔn16）と、ｎチャネルトランジスタＴn17とか
ら構成され、トランジスタＴn17のソースがバスライン
ＢＳkに接続されている。書込み制御信号ＰＧがアクテ
ィブ時において、ＤＡＴＡ＝“１”の書込み時にＮＡＮ
Ｄ回路801の出力は低レベルとなりトランジスタＴn15を
介してｐチャネルトランジスタＴp13を導通させＣＭＯ
Ｓ型インバータの出力が高レベルとなり、ｎチャネルト
ランジスタＴn17が導通し、バスラインＢＳkを高電圧Ｖ
pp側にプルアップし、選択されたメモリセルトランジス
タのドレインに高電圧が印加される。
【００２９】図１１を参照して、冗長行デコーダ10は、
冗長選択信号ＲＳを入力とするインバータ901と、冗長
ワードのアドレスプリデコード信号ＴＲＸlをゲート入
力とするｎチャネルトランジスタＴn18と、行系電源電
圧ＶPXとトランジスタＴn18の出力との間に接続され、
ゲートにモード選択信号ＭＤを入力するｐチャネルトラ
ンジスタＴp14と、行系電源電圧ＶPXとしきい値電圧下
限値チェック用電圧ＶSXとの間に接続されＣＭＯＳ型の
インバータを構成するｐチャネルトランジスタＴp1 5と
ｎチャネルトランジスタＴn19と、からなり、ＣＭＯＳ
型インバータの出力を冗長ワード線Ｒ1としている。冗
長選択信号ＲＳがアクティブ（＝高レベル）の時、イン
バータ901の出力は低レベルとなり、冗長ワードのアド
レスプリデコード信号ＴＲＸlが高レベル時に導通状態
とされるトランジスタＴn18を介してｐチャネルトラン
ジスタＴp15を導通状態とし、冗長ワード線Ｒ1を行系電
源電圧ＶPX側に引き上げる。なお、モード選択信号ＭＤ
が低レベルにある場合にはｐチャネルトランジスタＴ
p14はオン状態とされ、ＣＭＯＳ型インバータの入力電
位は高電位とされ、ｎチャネルトランジスタＴn19がオ
ンし冗長ワード線Ｒ1にはしきい値電圧下限値チェック
用電圧ＶSXが出力される。
【００３０】次に、図４（Ａ）の処理フローにおいて、
ステップ２０３の消去ベリファイ（しきい値電圧上限値
ベリファイ）では、図６に示すようにワード線に与える
電圧は行系電源電圧ＶPXの端子から供給され（例えば消
去ベリファイの場合、行系電源電圧ＶPXを３〜3.5Ｖに
設定する）、これによってメモリセルトランジスタが導
通しているか否かの判定を行なう。
【００３１】ベリファイはバイトもしくはワード単位で
実行され、ある消去単位内の全メモリセルのしきい値電
圧が行系電源電圧ＶPX以下になっているか否かの判定を
行なう。
【００３２】一方、しきい値電圧下限値ベリファイで
は、図６に示すように、ワード線に与える電圧はＶSX端
子から供給され、ＮＡＮＤ回路401の入力を制御するこ
とによって全選択（全行デコーダでｎチャンネルトラン
ジスタＴn2が導通状態となる）とし、この結果全てのワ
ード線にしきい値電圧下限値チェック用電圧ＶSXが印加
されることになる。これによってビット線単位でのしき
い値電圧の下限がＶSX以上であるか否かの判定を行な
う。
【００３３】
【発明が解決しようとする課題】以上に述べた従来の書
込み・消去可能な不揮発性半導体記憶装置におけるワー
ド線方向の冗長搭載に対する対策には、以下に記載する
ような問題点が存在する。
【００３４】すなわち、ワード線方向の冗長における通
常使用されない部分の過消去に対する方策は、前記特開
平4-159695号公報に記載されるように、消去の前に通常
使用されない部分へも書込みを行なうというものである
ため、引き続いて実行した後には、その部分が過消去さ
れないという保障はどこにもない。
【００３５】製品として通常使用される部分について過
消去が生じている場合、特性的に良品とはいえないため
検査によって選別がなされ、過消去が起こらないことが
保障されているが、使用されない部分には一般に検査は
行なわれない。これは、製品として使用されない部分
は、要求される特性を満たす必要がないためである。さ
らに、製品として使用されない部分に対しても、過消去
が生じていないことを保障をする場合には、歩留の低下
が懸念されるという問題点があった。
【００３６】また、近年フラッシュメモリには、エラテ
ィック・イレーズと呼ばれる現象が起こり得ることが報
告されている。これは、正孔のトラップによって、偶発
的かつ一時的に過消去が（ビット単位に）起きる現象で
あり、書込み・消去を再度行なうと復帰してしまう。
【００３７】従って、いくら検査によって選別を行なっ
ても、偶発的に発生するために、エラティック・イレー
ズは避けようがなく、かつこれは通常使用されない部分
にも、使用される部分と同様に起こり得る。すなわち、
従来例で述べた方策では、このエラティック・イレーズ
という観点からも、過消去状態を引き起こす危険性が存
在するのである。
【００３８】本発明は、このような問題点に鑑みてなさ
れたものであって、電気的に書込み・消去可能な不揮発
性半導体記憶装置にワード線方向冗長を搭載する場合
に、使用されない部分の過消去による製品の誤動作を防
ぐと同時に、歩留の低下を回避する電気的に書込み・消
去可能な不揮発性半導体記憶装置を提供することを目的
とする。
【００３９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、電気的に書換え可能なメモリセルトラン
ジスタから構成される複数のメモリセルと、前記メモリ
セルトランジスタから構成される複数の冗長用メモリセ
ルと、を具備し、前記複数のメモリセルに対して不良が
検出された際に前記複数のメモリセルの不良部分を前記
複数の冗長用メモリセルに置換する機能を有する、電気
的に書込み・消去可能な不揮発性半導体記憶装置におい
て、消去動作前の事前書込みは、前記複数のメモリセル
と前記複数の冗長用メモリセルのうち、製品として通常
使用される部分の全てに対してのみ行ない、それに引き
続いて消去動作を行なった後に、前記複数のメモリセル
と前記複数の冗長用メモリセルのうち、製品として使用
されない部分、すなわち、冗長行に置き換えられた不良
行、及び未使用な冗長行に対してのみ、消去後の是正書
込みを行なうことを特徴とする電気的に書込み・消去可
能な不揮発性半導体記憶装置を提供する。
【００４０】本発明においては、好ましくは、前記消去
後の是正書込みについて、複数のワード線を同時に選択
して行なう、ことを特徴とする。
【００４１】また、本発明においては、好ましくは、前
記消去後の是正書込みについて、トンネル現象によって
書込みを行なうようにしてもよい。
【００４２】さらに、本発明においては、好ましくは、
前記消去後の是正書込みについて、ホットエレクトロン
注入現象によって書込みを行い、その際に前記メモリセ
ルトランジスタのドレインに、ワード線書き込み時のド
レイン電圧の低下を補い、通常と同じ条件で書き込みを
行うために高く設定された書き込み電圧を供給する、こ
とを特徴とする。
【００４３】さらにまた、本発明においては、好ましく
は、前記消去後の是正書込みについて、冗長行に置き換
えられた不良行、及び通常使用されない未使用な冗長行
に含まれる前記メモリセルトランジスタの全てのしきい
値電圧が、予め定めた所定値以上になっていることを確
めるベリファイ処理機能を備え、前記ベリファイ処理の
結果によって前記メモリセルのトランジスタの全てのし
きい値電圧がある値以下の場合に前記消去後是正書込み
を繰り返す、ことを特徴とする。
【００４４】そして、本発明は、電気的に書換え可能な
メモリセルトランジスタから構成される複数のメモリセ
ルと、前記メモリセルトランジスタから構成される複数
の冗長用メモリセルと、を具備し、前記複数のメモリセ
ルに対して不良が検出された際に前記複数のメモリセル
の不良部分を前記複数の冗長用メモリセルに置換する機
能を有する、電気的に書込み・消去可能な不揮発性半導
体記憶装置において、消去動作前の事前書込みは、前記
複数のメモリセルと前記複数の冗長メモリセルの全てに
対して行ない、それに引き続いて消去を行なった後に、
前記複数のメモリセルと前記複数の冗長用メモリセルの
うち、製品として使用されない部分、すなわち、冗長行
に置き換えられた不良行、及び通常使用されない未使用
な冗長行に対してのみ、消去後の是正書込みを行なうこ
とを特徴とする電気的に書込み・消去可能な不揮発性半
導体記憶装置を提供する。
【００４５】
【作用】本発明は、消去の前ではなく後にワード線方向
の冗長機能を付加することによって生じる、メモリセル
アレイのうち、製品として通常使用されない部分（例え
ば冗長メモリセルアレイによって置き換えられたメイン
メモリセルアレイ部の不良領域と、使用されない冗長メ
モリセルアレイ領域を合わせた領域）に対して書込みを
行ない、さらにはその部分に属するメモリセルトランジ
スタの全てのしきい値電圧がある値以上であるかどうか
をチェックし、そうでなければ、事後書込みを繰返すよ
うに構成され、不良領域がワード線ショートによるもの
であった場合にも書込みを確実にするための、複数ワー
ド線同時選択機能、事後書込みをトンネリングで遂行す
る機能等を備えている。
【００４６】このため、本発明によれば、電気的に書込
み・消去可能な不揮発性半導体記憶装置のワード線方向
の冗長部について、製品として通常使用されない部分に
対して、消去後も書込みを行ない、メモリセルトランジ
スタがディプレッション状態になっていないことを確認
するベリファイ動作を組合わせることにより、通常使用
されない部分に含まれる全てのセルが消去後もしきい値
が所定値以上であることを保障し、その結果ワード線方
向の冗長セルを適用しても正常な動作を妨げない。すな
わち、本発明によれば、製品として通常使用されない部
分が、消去後も完全に過消去されていない状態であるこ
とを確実に保障するものであり、またワードショートに
よって普通では書込めない場合においても、過消去状態
をなくすことができる。
【００４７】さらに、本発明によれば、製品として使用
されない部分にも消去前の事前書込みを実行するように
したことにより、トータル消去時間を短縮化することが
できる。
【００４８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【００４９】図１に本発明の一実施例の電気的書込み・
消去可能な不揮発性半導体記憶装置の消去動作を説明す
る流れ図を示す。なお、本実施例の不揮発性半導体記憶
装置は、前記従来例と同様にして、メモリセル近傍の構
成は、例えば図５に示すような構成からなり、行デコー
ダ、列デコーダ、消去回路、センスアンプ、書込み回
路、冗長行デコーダの回路も前記従来例と同様に、図６
〜図１１にそれぞれ示されるような回路構成を有するも
のとする。このため、これらの回路の説明は省略する。
【００５０】図１を参照して、本実施例においては、ま
ず最初に事前書込みとして、製品として通常使用される
部分に対してのみ書込み（ステップ101）を行なう。こ
れはワード線方向の冗長セルを適用しない、一般的なフ
ラッシュメモリの消去における事前書込みと等価であ
る。
【００５１】続いて、消去は短いパルスを用いて消去す
る（ステップ102）。
【００５２】そして消去毎に消去ベリファイ（103）を
行なって、メモリセルトランジスタのしきい値電圧の上
限値がある設定値以下になるまで繰返す。
【００５３】本来では上記ステップで消去動作は完了す
るのであるが、本実施例では、消去によって製品として
通常使用されない部分（例えば図１（Ｂ）における１−
３，11−２）が過消去になり、その結果全てのメモリセ
ルが「オン」と読出される危険を完全に回避するため
に、消去後に製品として通常使用されない部分への書込
みを行なう（ステップ104）。
【００５４】これによって、通常使用されない部分に過
消去しやすいセルがあっても、また偶発的にエラティッ
ク・イレーズが起こっても、製品を不良とすることな
く、正常動作を保障できる。
【００５５】前記従来例は、過消去対策を行なっている
とはいえ、消去前であるために消去後に過消去になって
しまった場合、製品は不良となってしまう。
【００５６】さらに、この消去後書込み（ステップ10
4）と、しきい値電圧下限値ベリファイ（ステップ105）
を組合わせることで、精度良くかつ最小限の時間で過剰
消去を防ぐことも可能である。
【００５７】極端な場合、しきい値電圧下限値ベリファ
イ（ステップ105）をまず行ない、フェイルが全くなけ
れば、消去後書込み（ステップ104）は実質的に実行さ
れないことになり、この付加動作に対して必要な時間を
ほぼなくすこともできる。また、このしきい値電圧下限
値ベリファイを行なうことにより、消去単位内に含まれ
る全てのメモリセルトランジスタのしきい値電圧が第２
の設定値以上であることを保障することができる。
【００５８】実際にワード方向の冗長を採用する目的に
ついて考慮した場合、その不良モードとして代表的なも
のはワード線ショートである。
【００５９】ところで、電気的に書込み・消去可能な不
揮発性半導体記憶装置においては、ワード線を選択しそ
れに所定の電位を加えることで書込みを行なうのが普通
である。例えば２本のワード線がショートしている場合
に、選択ワード線に書込み電圧（通常12Ｖ）を印加して
書込みを実行しても、非選択ワード線の０Ｖと上記書込
み電圧間が抵抗を介して接続されることになり、十分な
しきい値電圧シフトが期待できなくなってしまう。
【００６０】そこで、この製品として通常使用されない
部分に対しては、冗長メモリセルアレイの１系統に含ま
れるワード線を複数本全て選択し、高電圧をその複数ワ
ード線に同時に印加することによって書込みを実行する
という方法が考えられる。
【００６１】具体的にはワード線を複数本同時に選択す
る構成が必要であり、その一例として、アドレス・プリ
・デコーダ12の回路構成例を図３に示す。
【００６２】図６に示した行デコーダ３は８本のワード
線（Ｘ0〜Ｘ7）を有し、その各々を選択するためのプリ
デコード信号ＴＢＸk（ｋ＝０〜７）が対応するｎチャ
ネルトランジスタ（図６ではｎチャネルトランジスタＴ
n1で代表して示す）のゲートに入力される。
【００６３】図３のアドレス・プリ・デコード回路は、
アドレス信号Ａh〜Ａjと制御信号Ｏ、Ｅに基づき、プリ
デコード信号ＴＢＸk（ｋ＝０〜７）を出力する。
【００６４】さらに製品として通常使用されない部分へ
の事後書込みにおいては、２本の同時選択、すなわち、
ワード線方向冗長構成が２ワード線で１系統であること
を仮定している。３つのアドレス信号Ａh，Ａi，Ａjに
よって８つの信号ＴＢＸkの１つを選択出力する。
【００６５】図３を参照して、制御信号Ｏ、Ｅは通常の
読出しや書込み時には両方とも低レベルとされ、この場
合に、図３の回路は、個々のプリコード信号について、
アドレス信号（Ａh，Ａi，Ａj）を入力とする３入力Ｎ
ＡＮＤ回路とインバータとからなる回路と等価となる。
【００６６】上記した２ワード線同時選択における事後
書込みでは、制御信号ＯとＥのうちいずれか一方を高レ
ベルとすることにより、プリデコード信号ＴＢＸkのう
ち連続した２つを同時に選択することができる。
【００６７】例えば、３つのアドレス信号入力Ａh、
Ａi、Ａjがプリデコード信号ＴＢＸ0を選ぶ組合わせで
あった場合、制御信号Ｅが高レベルとされている場合、
プリデコード信号ＴＢＸ1が同時に選択される。なお、
制御信号Ｅは偶数（Even）番目のプリデコード信号の同
時選択を制御し、制御信号Ｏは奇数（Odd）番目のプリ
デコード信号の同時選択を制御する。
【００６８】また、アドレス信号入力Ａh、Ａi、Ａjが
プリデコード信号ＴＢＸ1を選ぶ組合せの際は制御信号
Ｏを高レベルとすることにより、プリデコード信号ＴＢ
Ｘ2も同時に選択することができる。すなわち、制御信
号Ｏ，Ｅは事後書込みの場合のみアクティブ（それ以外
のモードでは全て低レベルに固定される）になり、かつ
最下位アドレスＡjが低レベルのときは制御信号Ｅのみ
が高レベル、Ａjが高レベルのときは制御信号Ｏのみが
高レベルとなるように構成すればよい。
【００６９】図３に示す回路は、２本のワード線の同時
選択は、ＴＢＸ0＋ＴＢＸ1、ＴＢＸ1＋ＴＢＸ2、…、Ｔ
ＢＸ6＋ＴＢＸ7の範囲内のみであり、行デコーダをまた
がって同時選択はできないという簡易型の構成とされて
いる。
【００７０】すなわち、ＴＢＸ0とそのすぐ上のワード
線、ＴＢＸ7とそのすぐ下のワード線という選択はでき
ない。もし、これを可能にしようとすればアドレス・プ
リ・デコーダ12の回路規模、及びＴＢＸkの信号線数が
増大することになる。なお、この制約を解消するものと
してグレイコード（Ｇray Ｃode）を用いる方法もあ
る。
【００７１】ワード線複数本同時選択における事後書込
みの機構については、主に以下の２つが考えられる。
【００７２】（１）電気的に書込み・消去可能な不揮発
性半導体記憶装置においてはフローティングゲート・基
板間の酸化膜が薄いため、Ｆ−Ｎ（Fowler-Nordheim）
トンネリングによって電子を基板からフローティングゲ
ートに注入する。この場合、同時選択した２つのワード
線に高電圧が印加され、ソースもしくはドレインを接地
すればよい。これは、ワード線を高電圧とした際メモリ
セルトランジスタが導通しているため、ソースもしくは
ドレインのいずれか一方を接地すれば、ソースとドレイ
ン、及びチャネル領域全てが接地電位となるからであ
る。
【００７３】（２）通常の書込みはホットエレクトロン
注入を用いている場合が多いが、この機構を製品として
通常使用されない部分に対する事後書込みにも適用した
場合、複数ワード線を同時選択するため、複数のメモリ
セルトランジスタが同時に導通するため、書込み電流が
複数倍流れ、その結果ドレイン電圧が低下して書込み時
間が大幅に増大する危険性が生じる。従って、この場合
には、ドレイン電圧を通常の書込み時に比べて高くする
ことにより、書込み時間の増大を防ぐことができる。
【００７４】
【実施例２】図２を参照して本発明の第２の実施例を説
明する。
【００７５】本実施例は、前記第１の実施例の図１の流
れ図に、消去前の事前書込みにおいて、製品として通常
使用される部分に加えて、製品として使用されない部分
にも消去前の事前書込みを実行すること（ステップ110
7）を特徴としている。
【００７６】これは、消去前に使用されない部分につい
ても書込みを行なうことにより、消去後メモリセルトラ
ンジスタのしきい値電圧がディプレッション状態になる
頻度を必要最小限にし、全体の消去時間の短縮化を図っ
たものである。すなわち、しきい値電圧が深いデプレッ
ション状態になればなる程、書込み時間は飛躍的に増大
し、これを回避するには、電圧印加等を工夫しなければ
ならない。
【００７７】また、図２のステップ1101に示される通常
使用される部分への事前書込みはしきい値電圧を高くす
るようになされるのが普通であり、それに比べて通常使
用されない部分への消去後書込み処理（ステップ1104）
は、しきい値電圧がディプレッション状態でなくなるま
での最小限の上昇で良いため、図１に示すように。その
ままで消去してしまうと、通常使用されない部分に含ま
れるメモリセルトランジスタの大半がディプレッション
状態になってしまう可能性が高い。この場合、上述のよ
うに、消去後書込みが大幅に増えることは容易に予測で
きるため、製品として使用されない部分にも消去前の事
前書込みを実行するステップ1107を付加した方がかえっ
て全体の消去時間の短縮になるのである。
【００７８】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様にのみ限定されず、本発明の
原理に準ずる各種態様を含むことは勿論である。
【００７９】
【発明の効果】以上説明したように、本発明は、電気的
に書込み・消去可能な不揮発性半導体記憶装置のワード
線方向冗長の搭載に関して、製品として通常使用されな
い部分に対して、消去後も書込みを行ない、また場合に
よっては、メモリセルトランジスタがディプレッション
になっていないことを確認するベリファイ動作を組合わ
せる方法を採用したことにより、通常使用されない部分
に含まれる全てのセルが消去後もある値以上（ディプレ
ッション状態になっていない）であることを保障し、そ
の結果ワード線方向の冗長を適用しても正常な動作を妨
げないという効果を有する。また、本発明によれば、製
品として使用されない部分にも消去前の事前書込みを実
行するように構成したことにより、全体の消去時間の短
縮化を達成することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を説明する図である。 （Ａ）消去フローを説明するための流れ図である。 （Ｂ）メモリセルアレイのブロック図である。
【図２】本発明の別の実施例における消去フローを説明
する図である。
【図３】本発明の実施例における不揮発性半導体記憶装
置のアドレス・プリ・デコーダの構成を示す図である。
【図４】従来例を説明するための図である。 （Ａ）消去フローを説明するための流れ図である。 （Ｂ）メモリセルアレイのブロック図である。
【図５】電気的に書込み・消去可能な不揮発性半導体記
憶装置の構成を示すブロック図である。
【図６】図４の行デコーダの回路構成の一例を示す図で
ある。
【図７】図４の列デコーダの回路構成の一例を示す図で
ある。
【図８】図４の消去回路の回路構成の一例を示す図であ
る。
【図９】図４のセンスアンプの回路構成の一例を示す図
である。
【図１０】図４の書込み回路の回路構成の一例を示す図
である。
【図１１】図４の冗長用行データの回路構成の一例を示
す図である。
【符号の説明】
１ メモリセルアレイ ２ 列選択トランジスタ群 ３ 行デコーダ ４ 列デコーダ ５ 消去回路 ６ センスアンプ ７ 書込み回路 ８ 入出力バッファ ９ 書込み・消去シーケンス制御回路＋電圧供給回路 10 冗長行デコーダ 11、11-1、11-2 冗長メモリセルアレイ 12 アドレス・プリ・デコーダ 101、201、1101 製品として通常使用される部分への事
前書込みルーチン 102、202、1102 消去ルーチン 103、203、1103 消去ベリファイルーチン 104、1104 通常使用されない部分への消去後書込みル
ーチン 105、1105 しきい値電圧下限値ベリファイルーチン 106、206、1106 終了ルーチン 207、1107 通常使用されない部分への事前書込みルー
チン 402、602、701〜704、901、1010〜1017、1020〜1022
インバータ 401、501、601、801 ＮＡＮＤ回路 705 可変定電流源 1000〜1007 複合論理回路 ＡBK ブロックアドレス選択信号 Ａh、Ａi、Ａj アドレス信号 ＢＳ0〜ＢＳk バスライン ＤＡＴＡ 入力データ信号 ＥＲ 消去制御信号 ｋ 入出力ビット数 Ｍ00〜Ｍnm メモリセルトランジスタ ＭＲ00〜ＭＲ1m 冗長メモリセルトランジスタ ＭＤ モード選択信号 Ｏ、Ｅ 制御信号 ＰＧ 書込み制御信号 Ｒ0〜Ｒ1 冗長ワード線 ＲＳ 冗長選択信号 Ｓ メモリセルソース Ｔn1〜Ｔn19 ｎチャネルトランジスタ Ｔp1〜Ｔp15 ｐチャネルトランジスタ ＴＲＸl 冗長ワードのアドレスプリデコード信号 ＴY0〜ＴYm 列選択トランジスタ ＶＢＸk（ｋ＝０〜７） 行系下位アドレスのプリデコ
ード信号 ＶCC 電源電圧 ＶPG 書込み回路用電圧 ＶPP 書込み電源電圧 ＶPX 行系電源電圧 ＶPY 列系電源電圧 ＶSX しきい値電圧下限値チェック用電圧 Ｘ0〜Ｘn ワード線 Ｙ0〜Ｙm 列デコーダ出力

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】電気的に書換え可能なメモリセルトランジ
    スタから構成される複数のメモリセルと、前記メモリセ
    ルトランジスタから構成される複数の冗長用メモリセル
    と、を具備し、前記複数のメモリセルに対して不良が検
    出された際に前記複数のメモリセルの不良部分を前記複
    数の冗長用メモリセルに置換する機能を有する、電気的
    に書込み・消去可能な不揮発性半導体記憶装置におい
    て、 消去動作前の事前書込みは、前記複数のメモリセルと前
    記複数の冗長用メモリセルのうち、製品として通常使用
    される部分の全てに対してのみ行ない、 それに引き続いて消去動作を行なった後に、前記複数の
    メモリセルと前記複数の冗長用メモリセルのうち、製品
    として使用されない部分、すなわち、冗長行に置き換え
    られた不良行、及び未使用な冗長行に対してのみ、消去
    後の是正書込みを行なうことを特徴とする電気的に書込
    み・消去可能な不揮発性半導体記憶装置。
  2. 【請求項２】前記消去後の是正書込みについて、複数の
    ワード線を同時に選択して行なう、ことを特徴とする請
    求項１記載の電気的に書込み・消去可能な不揮発性半導
    体記憶装置。
  3. 【請求項３】前記消去後の是正書込みについて、トンネ
    ル現象によって書込みを行なう、ことを特徴とする請求
    項２記載の電気的に書込み・消去可能な不揮発性半導体
    記憶装置。
  4. 【請求項４】前記消去後の是正書込みについて、ホット
    エレクトロン注入現象によって書込みを行い、その際に
    前記メモリセルトランジスタのドレインに、ワード線書
    き込み時のドレイン電圧の低下を補い、通常と同じ条件
    で書き込みを行うために高く設定された書き込み電圧を
    供給する、ことを特徴とする請求項２記載の電気的に書
    込み・消去可能な不揮発性半導体記憶装置。
  5. 【請求項５】前記消去後の是正書込みについて、冗長行
    に置き換えられた不良行、及び通常使用されない未使用
    な冗長行に含まれる前記メモリセルトランジスタの全て
    のしきい値電圧が、予め定めた所定値以上になっている
    ことを確めるベリファイ処理機能を備え、 前記ベリファイ処理の結果によって前記メモリセルのト
    ランジスタの全てのしきい値電圧がある値以下の場合に
    前記消去後是正書込みを繰り返す、ことを特徴とする請
    求項１記載の電気的に書込み・消去可能な不揮発性半導
    体記憶装置。
  6. 【請求項６】電気的に書換え可能なメモリセルトランジ
    スタから構成される複数のメモリセルと、前記メモリセ
    ルトランジスタから構成される複数の冗長用メモリセル
    と、を具備し、前記複数のメモリセルに対して不良が検
    出された際に前記複数のメモリセルの不良部分を前記複
    数の冗長用メモリセルに置換する機能を有する、電気的
    に書込み・消去可能な不揮発性半導体記憶装置におい
    て、 消去動作前の事前書込みは、前記複数のメモリセルと前
    記複数の冗長メモリセルの全てに対して行ない、 それに引き続いて消去を行なった後に、前記複数のメモ
    リセルと前記複数の冗長用メモリセルのうち、製品とし
    て使用されない部分、すなわち、冗長行に置き換えられ
    た不良行、及び通常使用されない未使用な冗長行に対し
    てのみ、消去後の是正書込みを行なうことを特徴とす
    る、電気的に書込み・消去可能な不揮発性半導体記憶装
    置。
  7. 【請求項７】前記製品として通常使用されない部分の全
    てに対して行なう前記消去動作前の事前書込みと、前記
    消去後書込みとが共に、複数のワード線を同時に選択し
    て行なうことを特徴とする請求項６記載の電気的に書込
    み・消去可能な不揮発性半導体記憶装置。
  8. 【請求項８】前記製品として通常使用されない部分の全
    てに対して行なう前記消去動作前の事前書込みと、前記
    消去後書込みとが共に、トンネル現象によって書込みが
    行われることを特徴とする請求項７記載の電気的に書込
    み・消去可能な不揮発性半導体記憶装置。
  9. 【請求項９】前記製品として通常使用されない部分の全
    てに対して行なう前記消去動作前の事前書込みと、前記
    消去後書込みとが共に、ホットエレクトロン注入現象に
    よって書込みが行なわれ、その際に前記メモリセルトラ
    ンジスタのドレインに、ワード線書き込み時のドレイン
    電圧の低下を補い、通常と同じ条件で書き込みを行うた
    めに高く設定された書き込み電圧を供給する、ことを特
    徴とする請求項６記載の電気的に書込み・消去可能な不
    揮発性半導体記憶装置。
  10. 【請求項１０】前記製品として通常使用されない部分の
    全てに対して行なう前記消去後書込みについて、前記製
    品として通常使用されない部分に含まれる前記メモリセ
    ルトランジスタの全てのしきい値電圧が、ある値以上に
    なっていることを確かめるベリファイ動作を有し、前記
    ベリファイ動作の結果によって前記メモリセルトランジ
    スタの全てのしきい値電圧がある値以下の場合には前記
    消去後書込みを繰り返すことを特徴とする請求項７記載
    の電気的に書込み・消去可能な不揮発性半導体記憶装
    置。
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