JP3145894B2 - 電気的に書込み・消去可能な不揮発性半導体記憶装置 - Google Patents

電気的に書込み・消去可能な不揮発性半導体記憶装置

Info

Publication number
JP3145894B2
JP3145894B2 JP7985095A JP7985095A JP3145894B2 JP 3145894 B2 JP3145894 B2 JP 3145894B2 JP 7985095 A JP7985095 A JP 7985095A JP 7985095 A JP7985095 A JP 7985095A JP 3145894 B2 JP3145894 B2 JP 3145894B2
Authority
JP
Japan
Prior art keywords
redundant
writing
erasing
memory device
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7985095A
Other languages
English (en)
Other versions
JPH08249900A (ja
Inventor
孝彦 浦井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7985095A priority Critical patent/JP3145894B2/ja
Priority to EP96103675A priority patent/EP0731470B1/en
Priority to DE69628963T priority patent/DE69628963T2/de
Priority to US08/613,911 priority patent/US5684747A/en
Publication of JPH08249900A publication Critical patent/JPH08249900A/ja
Application granted granted Critical
Publication of JP3145894B2 publication Critical patent/JP3145894B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436Arrangements for verifying correct programming or erasure
    • G11C16/344Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電気的に書込み・消去
可能な不揮発性半導体記憶装置に関し、特に冗長メモリ
を備えたフラッシュメモリ等の不揮発性半導体記憶装置
に関する。
【0002】
【従来の技術】近年、半導体記憶装置の大容量化に伴
い、新しい応用分野が開ける可能性が出て来ている。半
導体記憶装置の一つとして脚光を浴びつつあるフラッシ
ュメモリは、バッテリーのバックアップなしにデータを
ストアできること、DRAM並の大容量化が容易である
こと等から、将来大きな市場・アプリケーションが期待
されている。
【0003】しかし、このフラッシュメモリにも克服す
べき問題点がいくつか存在する。例えば消去及び書込み
時間の長いこと、現状では2電源を必要とすること、低
電圧対応が他のデバイスに比べて困難であること等が問
題点として揚げられる。
【0004】また、1セル当たり1メモリセルトランジ
スタ構成のものに関して、消去時のメモリセルのしきい
値電圧を選択時のワード線電圧より低く、且つリーク電
流が生じない程度に低くならないように制御しなければ
ならないという問題点もある。すなわち、消去後のセル
のしきい値電圧のバラツキをある範囲内に抑えることが
必要とされる。
【0005】さらに、昨今の大容量化に伴い、冗長機構
の搭載は半導体記憶装置にとって不可欠になっている。
冗長機構の搭載はフラッシュメモリについても例外では
ない。
【0006】前記の通り、フラッシュメモリは消去時に
おいてメモリセルが過剰に消去(オーバーイレーズ、
「過消去」という)されてディプレション状態になるこ
とは避けなければならない。これは、あるビット線上に
ディプレッション状態のセルが存在すると非選択時にも
リーク電流が流れ、このためそのビット線上のセルが全
て導通状態とみなされてしまうからである。
【0007】過消去を防ぐための一つの方策として、フ
ラッシュメモリは消去前に全セルを事前書込みするとい
う処理フローを内蔵したものがあるが、事前書込みされ
るのは通常の読み出し・書き込み時に使用されるセルに
対してのみであり、通常の使用に供されぬ部分のセル
(例えば、冗長セルによって置き換えられたメインセル
部の不良部分や、未使用の冗長セル部等)については一
般に事前書込みが行なわれない。
【0008】従って、このタイプのフラッシュメモリで
は、ソースが共通接続される単位(ブロック)が消去単
位に等しいため、冗長部とメインセル部のソースが共通
接続された場合には、未使用部は事前書込みがなされる
ことなく消去だけが実行されることになり、必然的にデ
ィプレッション状態になってしまうことになる。
【0009】ビット線方向もワード線方向も状況は同じ
であるが、前者はビット線が別であり、列選択トランジ
スタの切換え(非導通)て、リーク電流をセンスアンプ
に伝えなくする等の対策により、セルのディプレッショ
ン状態を容認することが可能であるのに対して、後者は
メインセル部とワード線方向冗長セル部がビット線で共
通接続されるため、この問題は致命的である。
【0010】しかしながら、ワード方向の冗長部を採用
しない構成は収率の大幅な悪化が予想されることから、
容認し難い。
【0011】この対策としては、ブロック単位での冗長
部の採用(例えばメインセルブロックと同じ大きさの冗
長ブロックを搭載)や、ワード線冗長部とメインセル部
のソース分離等の構成が考えられる。しかしながら、い
ずれの構成も相当量のチップ面積の増大及び回路の複雑
化を招くことになり、現実的とはいえない。
【0012】不良ワード線に接続されたメモリセルと未
使用の冗長(スペア)ワード線に接続されたメモリセル
は消去前書込みを行なうことなく消去されるため過消去
状態になる可能性が高くなるという等の問題を解決する
ものとして例えば特開平4-159696号公報には、一括消去
前に全メモリセル及び全冗長セルに対し“0”を書込む
消去前動作を実行し、不良メモリセル及び未使用冗長セ
ル等通常の読み出し・書き込み時に用いないセルに対し
ても消去前書込みを行なうようにした構成が開示されて
いる。
【0013】すなわち、前記特開平4-159696号公報に
は、図4(B)に示すように、メインメモリセルアレイ
部1と、ワード線方向冗長メモリセルアレイ部11−1、
11−2の両方に事前書込みを実行する(図4(A)のス
テップ207)ことで、通常使用されない部分が消去(ス
テップ202)によってディプレッション状態になるのを
防いでいる。これは、図4(B)を参照して、製品とし
て通常使用される部分1−1、1−2と、冗長メモリセ
ルアレイ部11−1(通常は使用されない)によって置き
換えられたメインメモリセルアレイ部1の不良箇所1−
3と、使用されない冗長メモリセルアレイ部11−2とを
合わせた領域に等しい。
【0014】図5にメモリセルアレイ近傍の構成例をブ
ロック図にて示す。
【0015】図5を参照して、メインのメモリセルアレ
イ1に含まれるメモリセルトランジスタM00〜Mnmはコ
ントロールゲートがワード線X0〜Xnによってそれぞれ
共通接続され、ドレインはビット線に共通接続されて列
選択トランジスタ群2に入る。列選択トランジスタ群2
では列デコーダ4の出力信号Y0〜Ymをゲート入力とす
る列選択トランジスタTY0〜TYmによってビット線が選
択される。
【0016】メモリセルトランジスタのソースは一消去
単位について共通接続され、消去時に消去回路5から所
定の消去電圧が供給される。消去時以外にはメモリセル
トランジスタのソースは消去回路5において接地され
る。
【0017】ワード線X0〜Xnは行デコーダ3から供給
され、それぞれ対応する各行のメモリセルのゲート電極
に共通接続される。
【0018】列選択トランジスタ群2によって入出力毎
にまとめられた入出力バスラインBSkは、センスアン
プ6に入力され、メモリセルトランジスタからの読出し
データを入出力バッファ8を通してデータ入出力端子に
出力する。
【0019】一方、書込みデータはデータ入出力端子か
ら入出力バッファ8を通して入力され、書込み回路7に
よって、選択されたメモリセルトランジスタのドレイン
に適当な書込み電圧が印加される。
【0020】また、冗長用メモリセルアレイ11が具備さ
れており、メモリトランジスタMR00〜MR1mが含まれ
る。冗長メモリセルアレイ11用のワード線R0〜R1は冗
長行デコーダ10によって選択される。
【0021】行デコーダ3と冗長行デコーダ10の切換え
は、アドレス・プリ・デコーダ12からの信号と不図示の
冗長切換え・記憶回路より出力される冗長選択信号RS
により制御され、切換えアドレスと入力されたアドレス
とが一致すると冗長選択信号RSがアクティブとなり、
行デコーダ3の該アドレスに対応する部分が非選択状態
となり、代わって冗長行デコーダ10における対応アドレ
ス部分が選択される。
【0022】書込み・消去ルーチンを遂行するために、
それぞれのコマンドが入出力バッファ8を通して入力さ
れ、これを受けて書込み・消去シーケンス制御回路と電
圧供給回路9が各種の信号・電圧をそれぞれの回路に供
給する。
【0023】図6に行デコーダ3、図7に列デコーダ
4、図8に消去回路5、図9にセンスアンプ6、図10
に書込み回路7、図11に冗長行デコーダ10の回路構成
の一例をそれぞれ示す。各回路は、書込み・消去シーケ
ンス制御回路と電圧供給回路9が供給する信号・電圧を
受けて、所定のルーチンにおいて所定の動作をする。
【0024】図6を参照して、行デコーダ3は、行系ア
ドレスのプリデコード信号と冗長選択信号RSのインバ
ータ402による反転信号とを入力とするNAND回路402
と、行系下位アドレスのプリデコード信号TBXkをゲ
ート入力としトランスファゲートとして作用するnチャ
ネルトランジスタTn1と、行系電源電圧VPXとトランジ
スタTn1の出力との間に接続され、ゲートにモード選択
信号MDを入力するpチャネルトランジスタTp1と、行
系電源電圧VPXとしきい値電圧下限値チェック用電圧V
SXとの間に接続されCMOS型のインバータを構成する
pチャネルトランジスタTp2とnチャネルトランジスタ
n2と、からなり、CMOS型インバータの出力をワー
ド線Xnとする。モード選択信号MDが高レベルにある
場合、プリデコード信号TBXkが高レベル時に、NA
ND回路401の出力がCMOS型インバータに伝達され
る。より詳細には、冗長選択信号RSがインアクティブ
(=“0”)の時、行系アドレスのプリデコード信号に
基づきワード線Xnを選択する際、NAND回路401の出
力は低レベルとされ、プリデコード信号TBXkが高レ
ベルでトランジスタTn1が導通状態にあるため、pチャ
ネルトランジスタTp2がオン状態となり、選択されたワ
ード線Xnを行系電源電圧VPX側の高電位にプルアップ
する。なお、モード選択信号MDが低レベルにある場合
にはpチャネルトランジスタTp1はオン状態とされ、C
MOS型インバータの入力電位は高電位とされ、nチャ
ネルトランジスタTn2がオンしワード線Xnにはしきい
値電圧下限値チェック用電圧VSXが出力される。
【0025】図7を参照して、列デコーダ4は、列系ア
ドレスのプリデコード信号を入力とするNAND回路50
1と、電源VCCをゲート入力とするnチャネルトランジ
スタTn3と、列系電源電圧VPYとnチャネルトランジス
タTn3の出力との間に接続されたpチャネルトランジス
タTp3と、列系電源電圧VPYと接地端子の間に接続され
CMOS型のインバータを構成するpチャネルトランジ
スタTp4とnチャネルトランジスタTn4と、からなり、
CMOS型インバータの出力は対応する列選択トランジ
スタYmのゲートに接続されると共に、pチャネルトラ
ンジスタTp3のゲートに入力される。列系アドレスのプ
リデコード信号に基づき列選択トランジスタYmが選択
される場合、NAND回路501の出力が低レベルとなり
nチャネルトランジスタTn3を介してpチャネルトラン
ジスタTp4をオン状態として列選択トランジスタYm
ゲートを高レベルとする。
【0026】図8を参照して、消去回路5は、消去制御
信号ERと、消去単位であるブロックアドレス選択信号
BKと、を入力とするNAND回路601と、NAND回
路601の出力をゲート入力とするnチャネルトランジス
タTn5と、nチャネルトランジスタTn5のドレインと書
込み電源電圧VPP間に接続されたpチャネルトランジス
タTp5と、NAND回路601の出力をインバータ602によ
り反転した信号をゲート入力とするnチャネルトランジ
スタTn6と、nチャネルトランジスタTn6のドレインと
書込み電源電圧VPP間に接続されたpチャネルトランジ
スタTp6と、書込み電源電圧VPPと接地間に接続された
pチャネルトランジスタTp7と、nチャネルトランジス
タTn7と、からなり、nチャネルトランジスタTn7はN
AND回路601の出力をゲート入力とし、pチャネルト
ランジスタTp7はnチャネルトランジスタTn6とpチャ
ネルトランジスタTp6の接続点をゲート入力とし、pチ
ャネルトランジスタTp5のゲートにはnチャネルトラン
ジスタTn6のドレインが、pチャネルトランジスタTp6
のゲートにはnチャネルトランジスタTn5のドレインが
それぞれ接続され、トランジスタTn5、Tp5、Tn6、T
p6はフリップフロップを構成している。消去制御信号E
Rがアクティブ時においてブロックアドレス選択信号A
BKが高レベルの時、NAND回路601は低レベルを出力
し、nチャネルトランジスタTn5はオフ状態、nチャネ
ルトランジスタTn6はオン状態となり、pチャネルトラ
ンジスタTp5はゲート電位が低レベルとなって導通し、
pチャネルトランジスタTp6はオフ状態となり、またp
チャネルトランジスタTp7は導通状態、nチャネルトラ
ンジスタTn7は非導通状態となり、メモリセルのソース
Sには所定の高電位Vppが印加される。消去制御信号E
Rがインアクティブ(=“0”)時には、NAND回路
601の出力は高レベルとなり、nチャネルトランジスタ
n7が導通し、メモリセルのソースSは接地電位とされ
る。
【0027】図9を参照して、センスアンプ6は、バス
ラインBSkの電位を基準電圧発生回路から出力される
基準電圧と比較して、入出力バッファに出力する。すな
わち、基準電圧発生回路は、可変定電流源705と、nチ
ャネルトランジスタTn11〜Tn1 3と、電流ミラーを構成
するpチャネルトランジスタTp10、Tp11と、インバー
タ702と、から構成され、トランスファゲートとして作
用するトランジスタTn11はそのゲート入力が高レベル
時に導通し、電源VCCから負荷回路を構成するpチャネ
ルトランジスタTp10を通して電流が流れ、この電流値
は電流ミラー回路により折り返されpチャネルトランジ
スタTp11とnチャネルトランジスタT13との接続点に
所定の電圧が出力され、この電圧がnチャネルトランジ
スタTn9のゲートに入力される。そして選択されたメモ
リセルが導通しバスラインBSkが低電位になると、トラ
ンスファゲートTn8は、ゲート電位がインバータ701を
介して高レベルとなって導通し電源VCCからトランジス
タTp8を通して電流が流れ、トランジスタTp9を介して
インバータ703の入力を電源電位側にプルアップし、イ
ンバータ704を介して入出力バッファに高レベルを出力
する。なお、nチャネルトランジスタTn9とnチャネル
トランジスタTn13は所定の抵抗比となるようにそれぞ
れのトランジスタサイズが設定される。なお、センスア
ンプ6は、図9に示した構成以外にも、例えば差動型増
幅器を用いて基準電圧とバスラインBSkの電位を差動
増幅する構成、あるいは多段のセンスアンプ構成として
もよいことは勿論であり、また、図9において、nチャ
ネルトランジスタTn10、Tn12、Tn14のゲートにチッ
プ選択信号を入力する構成としてもよいことは勿論であ
る。
【0028】図10を参照して、書込み回路7は、書込
みデータDATAの反転信号は書込み制御信号PGと共
にNAND回路801と、電源電圧VCCをゲート入力とす
るnチャネルトランジスタTn15と、pチャネルトラン
ジスタTp12と、CMOS型インバータ(トランジスタ
p13、Tn16)と、nチャネルトランジスタTn17とか
ら構成され、トランジスタTn17のソースがバスライン
BSkに接続されている。書込み制御信号PGがアクテ
ィブ時において、DATA=“1”の書込み時にNAN
D回路801の出力は低レベルとなりトランジスタTn15
介してpチャネルトランジスタTp13を導通させCMO
S型インバータの出力が高レベルとなり、nチャネルト
ランジスタTn17が導通し、バスラインBSkを高電圧V
pp側にプルアップし、選択されたメモリセルトランジス
タのドレインに高電圧が印加される。
【0029】図11を参照して、冗長行デコーダ10は、
冗長選択信号RSを入力とするインバータ901と、冗長
ワードのアドレスプリデコード信号TRXlをゲート入
力とするnチャネルトランジスタTn18と、行系電源電
圧VPXとトランジスタTn18の出力との間に接続され、
ゲートにモード選択信号MDを入力するpチャネルトラ
ンジスタTp14と、行系電源電圧VPXとしきい値電圧下
限値チェック用電圧VSXとの間に接続されCMOS型の
インバータを構成するpチャネルトランジスタTp1 5
nチャネルトランジスタTn19と、からなり、CMOS
型インバータの出力を冗長ワード線R1としている。冗
長選択信号RSがアクティブ(=高レベル)の時、イン
バータ901の出力は低レベルとなり、冗長ワードのアド
レスプリデコード信号TRXlが高レベル時に導通状態
とされるトランジスタTn18を介してpチャネルトラン
ジスタTp15を導通状態とし、冗長ワード線R1を行系電
源電圧VPX側に引き上げる。なお、モード選択信号MD
が低レベルにある場合にはpチャネルトランジスタT
p14はオン状態とされ、CMOS型インバータの入力電
位は高電位とされ、nチャネルトランジスタTn19がオ
ンし冗長ワード線R1にはしきい値電圧下限値チェック
用電圧VSXが出力される。
【0030】次に、図4(A)の処理フローにおいて、
ステップ203の消去ベリファイ(しきい値電圧上限値
ベリファイ)では、図6に示すようにワード線に与える
電圧は行系電源電圧VPXの端子から供給され(例えば消
去ベリファイの場合、行系電源電圧VPXを3〜3.5Vに
設定する)、これによってメモリセルトランジスタが導
通しているか否かの判定を行なう。
【0031】ベリファイはバイトもしくはワード単位で
実行され、ある消去単位内の全メモリセルのしきい値電
圧が行系電源電圧VPX以下になっているか否かの判定を
行なう。
【0032】一方、しきい値電圧下限値ベリファイで
は、図6に示すように、ワード線に与える電圧はVSX
子から供給され、NAND回路401の入力を制御するこ
とによって全選択(全行デコーダでnチャンネルトラン
ジスタTn2が導通状態となる)とし、この結果全てのワ
ード線にしきい値電圧下限値チェック用電圧VSXが印加
されることになる。これによってビット線単位でのしき
い値電圧の下限がVSX以上であるか否かの判定を行な
う。
【0033】
【発明が解決しようとする課題】以上に述べた従来の書
込み・消去可能な不揮発性半導体記憶装置におけるワー
ド線方向の冗長搭載に対する対策には、以下に記載する
ような問題点が存在する。
【0034】すなわち、ワード線方向の冗長における通
常使用されない部分の過消去に対する方策は、前記特開
平4-159695号公報に記載されるように、消去の前に通常
使用されない部分へも書込みを行なうというものである
ため、引き続いて実行した後には、その部分が過消去さ
れないという保障はどこにもない。
【0035】製品として通常使用される部分について過
消去が生じている場合、特性的に良品とはいえないため
検査によって選別がなされ、過消去が起こらないことが
保障されているが、使用されない部分には一般に検査は
行なわれない。これは、製品として使用されない部分
は、要求される特性を満たす必要がないためである。さ
らに、製品として使用されない部分に対しても、過消去
が生じていないことを保障をする場合には、歩留の低下
が懸念されるという問題点があった。
【0036】また、近年フラッシュメモリには、エラテ
ィック・イレーズと呼ばれる現象が起こり得ることが報
告されている。これは、正孔のトラップによって、偶発
的かつ一時的に過消去が(ビット単位に)起きる現象で
あり、書込み・消去を再度行なうと復帰してしまう。
【0037】従って、いくら検査によって選別を行なっ
ても、偶発的に発生するために、エラティック・イレー
ズは避けようがなく、かつこれは通常使用されない部分
にも、使用される部分と同様に起こり得る。すなわち、
従来例で述べた方策では、このエラティック・イレーズ
という観点からも、過消去状態を引き起こす危険性が存
在するのである。
【0038】本発明は、このような問題点に鑑みてなさ
れたものであって、電気的に書込み・消去可能な不揮発
性半導体記憶装置にワード線方向冗長を搭載する場合
に、使用されない部分の過消去による製品の誤動作を防
ぐと同時に、歩留の低下を回避する電気的に書込み・消
去可能な不揮発性半導体記憶装置を提供することを目的
とする。
【0039】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、電気的に書換え可能なメモリセルトラン
ジスタから構成される複数のメモリセルと、前記メモリ
セルトランジスタから構成される複数の冗長用メモリセ
と、を具備し、前記複数のメモリセルに対して不良が
検出された際に前記複数のメモリセルの不良部分を前記
複数の冗長用メモリセルに置換する機能を有する、電気
的に書込み・消去可能な不揮発性半導体記憶装置におい
て、消去動作前の事前書込みは、前記複数のメモリセル
と前記複数の冗長用メモリセルのうち、製品として通常
使用される部分の全てに対してのみ行ない、それに引き
続いて消去動作を行なった後に、前記複数のメモリセル
と前記複数の冗長用メモリセルのうち、製品として使用
されない部分、すなわち、冗長行に置き換えられた不良
行、及び未使用な冗長行に対してのみ、消去後の是正
込みを行なうことを特徴とする電気的に書込み・消去可
能な不揮発性半導体記憶装置を提供する。
【0040】本発明においては、好ましくは、前記消去
の是正書込みについて、複数のワード線を同時に選択
して行なうことを特徴とする。
【0041】また、本発明においては、好ましくは、前
記消去後の是正書込みについて、トンネル現象によって
書込みを行なうようにしてもよい。
【0042】さらに、本発明においては、好ましくは、
前記消去後の是正書込みについて、ホットエレクトロン
注入現象によって書込みを行い、その際に前記メモリセ
ルトランジスタのドレインに、ワード線書き込み時のド
レイン電圧の低下を補い、通常と同じ条件で書き込みを
行うために高く設定された書き込み電圧を供給する、
とを特徴とする。
【0043】さらにまた、本発明においては、好ましく
は、前記消去後の是正書込みについて、冗長行に置き換
えられた不良行、及び通常使用されない未使用な冗長行
に含まれる前記メモリセルトランジスタの全てのしきい
値電圧が、予め定めた所定値以上になっていることを確
めるベリファイ処理機能を備え、前記ベリファイ処理の
結果によって前記メモリセルのトランジスタの全てのし
きい値電圧がある値以下の場合に前記消去後是正書込み
を繰り返すことを特徴とする。
【0044】そして、本発明は、電気的に書換え可能な
メモリセルトランジスタから構成される複数のメモリセ
ルと、前記メモリセルトランジスタから構成される複数
の冗長用メモリセルと、を具備し、前記複数のメモリセ
ルに対して不良が検出された際に前記複数のメモリセル
の不良部分を前記複数の冗長用メモリセルに置換する機
能を有する、電気的に書込み・消去可能な不揮発性半導
体記憶装置において、消去動作前の事前書込みは、前記
複数のメモリセルと前記複数の冗長メモリセルの全てに
対して行ない、それに引き続いて消去を行なった後に、
前記複数のメモリセルと前記複数の冗長用メモリセルの
うち、製品として使用されない部分、すなわち、冗長行
に置き換えられた不良行、及び通常使用されない未使用
な冗長行に対してのみ、消去後の是正書込みを行なうこ
とを特徴とする電気的に書込み・消去可能な不揮発性半
導体記憶装置を提供する。
【0045】
【作用】本発明は、消去の前ではなく後にワード線方向
の冗長機能を付加することによって生じる、メモリセル
アレイのうち、製品として通常使用されない部分(例え
ば冗長メモリセルアレイによって置き換えられたメイン
メモリセルアレイ部の不良領域と、使用されない冗長メ
モリセルアレイ領域を合わせた領域)に対して書込みを
行ない、さらにはその部分に属するメモリセルトランジ
スタの全てのしきい値電圧がある値以上であるかどうか
をチェックし、そうでなければ、事後書込みを繰返すよ
うに構成され、不良領域がワード線ショートによるもの
であった場合にも書込みを確実にするための、複数ワー
ド線同時選択機能、事後書込みをトンネリングで遂行す
る機能等を備えている。
【0046】このため、本発明によれば、電気的に書込
み・消去可能な不揮発性半導体記憶装置のワード線方向
の冗長部について、製品として通常使用されない部分に
対して、消去後も書込みを行ない、メモリセルトランジ
スタがディプレッション状態になっていないことを確認
するベリファイ動作を組合わせることにより、通常使用
されない部分に含まれる全てのセルが消去後もしきい値
が所定値以上であることを保障し、その結果ワード線方
向の冗長セルを適用しても正常な動作を妨げない。すな
わち、本発明によれば、製品として通常使用されない部
分が、消去後も完全に過消去されていない状態であるこ
とを確実に保障するものであり、またワードショートに
よって普通では書込めない場合においても、過消去状態
をなくすことができる。
【0047】さらに、本発明によれば、製品として使用
されない部分にも消去前の事前書込みを実行するように
したことにより、トータル消去時間を短縮化することが
できる。
【0048】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【0049】図1に本発明の一実施例の電気的書込み・
消去可能な不揮発性半導体記憶装置の消去動作を説明す
る流れ図を示す。なお、本実施例の不揮発性半導体記憶
装置は、前記従来例と同様にして、メモリセル近傍の構
成は、例えば図5に示すような構成からなり、行デコー
ダ、列デコーダ、消去回路、センスアンプ、書込み回
路、冗長行デコーダの回路も前記従来例と同様に、図6
〜図11にそれぞれ示されるような回路構成を有するも
のとする。このため、これらの回路の説明は省略する。
【0050】図1を参照して、本実施例においては、ま
ず最初に事前書込みとして、製品として通常使用される
部分に対してのみ書込み(ステップ101)を行なう。こ
れはワード線方向の冗長セルを適用しない、一般的なフ
ラッシュメモリの消去における事前書込みと等価であ
る。
【0051】続いて、消去は短いパルスを用いて消去す
る(ステップ102)。
【0052】そして消去毎に消去ベリファイ(103)を
行なって、メモリセルトランジスタのしきい値電圧の上
限値がある設定値以下になるまで繰返す。
【0053】本来では上記ステップで消去動作は完了す
るのであるが、本実施例では、消去によって製品として
通常使用されない部分(例えば図1(B)における1−
3,11−2)が過消去になり、その結果全てのメモリセ
ルが「オン」と読出される危険を完全に回避するため
に、消去後に製品として通常使用されない部分への書込
みを行なう(ステップ104)。
【0054】これによって、通常使用されない部分に過
消去しやすいセルがあっても、また偶発的にエラティッ
ク・イレーズが起こっても、製品を不良とすることな
く、正常動作を保障できる。
【0055】前記従来例は、過消去対策を行なっている
とはいえ、消去前であるために消去後に過消去になって
しまった場合、製品は不良となってしまう。
【0056】さらに、この消去後書込み(ステップ10
4)と、しきい値電圧下限値ベリファイ(ステップ105)
を組合わせることで、精度良くかつ最小限の時間で過剰
消去を防ぐことも可能である。
【0057】極端な場合、しきい値電圧下限値ベリファ
イ(ステップ105)をまず行ない、フェイルが全くなけ
れば、消去後書込み(ステップ104)は実質的に実行さ
れないことになり、この付加動作に対して必要な時間を
ほぼなくすこともできる。また、このしきい値電圧下限
値ベリファイを行なうことにより、消去単位内に含まれ
る全てのメモリセルトランジスタのしきい値電圧が第2
の設定値以上であることを保障することができる。
【0058】実際にワード方向の冗長を採用する目的に
ついて考慮した場合、その不良モードとして代表的なも
のはワード線ショートである。
【0059】ところで、電気的に書込み・消去可能な不
揮発性半導体記憶装置においては、ワード線を選択しそ
れに所定の電位を加えることで書込みを行なうのが普通
である。例えば2本のワード線がショートしている場合
に、選択ワード線に書込み電圧(通常12V)を印加して
書込みを実行しても、非選択ワード線の0Vと上記書込
み電圧間が抵抗を介して接続されることになり、十分な
しきい値電圧シフトが期待できなくなってしまう。
【0060】そこで、この製品として通常使用されない
部分に対しては、冗長メモリセルアレイの1系統に含ま
れるワード線を複数本全て選択し、高電圧をその複数ワ
ード線に同時に印加することによって書込みを実行する
という方法が考えられる。
【0061】具体的にはワード線を複数本同時に選択す
る構成が必要であり、その一例として、アドレス・プリ
・デコーダ12の回路構成例を図3に示す。
【0062】図6に示した行デコーダ3は8本のワード
線(X0〜X7)を有し、その各々を選択するためのプリ
デコード信号TBXk(k=0〜7)が対応するnチャ
ネルトランジスタ(図6ではnチャネルトランジスタT
n1で代表して示す)のゲートに入力される。
【0063】図3のアドレス・プリ・デコード回路は、
アドレス信号Ah〜Ajと制御信号O、Eに基づき、プリ
デコード信号TBXk(k=0〜7)を出力する。
【0064】さらに製品として通常使用されない部分へ
の事後書込みにおいては、2本の同時選択、すなわち、
ワード線方向冗長構成が2ワード線で1系統であること
を仮定している。3つのアドレス信号Ah,Ai,Aj
よって8つの信号TBXkの1つを選択出力する。
【0065】図3を参照して、制御信号O、Eは通常の
読出しや書込み時には両方とも低レベルとされ、この場
合に、図3の回路は、個々のプリコード信号について、
アドレス信号(Ah,Ai,Aj)を入力とする3入力N
AND回路とインバータとからなる回路と等価となる。
【0066】上記した2ワード線同時選択における事後
書込みでは、制御信号OとEのうちいずれか一方を高レ
ベルとすることにより、プリデコード信号TBXkのう
ち連続した2つを同時に選択することができる。
【0067】例えば、3つのアドレス信号入力Ah
i、Ajがプリデコード信号TBX0を選ぶ組合わせで
あった場合、制御信号Eが高レベルとされている場合、
プリデコード信号TBX1が同時に選択される。なお、
制御信号Eは偶数(Even)番目のプリデコード信号の同
時選択を制御し、制御信号Oは奇数(Odd)番目のプリ
デコード信号の同時選択を制御する。
【0068】また、アドレス信号入力Ah、Ai、Aj
プリデコード信号TBX1を選ぶ組合せの際は制御信号
Oを高レベルとすることにより、プリデコード信号TB
2も同時に選択することができる。すなわち、制御信
号O,Eは事後書込みの場合のみアクティブ(それ以外
のモードでは全て低レベルに固定される)になり、かつ
最下位アドレスAjが低レベルのときは制御信号Eのみ
が高レベル、Ajが高レベルのときは制御信号Oのみが
高レベルとなるように構成すればよい。
【0069】図3に示す回路は、2本のワード線の同時
選択は、TBX0+TBX1、TBX1+TBX2、…、T
BX6+TBX7の範囲内のみであり、行デコーダをまた
がって同時選択はできないという簡易型の構成とされて
いる。
【0070】すなわち、TBX0とそのすぐ上のワード
線、TBX7とそのすぐ下のワード線という選択はでき
ない。もし、これを可能にしようとすればアドレス・プ
リ・デコーダ12の回路規模、及びTBXkの信号線数が
増大することになる。なお、この制約を解消するものと
してグレイコード(Gray Code)を用いる方法もあ
る。
【0071】ワード線複数本同時選択における事後書込
みの機構については、主に以下の2つが考えられる。
【0072】(1)電気的に書込み・消去可能な不揮発
性半導体記憶装置においてはフローティングゲート・基
板間の酸化膜が薄いため、F−N(Fowler-Nordheim)
トンネリングによって電子を基板からフローティングゲ
ートに注入する。この場合、同時選択した2つのワード
線に高電圧が印加され、ソースもしくはドレインを接地
すればよい。これは、ワード線を高電圧とした際メモリ
セルトランジスタが導通しているため、ソースもしくは
ドレインのいずれか一方を接地すれば、ソースとドレイ
ン、及びチャネル領域全てが接地電位となるからであ
る。
【0073】(2)通常の書込みはホットエレクトロン
注入を用いている場合が多いが、この機構を製品として
通常使用されない部分に対する事後書込みにも適用した
場合、複数ワード線を同時選択するため、複数のメモリ
セルトランジスタが同時に導通するため、書込み電流が
複数倍流れ、その結果ドレイン電圧が低下して書込み時
間が大幅に増大する危険性が生じる。従って、この場合
には、ドレイン電圧を通常の書込み時に比べて高くする
ことにより、書込み時間の増大を防ぐことができる。
【0074】
【実施例2】図2を参照して本発明の第2の実施例を説
明する。
【0075】本実施例は、前記第1の実施例の図1の流
れ図に、消去前の事前書込みにおいて、製品として通常
使用される部分に加えて、製品として使用されない部分
にも消去前の事前書込みを実行すること(ステップ110
7)を特徴としている。
【0076】これは、消去前に使用されない部分につい
ても書込みを行なうことにより、消去後メモリセルトラ
ンジスタのしきい値電圧がディプレッション状態になる
頻度を必要最小限にし、全体の消去時間の短縮化を図っ
たものである。すなわち、しきい値電圧が深いデプレッ
ション状態になればなる程、書込み時間は飛躍的に増大
し、これを回避するには、電圧印加等を工夫しなければ
ならない。
【0077】また、図2のステップ1101に示される通常
使用される部分への事前書込みはしきい値電圧を高くす
るようになされるのが普通であり、それに比べて通常使
用されない部分への消去後書込み処理(ステップ1104)
は、しきい値電圧がディプレッション状態でなくなるま
での最小限の上昇で良いため、図1に示すように。その
ままで消去してしまうと、通常使用されない部分に含ま
れるメモリセルトランジスタの大半がディプレッション
状態になってしまう可能性が高い。この場合、上述のよ
うに、消去後書込みが大幅に増えることは容易に予測で
きるため、製品として使用されない部分にも消去前の事
前書込みを実行するステップ1107を付加した方がかえっ
て全体の消去時間の短縮になるのである。
【0078】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様にのみ限定されず、本発明の
原理に準ずる各種態様を含むことは勿論である。
【0079】
【発明の効果】以上説明したように、本発明は、電気的
に書込み・消去可能な不揮発性半導体記憶装置のワード
線方向冗長の搭載に関して、製品として通常使用されな
い部分に対して、消去後も書込みを行ない、また場合に
よっては、メモリセルトランジスタがディプレッション
になっていないことを確認するベリファイ動作を組合わ
せる方法を採用したことにより、通常使用されない部分
に含まれる全てのセルが消去後もある値以上(ディプレ
ッション状態になっていない)であることを保障し、そ
の結果ワード線方向の冗長を適用しても正常な動作を妨
げないという効果を有する。また、本発明によれば、製
品として使用されない部分にも消去前の事前書込みを実
行するように構成したことにより、全体の消去時間の短
縮化を達成することができるという効果を有する。
【図面の簡単な説明】
【図1】本発明の一実施例を説明する図である。 (A)消去フローを説明するための流れ図である。 (B)メモリセルアレイのブロック図である。
【図2】本発明の別の実施例における消去フローを説明
する図である。
【図3】本発明の実施例における不揮発性半導体記憶装
置のアドレス・プリ・デコーダの構成を示す図である。
【図4】従来例を説明するための図である。 (A)消去フローを説明するための流れ図である。 (B)メモリセルアレイのブロック図である。
【図5】電気的に書込み・消去可能な不揮発性半導体記
憶装置の構成を示すブロック図である。
【図6】図4の行デコーダの回路構成の一例を示す図で
ある。
【図7】図4の列デコーダの回路構成の一例を示す図で
ある。
【図8】図4の消去回路の回路構成の一例を示す図であ
る。
【図9】図4のセンスアンプの回路構成の一例を示す図
である。
【図10】図4の書込み回路の回路構成の一例を示す図
である。
【図11】図4の冗長用行データの回路構成の一例を示
す図である。
【符号の説明】
1 メモリセルアレイ 2 列選択トランジスタ群 3 行デコーダ 4 列デコーダ 5 消去回路 6 センスアンプ 7 書込み回路 8 入出力バッファ 9 書込み・消去シーケンス制御回路+電圧供給回路 10 冗長行デコーダ 11、11-1、11-2 冗長メモリセルアレイ 12 アドレス・プリ・デコーダ 101、201、1101 製品として通常使用される部分への事
前書込みルーチン 102、202、1102 消去ルーチン 103、203、1103 消去ベリファイルーチン 104、1104 通常使用されない部分への消去後書込みル
ーチン 105、1105 しきい値電圧下限値ベリファイルーチン 106、206、1106 終了ルーチン 207、1107 通常使用されない部分への事前書込みルー
チン 402、602、701〜704、901、1010〜1017、1020〜1022
インバータ 401、501、601、801 NAND回路 705 可変定電流源 1000〜1007 複合論理回路 ABK ブロックアドレス選択信号 Ah、Ai、Aj アドレス信号 BS0〜BSk バスライン DATA 入力データ信号 ER 消去制御信号 k 入出力ビット数 M00〜Mnm メモリセルトランジスタ MR00〜MR1m 冗長メモリセルトランジスタ MD モード選択信号 O、E 制御信号 PG 書込み制御信号 R0〜R1 冗長ワード線 RS 冗長選択信号 S メモリセルソース Tn1〜Tn19 nチャネルトランジスタ Tp1〜Tp15 pチャネルトランジスタ TRXl 冗長ワードのアドレスプリデコード信号 TY0〜TYm 列選択トランジスタ VBXk(k=0〜7) 行系下位アドレスのプリデコ
ード信号 VCC 電源電圧 VPG 書込み回路用電圧 VPP 書込み電源電圧 VPX 行系電源電圧 VPY 列系電源電圧 VSX しきい値電圧下限値チェック用電圧 X0〜Xn ワード線 Y0〜Ym 列デコーダ出力

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】電気的に書換え可能なメモリセルトランジ
    スタから構成される複数のメモリセルと、前記メモリセ
    ルトランジスタから構成される複数の冗長用メモリセル
    と、を具備し、前記複数のメモリセルに対して不良が検
    出された際に前記複数のメモリセルの不良部分を前記複
    数の冗長用メモリセルに置換する機能を有する、電気的
    に書込み・消去可能な不揮発性半導体記憶装置におい
    て、 消去動作前の事前書込みは、前記複数のメモリセルと前
    記複数の冗長用メモリセルのうち、製品として通常使用
    される部分の全てに対してのみ行ない、 それに引き続いて消去動作を行なった後に、前記複数の
    メモリセルと前記複数の冗長用メモリセルのうち、製品
    として使用されない部分、すなわち、冗長行に置き換え
    られた不良行、及び未使用な冗長行に対してのみ、消去
    後の是正書込みを行なうことを特徴とする電気的に書込
    み・消去可能な不揮発性半導体記憶装置。
  2. 【請求項2】前記消去後の是正書込みについて、複数の
    ワード線を同時に選択して行なうことを特徴とする請
    求項1記載の電気的に書込み・消去可能な不揮発性半導
    体記憶装置。
  3. 【請求項3】前記消去後の是正書込みについて、トンネ
    ル現象によって書込みを行なうことを特徴とする請求
    項2記載の電気的に書込み・消去可能な不揮発性半導体
    記憶装置。
  4. 【請求項4】前記消去後の是正書込みについて、ホット
    エレクトロン注入現象によって書込みを行い、その際に
    前記メモリセルトランジスタのドレインに、ワード線書
    き込み時のドレイン電圧の低下を補い、通常と同じ条件
    で書き込みを行うために高く設定された書き込み電圧を
    供給する、ことを特徴とする請求項2記載の電気的に書
    込み・消去可能な不揮発性半導体記憶装置。
  5. 【請求項5】前記消去後の是正書込みについて、冗長行
    に置き換えられた不良行、及び通常使用されない未使用
    な冗長行に含まれる前記メモリセルトランジスタの全て
    のしきい値電圧が、予め定めた所定値以上になっている
    ことを確めるベリファイ処理機能を備え、 前記ベリファイ処理の結果によって前記メモリセルのト
    ランジスタの全てのしきい値電圧がある値以下の場合に
    前記消去後是正書込みを繰り返すことを特徴とする請
    求項1記載の電気的に書込み・消去可能な不揮発性半導
    体記憶装置。
  6. 【請求項6】電気的に書換え可能なメモリセルトランジ
    スタから構成される複数のメモリセルと、前記メモリセ
    ルトランジスタから構成される複数の冗長用メモリセル
    と、を具備し、前記複数のメモリセルに対して不良が検
    出された際に前記複数のメモリセルの不良部分を前記複
    数の冗長用メモリセルに置換する機能を有する、電気的
    に書込み・消去可能な不揮発性半導体記憶装置におい
    て、 消去動作前の事前書込みは、前記複数のメモリセルと前
    記複数の冗長メモリセルの全てに対して行ない、 それに引き続いて消去を行なった後に、前記複数のメモ
    リセルと前記複数の冗長用メモリセルのうち、製品とし
    て使用されない部分、すなわち、冗長行に置き換えられ
    た不良行、及び通常使用されない未使用な冗長行に対し
    てのみ、消去後の是正書込みを行なうことを特徴とす
    る、電気的に書込み・消去可能な不揮発性半導体記憶装
    置。
  7. 【請求項7】前記製品として通常使用されない部分の全
    てに対して行なう前記消去動作前の事前書込みと、前記
    消去後書込みとが共に、複数のワード線を同時に選択し
    て行なうことを特徴とする請求項6記載の電気的に書込
    み・消去可能な不揮発性半導体記憶装置。
  8. 【請求項8】前記製品として通常使用されない部分の全
    てに対して行なう前記消去動作前の事前書込みと、前記
    消去後書込みとが共に、トンネル現象によって書込みが
    行われることを特徴とする請求項7記載の電気的に書込
    み・消去可能な不揮発性半導体記憶装置。
  9. 【請求項9】前記製品として通常使用されない部分の全
    てに対して行なう前記消去動作前の事前書込みと、前記
    消去後書込みとが共に、ホットエレクトロン注入現象に
    よって書込みが行なわれ、その際に前記メモリセルトラ
    ンジスタのドレインに、ワード線書き込み時のドレイン
    電圧の低下を補い、通常と同じ条件で書き込みを行うた
    めに高く設定された書き込み電圧を供給する、ことを特
    徴とする請求項6記載の電気的に書込み・消去可能な不
    揮発性半導体記憶装置。
  10. 【請求項10】前記製品として通常使用されない部分の
    全てに対して行なう前記消去後書込みについて、前記製
    品として通常使用されない部分に含まれる前記メモリセ
    ルトランジスタの全てのしきい値電圧が、ある値以上に
    なっていることを確かめるベリファイ動作を有し、前記
    ベリファイ動作の結果によって前記メモリセルトランジ
    スタの全てのしきい値電圧がある値以下の場合には前記
    消去後書込みを繰り返すことを特徴とする請求項7記載
    の電気的に書込み・消去可能な不揮発性半導体記憶装
    置。
JP7985095A 1995-03-10 1995-03-10 電気的に書込み・消去可能な不揮発性半導体記憶装置 Expired - Fee Related JP3145894B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7985095A JP3145894B2 (ja) 1995-03-10 1995-03-10 電気的に書込み・消去可能な不揮発性半導体記憶装置
EP96103675A EP0731470B1 (en) 1995-03-10 1996-03-08 Method for erasing nonvolatile semiconductor memory device incorporating redundancy memory cells
DE69628963T DE69628963T2 (de) 1995-03-10 1996-03-08 Verfahren zum Löschen eines nichtflüchtigen Halbleiterspeichers mit redundanten Zellen
US08/613,911 US5684747A (en) 1995-03-10 1996-03-11 Method for erasing nonvolatile semiconductor memory device incorporating redundancy memory cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7985095A JP3145894B2 (ja) 1995-03-10 1995-03-10 電気的に書込み・消去可能な不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH08249900A JPH08249900A (ja) 1996-09-27
JP3145894B2 true JP3145894B2 (ja) 2001-03-12

Family

ID=13701681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7985095A Expired - Fee Related JP3145894B2 (ja) 1995-03-10 1995-03-10 電気的に書込み・消去可能な不揮発性半導体記憶装置

Country Status (4)

Country Link
US (1) US5684747A (ja)
EP (1) EP0731470B1 (ja)
JP (1) JP3145894B2 (ja)
DE (1) DE69628963T2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3600424B2 (ja) * 1997-02-26 2004-12-15 株式会社東芝 半導体記憶装置
JP2005092962A (ja) 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性半導体記憶装置
US9330783B1 (en) 2014-12-17 2016-05-03 Apple Inc. Identifying word-line-to-substrate and word-line-to-word-line short-circuit events in a memory block
US9390809B1 (en) * 2015-02-10 2016-07-12 Apple Inc. Data storage in a memory block following WL-WL short
US9529663B1 (en) 2015-12-20 2016-12-27 Apple Inc. Detection and localization of failures in 3D NAND flash memory
US9996417B2 (en) 2016-04-12 2018-06-12 Apple Inc. Data recovery in memory having multiple failure modes
US10910061B2 (en) 2018-03-14 2021-02-02 Silicon Storage Technology, Inc. Method and apparatus for programming analog neural memory in a deep learning artificial neural network
US10762967B2 (en) 2018-06-28 2020-09-01 Apple Inc. Recovering from failure in programming a nonvolatile memory
US10755787B2 (en) 2018-06-28 2020-08-25 Apple Inc. Efficient post programming verification in a nonvolatile memory
US10936455B2 (en) 2019-02-11 2021-03-02 Apple Inc. Recovery of data failing due to impairment whose severity depends on bit-significance value
US10915394B1 (en) 2019-09-22 2021-02-09 Apple Inc. Schemes for protecting data in NVM device using small storage footprint
US11550657B1 (en) 2021-09-01 2023-01-10 Apple Inc. Efficient programming schemes in a nonvolatile memory

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2638654B2 (ja) * 1990-02-06 1997-08-06 三菱電機株式会社 半導体不揮発性記憶装置
JPH04159696A (ja) * 1990-10-22 1992-06-02 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH04214300A (ja) * 1990-12-12 1992-08-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5233559A (en) * 1991-02-11 1993-08-03 Intel Corporation Row redundancy for flash memories
US5272669A (en) * 1991-02-20 1993-12-21 Sundisk Corporation Method and structure for programming floating gate memory cells
EP0954102A1 (en) * 1991-12-09 1999-11-03 Fujitsu Limited Exclusive or/nor circuits
JPH05182480A (ja) * 1991-12-28 1993-07-23 Sony Corp プログラマブルリードオンリメモリ
JP2716906B2 (ja) * 1992-03-27 1998-02-18 株式会社東芝 不揮発性半導体記憶装置
US5347489A (en) * 1992-04-21 1994-09-13 Intel Corporation Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy
US5327383A (en) * 1992-04-21 1994-07-05 Intel Corporation Method and circuitry for erasing a nonvolatile semiconductor memory incorporating row redundancy
JPH0676589A (ja) * 1992-07-06 1994-03-18 Sony Corp フラッシュ型e2 promの消去方法
JPH0628875A (ja) * 1992-07-10 1994-02-04 Sony Corp フラッシュ型e2 promの消去方法
US5357475A (en) * 1992-10-30 1994-10-18 Intel Corporation Method for detaching sectors in a flash EEPROM memory array
JPH06150674A (ja) * 1992-11-09 1994-05-31 Seiko Epson Corp 不揮発性半導体装置
JPH06275095A (ja) * 1993-03-18 1994-09-30 Fujitsu Ltd 半導体記憶装置及び冗長アドレス書込方法
US5559742A (en) * 1995-02-23 1996-09-24 Micron Technology, Inc. Flash memory having transistor redundancy

Also Published As

Publication number Publication date
JPH08249900A (ja) 1996-09-27
EP0731470A2 (en) 1996-09-11
DE69628963D1 (de) 2003-08-14
EP0731470B1 (en) 2003-07-09
DE69628963T2 (de) 2004-05-27
US5684747A (en) 1997-11-04
EP0731470A3 (en) 1999-04-14

Similar Documents

Publication Publication Date Title
KR100697053B1 (ko) 불휘발성 메모리와 불휘발성 메모리의 기록방법
EP1077450B1 (en) NAND type nonvolatile memory
US7382656B2 (en) Nonvolatile memory with program while program verify
US6154403A (en) Semiconductor memory device
US6958940B2 (en) Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array
US7359249B2 (en) Nonvolatile semiconductor memory device and method of rewriting data thereof
JP3392165B2 (ja) 半導体記憶装置
JP3145894B2 (ja) 電気的に書込み・消去可能な不揮発性半導体記憶装置
WO1997005623A1 (en) Flash memory system having reduced disturb and method
US7239548B2 (en) Method and apparatus for applying bias to a storage device
JP2707970B2 (ja) 不揮発性半導体記憶装置の消去方法
US8228732B2 (en) EEPROM memory protected against the effects of breakdown of MOS transistors
US7782676B2 (en) Method of operating a nonvolatile memory device
EP0880180B1 (en) Non-volatile semiconductor memory device with write circuit having a latch and a transfer gate
JPH07192482A (ja) 不揮発性半導体記憶装置およびその記憶データの消去方法
JP3176011B2 (ja) 半導体記憶装置
US8199582B2 (en) NAND-type flash memory and NAND-type flash memory controlling method
JPH04159696A (ja) 不揮発性半導体記憶装置
JP3360855B2 (ja) 一括消去型不揮発性半導体記憶装置およびその試験方法
JP3703782B2 (ja) 半導体記憶装置
JPH06150675A (ja) フラッシュメモリ
JP3646315B2 (ja) 不揮発性半導体装置
JPH0917189A (ja) 不揮発性半導体メモリ
JPH04214300A (ja) 不揮発性半導体記憶装置
KR0140902B1 (ko) 전기적 및 일괄적으로 소거가능한 특성을 갖는 비휘발성 반도체 메모리장치

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970902

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080105

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090105

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 10

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120105

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140105

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees