JP3600424B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的消去・再書き込み可能な不揮発性半導体記憶装置(EEPROM)に係り、特に自動書き込み機能、自動消去機能の少なくとも一方を有するEEPROMに関するものであり、例えばNOR型フラッシュEEPROMのような一括消去型の半導体メモリに使用されるものである。
【0002】
【従来の技術】
EEPROMは、電源を切っても不揮発性セルのデータが消えない等の利点があり、近年大幅に需要が増大している。特に、1トランジスタでメモリセルが構成された一括消去可能なフラッシュメモリは、大容量の磁気ディスクの代替等の用途が期待されている。
【0003】
従来のEEPROMのセルアレイで使用されているメモリセルは、ゲート絶縁膜中に電荷蓄積層として形成された浮遊ゲート電極と制御ゲート電極とが積層された二層ゲート構造を有するNMOS型の電界効果トランジスタ(セルトランジスタ)からなる。
【0004】
このようなセルトランジスタは、使用時における書き込み・消去の繰り返しに伴って、書き込み特性または消去特性の劣化を引き起こし、使用開始の初期と比べて、書き込み・消去に時間がかかったり、浮遊ゲートに対する電荷の注入量・放出量が減少していき、メモリセルの書き込み状態の閾値と消去状態の閾値との変化幅が小さくなる。
【0005】
さらに、使用時における書き込み・消去の繰り返しに伴って、絶縁膜中にトラップされたキャリアに電界が集中し、メモリセルの絶縁破壊を引き起こすと、この破壊したセルと制御ゲートあるいはソース領域、ドレイン領域を共有する他のセルに対する書き込み・消去が不可能になったり、メモリセルから誤ったデータを読み出してしまう。
【0006】
例えば破壊したセルと共通の制御ゲートに高電圧の書き込み電圧を印加した時に、上記制御ゲートから破壊したセルの絶縁膜を経て半導体基板にリーク電流が流れ、書き込み電圧が所望の電位より下がってしまって書き込みができなくなるとか、消費電流が増加するとかいった問題が生じる。
【0007】
EEPROMにおいて、書き込み電圧および消去電圧はそれぞれ、電源電圧Vccを昇圧して高電圧を得る高電圧発生回路によって形成される。この高電圧発生回路は、多段縦続接続されたチャージポンプ回路からなる昇圧回路と、この昇圧回路内の最終段のチャージポンプ回路に接続された電圧制限回路とから構成されている。
【0008】
上記のようなEEPROMにおいて、データの書き込みを行う場合に、一定電圧、一定時間幅の書き込みパルスの印加回数が多い程、浮遊ゲート電極に対する電荷の書き込み量を増やすことができる。この場合、オーバーライトを防止するために採用されているインテリジェントライト方式は、書き込みパルスの印加回数を制御してデータの書き込みを複数回に分けて小刻みに行う。そして、データの書き込みおよび書き込み後の読み出し動作を繰り返し行い、読み出されたデータが書き込みデータと等しくなった時に書き込み動作を終了させる。
【0009】
一方、最近の大容量化しているEEPROMを始めとする半導体メモリにおいては、製造歩留りを向上させるために冗長回路を設けることが必須の技術になってきている。この冗長技術は、通常のメモリセルアレイ(正規のメモリセルアレイ)とは別に、正規のメモリセルアレイの例えば不良行を救済するための予備のメモリセルアレイおよびこの予備のメモリセルアレイの行選択を行うための予備アドレスデコーダ(プログラマブルデコーダ)を同一の半導体チップ上に設けておき、製造段階における検査工程で発見された正規メモリセルアレイの不良セルを救済するものである。
【0010】
また、最近のフラッシュEEPROMでは、書き込み・消去専用の外部電源を用いない単一電源方式を採用した製品に対する要求が増えている。このようなフラッシュEEPROMでは、メモリに内蔵された昇圧回路でデータ書き替え時に読み出し用電源電圧Vcc以上の高電圧を発生させる必要があり、前記昇圧回路に全てのメモリセルを同時に消去させるのに必要な電流供給能力を持たせようとすると、昇圧回路の消費電力が非常に大きくなるので、低消費電力が要求される製品に対しては不利になる。
【0011】
そこで、上記昇圧回路の消費電力を抑制するためには、消去させたいセルアレイ領域をブロック単位とし、消去させたい複数のブロックをブロック毎にシリアルに自動的に消去させればよい。
【0012】
【発明が解決しようとする課題】
しかし、従来の自動書き込み機能や自動消去機能を持つフラッシュEEPROMは、セル閾値の制御の確実性、性能、信頼性の点で必ずしも十分に満足できるものではなかった。
【0013】
本発明は、フラッシュEEPROMにおける自動書き込みや自動消去に際してセル閾値の制御を確実に行うことができ、性能、信頼性を向上し得る半導体記憶装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明の第1の半導体記憶装置は、浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、書き込みコマンド入力に基づいて、前記メモリセルアレイにおけるデータ書き込みの対象となる1つまたは複数のメモリセルを指定して自動的に書き込み処理を制御する自動書き込み制御回路とを備え、前記自動書き込み制御回路は、自動書き込みの開始時にまず書き込みベリファイを行い、前記書き込みベリファイの結果書き込みが必要なメモリセルについて書き込み及び書き込みベリファイを書き込みが完了するまで繰り返すことを特徴とする。ここで、前記自動書き込み制御回路は、前記書き込みと書き込みベリファイの繰り返し回数に応じて前記浮遊ゲートへの注入電荷量を制御することを特徴とする。前記注入電荷量の制御は、書き込みパルスの時間幅を制御することによって行われることを特徴とする。
【0015】
本発明の第2の半導体記憶装置は、浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
消去コマンド入力に基づいて、前記メモリセルアレイにおけるデータ消去の対象となる複数のメモリセルを指定して自動的に消去処理を制御する自動消去制御回路とを備え、前記自動消去制御回路は、自動消去の開始時にまず消去ベリファイを行い、前記消去ベリファイの結果消去が必要なメモリセルについて消去及び消去ベリファイを消去が完了するまで繰り返すことを特徴とする。第2の半導体記憶装置の好ましい実施態様は以下の通りである
(1)前記自動消去制御回路は、消去後の過消去ビット線検出および過消去メモリセルの閾値の制御を更に行うこと。
【0016】
(2)前記消去および消去ベリファイに際し、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイが繰り返されること。
【0017】
本発明の第3の半導体記憶装置は、浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、消去コマンド入力に基づいて、前記メモリセルアレイにおけるデータ消去の対象となる複数のメモリセルを指定して自動的に処理を制御する自動書き込み・消去制御回路とを備え、前記自動書き込み・消去制御回路は、まず消去前書き込みの書き込みベリファイを行い、前記書き込みベリファイの結果消去前書き込みが必要であれば書き込み及び書き込みベリファイを書き込みが完了するまで繰り返し、消去前書き込みが終了した時点で、消去ベリファイを行い、その後に消去が完了するまで、消去と消去ベリファイ動作を繰り返すことを特徴とする。第3の半導体記憶装置の好ましい実施態様は以下の通りである。
【0018】
(1)前記メモリセルアレイは、ロウ方向に分割された複数のメモリセルブロックからなること。ここで、前記自動書き込み・消去制御回路は複数のメモリセルブロックをシリアルに指定して、指定されたメモリセルブロック内の複数のメモリセルについて自動的に処理を制御すること。
【0019】
(2)前記自動書き込み・消去制御回路は、消去後の過消去ビット線検出および過消去メモリセルの閾値の制御を更に行うこと。
(3)前記消去前書き込みに際し、指定されたブロック内の全てのメモリセルに対して書き込みを行うために自動的に書き込みアドレスのカウントアップが行われること。
【0020】
(4)前記消去前書き込みに際し、不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルについても消去前書き込みが行われること。
(5)前記消去および消去ベリファイに際し、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイが繰り返されること。
【0021】
(6)前記自動書き込み・消去制御回路は、更に前記消去ベリファイで全てのメモリセルのしきい値が所定値以下であることが確認された後、過消去ビット線検出処理であるリークチェックを行うこと。
【0022】
(7)前記リークチェックは、全てのワード線を0Vに設定し、1アドレス分のビット線を選択し、選択されたビット線に過消去メモリセルによるビット線リークがあるか否かを判定することにより行われること。
【0023】
(8)前記リークチェックの結果がOKの場合は消去シーケンスを終了し、前記リークチェックの結果がNGの場合には過消去メモリセルの閾値制御である自己収束処理を実行すること。ここで、NGの場合とは、過消去メモリセルが存在するビット線と判断された場合をいう。なお、前記自己収束処理は、全ワード線が0Vのままで選択ビット線に自己収束電圧を一定時間印加して過消去メモリセルの閾値をビット線リークが実質的に生じない値以上まで引き上げること。
【0024】
(9)前記自動書き込み・消去制御回路は、前記自己収束処理の後、再び前記リークチェックを行い、前記自己収束が正しく行われたか否かを判定すること。(10)前記自動書き込み・消去制御回路は、前記自己収束処理を実行した後、消去ベリファイを再実行して全てのメモリセルの閾値が所定値以下であるか否かを確認すること。
【0025】
(11)前記自動書き込み・消去制御回路は、前記自己収束処理後の消去ベリファイに際し、全てのメモリセルの閾値が所定値以下であることが確認された場合には消去シーケンスを終了し、一部のメモリセルの閾値が所定値以下であることが確認できなかった場合には、再び消去を行い、リークチェック、消去ベリファイが共にOKと判断されるまで自己収束処理および消去を繰り返すこと。
【0026】
上記のように本発明の半導体記憶装置によれば、フラッシュEEPROMにおける自動書き込みや自動消去に際してセル閾値の制御を確実に行うことができ、性能、信頼性を向上させることができる。
【0027】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
ここで、本実施形態におけるフラッシュEEPROMは、次のような基本構成を有するものとする。
(1) 外部電源から供給される電圧を昇圧して書き込み・消去用の電圧を生成する昇圧回路を内蔵した単一電源方式のもの。
(2) データ書き込みの対象となるセルアレイ領域の複数のメモリセルを自動的に書込む自動書き込み機能、データ消去の対象となるセルアレイ領域の複数のブロックをブロック単位としてブロック毎にシリアルに指定して自動的に消去させる自動消去機能を有すること。
(3) セルアレイの例えば不良行を予備行に置換して救済するようにした不良セル救済制御機能を有すること。
【0028】
図1は、本発明の一実施形態に係るNOR型フラッシュEEPROMの全体構成を概略的に示すブロック回路図である。
図1において、メモリセルアレイ10は、それぞれ浮遊ゲートと制御ゲートを有するNチャネルのMOSFETからなるメモリセル(セルトランジスタ)が、例えばNOR型セル(図2参照)を構成し、全体として行列状に配列されてなり、ロウ方向にn個のブロックBK0〜BKn−1に分割されている。
【0029】
なお、図2のNOR型セルは、複数のセルトランジスタQの各ドレインが1本のビット線BLに共通接続されており、上記複数のセルトランジスタQの各制御ゲートにそれぞれ対応してワード線WLが接続されており、上記複数のセルトランジスタQの各ソースがブロック単位で1本のソース線SLに共通接続されている。
【0030】
上記セルトランジスタQおよびNOR型セルの動作原理はよく知られているので、ここではその説明を省略する。
アドレスバッファ11にはアドレス入力端子を介して例えば18ビットのアドレス信号A0〜A17が外部から入力する。プリデコーダ12は前記アドレスバッファ11からのアドレス信号(内部アドレス信号)をデコードする。
【0031】
ロウデコーダ13は前記プリデコーダ12からのロウアドレス信号をデコードしてメモリセルアレイ10のロウ選択を行い、デコード出力に応じてワード線に所定の電圧を供給するワード線ドライバを有する。
【0032】
カラムデコーダ14は前記プリデコーダ12からのカラムアドレス信号をデコードする。カラムゲート15は前記カラムデコーダ14のデコード出力により制御され、前記メモリセルアレイ10のカラム選択を行う。
【0033】
センスアンプ16は前記カラムゲート15に接続され、メモリセルからの読み出し情報をセンス増幅して出力するとともに、EEPROMの各種の動作モードに応じてフラグ信号(書き込みベリファイの判定結果フラグPVOK、消去ベリファイの判定結果フラグEVOK、リークチェックの判定結果フラグLCKOK)を出力する機能を有する。
【0034】
入出力回路(I/Oバッファ)17は上記センスアンプ16に接続され、入出力端子との間で例えば16ビットの入出力データD0〜D15を入出力する。ソースデコーダ18は各ブロックBK0〜BKn−1のソース線選択を行い、デコード出力に応じてソース線に所定の電圧を供給するソース線ドライバを有する。
【0035】
ビット線昇圧回路20は書き込み動作に必要な高電圧を前記カラムゲート15を介してビット線に供給する。ワード線・ソース線昇圧回路21は書き込み動作や消去動作に必要な高電圧を前記ワード線およびソース線に印加するために前記ロウデコーダ13のワード線ドライバおよびソースデコーダ18のソース線ドライバに供給する。
【0036】
制御回路22はEEPROM内部の各部の動作を制御し、チップイネーブ(/CE)入力端子、アウトプットイネーブ(/OE)入力端子、ライトイネーブ(/WE)入力端子に接続されている。
【0037】
アドレス発生用のアドレスカウンタ23は、自動書き込みあるいは自動消去に際して、対象となるブロックおよびメモリセルのアドレスを指定するためのアドレス(ロウアドレスAx、カラムアドレスAy)を生成する。
【0038】
選択回路24は、通常動作時には前記アドレスバッファ11からのアドレス信号を選択して前記プリデコーダ12に供給し、自動書き込み時あるいは自動消去時には、前記アドレスカウンタ23から出力するアドレス信号を選択して前記プリデコーダ12に供給する。
【0039】
コマンド回路25は前記アドレスバッファ11からのアドレス信号および入出力回路17を経た入力信号の組み合わせによるコマンド信号を解読して各種の制御信号を出力する。
【0040】
サイクルカウンタ26はメモリセルアレイ10に対する書き込みあるいは消去の回数をカウントする。なお、27はタイマー回路である。
PLA(プログラマブル・ロジック・アレイ)28は前記自動書き込み機能、自動消去機能を実現し、後述するようなシーケンス動作を制御するように構成されている。
【0041】
上記PLA28は、前記コマンド回路25、サイクルカウンタ26、タイマー回路27の各出力および前記センスアンプ16から各種のフラグ信号(PVOK、EVOK、LCKOK)が与えられ、PLAコード信号を出力して前記ビット線昇圧回路20、ワード線・ソース線昇圧回路21、アドレスカウンタ23、サイクルカウンタ26およびタイマー回路27に供給する。
【0042】
なお、前述したように、前記メモリセルアレイ10には、EEPROMの製造段階における検査工程で発見された不良セルを救済して製造歩留りを向上させるために、冗長回路が設けられている。
【0043】
また、EEPROMの使用段階において主メモリセルアレイのメモリセルに対するデータの書き込み特性または消去特性が所定以下に劣化した場合に、必要に応じて、この後はこの書き込み特性または消去特性が劣化したセルに代えて冗長用のメモリセルに自動的に置換する機能を備えていても良い。
【0044】
この冗長回路は、図示しないが、数行分の冗長用メモリセル(Redundancy cell )、予備ロウデコーダを有する。更に、EEPROMの使用段階において主メモリセルアレイに対するデータの書き込み特性または消去特性が所定以下に劣化した場合に、特性劣化したセルに代えて冗長用のメモリセルに自動的に置換するために、特性劣化セル検知回路及び置換制御回路を備えておけばよい。
【0045】
図3は、図1中のPLA28の制御による自動書き込みシーケンスの流れの一例を示すフローチャートである。本実施例のフラッシュEEPROMにおける自動書き込みのシーケンスの特徴は、書き込みベリファイから実行することを特徴としている。すなわち、通常(1)書き込み及び(2)書き込みベリファイを書き込みが終了するまで行われるが、本発明では、最初に書き込みベリファイを行った後に、書き込みと書き込みベリファイを繰り返すようにしている。 図3のフローチャート(Start はシーケンスの開始、End はシーケンスの終了を表わす)において、書き込み動作は、書き込みコマンドの認識後、サイクルカウンタの設定値PCをリセット(PC=0)し(ステップA1)、指定アドレスが書き込み/消去禁止状態に指定されているかどうかを判定し(ステップA2)、禁止状態である(Unprotect=NO)場合にはシーケンスを終了し、禁止状態でない(Unprotect=YES )場合には書き込みベリファイから開始する(ステップA3〜ステップA5)。
【0046】
この最初に行う書き込みベリファイは次のように行われる。まず、書き込みベリファイ電圧(Program Verify Voltage : PV voltage )をセットアップ(set−up)し(ステップA3)、500nsの読み出し(READ)を行う(ステップA4)。読み出しデータREAD−DATA と書き込み入力データINPUT−DATAとが等しいかどうかを判定する(ステップA5)。そして、読み出しデータと書き込み入力データが等しい場合には、書き込みが必要ないので、書き込みベリファイ電圧をリセット(Reset )して(ステップA6)シーケンスを終了し、NOの場合には通常の書き込み動作を行う。
【0047】
書き込み動作の流れは基本的には従来と同じである。具体的には、メモリセルに対するデータの書き込みを行った後に上記メモリセルのデータの読み出しを行うことによりデータの書き込みが正しく行われているか否かを検証する一連の制御を行い、この一連の制御を書き込みが正しく行われるまで必要に応じて繰り返す。
【0048】
図3における本実施形態では、書き込みおよび書き込みベリファイの繰返し回数を書き込み回数カウンタPCでカウントアップ(PC=PC+1)して(ステップA16)制御している。本実施形態においては、最大の繰返し回数を320回とし(ステップA7)、それ以上の繰り返し回数になった場合には、メモリセルに異常があるものと判定し、書き込み電圧をリセットする(ステップA8)とともにエラーフラグ(Error Flag)をセットして(ステップA9)シーケンスを終了する。まだ、最大書き込み回数に達していない場合には、書き込みおよび書き込みベリファイを繰返す(ステップA10〜ステップA15)。この際、書き込みパルスの時間幅は、書き込みの繰り返し回数に応じて変化させており(ステップA11,ステップA12)、例えば書き込み回数が1回目から15回目まで(PC<16)は2μsとし(ステップA13)、16回目から23回目まで(16≦PC<24)は10μs(ステップA14)、24回目以降320回まで(PC≧24)は100μsにステップアップさせている(ステップA15)。
【0049】
図4は、図1中のPLA28の制御による自動消去シーケンスの全体の流れ(メインルーチンのフローチャート)の一例を示している。
図5〜図8は、それぞれ図4のステップB6、ステップB8、ステップB9、ステップB12の詳細を示している。本自動消去シーケンスにおいても、自動書き込みシーケンスと同様に、書き込みと消去に先がけてそれぞれ書き込みベリファイ及び消去ベリファイを行って、不要な書き込み及び消去を省略している。
【0050】
図5は本体セルに対する消去前書き込み動作の流れの一例、図6は不良置換え前のリダンダンシーセル、不良置換え後の本体セルに対する消去前書き込み動作の流れの一例、図7は消去および消去ベリファイ動作の流れの一例、図8はリークチェックおよび自己収束動作の流れの一例を示している。
【0051】
図4〜図8のフローチャートに示す本実施形態の動作を説明する。
図4に示す消去動作全体のフローチャートから分かるように、消去コマンドの認識後、ブロック選択アドレスカウンタBLKAddを0にセット(ステップB1)、サイクルカウンタPCを0にセットし(ステップB2)、不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルの消去前書き込み確認フラグRDBITを” L” レベルにリセット(RDBIT=L)する(ステップB3)。その後、書き込みベリファイの判定結果フラグPVOK、消去ベリファイの判定結果フラグEVOK、リークチェックの判定結果フラグLCKOKをリセット(PVOK、EVOK、LCKOK=L)する(ステップB4)。
【0052】
そして、ブロック毎に指定アドレスが書き込み/消去禁止状態に指定されているかどうかを判定し(ステップB5)、禁止状態でなければ消去前書き込みから消去動作を開始する(ステップB6)。この際、ブロック選択アドレス(BLK Add )をカウンタでカウントアップ(BLK Add =BLK Add +1)し(ステップB17)、BLK Add =0(ブロックBK0)から1(ブロックBK1)、2(ブロックBK2)、…、10(ブロックBK10)と順番に消去動作を行うように指定する。
【0053】
また、消去動作の流れの中で、必要に応じてLCKOKが” H” レベルにセットされている(LCKOK=H)か否かをチェックし(ステップB11)、EVOKが” H” レベルにセットされている(EVOK=H)か否かをチェックする(ステップB14)。
【0054】
図4のフローチャート中における本体セルに対するブロック単位で行う消去前書き込み(Block PV & Program ;Pre−Program )の動作(ステップB6)は、図5に示すフローチャートから分かるように、カラムアドレスAyおよびロウアドレスAxのリセット(ステップC1)後、前記した書き込みシーケンスにカラムアドレスAyのカウントアップ(AY=AY+1)(ステップC3)、ロウアドレスAxのカウントアップ(AX=AX+1)を追加(ステップC6)し、消去させたいブロックを選択して全てのアドレスの本体セルに対して書き込みするように繰り返す。この際、カラム選択の終了後にロウ選択に移行する前にワード線電圧をリセットして(ステップA6)読み出し電圧Vccにする。その他の動作は図3の書き込み動作と同じであるので、同じ符号を付して、説明は省略する。
【0055】
図4のフローチャート中における不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルに対する消去前書き込み(Spare/Fail Row Program)の動作を、図6に示す。リダンダンシーセルに置換えない時はリダンダンシー用の予備セルを選択し、リダンダンシーセルに置換える時は置換え前の本体セルを選択する(ステップD1)、そして、時間幅10μsの書き込みパルスを用いて書き込みを行い(ステップD2、ステップD3)、書き込みベリファイは実行しない(ステップD4〜ステップD10)。書き込みベリファイは実行しない理由は、書き込み不良セルを置換えていた場合に書き込みベリファイの結果がNGとなるからである。
【0056】
なお、リダンダンシーのカラムアドレスAY、ロウアドレスAXは、冗長回路の不良アドレス記憶回路の記憶されているアドレスである。
図4のフローチャート中におけるブロック消去ベリファイ(Block EV)およびブロック消去(Block Erase )の動作を、図7に示す。消去ベリファイ動作から開始し(ステップE1〜ステップE4)、セルの閾値Vthが所定値(例えば3V以下)になるまで消去を行う(ステップE2〜ステップE18)。つまり、消去させたいセルアレイ領域をブロック単位とし、消去させたいブロック毎にブロック単位での消去および消去ベリファイ処理を全てのアドレスに対して実行するように繰り返すことにより、消去させたい複数のブロックをブロック毎にシリアルに自動的に消去する。
【0057】
図4のフローチャート中におけるブロックリークチェックおよび自己収束(Block LCK & Conv)の動作を、図8に示す。自己収束はビット線毎に(カラム単位で)行われる(ステップF1、ステップF2)。この際、リークチェック用負荷トランジスタを用いてセンスアンプで読み出した結果(ステップF3)、ビット線リークがない場合(例えばリーク電流値が5μA以下)、つまり、” 0” 書き込みセルの読み出し状態である場合には、リークチェックOKとする(ステップF5〜ステップF8)。
【0058】
上記とは逆に、ビット線リークがある場合(例えばリーク電流値が5μA以上)、つまり、” 1” 書き込みセルの読み出し状態である場合には、リークチェックNGとする。リークチェックNGの場合には、自己収束(Convergence )の動作により、ビット線リークの原因となっている過消去メモリセルの閾値を高く制御してビット線リークがないようにする(ステップF9〜ステップF14)。
【0059】
また、自己収束の動作は、全てのワード線を0Vに設定し、選択ビット線に自己収束電圧(例えば5V)を与えることにより(ステップF13)、通常の書き込み動作においてワード線を0Vに設定した場合と等価な状態にして行う。
【0060】
なお、消去および自己収束の回数をカウンタPCでカウントアップするが(ステップF15)、前記した書き込み動作とは異なり、消去および自己収束の合計回数が最大3072であるか否かを判定するものとした(ステップF10)。
【0061】
上記のように、フラッシュEEPROMにおける自動消去のシーケンスの特徴は、次の通りである。
(1)ブロック単位で消去前書き込みの書き込みベリファイを最初に行い、続いて消去前書き込みと書き込みベリファイとを書き込みが終了するまで行い、次に、消去ベリファイとそれに続く消去および消去ベリファイを行う。また、消去後の各ビット線に対する過消去メモリセル検出および過消去メモリセルの閾値の制御も行う。なお、複数ブロックを消去する場合は、連続してブロック毎に上記動作を行う。
【0062】
(2)前記消去前書き込みにおいて、指定されたブロック内の全てのメモリセルに対して書き込みを行うために自動的に書き込みアドレスのカウントアップを行う。
【0063】
(3)前記消去前書き込みにおいて、不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルについても消去前書き込みを行う。
(4)前記消去および消去ベリファイにおいて、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、ブロック内の全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイを繰り返す。
【0064】
(5)前記消去ベリファイを前記ブロック内の全てのメモリセルが通過した後、過消去メモリセル検出処理であるリークチェックを行う。前記リークチェックは、全てのワード線を0Vに設定し、1アドレス分のビット線を選択し、選択されたビット線に過消去メモリセルによるビット線リークがあるか否かを判定する。
【0065】
(6)前記リークチェックの結果がOKの場合は消去シーケンスを終了し、前記リークチェックの結果がNGの場合(過消去メモリセルが存在するビット線と判断された場合)には過消去メモリセルの閾値制御である自己収束処理を実行する。前記自己収束処理は、全ワード線が0Vのままで選択ビット線に自己収束電圧を一定時間印加して過消去メモリセルの閾値が所望のしきい値分布内に収まるように引き上げる。
【0066】
(7)前記自己収束処理の後、再び前記リークチェックを行い、前記自己収束処理が正しく行われたか否かを判定する。
(8)前記自己収束処理を一旦実行した後には、必ず消去ベリファイを再実行して全てのメモリセルの閾値が所定値以下であるか否かを確認する。
【0067】
(9)前記自己収束処理後の消去ベリファイにおいて、全てのメモリセルの閾値が所定値以下であることが確認された場合には消去シーケンスを終了し、一部のメモリセルの閾値が所定値を越えたことが確認された場合には、再び消去を行い、リークチェック、消去ベリファイが共にOKと判断されるまで自己収束処理および消去を繰り返す。
【0068】
上記したような本実施形態のフラッシュEEPROMにおいては、自動書き込みのシーケンス、自動消去のシーケンスによりメモリセルに対するデータの書き換えを行うことにより、書き込み時間をむやみに長くすることなく、書き込み後、消去後のセルの閾値を所定の分布幅に制御することが可能になる。また、処理の開始当初にベリファイ動作を行って書き込み或いは消去の必要のないセルへの書き込み及び消去を省略しているので、過書き込み及び過消去がなくなり、しきい値制御が安定化する。
【0069】
さらに、所定の閾値まで書き込まれたセルについては、それ以上にストレスをかけることなく、セルの閾値が均等になる。
消去後、過消去メモリセルが発生した時にも、過消去メモリセルが存在するビット線のみに自己収束電圧を印加するので、むやみにストレスをかけることなく、セルの閾値を所定の分布幅に制御することが可能になる。
【0070】
また、自動書き込み及び自動消去のシーケンスにほぼ同一の動作を行わせるようにしているので、回路の簡略化ができる。
すなわち、消去シーケンスでは、消去前に書き込みをする必要がある。消去前のデータは、” 1” データ、” 0” データが混在しているため、その状態で消去前書き込みを行うと、以下の2点の問題を生じる。
(1) ” 1” データから書き込みした” 0” データと、” 0” データに書き込みした” 0” データのセルのしきい値Vthに差が生じて、消去時間が長くなり、消去後のセルのしきい値Vthのばらつきの原因となる。
(2)” 0” データに追加書き込みを行い、書き込みによるセル劣化の原因となる。
【0071】
この対策として、消去前書き込みにおいて、すでに” 0” となっているデータに書き込みを行わず、” 1” データのみ書き込みをする。つまり、消去前書き込み時にベリファイから開始して、” 0” データか” 1” データかを判定し、書き込みの必要な” 1” データセルにのみ書き込みを行い、書き込み後のレベル、セルのしきい値Vthをそろえることで、安定した性能を実現できる。
【0072】
更に、このようなベリファイから開始するシーケンスをすべてのモードに採用することで、回路構成を簡略化でき、ロジックを共用することにより、回路面積を削減し、チップサイズの縮小によるコストダウンを実現できる。また、シーケンスを統一化することで、設計時間を短縮化し、設計の効率化が図れる。
【0073】
従って、データの書き換えを安定に行うことが可能になるので、信頼性の高いメモリデバイスを提供することができる。
なお、上記実施例のEEPROMにおいて、電源電圧を昇圧して書き込み電圧や消去電圧などの高電圧を得るための昇圧回路として、多段縦続接続されたチャージポンプ回路と、最終段のチャージポンプ回路に接続された電圧制限回路とから構成することが可能である。
【0074】
データの書き込みを行う場合に、使用される書き込み電圧が高い程、データの書き込みに要する時間を短くすることができるが、書き込み電圧を高くし過ぎるとデータの書き込み時にオーバーライトが生じる。
【0075】
この問題を避けるために、書き込み電圧を小刻みに上昇させてデータの書き込みを複数回に分けて行い、データの書き込みおよび書き込み後の読み出し動作を繰り返し行うものとし、読み出されたデータが書き込みデータと等しくなった時に書き込み動作を終了させる方式(インテリジェントライト方式)を採用してもよい。
【0076】
この場合、書き込み電圧や消去電圧を最適値に設定するために、昇圧回路の出力側に電圧調整回路を設けておき、次のように制御することも可能である。
即ち、メモリセルに対するデータの書き込みあるいは消去を行った後に上記メモリセルのデータの読み出しを行うことによりデータの書き込みあるいは消去が正しく行われているか否かを検証する一連の制御を行い、この一連の制御を書き込みあるいは消去が正しく行われるまで必要に応じて繰り返し、一連の制御の実行回数(検証回数)を保持する際に、上記検証回数を所定の設定回数と比較し、比較結果に応じて電圧設定手段を制御するための制御データを設定して上記昇圧回路の出力電圧(書き込み電圧あるいは消去電圧)が最適値となるように自動的に電圧調整回路を調整制御すると共に、この制御データを不揮発性記憶手段に記憶しておく。
【0077】
この場合、検証回数が設定回数より多いと、書き込みあるいは消去の能力を高くするために前記昇圧回路の出力電圧が高くなるように制御し、検証回数が設定回数より少ないと、書き込みあるいは消去の能力を低くするために前記昇圧回路の出力電圧が低くなるように制御することにより、昇圧回路の出力電圧が最適値となるように自動的に調整することが可能となる。
本発明は、上記の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変形して実施できるのは勿論である。
【0078】
【発明の効果】
上記のように本発明の半導体記憶装置によれば、フラッシュEEPROMにおける自動書き込みや自動消去に際してセル閾値の制御を確実に行うことができ、性能、信頼性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るNOR型フラッシュEEPROMの全体構成を概略的に示すブロック回路図。
【図2】図1中のメモリセルアレイにおけるNOR型セルの一部分を取り出して示す回路図。
【図3】図1のフラッシュEEPROMにおける自動書き込みシーケンスの流れの一例を示すフローチャート。
【図4】図1のフラッシュEEPROMにおける自動消去シーケンスの全体の流れ(メインルーチン)の一例を示すフローチャート。
【図5】図4中のステップB6に対応する本体セルに対する消去前書き込み動作の流れの一例を示すフローチャート。
【図6】図4中のステップB8に対応するリダンダンシーセル、本体不良置換えセルに対する消去前書き込み動作の流れの一例を示すフローチャート。
【図7】図4中のステップB9に対応する消去及び消去ベリファイ動作の流れの一例を示すフローチャート。
【図8】図4中のステップB12に対応するリークチェック、自己収束動作の流れの一例を示すフローチャート。
【符号の説明】
10…メモリセルアレイ
BK0〜BKn−1…ブロック
11…アドレスバッファ
12…プリデコーダ
13…ロウデコーダ
14…カラムデコーダ
15…カラムゲート
16…センスアンプ
17…入出力(I/O)回路
18…ソースデコーダ
20…ビット線昇圧回路
21…ワード線・ソース線昇圧回路
22…制御回路
23…アドレスカウンタ(アドレス発生回路)
24…選択回路
25…コマンド回路
26…サイクルカウンタ
27…タイマー回路
28…PLA回路
Claims (20)
- 浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
書き込みコマンド入力に基づいて、前記メモリセルアレイにおけるデータ書き込みの対象となる1つまたは複数のメモリセルを指定して自動的に書き込み処理を制御する自動書き込み制御回路と、を備え、
前記自動書き込み制御回路は、自動書き込みの開始時にまず書き込みベリファイを行い、前記書き込みベリファイの結果書き込みが必要なメモリセルについて書き込み及び書き込みベリファイを書き込みが完了するまで繰り返すことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、前記自動書き込み制御回路は、前記書き込みと書き込みベリファイの繰り返し回数に応じて前記浮遊ゲートへの注入電荷量を制御することを特徴とする半導体記憶装置。
- 請求項2記載の半導体記憶装置において、前記注入電荷量の制御は、書き込みパルスの時間幅を制御することによって行われることを特徴とする半導体記憶装置。
- 浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
消去コマンド入力に基づいて、前記メモリセルアレイにおけるデータ消去の対象となる複数のメモリセルを指定して自動的に消去処理を制御する自動消去制御回路と、を備え、
前記自動消去制御回路は、自動消去の開始時にまずメモリセル毎に消去ベリファイを行い、前記消去ベリファイの結果消去が必要なメモリセルについて消去及び消去ベリファイを消去が完了するまで繰り返すことを特徴とする半導体記憶装置。 - 請求項4記載の半導体記憶装置において、前記自動消去制御回路は、消去後の各ビット線に対する過消去メモリセル検出および過消去メモリセルの閾値の制御を更に行うことを特徴とする半導体記憶装置。
- 請求項4記載の半導体記憶装置において、前記消去および消去ベリファイに際し、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイが繰り返されることを特徴とする半導体記憶装置。
- 浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
消去コマンド入力に基づいて、前記メモリセルアレイにおけるデータ消去の対象となる複数のメモリセルを指定して自動的に処理を制御する自動書き込み・消去制御回路と、を備え、
前記自動書き込み・消去制御回路は、まずメモリセル毎に消去前書き込みの書き込みベリファイを行い、前記書き込みベリファイの結果消去前書き込みが必要であれば書き込み及び書き込みベリファイを書き込みが完了するまで繰り返し、消去前書き込みが終了した時点で、消去ベリファイを行い、その後に消去が完了するまで、消去と消去ベリファイ動作を繰り返すことを特徴とする半導体記憶装置。 - 請求項7記載の半導体記憶装置において、前記メモリセルアレイは、ロウ方向に分割された複数のメモリセルブロックからなることを特徴とする半導体記憶装置。
- 請求項8記載の半導体記憶装置において、前記自動書き込み・消去制御回路は複数のメモリセルブロックをシリアルに指定して、指定されたメモリセルブロック内の複数のメモリセルについて自動的に処理を制御することを特徴とする半導体記憶装置。
- 請求項7記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、消去後の各ビット線に対する過消去メモリセル検出および過消去メモリセルの閾値の制御を更に行うことを特徴とする半導体記憶装置。
- 請求項7記載の半導体記憶装置において、前記消去前書き込みに際し、指定されたメモリブロック内の全てのメモリセルに対して書き込みを行うために自動的に書き込みアドレスのカウントアップを行うと共に、前記アドレスが所定に達する毎に、消去電圧をリセットすることを特徴とする半導体記憶装置。
- 請求項7記載の半導体記憶装置において、前記消去前書き込みに際し、不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルについても消去前書き込みが行われることを特徴とする半導体記憶装置。
- 請求項7記載の半導体記憶装置において、前記消去および消去ベリファイに際し、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイが繰り返されることを特徴とする半導体記憶装置。
- 請求項13記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、更に前記消去ベリファイで全てのメモリセルのしきい値が所定値以下であることが確認された後、過消去メモリセル検出処理であるリークチェックを行うことを特徴とする半導体記憶装置。
- 請求項14記載の半導体記憶装置において、前記リークチェックは、全てのワード線を0Vに設定し、1アドレス分のビット線を選択し、選択されたビット線に過消去メモリセルによるビット線リークがあるか否かを判定することにより行われることを特徴とする半導体記憶装置。
- 請求項15記載の半導体記憶装置において、前記リークチェックの結果がOKの場合は消去シーケンスを終了し、前記リークチェックの結果がNGの場合には過消去メモリセルの閾値制御である自己収束処理を実行することを特徴とする半導体記憶装置。
- 請求項16記載の半導体記憶装置において、前記自己収束処理は、全ワード線が0Vのままで選択ビット線に自己収束電圧を一定時間印加して過消去メモリセルの閾値を引き上げることを特徴とする半導体記憶装置。
- 請求項16記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、前記自己収束処理の後、再び前記リークチェックを行い、前記自己収束が正しく行われたか否かを判定することを特徴とする半導体記憶装置。
- 請求項16記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、前記自己収束処理を実行した後、消去ベリファイを再実行して全てのメモリセルの閾値が所定値以下であるか否かを確認することを特徴とする半導体記憶装置。
- 請求項19記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、前記自己収束処理後の消去ベリファイに際し、全てのメモリセルの閾値が所定値以下であることが確認された場合には消去シーケンスを終了し、一部のメモリセルの閾値が所定値以下であることが確認できなかった場合には、再び消去を行い、リークチェック、消去ベリファイが共にOKと判断されるまで自己収束処理および消去を繰り返すことを特徴とする半導体記憶装置。
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