KR100581306B1 - 블록 소거 기능을 갖는 불휘발성 메모리 - Google Patents

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Abstract

플래시 메모리 블록의 소거 동작용 방법 및 장치에 관한 것이다. 일실시예에서, 이 방법은 메모리 블록에서의 행의 소정의 퍼센트를 소거하는 단계, 그 소정의 퍼센트를 소거하는데 사용되는 다수의 소거 펄스를 분석하는 단계, 및 메모리 블록에 인가될 수 있는 허용가능한 추가 소거 펄스의 수를 계산하여 나머지 행을 소거하는 단계를 포함한다. 다른 실시예에서, 플래시 메모리 장치는 메모리 어레이, 제어기 및 레지스터를 포함한다. 메모리 어레이는 플래시 메모리 셀의 복수의 블록을 구비한다. 각 블록에서의 메모리 셀은 행으로 배열된다. 제어기를 이용하여 메모리 어레이에 대한 메모리 동작을 제어하고, 메모리 셀의 각 행의 소거 상태를 추적하도록 레지스터가 제어기에 접속된다.
불휘발성 메모리, 소거 동작, 소거 펄스, 메모리 어레이

Description

블록 소거 기능을 갖는 불휘발성 메모리{NON-VOLATILE MEMORY WITH BLOCK ERASE}
본 발명은 일반적으로 불휘발성 메모리에 관한 것으로서 보다 상세하게는 플래시 메모리 장치에서의 소거 동작에 관한 것이다.
메모리 장치는 전형적으로 컴퓨터에서 내부 저장 영역으로서 제공되고 있다. 이 메모리 장치에는 여러 종류의 메모리가 있다. 그 중 한 가지는 RAM이다. RAM은 전통적으로 컴퓨터 환경에서 메인 메모리로서 사용되어 왔다. 대부분의 RAM은 휘발성이며, 이것은 그 내용을 유지하기 위해 주기적인 전기 리프레시를 필요로 한다는 것을 의미한다. 다른 종류로는 플래시 메모리가 있다. 플래시 메모리는 불휘발성 메모리의 한 형태이다. 즉, 플래시 메모리는 주기적인 전기 리프레시가 없어도 데이터를 유지하는 형태의 메모리이다. 플래시 메모리는 많은 애플리케이션을 갖고 있다. 예를 들어, 많은 현대식 컴퓨터는 플래시 메모리 칩 상에 저장된 기본적인 I/O 시스템 바이오스를 갖추고 있어, 필요시에 쉽게 갱신될 수 있다. 또한, 일부 디지털 시스템은 종래의 대량 저장 장치를 플래시 메모리 장치로 대체하고 있다. 특히, 퍼스널 컴퓨터에서 종래의 일부 하드 드라이브는 플래시 메모리로 대체되어 있다.
전형적인 플래시 메모리는 메모리 셀 블록(즉, 셀)으로 분리되는 메모리 어레이를 포함한다. 셀의 각 블록은 행렬 방식으로 배열된다. 각 셀은 전하를 유지할 수 있는 부동 게이트 필드 이펙트 트랜지스터를 포함한다. 각 셀은 부동 게이트를 충전함으로써 랜덤 방식으로 전기적으로 프로그래밍될 수 있다. 전하는 소거 동작에 의해 부동 게이트로부터 제거될 수 있다. 따라서, 셀 내의 데이터는 부동 게이트에서의 전하의 존재 유무에 따라 결정된다.
플래시 메모리 셀의 상태는 기준 셀 전류를 이용하여 판독되거나 검증된다. 즉, 기준 불휘발성 메모리 셀은 기준 비트 라인을 통해 감지 증폭기 회로에 접속된다. 또한, 검증되는 셀은 제2 비트 라인을 통해 감지 증폭기 회로에 접속된다. 비트 라인 간의 상이한 전류가 검출되고, 셀의 프로그래밍된 상태가 결정된다. 예를 들어, 기준 셀은 중간 상태로 프로그래밍되어 완전히 프로그래밍된 메모리 셀에 의해 전도되는 전류의 약 절반을 전도하며, 판독되는 셀이 프로그래밍되면, 이 셀은 기준 메모리 셀보다 많은 전류를 전도하며, 판독되는 그 셀이 소거되면, 이 셀은 기준 셀보다 적은 전류를 전도한다.
메모리 셀을 프로그래밍하기 위해, 12V와 같은 높은 양의 전압이 셀의 제어 게이트에 인가된다. 또한, 6 내지 9V와 같은 적절한 양의 전압이 드레인에 인가되는 한편 소스 전압 및 기판 전압은 접지 레벨에 있다. 이러한 상태로 인하여 메모리 셀의 드레인 영역 근처의 채널 영역에 핫 전자 주입의 유도가 발생한다. 이러한 고 에너지 전자는 박막 산화 게이트를 통해 제어 게이트 상에 존재하는 양의 전압을 따라 이동하여 부동 게이트 상에 모이게 된다. 전자는 그 부동 게이트 상에 유지되어 프로그래밍되지 않은 셀에 비교할 때 셀의 실효 임계 전압을 증가시키게 된다.
플래시 메모리에서, 셀은 블록에서 소거된다. 이것은 -10 내지 -17V와 같은 음의 전압을 한 블록에서의 모든 셀의 제어 게이트에 접속된 워드 라인 상에서 입력하고 그 블록의 소스 접속점을 5V, 또는 더 높은 전압을 소정의 시간 주기동안 Vcc(전원)에 접속함으로써 행해진다. 이것은 일반적으로 펄스 또는 일련의 펄스로서 행해진다. 각 펄스는 메모리 소자의 부동 게이트로부터 전자를 제거하는 필드를 생성한다. 셀이 소거되는 속도, 즉, 그 셀을 소거하는데 필요한 펄스의 수는 펄스의 전압 레벨, 펄스 길이, 및 온도를 포함하는 많은 가변 조건에 의존한다. 개별적인 메모리 셀이 상이한 율로 소거되는 플래시 메모리 블록을 갖는 것은 흔한 일이다. 이러한 상황에서, 전형적으로 블록에서 가장 느린 비트는 그 블록에서 모든 셀의 소거 레벨을 나타낸다. 이에 따라 그 블록에서의 다른 셀이 과소거(over-erased)될 수 있다. 예를 들어, 가장 느린 셀을 소거하는데 있어서, 전형적인 메모리 셀이 소거용으로 10개 펄스를 필요로 하고 소거가능 블록에서 가장 느린 메모리 셀이 소거용으로 30개 펄스를 필요로 한다면, 전형적인 셀은 20개의 추가 소거 펄스를 받게 되며, 이러한 펄스는 그 전형적인 셀을 잠재적으로 과소거할 수 있다.
과소거된 셀은 소정 점을 지나 소거된 셀을 의미한다. 과소거된 셀은 공핍된다. 즉, 너무 많은 전자가 부동 게이트로부터 제거되어, 부동 게이트 전압이 그 셀의 임계값보다 더 양의 값을 갖게 된다. 따라서, 그 셀은 제어 게이트가 접지 포텐셜 상태에 있더라도 턴오프될 수 없다. 또한, 과소거된 셀로 인해, 프로그래 밍될 수 있는 셀임에도 불구하고 동일한 열에 접속된 모든 메모리 셀이 소거된 셀로서 판독된다.
플래시 메모리의 블록에서 과소거된 셀의 양을 제한하기 위해, 일반적으로 프리 프로그램(pre-program) 사이클, 소프트 프로그램 사이클을 포함하는 소거 동작을 수행한다. 프리 프로그램 사이클 동안, 한 블록 내의 모든 셀이 소정 레벨보다 높게 프로그래밍된다. 이에 따라 그 블록의 모든 셀의 부동 게이트가 대략 동일한 양의 전하로 시작하게 된다. 이후, 소거 사이클은 소거 펄스를 그 블록에 인가하여 각 셀을 행 단위로 검증하여 모든 셀이 소거 상태에 있는지 여부를 결정한다. 소거 사이클은 모든 셀이 소거된 것으로 검증될 때까지 반복된다. 소프트 프로그래밍 사이클, 즉 전압(Vt) 분포 사이클은 과소거 셀이 비트 라인에 접속되어 있는지 여부를 나타내는 전류 레벨을 위해 블록에서의 각 열(비트 라인)을 검사한다. 과소거된 셀이 비트 라인에서 검출되면, 소프트 프로그램(소프트 프로그래밍 펄스)은, 전류가 더 이상 검출되지 않을 때까지 그 비트 라인에 접속된 셀의 제어 게이트에 규칙적으로 인가된다.
소프트 프로그램 사이클을 이용하여 과소거된 셀을 복구할 수 있지만, 소프트 프로그램 사이클이 인가되기 전에 과소거된 셀의 수를 줄이는 것이 바람직하며, 그 이유는 과소거된 일부 셀은 복구될 수 없기 때문이다. 또한, 과소거된 셀을 복구하는 집적도는 각 과소거마다 저감될 수 있다.
상기한 이유때문에, 그리고 당업자가 다음에 따르는 상세한 설명에 의해 자명하게 알 수 있는 후술하는 다른 이유때문에, 플래시 메모리 블록에서의 다른 셀 과 비교할 때 소거시에 느린 적은 수의 셀을 구비한 그 플래시 메모리 블록을 소거하기 위한 개선된 프로세스를 갖춘 플래시 메모리용 기술이 필요하다.
발명의 개요
본 발명은 휘발성 메모리 장치에 관련된 상기한 문제점 및 다른 문제점을 해결하는데 중점을 두며 이하의 상세한 설명에 의해 이해할 수 있을 것이다.
일실시예에서, 플래시 메모리를 동작하는 방법을 개시한다. 이 방법은, 메모리 블록 내의 행의 소정 퍼센트를 소거하는 단계와, 다수의 소거 펄스를 분석하여 소정 퍼센트를 소거하는 단계와, 메모리 블록에 인가될 수 있는 추가 소거 펄스의 허용가능한 수를 계산하는 단계를 포함한다.
다른 실시예에서, 플래시 메모리를 동작하는 방법을 개시한다. 이 방법은, 적어도 하나의 소거 펄스를 블록에 인가하는 단계, 각 행을 검증하여 각 행과 관련된 상기 메모리 셀이 각 소거 펄스 후에 소거되는지 여부를 결정하는 단계와, 블록에서의 소정 수의 행이 소거되는 것으로 검증되면 블록의 소거를 완료하는 단계를 포함하고, 여기서 상기 블록은 행으로 배열된 복수의 메모리 셀을 구비하고, 소정 수의 행은 블록에서의 행의 전체 수보다 작다.
또다른 실시예에서, 불휘발성 메모리를 동작하는 방법을 개시한다. 이 방법은, 적어도 하나의 소거 펄스를 플래시 메모리 셀의 블록에 인가하는 단계와, 각 소거 펄스가 인가된 후 각 행이 소거되는지 여부를 검증하는 단계와, 소정 수의 행이 상기 블록에서 소거되었는지 여부를 검증하는데 사용되는 소거 펄스 수를 카운팅하는 단계와, 소정 수의 소거 펄스를 상기 블록에 인가하여 소거되는 것으로 검 증되지 않은 행의 소거를 시도하는 단계를 포함하고, 여기서 메모리 셀의 블록은 행으로 배열되며, 소정 수의 소거 펄스는 소정 수의 행을 검증하는데 사용되는 소거 펄스 수의 분수이다.
또다른 실시예에서, 플래시 메모리 블록 상에서 소거 동작을 수행하는 방법을 개시한다. 이 방법은, 블록에서 행으로 배열된 플래시 메모리 셀을 소정 레벨로 프리차징하는 단계와, 적어도 하나의 제1 스테이지 소거 펄스를 블록에 인가하는 단계와, 제1 스테이지 소거 펄스의 각각이 그 블록에 인가된 후 각 메모리 셀이 행 단위로 소거되는지 여부를 검증하는 단계와, 블록에 인가된 제1 펄스의 수를 카운팅하는 단계와, 제1 수의 분수에 기초하여 제2 수를 계산하는 단계와, 적어도 하나의 제2 스테이지 소거 펄스를 그 블록에 인가하는 단계와, 제2 스테이지 소거 펄스의 각각이 그 블록에 인가된 후 각 메모리 셀이 행 단위로 소거되는지 여부를 검증하는 단계와, 제2 스테이지 소거 펄스의 제2 수가 그 블록에 인가되었을 때 또는 모든 행이 소거된 것으로 검증되었을 때 그 블록의 소거를 완료하는 단계를 포함하고, 여기서 그 블록에 인가된 제1 펄스의 수는 그 블록에서의 대다수의 행이 소거되었는지 여부를 검증하는데 사용되는 펄스 수이며, 제2 수는, 그 블록에 인가되어 소거되는 것으로 검증되지 않은 행에서의 메모리 셀의 소거를 시도하는 추가 제2 스테이지 소거 펄스의 최대 수이다.
또다른 실시예에서, 플래시 메모리 장치는 메모리 어레이, 제어기, 및 레지스터를 포함한다. 메모리 어레이는 플래시 메모리 셀의 복수의 블록을 구비한다. 각 블록에서의 메모리 셀은 행으로 배열된다. 제어기는 메모리 어레이에 대한 메 모리 동작을 제어하는데 사용되며, 레지스터는 제어기에 접속되어 메모리 셀의 각 행의 소거 상태를 추적한다.
또다른 실시예에서, 불휘발성 메모리 장치는 복수의 메모리 어레이, 제어기, 및 레지스터 어레이를 포함한다. 각 메모리 어레이는 플래시 메모리 셀의 복수의 블록을 구비한다. 또한, 각 블록에서의 플래시 메모리 셀은 행으로 배열된다. 제어기는 메모리 어레이에 대한 메모리 동작을 제어하는데 사용된다. 제어기는 레지스터 어레이에 데이터를 저장하여 소거되는 것으로 검증되는 블록에서의 메모리 셀의 행을 추적한다.
또다른 실시예에서, 플래시 메모리 장치는 메모리 어레이 및 제어 회로를 포함한다. 메모리 어레이는 메모리 셀의 복수의 소거가능 블록을 구비한다. 각 블록에서의 메모리 셀은 행으로 배열된다. 제어 회로는 메모리 어레이에 대한 메모리 동작을 제어하는데 사용된다. 특히, 제어 회로는 제1 스테이지에서 제1 수의 소거 펄스를 소거되는 블록에 인가하며 제2 스테이지에서 제2 수의 소거 펄스를 그 블록에 인가한다. 제2 스테이지 인가되는 소거 펄스의 수는, 그 블록에서의 소정 수의 행이 소거되었는지 여부를 검증하기 위해 필요한 제1 스테이지에서의 소거 펄스 수에 기초한다.
또다른 실시예에서, 플래시 메모리 시스템은, 프로세서, 복수의 메모리 어레이, 제어기, 및 복수의 레지스터를 포함한다. 프로세서는 외부 소거 명령을 제공하는데 사용된다. 각 메모리 어레이는 플래시 메모리 셀의 복수의 소거가능 블록을 구비한다. 각 블록에서의 메모리 셀은 행으로 배열된다. 제어기는 프로세서로 부터 외부 소거 명령을 수신하는데 사용된다. 또한, 제어기는 복수의 메모리 어레이에서의 메모리 셀의 블록 상에서 소거 동작을 수행한다. 복수의 레지스터는 제어기에 접속되어 소거되는 것으로 검증된 메모리 셀의 행을 추적한다. 각 레지스터는 메모리 어레이중 하나와 관련된다. 또한, 각 레지스터는 복수의 레지스터 서브블록을 구비한다. 각 레지스터 서브블록은 메모리 셀의 한 블록과 관련된다. 또한, 각 서브블록은 메모리 셀의 자신과 관련된 블록에 각 행에 대한 레지스터 메모리 셀을 구비한다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 블록도.
도 2는 본 발명의 일실시예에 따른 메모리 시스템의 블록도.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 블록도.
도 4는 종래 기술에서의 블록 소거를 도시하는 흐름도.
도 5는 본 발명의 일실시예에 따른 블록 소거의 흐름도.
본 발명의 상세한 설명
다음에 따르는 본 발명의 상세한 설명에서, 도면에 참조 부호를 병기하였으며, 이것은 단지 본 발명을 실시할 수 있는 바람직한 실시예의 일예일 뿐이다. 이러한 실시예는 당업자가 본 발명을 실시할 수 있을 정도로 충분히 설명되며, 본 발명의 사상과 범위로부터 벗어나지 않고 다른 실시예를 이용할 수도 있으며, 논리적, 기계적, 및 전기적 변경을 그 다른 실시예에 적용할 수 있다. 따라서, 다음에 따르는 상세한 설명은 제한된 의미를 갖는 것이 아니며, 본 발명의 범위는 청구범 위 및 그 등가물에 의해서만 규정된다.
도 1을 참조하면, 본 발명의 대량 저장 플래시 메모리(100)의 일실시예의 블록도가 도시되어 있다. 이 도는 본 발명의 이해를 돕고자 관련된 소자를 간략하게 도시하고 있다. 대량 저장 플래시 메모리(100)는 플래시 메모리(120)를 포함한다. 도시한 바와 같이, 플래시 메모리(120)는 불휘발성 메모리 셀의 어레이(104)를 구비한다. 어레이(104)는 복수의 어드레스 지정가능 블록(106a ~ 106d)으로 배열된다. 4개의 어드레스 지정가능 블록(106a ~106d)만이 도시되어 있지만, 플래시 메모리는 더 많은 또는 더 적은 어드레스 지정가능 블록 또는 서브블록으로 분할될 수 있으며, 본 발명은 플래시 메모리 장치마다 4개의 어드레스 지정가능 블록으로 제한되지 않는다. 또한, 플래시 메모리 장치(120)는 x-디코더/블록 소거 제어 회로 및 y-디코더 회로를 구비하는 것으로 도시되어 있다. 감지 증폭기(116)가 제공되어 어드레스 셀을 판독하거나 검증한다. 어드레스 버퍼/래치(114)를 이용하여 어드레스 요구를 수신하며 이 래치는 x-디코더 회로/블록 소거 제어부(112) 및 y-디코더 회로(118)에 접속된다. 또한, 이 실시예에서 대량 저장 플래시 메모리(100)가 4개의 플래시 메모리(120, 122, 124, 126)를 구비한 것으로 도시하고 있지만, 플래시 메모리의 수는 필요한 저장 용량에 따라 변경될 수 있으며 본 발명은 대량 저장 플래시 메모리마다 4개의 플래시 메모리로 한정되지 않는다.
도 1에서, 대량 저장 플래시 메모리(100)는 제어기(108)를 구비한다. 제어기(108)를 이용하여 플래시 메모리(120, 122, 124, 126) 상에서 플래시 메모리 어레이의 메모리 동작(즉, 동작을 프로그래밍, 소거, 및 판독)을 제어한다. 예를 들 어, 플래시 메모리(120)에 대하여, 제어기(108)는 어드레스 라인(140)에 의해 어드레스 버퍼/래치(114)에 접속되어 어드레스 요구를 제공한다. 제어기(108)는 또한 데이터 라인(142)을 통해 감지 증폭기 회로(118)에 접속되어 판독되거나 검증된 셀의 결과를 제공받는다. 또한, 제어기(108)는 x-디코더/블록 소거 회로(112)에 접속되어 메모리 어레이(104) 상의 소거 동작을 제어한다. 도시되어 있지 않지만, 각 플래시 메모리(122, 124, 126)는 플래시 메모리(120)와 동일한 소자를 구비한다. 또한, 플래시 메모리(122, 124, 126)의 소자 모두는, 제어기가 플래시 메모리(120)에 접속된 방식과 동일한 방식으로 제어기(108)에 접속된다. 따라서, 제어기(108)는 각 플래시 메모리(120, 122, 124, 126)를 제어한다.
도 1을 참조하면, 4개의 레지스터(130, 132, 134, 138)가 도시되어 있다. 각 레지스터는 플래시 메모리(120, 122, 124, 126)의 각 플래시 메모리 어레이와 관련된다. 예를 들어, 레지스터(130)는 플래시 메모리(120) 상의 플래시 메모리 어레이(104)와 관련된다. 이 실시예에서, 레지스터(130)는 플래시 메모리(120)를 포함하는 다이의 외부에 위치한다. 유사한 방식으로, 레지스터(132, 134, 138)는 각각 플래시 메모리(122, 124, 126)의 외부에 위치한다. 각 레지스터(130, 132, 134, 138)는 레지스터 서브블록으로 더 분할된다. 예를 들어, 레지스터(130)는 레지스터 서브블록(130(a), 130(b), 130(c), 130(d))을 포함한다. 각 레지스터 서브블록은 플래시 메모리 어레이 내의 셀 블록과 관련된다. 예를 들어, 레지스터 서브블록(130(a))은 플래시 메모리 어레이(104)의 블록(106(a))과 관련되고, 레지스터 서브블록(130(b))은 플래시 메모리 어레이(104)의 블록(106(b))과 관련되며, 레지스터 서브블록(130(c))은 플래시 메모리 어레이(104)의 블록(106(c))과 관련되고, 레지스터 서브블록(130(d))은 플래시 메모리 어레이(104)의 블록(106(d))과 관련된다. 4개의 레지스터 서브블록을 설명하고 있지만, 레지스터의 수 및 레지스터 서브블록의 수는 사용되는 플래시 메모리 어레이의 수 및 각 플래시 메모리 어레이에서의 블록의 수에 따라 변경되며, 본 발명은 4개의 레지스터 서브블록을 갖는 4개의 레지스터로 제한되지 않는다.
레지스터(130, 132, 134, 138)는 하나의 레지스터 어레이라 칭할 수 있다. 각 레지스터 서브블록은 복수의 레지스터 메모리 셀 또는 추적 메모리 셀을 포함하여 관련된 메모리 블록에서의 관련 행이 소거되는 것으로 검증되었는지 여부를 나타내는 데이터를 저장한다. 즉, 셀 블록에서의 셀의 각 행은, 이 행이 소거되었을 때 플래그 또는 추적하기 위한 레지스터 서브 블록 내의 관련된 레지스터 메모리를 갖는다. 예를 들어, 128개 행을 갖는 메모리 블록에 대하여, 관련된 레지스터 서브블록은 128개 레지스터 메모리 셀을 구비하여 각 행의 프로그램 상태를 추적한다. 본 발명의 일실시예에서, 레지스터 어레이 내의 레지스터 메모리 셀은 RAM과 같은 휘발성 메모리 셀이다. 다른 실시예에서, 그 레지스터 어레이 내의 레지스터 메모리 셀은 플래시 메모리 셀과 같은 불휘발성 메모리 셀이다.
상기한 바와 같이, 제어기(108)는 각 플래시 메모리 어레이의 소거 동작을 제어한다. 일실시예에서, 소거 펄스가 소거될 블록에 인가된 후, 제어기(108)는 그 블록에서의 각 행을 검증한다. 행이 소거되는 것으로 검증되면, 제어기(108)는 관련된 레지스터 서브블록 내에 관련된 레지스터 메모리 셀을 플래그한다. 어느 행이 소거되는 것으로 검증된 것인지를 추적하는 것 외에도, 제어기는 검증된 행의 수를 추적한다. 소정 수의 행이 소거 펄스 후에 검증되지 않았다면, 추가 소거 펄스가 그 블록에 인가된다. 이 프로세스는, 제어기(108)가 그 소정 수의 행이 소거되는 것을 검증할 때까지 반복된다. 소거되는 것으로 검증되지 않은 행은 후속 메모리 동작동안 이용되지 않는다. 이 실시예에서 각 블록 내의 복수의 행이 미사용중일지라도, 셀의 과소거 위험성은 감소되며, 그 이유는 블록에 인가되는 소거 펄스의 수가 가장 느린 셀 또는 소거되는 셀의 블록 내의 비트에 의해 제어되지 않기 때문이다. 일반적으로, 소정 수의 행은, 대다수의 행이며, 메모리 메모리 제조에 의해 선택되며, 평균적인 플래시 메모리 블록에 얼마나 많은 행이 느린 비트를 포함하는지를 예상할 수 있는 통계적 데이터를 고려한다. 예를 들어, 전체 행이 128개이고 3개 행이 느린 비트를 포함할 수 있다고 예상되면, 이 블록에 대한 그 행의 소정 양은 125개일 것이다.
다른 실시예에서, 제어기(108)는 검증되지 않은 행에서의 셀의 소거를 시도한다. 이 실시예에서, 제어기는 소거되는 행으로서 검증된 행의 소정 양을 얻는데 사용되는 펄스 수를 추적한다. 이후, 제어기(108)는 이 수를 등식에 적용하여 블록에서의 다른 셀의 과소거의 위험성을 최소화하는 한편 나머지 느린 비트를 소거하는데 사용될 수 있는 추가 펄스의 최대 수를 계산한다. 이 실시예에서는 추가 소거 펄스가 느린 비트를 소거하려 할 때 대다수의 셀을 과소거할 수 있는 가능성을 고려하고 있다.
일실시예에서, 등식 N2 = (A*N1) + B을 이용하여 느린 비트를 소거하는데 사 용되어야 하는 소거 펄스의 최대 수를 결정한다. 여기서, N2는 소거 펄스의 최대 수이고, N1은 그 블록에서 행의 소정 수를 소거하는데 사용되는 소거 펄스 수이며, A는 소정의 분수이고, B는 그 느린 비트를 소거하는데 사용하기 위한 펄스의 최소 수이다. A 및 B는 일반적으로 메모리를 테스트한 후 제조시에 설정된다. 이 실시예에서의 등식을 참조하면, N2가 증가할 때, N1이 증가한다. 따라서, 소거 행으로서 검증된 행의 소정 수에 도달하려면 많은 펄스가 필요하며, 더 많은 펄스가 인가되어 검증되지 않은 행에서의 느린 셀을 소거할 수 있으며 그 이유는 이러한 추가 펄스가 블록에서의 이미 소거된 셀을 과소거할 가능성이 적기 때문이다. 반면에, 소거된 것으로 검증된 행의 소정 양에 도달하려면 몇 개의 펄스만이 필요하며, 더 적은 양의 펄스가 인가되어 검증되지 않은 행에서의 느린 셀을 소거하려 할 것이고 그 이유는 각 펄스가 이미 소거된 셀을 과소거할 가능성이 더 많기 때문이다. 상기한 바와 같은 소거 알고리즘을 이하 상세히 설명한다.
이 실시예에서, N2 펄스가 인가된 후, 일부 행은 여전히 소거되는 것으로 검증되지 않고, 제어기(108)는 메모리 어레이에 대한 후속 메모리 동작(즉, 동작 프로그램 및 동작 판독)동안 검증되지 않은 행을 무시한다. 이러한 동작은, 일실시예에서, 제어기(108)에 의해 관련된 레지스터 내의 메모리 셀을 판독함으로써 행해진다. 소거되는 것으로 프로그래밍 또는 플래그되지 않은 메모리 셀을 제어기(108)가 판독하면, 제어기(108)는 후속 메모리 동작동안 그 메모리 셀과 관련된 행을 스킵한다. 이 실시예에서, 소거되는 것으로 검증되지 않은 행과 관련된 메모리 셀은 미검증 행으로서 라벨링된다.
도 2를 참조하면, 본 발명의 대량 저장 플래시 메모리(200)의 다른 실시예가 도시되어 있다. 이 실시예에서, 각 레지스터는 관련된 플래시 메모리를 포함하는 다이 내부에 존재하여 플래시 메모리 어레이에서 메모리의 관련된 블록의 관련 행이 소거되는 것으로 검증되었는지 여부를 나타내는 데이터를 저장한다. 도 2에 도시한 바와 같이, 레지스터(130)는 플래시 메모리(120)내에 위치한다. 도시되어 있지 않지만, 플래시 메모리(122, 124, 128)도 관련된 레지스터를 구비한다. 제어기(108)는 대량 저장 메모리(200)의 각 레지스터에 접속되어 관련 행의 소거 상태에 관한 데이터를 저장 및 검색한다. 또한, 도 2는 대량 저장 메모리(200)의 테스트 및 동작을 위해 제어기(103)에 접속된 프로세서(130)를 도시한다.
상기한 바와 같이 본 발명을 대량 저장 플래시 메모리에 적용하는 것이 바람직하지만, 대량 저장 플래시 메모리가 상당한 양의 미사용 저장 공간을 가질 수 있기 때문에, 본 발명은 전형적인 플래시 메모리 시스템에 적용될 수도 있다. 도 3을 참조하면, 본 발명의 다른 실시예가 전형적인 플래시 메모리(300)를 포함하는 것으로 도시되어 있다. 플래시 메모리(300)는 메모리 어레이(350)를 구비한다. 메모리 어레이(350)는 4개의 뱅크(302, 304, 306, 340)를 갖는 것으로 도시된다. 각 뱅크(302, 304, 306, 340)는 메모리 셀의 소거가능 블록(도시하지 않음)을 포함한다. 또한, 일실시예에서, 각 블록은 소거가능 서브블록으로 더 배열된다. 예를 들어, 16M 메모리 어레이가 4M의 소거가능 블록 4개로 배열될 수 있으며 여기서 각 블록은 16개의 서브블록을 포함한다. 메모리 어레이가 4개의 뱅크를 갖는 것으로 도시되어 있지만, 더 많거나 더 적은 뱅크를 이용할 수 있다는 것은 당업자에게 자 명한 것이며 본 발명은 4개 뱅크로 제한되지 않는다.
도시한 바와 같이, 플래시 메모리(300)는, 또한 선택한 행을 어드레싱하고 블록 소거 동작을 제어하기 위한 x-디코더/블록 소거 제어 회로(320)를 구비한다. y-디코더(323)는 선택된 열을 어드레싱하기 위해 제공된다. 또한, 감지 증폭기(324)는 어드레싱된 셀을 판독 또는 검증하도록 제공된다. 플래시 메모리(300)는, 메모리 어레이(350)에 대한 동작 판독, 프로그래밍, 및 소거와 같읕 동작을 제어하는 제어 회로(314)를 더 구비한다. 또한, 제어 회로(314)는 제어기 또는 상태 기계라 칭할 수 있다. 프로세서(330)는 테스트 및 동작을 위해 제어 회로(314)에 접속된다. 플래시 메모리(300)는 또한 어드레스 버퍼/래치(316) 및 어드레스 카운터(318)를 구비하는 것으로 도시된다.
이 실시예에서, 레지스터(308, 310, 312, 342)는 제어 회로(314)에 접속되어 메모리 어레이(350)에서 소거된 행을 추적한다. 각 레지스터는 메모리 어레이(350)내의 뱅크와 관련된다. 예를 들어, 레지스터(308)는 뱅크(302)와 관련되며, 레지스터(310)는 뱅크(310)와 관련되며, 레지스터(312)는 뱅크(306)와 관련되며, 레지스터(342)는 뱅크(340)와 관련된다. 도시되어 있지 않지만, 각 레지스터는, 메모리의 관련 블록에서의 관련 행이 소거되는 것으로 검증되었는지 여부를 나타내는 데이터를 저장하기 위해 복수의 메모리 셀을 포함하는 메모리의 각 블록과 관련된 레지스터 서브블록을 구비한다. 레지스터(308, 310, 312, 342)는 이전 실시예에서 상기한 바와 같이 구현된다. 본 발명의 느린 비트 소거 알고리즘을 보다 쉽게 이해하기 위해, 종래 기술의 알고리즘을 우선 설명한다.
도 4를 참조하면, 종래 기술의 블록 소거 알고리즘(400)의 흐름도가 도시되어 있다. 도시한 바와 같이, 종래 기술에서, 블록 소거 알고리즘(400)은 블록에서의 셀을 소정 레벨로 프리-프로그래밍함으로써 시작된다. 이후, 행 어드레스 및 펄스 카운트는 0으로 설정된다(404, 406). 이후, 소거 펄스가 블록(408)에 인가된다. 행에서의 각 셀이 판독된다(410). 이 행은 이후 소거되는 것으로 검증된다(412).
그 행이 소거되는 것으로 검증되지 않는다면(410), 펄스 카운트가 증분된다(414). 이후, 펄스 카운트가 검증되어 이 펄스 카운트가 최대 소정 수가 도달하였는지를 확인한다(416). 이 펄스 카운트가 펄스의 최대 수에 도달한 것으로 검증되면(416), 블록 소거는 실패하게 된다. 이 펄스 카운트가 펄스의 최대 수에 도달하지 못한 것으로 검증되면(416), 다른 소거 펄스가 블록(408)에 인가되며 알고리즘은 계속 진행된다.
행이 소거되는 것으로 검증되면(412), 이 행은 증분된다(418). 이후, 행 카운트가 검증되어 이 카운트가 최대값인지 여부를 확인한다(420). 그 행 카운트가 최대값이 아니라면(420), 이 행의 각 셀이 판독되고(410) 알고리즘은 계속 진행된다. 그 행이 최대값 상태에 있는 것으로 검증되면(420), 과소거 셀이 접속되어 있음을 나타내는 전류에 대하여 블록의 각 열이 검사된다. 이후, 이 블록은 과소거 셀용으로 검증된다(424).
블록이 과소거 셀을 갖지 않으면(424), 블록 소거는 성공적인 것이다. 과소거 셀이 존재한다면(424), 과소거된 셀을 복구하기 위한 소프트 프로그램으로 블록 수리를 시도하게 된다(426). 이후, 수리 결과가 검증된다(428). 수리가 성공적인 것으로 검증되지 않으면(428), 블록은 과소거 셀을 가질 것이다. 그 수리가 성공적인 것으로 검증되면(428), 블록 소거는 성공적인 것이다.
도 5를 참조하면, 본 발명의 일실시예의 소거 알고리즘(500)의 흐름도가 도시된다. 도시한 바와 같이, 이 알고리즘은 제1 스테이지 및 제2 스테이지를 갖는 것으로 도시된다. 제1 스테이지는, 소정 수의 행을 소거하는데 필요한 펄스 수를 추적하며, 레지스터를 이용하여 소거되는 것으로 검증되는 행을 플래그한다. 제2 스테이지는 소거 펄스의 최대 소정 수를 계산하여 블록에 인가하여 제1 스테이지에서 소거되는 것으로 검증되지 않은 행의 소거를 시도한다.
제1 스테이지는 블록에서의 셀을 소정 레벨로 프리-프로그래밍함으로써 시작된다. 블록에서의 행의 어드레스 카운터는 -1로 설정된다(504). 펄스 카운트는 0으로 설정되고(506), 모든 검증 플래그는 관련 레지스터에서 클리어되며(508) 검증된 행 카운트는 0으로 설정된다(510). 이후, 소거 펄스가 블록(512)에 인가된다. 이후, 행은 증분된다(행이 최대값에 도달하면, 행 어드레스는 제1 행에서 시작된다). 이후, 현재 어드레스 행이 소거되는 것으로 이미 플래그되었는지 여부를 결정하기 위해 레지스터를 검사한다.
행이 소거되는 것으로 이전에 플래그되었다면(516), 행은 증분되고(514) 알고리즘은 계속 진행된다. 이 행이 소거되는 것으로 이전에 플래그되지 않았다면, 이 행에서의 셀을 검증하여 이 셀이 모두 소거되는지를 결정한다. 이 행이 모두 소거된다면, 플래그가 그 행과 관련된 레지스터 내에 설정되고, 그 행은 증분되며(514) 알고리즘은 계속 진행된다. 이 행이 소거되는 것으로 검증되지 않으면, 펄스 카운트가 증분된다(528). 펄스 카운트가 최대값에 도달하였다면 증분된다. 펄스 카운트가 최대값에 도달하였다면, 현재 행의 블록 소거는 실패한 것이다. 그러나, 펄스 카운트가 최대값에 도달하지 않았다면, 소거 펄스가 블록(512)에 인가되며 알고리즘이 계속 진행된다. 행에서의 모든 셀이 소거된 것으로 그 행이 검증되면(520), 이 행은 관련된 레지스터(522)내에 플래그된다. 이후, 검증된 행의 행 카운트가 증분된다. 이후, 행 카운트가 검증된 행의 소정 양에 도달하였다면 그 검증된 행의 행 카운트가 증분된다. 검증된 행의 행 카운트가 소정 양에 도달하지 못했다면, 이 행은 증분되며(512) 알고리즘은 계속 진행된다. 검증된 행의 행 카운트가 소정 양에 도달하였다면, 알고리즘은 제2 스테이지를 시작하게 된다.
도시한 바와 같이, 제2 스테이지는, 제1 스테이지에서 소거되는 것으로 검증되지 않은 행의 셀을 소거하려 블록에 인가되는 최대 소거 펄스 한계값을 결정하기 위해 소정의 등식을 제1 스테이지의 펄스 카운트에 적용함으로써 시작된다(532). 이후, (행이 최대값에 도달하였다면) 행이 증분된다 (행 어드레스는 제1 행에서 시작된다)(536). 이후, 행이 소거된 것을 나타내는 것으로 플래그되었는지 여부를 결정하도록 관련된 레지스터가 검증된다. 레지스터가 플래그되었다면(538), 행은 증분되고(536) 알고리즘은 계속 진행된다. 레지스터가 플래그되지 않았다면(538), 관련된 행에서의 각 셀의 프로그램 상태가 판독된다(540). 이후, 이 행은 모든 셀이 소거되었는지 여부를 결정하도록 검증된다(542).
이 행이 소거되는 것으로 검증되지 않는다면(542), 펄스 카운트가 증분된다(544). 이후, 펄스 카운트를 검증하여 이 카운트가 소정의 등식(552)에 의해 설정된 바와 같은 펄스 한계값에 있는지 여부를 확인한다. 펄스 카운트가 펄스 카운트 한계값에 있지 않다면(552), 소거 펄스가 블록(534)에 인가되며 알고리즘이 계속 진행된다. 펄스 카운트가 펄스 카운트 한계값(552)에 있다면, 미검증 행은 쓸모없는 것이다(554).
행이 소거되는 것으로 검증되면(542), 행 검증 플래그가 관련 레지스터내에 설정된다(546). 이후, 검증된 행 카운트가 증분된다(548). 이후, 행 카운트가 검증되어 모든 행이 소거되는 것으로 플래그 되었는지 여부를 결정한다(550). 모든 행이 소거되는 것으로 검증되지 않았다면(550), 행 어드레스가 증분되고(536) 알고리즘은 계속 진행된다. 그러나, 모든 행이 소거되는 것으로 검증되었다면(556), 블록의 열을 감시하여 그 블록이 과소거 셀(556)을 갖는지를 결정한다. 이후, 이 블록은 과소거 셀을 위해 검증된다(558).
블록에 과소거 셀이 없다고 검증되면(558), 그 블록은 성공적으로 소거된 것이다. 그러나, 블록에 과소거 셀이 있는 것으로 검증되면(558), 소프트 프로그램을 그 블록에 인가하여 과소거 셀(560)을 복구한다. 이후, 이 블록은 소프트 프로그램이 과소거 셀을 복구하는데 있어서 성공적이었는지를 확인하도록 검증된다(562). 소프트 프로그램이 성공적이었다면(562), 블록은 성공적으로 소거된 것이다. 소프트 프로그램이 성공적이지 못했다면(562), 블록은 과소거 셀을 갖는 행을 가질 것이며, 제어기 또는 제어 회로는 메모리 블록에 대한 다른 동작동안 이러한 행을 무시할 것이다.
결론
플래시 메모리 블록의 소거 동작용 방법 및 장치를 설명하였다. 일실시예에서, 한 방법은 메모리 블록 내의 행의 소정 퍼센트를 소거하는 단계와, 다수의 소거 펄스를 분석하여 그 소정 퍼센트를 소거하는 단계와, 메모리 블록에 인가될 수 있는 추가 소거 펄스의 허용가능한 수를 계산하여 나머지 행을 소거하는 단계를 포함한다. 다른 실시예에서, 플래시 메모리 장치는 메모리 어레이, 제어기, 및 레지스터를 포함한다. 메모리 어레이는 플래시 메모리 셀의 복수의 블록을 구비한다. 각 블록에서의 메모리 셀은 행으로 배열된다. 제어기를 이용하여 메모리 어레이에 대한 메모리 동작을 제어하고, 레지스터는 이 제어기에 접속되어 메모리 셀의 각 행의 소거 상태를 추적하게 된다.
특정 실시예를 도시 및 설명하였지만, 당업자는 동일한 목적을 달성하기 위해 계산되는 임의의 구성이 도시한 특정 실시예를 대체할 수 있음을 이해할 수 있을 것이다. 본 명세서는 본 발명의 다양한 적용 또는 변경 범위를 포함한다. 따라서, 본 발명이 청구범위 및 그 등가물에 의해서만 제한되는 것은 자명하다.

Claims (46)

  1. 플래시 메모리를 동작하는 방법으로서,
    메모리 블록 내의 행의 소정 퍼센트를 소거하는 단계와,
    상기 소정 퍼센트를 소거하는데 사용된 소거 펄스의 수를 분석하는 단계와,
    상기 메모리 블록에 인가될 수 있는 추가 소거 펄스의 허용가능한 수를 계산하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 메모리 블록에 상기 추가 소거 펄스를 인가하여 이전에 소거되지 않은 행을 소거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 메모리 블록에 대한 후속 메모리 동작동안 사용하기 위해 상기 메모리 블록에서 소거되지 않은 행을 라벨링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    상기 메모리 동작은 프로그래밍 및 판독 동작을 포함하는 것을 특징으로 하 는 방법.
  5. 플래시 메모리의 블록을 동작하는 방법으로서,
    적어도 하나의 소거 펄스를 상기 블록에 인가하는 단계 - 상기 블록은 행으로 배열된 복수의 메모리 셀을 구비함 - 와,
    각 행을 검증하여 각 행과 관련된 상기 메모리 셀이 각 소거 펄스 후에 소거되는지 여부를 결정하는 단계와,
    상기 블록에서의 소정 수의 행이 소거되는 것으로 검증되면 상기 블록의 소거를 완료하는 단계 - 상기 소정 수의 행은 상기 블록에서의 상기 행의 전체 수보다 작음 -
    를 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 블록 상의 후속 메모리 동작동안 사용하기 위해 소거가 검증되지 않은 행을 라벨링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제5항에 있어서,
    상기 소정 수의 행을 검증하는데 필요한 제1 펄스 수를 카운팅하는 단계와,
    소거가 검증되지 않은 행의 소거를 시도하기 위해 상기 블록에 인가하는 제2 펄스의 최대 수를 계산하는 단계 - 상기 제2 펄스의 최대 수는 상기 제1 펄스 수의 분수임 -
    를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    적어도 하나의 소거 펄스를 상기 제2 펄스의 수에 따라 상기 블록에 인가하는 단계와,
    행을 검증하여 상기 행과 관련된 메모리 셀이 각 소거 펄스에 의해 소거되는지 여부를 결정하는 단계와,
    상기 제2 펄스의 수의 펄스가 상기 블록에 인가되었거나 모든 행이 소거되는 것으로 검증되었다면 상기 블록의 소거를 완료하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  9. 제7항에 있어서,
    상기 제2 펄스의 수는 N2 = (A*N1) + B 에 의해 계산되며, 상기 N2는 제2 펄스 수이며, 상기 N1은 제1 펄스 수이고, 상기 A는 소정의 분수이며, 상기 B는 펄스의 최소 수인 것을 특징으로 하는 방법.
  10. 불휘발성 메모리를 동작하는 방법으로서,
    적어도 하나의 소거 펄스를 플래시 메모리 셀의 블록에 인가하는 단계 - 상기 메모리 셀의 블록은 행으로 배열됨 - 와,
    각 소거 펄스가 인가된 후 각 행이 상기 블록에서 소거되는지 여부를 검증하는 단계와,
    소정 수의 행이 상기 블록에서 소거되었는지 여부를 검증하는데 사용되는 소거 펄스 수를 카운팅하는 단계와,
    소정 수의 소거 펄스를 상기 블록에 인가하여 소거되는 것으로 검증되지 않은 행의 소거를 시도하는 단계를 포함하고,
    상기 소정 수의 소거 펄스는 상기 소정 수의 행을 검증하는데 사용되는 소거 펄스 수의 분수인 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 블록과 관련된 레지스터에 메모리 셀을 프로그래밍하여 소거되는 것으로 검증된 행을 추적하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서,
    초기 소거 펄스가 인가되기 전에 상기 블록 내의 각 메모리 셀을 프리차징하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제10항에 있어서,
    상기 소정 수의 검증된 행은 상기 블록에서의 대다수 행인 것을 특징으로 하는 방법.
  14. 제10항에 있어서,
    상기 소정 수의 소거 펄스가 상기 블록에 인가된 후 소거되는 것으로 검증되지 않은 행은, 상기 블록에 대한 후속 메모리 동작에서 소거되지 않는 것으로서 라벨링되는 것을 특징으로 하는 방법.
  15. 플래시 메모리 블록 상의 소거 동작을 수행하는 방법으로서,
    상기 블록에서 행으로 배열된 플래시 메모리 셀을 소정 레벨로 프리차징하는 단계와,
    적어도 하나의 제1 스테이지 소거 펄스를 상기 블록에 인가하는 단계와,
    상기 제1 스테이지 소거 펄스의 각각이 상기 블록에 인가된 후 각 메모리 셀이 행 단위로 소거되는지 여부를 검증하는 단계와,
    상기 블록에 인가된 제1 펄스의 수를 카운팅하는 단계 - 상기 블록에 인가된 상기 제1 펄스의 수는 상기 블록에서의 대다수의 행이 소거되었는지 여부를 검증하는데 사용되는 펄스 수임 - 와,
    상기 제1 수의 분수에 기초하여 제2 수를 계산하는 단계 - 상기 제2 수는, 상기 블록에 인가되어 소거되는 것으로 검증되지 않은 행에서의 메모리 셀의 소거를 시도하는 추가 제2 스테이지 소거 펄스의 최대 수임 - 와,
    적어도 하나의 제2 스테이지 소거 펄스를 상기 블록에 인가하는 단계와,
    상기 제2 스테이지 소거 펄스의 각각이 상기 블록에 인가된 후 각 메모리 셀 이 행 단위로 소거되는지 여부를 검증하는 단계
    상기 제2 스테이지 소거 펄스의 제2 수가 상기 블록에 인가되었을 때 또는 모든 행이 소거된 것으로 검증되었을 때 상기 블록의 소거를 완료하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  16. 행과 관련된 레지스터를 플래그하는 단계 - 상기 행은 소거되는 것으로 검증됨 -
    를 더 포함하는 것을 특징으로 하는 방법.
  17. 제15항에 있어서,
    상기 메모리 블록에 대한 다른 동작을 위해 소거되는 것으로 검증되지 않은 행을 라벨링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제15항에 있어서,
    상기 제2 펄스의 수는 N2 = (A*N1) + B 에 의해 계산되며, 상기 N2는 상기 제2 수이며, 상기 N1은 소거 펄스의 제1 수이고, 상기 A는 소정의 분수이며, 상기 B는 상기 제2 스테이지에 인가되는 펄스의 최소 수인 것을 특징으로 하는 방법.
  19. 플래시 메모리 셀의 복수의 블록을 구비하는 메모리 어레이 - 각 블록에서의 상기 메모리 셀은 행으로 배열됨 - 와,
    상기 메모리 어레이에 대한 메모리 동작을 제어하는 제어기와,
    상기 제어기에 접속되어 상기 메모리 셀의 각 행의 소거 상태를 추적하는 레지스터
    를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제19항에 있어서,
    상기 레지스터는 상기 메모리 어레이를 포함하는 다이 외부에 위치하는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제19항에 있어서,
    상기 레지스터는 상기 메모리 어레이를 포함하는 다이 내부에 위치하는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제19항에 있어서,
    상기 레지스터는, 각 블록에 대한 레지스터 서브블록을 포함하고,
    상기 서브블록의 각각은 복수의 추적 메모리 셀을 구비하며,
    상기 추적 메모리 셀의 각각은 상기 블록에서의 행과 관련되며,
    상기 제어기는, 상기 셀과 관련된 행이 소거되는 것으로 검증될 때 상기 추적 메모리 셀의 각각을 프로그래밍하는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제22항에 있어서,
    상기 복수의 추적 메모리 셀은 휘발성 메모리 셀인 것을 특징으로 하는 플래시 메모리 장치.
  24. 제22항에 있어서,
    상기 복수의 추적 메모리 셀은 불휘발성 메모리 셀인 것을 특징으로 하는 플래시 메모리 장치.
  25. 제22항에 있어서,
    상기 제어기는 소거 동작 전에 모든 추적 메모리 셀을 소거하는 것을 특징으로 하는 플래시 메모리 장치.
  26. 복수의 메모리 어레이 - 각 메모리 어레이는 플래시 메모리 셀의 복수의 블록을 구비하며, 각 블록에서의 상기 플래시 메모리 셀은 행으로 배열됨 - 와,
    상기 메모리 어레이에 대한 메모리 동작을 제어하는 제어기와,
    레지스터 어레이를 포함하고,
    상기 제어기는 데이터를 상기 레지스터 어레이에 저장하여 소거되는 것으로 검증되는 블록에서의 메모리 셀의 행을 추적하는 것을 특징으로 하는 불휘발성 메모리 장치.
  27. 제26항에 있어서,
    상기 레지스터 어레이는 복수의 레지스터 메모리 셀을 포함하고,
    상기 레지스터 메모리 셀의 각각은 각 메모리 어레이 내의 상기 메모리 셀의 각 블록에서의 상기 메모리 셀의 행과 관련되는 것을 특징으로 하는 불휘발성 메모리 장치.
  28. 제26항에 있어서,
    상기 복수의 플래시 메모리 어레이는 대량 저장 장치를 구성하는 것을 특징으로 하는 불휘발성 메모리 장치.
  29. 제26항에 있어서,
    상기 제어기는 상기 블록에서의 소정 수의 행을 소거할 때 제1 스테이지의 소거 펄스를 상기 메모리 셀의 블록 상에서 수행하며,
    상기 제1 스테이지에서, 상기 제어기는, 소거되는 행의 소정 수에 도달하는데 필요한 펄스 수를 카운팅하는 것을 특징으로 하는 불휘발성 메모리 장치.
  30. 제29항에 있어서,
    상기 소정 수의 행은 소거되는 블록에서의 대다수 행인 것을 특징으로 하는 불휘발성 메모리 장치.
  31. 제29항에 있어서,
    상기 제어기는 소거되는 블록 상에서 제2 스테이지의 소거 펄스를 수행하며,
    상기 제2 스테이지에서 상기 제어기에 의해 사용되는 소거 펄스의 최대 수는, 상기 제1 스테이지에서 사용되는 소거 펄스 수의 분수인 것을 특징으로 하는 불휘발성 메모리 장치.
  32. 제31항에 있어서,
    상기 제2 스테이지에서 사용되는 소거 펄스의 수는 N2 = (A*N1) + B에 의해 결정되며, 상기 N2는 상기 제2 스테이지에서 사용되는 소거 펄스의 최대 수이며, 상기 N1은 상기 제1 스테이지에서 사용되는 소거 펄스의 수이고, 상기 A는 소정의 분수이며, 상기 B는 상기 제2 스테이지에 사용되는 소거 펄스의 최소 수인 것을 특징으로 하는 불휘발성 메모리 장치.
  33. 메모리 셀의 복수의 소거가능한 블록을 구비하는 메모리 어레이 - 각 블록에서의 상기 메모리 셀은 행으로 배열됨 - 와,
    상기 메모리 어레이에 대한 메모리 동작을 제어하는 제어 회로를 포함하고,
    상기 제어 회로는 제1 스테이지에서 제1 수의 소거 펄스를 소거될 블록에 인가하고 제2 스테이지에서 제2 수의 소거 펄스를 상기 블록에 인가하며,
    상기 제2 스테이지에서 인가되는 상기 제2 수의 소거 펄스는 소정 수의 행이 상기 블록에서 소거되었는지 여부를 검증하기 위해 상기 제1 스테이지에서 필요한 제1 수의 소거 펄스에 기초하는 것을 특징으로 하는 플래시 메모리 장치.
  34. 제33항에 있어서,
    상기 제2 스테이지에서 인가되는 상기 제2 수의 소거 펄스는 상기 제1 스테이지에서 인가되는 제1 수의 소거 펄스의 분수인 것을 특징으로 하는 플래시 메모리 장치.
  35. 제33항에 있어서,
    상기 제어 회로에 접속된 복수의 레지스터 서브블록을 구비하는 레지스터를 더 포함하고,
    상기 레지스터 서브블록의 각각은, 상기 메모리 셀의 블록과 관련되며, 상기 관련된 행이 소거되는 것으로 검증되었는지 여부를 나타내는 데이터를 상기 제어 회로가 저장할 수 있도록 메모리 셀의 블록에서 각 행에 대한 레지스터 메모리 셀을 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  36. 제35항에 있어서,
    각 레지스터 메모리 셀은 불휘발성 메모리 셀인 것을 특징으로 하는 플래시 메모리 장치.
  37. 제35항에 있어서,
    각 레지스터 메모리 셀은 휘발성 메모리 셀인 것을 특징으로 하는 플래시 메모리 장치.
  38. 제33항에 있어서,
    상기 제어 회로는, 상기 블록에 대한 후속 메모리 동작에서 소거되는 것으로 검증되지 않은 행을 이용하지 않는 것을 특징으로 하는 플래시 메모리 장치.
  39. 제38항에 있어서,
    다른 메모리 동작은 동작 프로그래밍 및 동작 판독을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  40. 외부 소거 명령을 제공하는 프로세서와,
    복수의 메모리 어레이 - 상기 메모리 어레이의 각각은 플래시 메모리 셀의 복수의 소거가능한 블록을 구비하며, 각 블록에서의 상기 메모리 셀은 행으로 배열됨 - 와,
    상기 프로세서로부터 외부 소거 명령을 수신하는 제어기 - 상기 제어기는 상기 복수의 메모리 어레이에서의 메모리 셀의 블록 상에서 소거 동작을 수행함 - 와,
    상기 제어기에 접속되어 소거되는 것으로 검증된 메모리 셀의 행을 추적하는 복수의 레지스터를 포함하고,
    상기 복수의 레지스터의 각각은 상기 메모리 어레이 중 하나와 관련되며,
    상기 각 레지스터는 복수의 레지스터 서브블록을 구비하며,
    상기 복수의 레지스터 서브블록의 각각은, 메모리 셀의 블록과 관련되며, 메모리 셀의 관련된 블록에서 각 행에 대한 레지스터 메모리 셀을 구비하는 것을 특징으로 하는 플래시 메모리 시스템.
  41. 제40항에 있어서,
    상기 제어기는, 관련된 행이 소거되는 것으로 검증되었는지 여부를 나타내는 데이터를 상기 레지스터 메모리에 저장하는 것을 특징으로 하는 플래시 메모리 시스템.
  42. 제40항에 있어서,
    상기 각 레지스터는 상기 레지스터와 관련된 메모리 셀을 포함하는 다이 내부에 위치하는 것을 특징으로 하는 플래시 메모리 시스템.
  43. 제40항에 있어서,
    상기 각 레지스터는 상기 레지스터와 관련된 메모리 셀을 포함하는 다이 외부에 위치하는 것을 특징으로 하는 플래시 메모리 시스템.
  44. 제40항에 있어서,
    상기 제어기는, 메모리 셀의 블록에서 메모리 셀의 소정 수의 행을 소거할 때 제1 수의 소거 펄스를 상기 메모리 셀의 블록에 인가하는 제1 스테이지, 및 제2 최대 수의 소거 펄스를 상기 블록에 인가하여 소거되는 것으로 검증되지 않은 행의 소거를 시도하는 제2 스테이지를 수행하며,
    상기 제2 수의 소거 펄스는 상기 제1 스테이지에서 인가되는 상기 제1 수의 소거 펄스의 분수인 것을 특징으로 하는 플래시 메모리 시스템.
  45. 제44항에 있어서,
    상기 제2 최대 수의 소거 펄스는 N2 = (A*N1) + B에 의해 결정되고, 상기 N2는 상기 제2 스테이지에서 인가되는 제2 수의 소거 펄스의 최대 수이며, 상기 N1은 상기 제1 스테이지에서 인가되는 소거 펄스의 제1 수이고, 상기 A는 소정의 분수이며, 상기 B는 상기 제1 스테이지에서 소거되는 것으로 검증되지 않은 행의 소거를 시도할 때 상기 제2 스테이지에 사용되는 소거 펄스의 최소 수인 것을 특징으로 하는 플래시 메모리 시스템.
  46. 제44항에 있어서,
    상기 소정 수의 메모리 셀의 행은 상기 블록에서의 대다수 행인 것을 특징으로 하는 플래시 메모리 시스템.
KR1020047002712A 2001-08-24 2002-08-23 블록 소거 기능을 갖는 불휘발성 메모리 KR100581306B1 (ko)

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