JP3408552B2 - 不揮発性半導体メモリをプログラム及び消去する回路とその方法 - Google Patents
不揮発性半導体メモリをプログラム及び消去する回路とその方法Info
- Publication number
- JP3408552B2 JP3408552B2 JP05662792A JP5662792A JP3408552B2 JP 3408552 B2 JP3408552 B2 JP 3408552B2 JP 05662792 A JP05662792 A JP 05662792A JP 5662792 A JP5662792 A JP 5662792A JP 3408552 B2 JP3408552 B2 JP 3408552B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- semiconductor memory
- erase
- signal
- volatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
Landscapes
- Read Only Memory (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
に関し、更に詳しくは不揮発性半導体メモリを消去しか
つプログラムする回路および方法に関する。
に関し、更に詳しくは不揮発性半導体メモリを消去しか
つプログラムする回路および方法に関する。
【０００２】
【従来の技術】従来の不揮発性半導体メモリの一つに、
フラッシュ電気的消去可能プログラム可能読出し専用メ
モリ（「フラッシュＥＥＰＲＯＭ」）がある。フラッシ
ュＥＥＰＲＯＭはユーザがプログラムすることができ、
一旦プログラムされると、フラッシュＥＥＰＲＯＭは、
消去されるまでそのデータを保持する。また、消去後、
フラッシュＥＥＰＲＯＭを新しいコードまたはデータで
プログラムすることができる。フラッシュ・メモリは、
普通の電気的消去可能プログラム可能読出し専用メモリ
（「ＥＥＰＲＯＭ」）とは消去に関して異なっている。
普通のＥＥＰＲＯＭは代表的には、個々のバイト消去制
御に対して一つの選択トランジスタを使用しているが、
フラッシュ・メモリは、代表的には、単一のトランジス
タ・セルではるかに高い記録密度を実現することができ
る。ある従来技術のフラッシュ・メモリの消去中、メモ
リ・アレイの各メモリ・セルのソースには同時に高電圧
が供給され、これにより、全アレイが消去される。
フラッシュ電気的消去可能プログラム可能読出し専用メ
モリ（「フラッシュＥＥＰＲＯＭ」）がある。フラッシ
ュＥＥＰＲＯＭはユーザがプログラムすることができ、
一旦プログラムされると、フラッシュＥＥＰＲＯＭは、
消去されるまでそのデータを保持する。また、消去後、
フラッシュＥＥＰＲＯＭを新しいコードまたはデータで
プログラムすることができる。フラッシュ・メモリは、
普通の電気的消去可能プログラム可能読出し専用メモリ
（「ＥＥＰＲＯＭ」）とは消去に関して異なっている。
普通のＥＥＰＲＯＭは代表的には、個々のバイト消去制
御に対して一つの選択トランジスタを使用しているが、
フラッシュ・メモリは、代表的には、単一のトランジス
タ・セルではるかに高い記録密度を実現することができ
る。ある従来技術のフラッシュ・メモリの消去中、メモ
リ・アレイの各メモリ・セルのソースには同時に高電圧
が供給され、これにより、全アレイが消去される。
【０００３】従来のあるフラッシュＥＥＰＲＯＭにおい
て、論理「１」は、ビット・セルに関係するフローティ
ング・ゲートにエレクトロンがほとんど蓄積されていな
いことを意味している。論理「ゼロ」は、ビット・セル
に関係するフローティング・ゲートに多量のエレクトロ
ンが蓄積されていることを意味している。この従来のフ
ラッシュ・メモリを消去することにより、論理１が各ビ
ット・セルに記憶される。前に消去することなしには、
そのフラッシュ・メモリの各単一ビット・セルを、論理
ゼロから論理１に重ね書きすることはできない。しか
し、消去された状態に関係するエレクトロンの固有数を
含んでいるフローティング・ゲートにエレクトロンを単
に加えるだけで、そのフラッシュ・メモリの各単一ビッ
ト・セルを論理１から論理ゼロに重ね書きすることがで
きる。
て、論理「１」は、ビット・セルに関係するフローティ
ング・ゲートにエレクトロンがほとんど蓄積されていな
いことを意味している。論理「ゼロ」は、ビット・セル
に関係するフローティング・ゲートに多量のエレクトロ
ンが蓄積されていることを意味している。この従来のフ
ラッシュ・メモリを消去することにより、論理１が各ビ
ット・セルに記憶される。前に消去することなしには、
そのフラッシュ・メモリの各単一ビット・セルを、論理
ゼロから論理１に重ね書きすることはできない。しか
し、消去された状態に関係するエレクトロンの固有数を
含んでいるフローティング・ゲートにエレクトロンを単
に加えるだけで、そのフラッシュ・メモリの各単一ビッ
ト・セルを論理１から論理ゼロに重ね書きすることがで
きる。
【０００４】従来のフラッシュＥＥＰＲＯＭには、カリ
フォルニア州サンタクララ市のインテル・コーポレーシ
ョンにより市販されている２８Ｆ２５６相補形金属酸化
膜半導体（「ＣＭＯＳ」）があり、これは２５６キロビ
ットのフラッシュＥＥＰＲＯＭである。２８Ｆ２５６フ
ラッシュ・メモリは、電気的消去と再プログラミングを
管理する命令レジスタを含んでいる。命令は、標準的な
マイクロプロセッサの書込みタイミングを用いて制御マ
イクロプロセッサから命令レジスタに書込まれる。命令
レジスタの内容は、消去およびプログラミング回路を制
御する内部状態マシンの入力として働く。この制御マイ
クロプロセッサは、フラッシュ・メモリの消去およびプ
ログラミングを制御する。マイクロプロセッサは、フラ
ッシュ・メモリを消去するのにインテル・コーポレーシ
ョンの従来のＱｕｉｃｋ−ＥｒａｓｅTMアルゴリズムを
使用することができる。従来のＱｕｉｃｋ−Ｅｒａｓｅ
TMアルゴリズムでは、全ビットは、最初、チャージ状
態、すなわち００（１６進法）にプログラムされなけれ
ばならない。その後、トランジスタのゲートをゼロ・ボ
ルトに保持しながら、１０ｍｓｅｃの期間アレイにおけ
るトランジスタのソースを高電圧レベルに引き上げるこ
とにより、消去が行なわれる。各消去動作後に、バイト
の検査が行なわれる。従来のＱｕｉｃｋ−ＥｒａｓｅTM
アルゴリズムにより、バイト当り最高３０００の消去動
作が消去故障を認識することができる。ディバイスを適
切に動作させるには、消去手続きに厳密にしたがわなけ
ればならない。また、マイクロプロセッサは、フラッシ
ュ・メモリをプログラムするのにインテル・コーポレー
ションの従来のＱｕｉｃｋ−Ｐｕｌｓｅ Ｐｒｏｇｒａ
ｍｍｉｎｇTMアルゴリズムを使用することができる。こ
のＱｕｉｃｋ−Ｐｕｌｓｅ ＰｒｏｇｒａｍｍｉｎｇTM
アルゴリズムでは、特定の継続期間と電圧レベルのプロ
グラミング・パルスがプログラム電源ＶPPとディバイス
電源ＶCCに供給されなければならない。たとえば、ある
従来のインテルのフラッシュ・メモリにおいて、ＶPPは
１２．７５ボルトに保持され、プログラミング・パルス
の継続期間は１０μｓｅｃである。プログラミング・パ
ルスが供給された後、ユーザは、アドレスされたメモリ
・セルが適切にプログラムされたかどうかを検査する。
適切にプログラムされていない場合、プログラミング・
エラーが認識される前に、プログラミング・パルスが何
回も再供給される。インテルのＱｕｉｃｋ−Ｐｕｌｓｅ
ＰｒｏｇｒａｍｍｉｎｇTMアルゴリズムでは、バイト
当り最高２５のプログラミング動作が可能である。フラ
ッシュ・メモリが適切でしかも高い信頼性で動作するに
は、プログラミング手続きに厳密にしたがわなければな
らない。
フォルニア州サンタクララ市のインテル・コーポレーシ
ョンにより市販されている２８Ｆ２５６相補形金属酸化
膜半導体（「ＣＭＯＳ」）があり、これは２５６キロビ
ットのフラッシュＥＥＰＲＯＭである。２８Ｆ２５６フ
ラッシュ・メモリは、電気的消去と再プログラミングを
管理する命令レジスタを含んでいる。命令は、標準的な
マイクロプロセッサの書込みタイミングを用いて制御マ
イクロプロセッサから命令レジスタに書込まれる。命令
レジスタの内容は、消去およびプログラミング回路を制
御する内部状態マシンの入力として働く。この制御マイ
クロプロセッサは、フラッシュ・メモリの消去およびプ
ログラミングを制御する。マイクロプロセッサは、フラ
ッシュ・メモリを消去するのにインテル・コーポレーシ
ョンの従来のＱｕｉｃｋ−ＥｒａｓｅTMアルゴリズムを
使用することができる。従来のＱｕｉｃｋ−Ｅｒａｓｅ
TMアルゴリズムでは、全ビットは、最初、チャージ状
態、すなわち００（１６進法）にプログラムされなけれ
ばならない。その後、トランジスタのゲートをゼロ・ボ
ルトに保持しながら、１０ｍｓｅｃの期間アレイにおけ
るトランジスタのソースを高電圧レベルに引き上げるこ
とにより、消去が行なわれる。各消去動作後に、バイト
の検査が行なわれる。従来のＱｕｉｃｋ−ＥｒａｓｅTM
アルゴリズムにより、バイト当り最高３０００の消去動
作が消去故障を認識することができる。ディバイスを適
切に動作させるには、消去手続きに厳密にしたがわなけ
ればならない。また、マイクロプロセッサは、フラッシ
ュ・メモリをプログラムするのにインテル・コーポレー
ションの従来のＱｕｉｃｋ−Ｐｕｌｓｅ Ｐｒｏｇｒａ
ｍｍｉｎｇTMアルゴリズムを使用することができる。こ
のＱｕｉｃｋ−Ｐｕｌｓｅ ＰｒｏｇｒａｍｍｉｎｇTM
アルゴリズムでは、特定の継続期間と電圧レベルのプロ
グラミング・パルスがプログラム電源ＶPPとディバイス
電源ＶCCに供給されなければならない。たとえば、ある
従来のインテルのフラッシュ・メモリにおいて、ＶPPは
１２．７５ボルトに保持され、プログラミング・パルス
の継続期間は１０μｓｅｃである。プログラミング・パ
ルスが供給された後、ユーザは、アドレスされたメモリ
・セルが適切にプログラムされたかどうかを検査する。
適切にプログラムされていない場合、プログラミング・
エラーが認識される前に、プログラミング・パルスが何
回も再供給される。インテルのＱｕｉｃｋ−Ｐｕｌｓｅ
ＰｒｏｇｒａｍｍｉｎｇTMアルゴリズムでは、バイト
当り最高２５のプログラミング動作が可能である。フラ
ッシュ・メモリが適切でしかも高い信頼性で動作するに
は、プログラミング手続きに厳密にしたがわなければな
らない。
【０００５】フラッシュ・メモリの消去およびプログラ
ミングを制御するのにマイクロプロセッサを使用してい
る従来の方法は、マイクロプロセッサを拘束するので、
比較的高いレベルのマイクロプロセッサを必要とすると
いう欠点を有している。すなわち、これはシステムの処
理能力を低減することになる。フラッシュ・メモリの消
去およびプログラミングを制御するのに制御マイクロプ
ロセッサを使用している従来の方法の別の欠点は、代表
的な消去／プログラミング・ソフトウェアが比較的複雑
なことである。この複雑なソフトウェアでは、ユーザが
比較的高い知識を持っていなければならない。さらに、
この複雑なソフトウェアは、フラッシュ・メモリの消去
のし過ぎなど顧客が間違う可能性が高くなる恐れがあ
る。
ミングを制御するのにマイクロプロセッサを使用してい
る従来の方法は、マイクロプロセッサを拘束するので、
比較的高いレベルのマイクロプロセッサを必要とすると
いう欠点を有している。すなわち、これはシステムの処
理能力を低減することになる。フラッシュ・メモリの消
去およびプログラミングを制御するのに制御マイクロプ
ロセッサを使用している従来の方法の別の欠点は、代表
的な消去／プログラミング・ソフトウェアが比較的複雑
なことである。この複雑なソフトウェアでは、ユーザが
比較的高い知識を持っていなければならない。さらに、
この複雑なソフトウェアは、フラッシュ・メモリの消去
のし過ぎなど顧客が間違う可能性が高くなる恐れがあ
る。
【０００６】
【発明が解決しようとする課題】本発明の目的は、不揮
発性半導体メモリをプログラミングおよび消去する回路
および方法を提供することである。本発明の他の目的
は、不揮発性半導体メモリを消去およびプログラムする
のに要するマイクロプロセッサ・コードの量を最少にす
ることである。本発明の別の目的は、不揮発性半導体メ
モリを自動的に消去しかつプログラムする一方、マイク
ロプロセッサがシステムの要求に応じることができるよ
うにすることである。
発性半導体メモリをプログラミングおよび消去する回路
および方法を提供することである。本発明の他の目的
は、不揮発性半導体メモリを消去およびプログラムする
のに要するマイクロプロセッサ・コードの量を最少にす
ることである。本発明の別の目的は、不揮発性半導体メ
モリを自動的に消去しかつプログラムする一方、マイク
ロプロセッサがシステムの要求に応じることができるよ
うにすることである。
【０００７】
【課題を解決するための手段】本発明は、不揮発性半導
体メモリの多段プログラム・シーケンスを実行する回路
を提供する。回路と不揮発性半導体メモリは同じ基板上
に設けられている。回路は、多段プログラム・シーケン
スを開始する命令を記憶する装置を含んでいる。多段プ
ログラム・シーケンスは、一旦開始されると、完了する
ために不揮発性半導体メモリの外部装置からの制御を必
要としない。回路は、データ・パターンにしたがって不
揮発性半導体メモリのビットをプログラムする第１エネ
ーブリング装置を含んでいる。本発明は、不揮発性半導
体メモリの多段消去シーケンスを実行する回路を提供す
る。回路と不揮発性半導体メモリは同じ基板上に設けら
れている。回路は、多段消去シーケンスを開始する命令
を記憶する装置を含んでいる。多段消去シーケンスは、
一旦開始されると、完了するために不揮発性半導体メモ
リの外部装置からの制御を必要としない。この回路は、
不揮発性半導体メモリのビットをプレコンディションし
て第１論理レベルにする第１エネーブリング装置を含ん
でいる。第２エネーブリング装置は、不揮発性半導体メ
モリのビットを消去して第２論理レベルにする。本発明
は、不揮発性半導体メモリをプログラムする方法を提供
する。多段プログラム・シーケンスを開始する命令が受
信される。不揮発性半導体メモリと書込み状態回路は、
不揮発性半導体メモリの外部装置からの制御なしに、パ
ターン・ビットにしたがって不揮発性半導体メモリのビ
ットをプログラムするようエネーブルされる。本発明
は、一旦消去が開始されると、半導体メモリの外部装置
からの制御なしに不揮発性半導体メモリを消去する方法
を提供する。消去を開始する命令が受信される。そし
て、不揮発性半導体メモリと書込み状態回路は、不揮発
性半導体メモリのビットをプレコンディションして第１
論理レベルにするようエネーブルされる。その後、不揮
発性半導体メモリと書込み状態回路は、不揮発性半導体
メモリのビットを消去するようエネーブルされる。
体メモリの多段プログラム・シーケンスを実行する回路
を提供する。回路と不揮発性半導体メモリは同じ基板上
に設けられている。回路は、多段プログラム・シーケン
スを開始する命令を記憶する装置を含んでいる。多段プ
ログラム・シーケンスは、一旦開始されると、完了する
ために不揮発性半導体メモリの外部装置からの制御を必
要としない。回路は、データ・パターンにしたがって不
揮発性半導体メモリのビットをプログラムする第１エネ
ーブリング装置を含んでいる。本発明は、不揮発性半導
体メモリの多段消去シーケンスを実行する回路を提供す
る。回路と不揮発性半導体メモリは同じ基板上に設けら
れている。回路は、多段消去シーケンスを開始する命令
を記憶する装置を含んでいる。多段消去シーケンスは、
一旦開始されると、完了するために不揮発性半導体メモ
リの外部装置からの制御を必要としない。この回路は、
不揮発性半導体メモリのビットをプレコンディションし
て第１論理レベルにする第１エネーブリング装置を含ん
でいる。第２エネーブリング装置は、不揮発性半導体メ
モリのビットを消去して第２論理レベルにする。本発明
は、不揮発性半導体メモリをプログラムする方法を提供
する。多段プログラム・シーケンスを開始する命令が受
信される。不揮発性半導体メモリと書込み状態回路は、
不揮発性半導体メモリの外部装置からの制御なしに、パ
ターン・ビットにしたがって不揮発性半導体メモリのビ
ットをプログラムするようエネーブルされる。本発明
は、一旦消去が開始されると、半導体メモリの外部装置
からの制御なしに不揮発性半導体メモリを消去する方法
を提供する。消去を開始する命令が受信される。そし
て、不揮発性半導体メモリと書込み状態回路は、不揮発
性半導体メモリのビットをプレコンディションして第１
論理レベルにするようエネーブルされる。その後、不揮
発性半導体メモリと書込み状態回路は、不揮発性半導体
メモリのビットを消去するようエネーブルされる。
【０００８】
【実施例】以下、添付の図面に基いて、本発明の実施例
に関し説明する。図１は、本発明の実施例のフラッシュ
ＥＰＲＯＭ回路２０のブロック図を示している。フラッ
シュＥＰＲＯＭ２０は、フラッシュ・メモリ２０とも呼
称されている。以下に詳細に示すように、フラッシュＥ
ＰＲＯＭ２０は書込み状態回路３２を含んでいる。書込
み状態マシン回路３２は、マイクロプロセッサ９９９か
らの開始命令によってのみ、必要に応じてメモリの内容
をプログラムしたりまたは消去するよう、多段シーケン
スで不揮発性半導体メモリ２０をシーケンスする。プロ
グラムまたは消去シーケンスが一旦開始されると、書込
み状態マシン３２はプログラミングおよび消去を制御す
る。状態レジスタ３４は、プログラムおよび消去動作が
完了した時をマイクロプロセッサ９９９に示す。ＶPP３
６はフラッシュ・メモリの消去／プログラム電源電圧で
ある。ＶCCはフラッシュ・メモリ２０のディバイス電源
で、ＶSSはアースである。ある実施例では、ＶPP３６は
１２．０ボルトで、ＶCCは約５ボルトである。
に関し説明する。図１は、本発明の実施例のフラッシュ
ＥＰＲＯＭ回路２０のブロック図を示している。フラッ
シュＥＰＲＯＭ２０は、フラッシュ・メモリ２０とも呼
称されている。以下に詳細に示すように、フラッシュＥ
ＰＲＯＭ２０は書込み状態回路３２を含んでいる。書込
み状態マシン回路３２は、マイクロプロセッサ９９９か
らの開始命令によってのみ、必要に応じてメモリの内容
をプログラムしたりまたは消去するよう、多段シーケン
スで不揮発性半導体メモリ２０をシーケンスする。プロ
グラムまたは消去シーケンスが一旦開始されると、書込
み状態マシン３２はプログラミングおよび消去を制御す
る。状態レジスタ３４は、プログラムおよび消去動作が
完了した時をマイクロプロセッサ９９９に示す。ＶPP３
６はフラッシュ・メモリの消去／プログラム電源電圧で
ある。ＶCCはフラッシュ・メモリ２０のディバイス電源
で、ＶSSはアースである。ある実施例では、ＶPP３６は
１２．０ボルトで、ＶCCは約５ボルトである。
【０００９】ＶPPが高電圧でない場合、フラッシュ・メ
モリ２０は読出し専用メモリとして動作する。ライン２
４を介して供給されるアドレスに記憶されたデータは、
メモリ・アレイ２２から読出され、データ入力／出力ラ
イン２６を介してフラッシュ・メモリ２０の外部回路に
おいて使用される。フラッシュ・メモリ２０は、三つの
制御信号、すなわちチップ−エネーブル・バーＣＥＢ４
４、ＷＥＢ４６、出力−エネーブル・バーＯＥＢ４２を
有する。チップ−エネーブル・バーＣＥＢ４４入力は電
力制御入力で、フラッシュ・メモリ２０を選択するのに
使用される。ＣＥＢ４４はアクティブ・ローである。出
力−エネーブル・バー入力ＯＥＢ４２は、フラッシュ・
メモリ２０の出力制御入力で、フラッシュ・メモリ２０
の出力ピンからデータをゲートするのに使用される。Ｏ
ＥＢ４２はアクティブ・ローである。制御信号ＣＥＢ４
４とＯＥＢ４２は、フラッシュ・メモリ２０のデータ・
ライン２６においてデータを得るため論理的にアクティ
ブでなければならない。ＣＥＢ４４が低い間、書込みエ
ネーブル・バー信号ＷＥＢ４６は、命令状態マシン２８
への書込みを行なうことができる。書込みエネーブル・
バー信号ＷＥＢ４６はアクティブ・ローである。アドレ
スとデータは、ＷＥＢ４６の立上り縁でラッチされる。
また、標準マイクロプロセッサのタイミングが使用され
る。
モリ２０は読出し専用メモリとして動作する。ライン２
４を介して供給されるアドレスに記憶されたデータは、
メモリ・アレイ２２から読出され、データ入力／出力ラ
イン２６を介してフラッシュ・メモリ２０の外部回路に
おいて使用される。フラッシュ・メモリ２０は、三つの
制御信号、すなわちチップ−エネーブル・バーＣＥＢ４
４、ＷＥＢ４６、出力−エネーブル・バーＯＥＢ４２を
有する。チップ−エネーブル・バーＣＥＢ４４入力は電
力制御入力で、フラッシュ・メモリ２０を選択するのに
使用される。ＣＥＢ４４はアクティブ・ローである。出
力−エネーブル・バー入力ＯＥＢ４２は、フラッシュ・
メモリ２０の出力制御入力で、フラッシュ・メモリ２０
の出力ピンからデータをゲートするのに使用される。Ｏ
ＥＢ４２はアクティブ・ローである。制御信号ＣＥＢ４
４とＯＥＢ４２は、フラッシュ・メモリ２０のデータ・
ライン２６においてデータを得るため論理的にアクティ
ブでなければならない。ＣＥＢ４４が低い間、書込みエ
ネーブル・バー信号ＷＥＢ４６は、命令状態マシン２８
への書込みを行なうことができる。書込みエネーブル・
バー信号ＷＥＢ４６はアクティブ・ローである。アドレ
スとデータは、ＷＥＢ４６の立上り縁でラッチされる。
また、標準マイクロプロセッサのタイミングが使用され
る。
【００１０】ディバイスの動作は、データ入力／出力ラ
イン２６を介してフラッシュ・メモリに特定のデータ・
パターンを書込むことにより選択される。図２はいくつ
かの命令を示している。図２のＳＲＤは、状態レジスタ
３４から読出されるデータを示している。さらに、図２
のＰＡはプログラムされるべきメモリ場所のアドレスを
示し、ＰＤはアドレスＰＡにプログラムされるべきデー
タを示している。消去は、図１の全アレイ２２において
実行され、かつ２サイクル命令シーケンスにより開始さ
れる。最初に消去セットアップ命令が、続いて消去確認
命令が書込まれる。アレイのプレコンディショニング、
消去、および消去検査は、全て書込み状態マシンにより
内部処理されるので、マイクロプロセッサ９９９に見分
けられない。消去動作には約１秒かかる。実行前のこの
２段階の消去セットアップにより、メモリの内容が不測
に消去されないようにしている。したがって、ＶPPに高
電圧が供給される時だけ、消去することができ、この高
電圧が供給されない場合、メモリの内容は消去されない
よう保護されている。
イン２６を介してフラッシュ・メモリに特定のデータ・
パターンを書込むことにより選択される。図２はいくつ
かの命令を示している。図２のＳＲＤは、状態レジスタ
３４から読出されるデータを示している。さらに、図２
のＰＡはプログラムされるべきメモリ場所のアドレスを
示し、ＰＤはアドレスＰＡにプログラムされるべきデー
タを示している。消去は、図１の全アレイ２２において
実行され、かつ２サイクル命令シーケンスにより開始さ
れる。最初に消去セットアップ命令が、続いて消去確認
命令が書込まれる。アレイのプレコンディショニング、
消去、および消去検査は、全て書込み状態マシンにより
内部処理されるので、マイクロプロセッサ９９９に見分
けられない。消去動作には約１秒かかる。実行前のこの
２段階の消去セットアップにより、メモリの内容が不測
に消去されないようにしている。したがって、ＶPPに高
電圧が供給される時だけ、消去することができ、この高
電圧が供給されない場合、メモリの内容は消去されない
よう保護されている。
【００１１】消去事象は、二つの主なタスク、すなわち
プレコンディションと消去を含んでいる。セルの電圧を
約６．７５ボルトにしてアレイ２２をプレコンディショ
ンすることは、セルの漏洩につながるようなレベルまで
セル電圧が消去中に降下しないようにして、アレイ２２
の寿命を保護する。アレイ消去は、セル電圧を約３．２
５ボルトすなわち論理１にする。マイクロプロセッサ９
９９は、読出し状態レジスタ命令を発生し、状態データ
を分析することにより消去事象の完了を検出することが
できる。状態レジスタ３４が消去の完了を示した時、消
去故障状態ビットをチェックしなければならない。検査
の後、状態レジスタ３４のエラー・ビットを適切にクリ
ヤしなければならない。その他の動作は、適切な命令を
与えた後だけに行なわれる。プログラミングもまた、２
サイクル命令シーケンスにより実行される。プログラム
・セットアップ命令がデータ・ライン２６を介して命令
状態マシン２８に書込まれ、続いて、第２書込み命令
が、プログラムされるべきアドレスおよびデータを指定
する。その後、書込み状態マシン３２が、プログラムお
よび検査アルゴリズムの内部制御を引き継ぐ。状態レジ
スタ読出し命令による状態レジスタ３４のポーリング
は、プログラミング・シーケンスがいつ完了したかを決
定する。プログラミングがアクティブである間、読出し
状態レジスタ命令だけがバリドである。
プレコンディションと消去を含んでいる。セルの電圧を
約６．７５ボルトにしてアレイ２２をプレコンディショ
ンすることは、セルの漏洩につながるようなレベルまで
セル電圧が消去中に降下しないようにして、アレイ２２
の寿命を保護する。アレイ消去は、セル電圧を約３．２
５ボルトすなわち論理１にする。マイクロプロセッサ９
９９は、読出し状態レジスタ命令を発生し、状態データ
を分析することにより消去事象の完了を検出することが
できる。状態レジスタ３４が消去の完了を示した時、消
去故障状態ビットをチェックしなければならない。検査
の後、状態レジスタ３４のエラー・ビットを適切にクリ
ヤしなければならない。その他の動作は、適切な命令を
与えた後だけに行なわれる。プログラミングもまた、２
サイクル命令シーケンスにより実行される。プログラム
・セットアップ命令がデータ・ライン２６を介して命令
状態マシン２８に書込まれ、続いて、第２書込み命令
が、プログラムされるべきアドレスおよびデータを指定
する。その後、書込み状態マシン３２が、プログラムお
よび検査アルゴリズムの内部制御を引き継ぐ。状態レジ
スタ読出し命令による状態レジスタ３４のポーリング
は、プログラミング・シーケンスがいつ完了したかを決
定する。プログラミングがアクティブである間、読出し
状態レジスタ命令だけがバリドである。
【００１２】状態レジスタ３４がプログラミングの完了
を示した時、プログラム・フェイル・ビットをチェック
しなければならない。検査の後、マイクロプロセッサ９
９９は適切に状態レジスタ・エラービットをクリヤしな
ければならない。本実施例では、図１に示されているフ
ラッシュ・メモリ２０の回路は単一基板上にある。ま
た、本実施例では、フラッシュ・メモリ２０はＣＭＯＳ
回路を用いている。フラッシュ・メモリ２０は、アドレ
スにデータを記憶するメモリ・セルを含んでいるメモリ
・アレイ２２を有している。さらに、フラッシュ・メモ
リ２０は、オン・チップ命令状態マシン（「ＣＳＭ」）
２８とシンクロナイザ３０と書込み状態マシン（「ＷＳ
Ｍ」）３２と状態レジスタ３４を含んでいる。メモリ・
アレイ２２をプログラムまたは消去する命令はデータ・
ライン２６から供給される。ライン２６のデータは命令
状態マシン２８に送られる。命令状態マシン２８はその
データをデコードし、それが消去、プログラムまたは状
態レジスタ・リセット命令を表している場合、ＣＳＭ２
８は適当な制御信号を発生し始める。命令状態マシン２
８により書込み状態マシン３２に供給される制御信号は
ＰＲＯＧＲＡＭ３８、ＥＲＡＳＥ４０、状態レジスタ・
リセット信号ＳＴＡＴＲＳ４５、アドレス・ラッチ・エ
ネーブル信号ＡＬＥ４９、データ・ラッチ・エネーブル
信号ＤＬＥ４７を含んでいる。プログラムおよび消去ア
ルゴリズムは、後述するように書込み状態マシン３２に
より調整され、必要な場合プログラム・パルスの反復と
データの内部検査を含んでいる。書込み状態マシン３２
は、入力Ａ［０：１６］２４とＤ［０：７］２６からの
消去およびプログラム動作を完了するのに必要とされる
アドレスとデータをラッチする。書込み状態マシンのア
ドレスおよびデータのラッチ動作は、ＣＳＭ２８からの
アドレス・ラッチ・エネーブル信号ＡＬＥ４９とデータ
・ラッチ・エネーブル信号ＤＬＥ４７によりそれぞれ制
御される。
を示した時、プログラム・フェイル・ビットをチェック
しなければならない。検査の後、マイクロプロセッサ９
９９は適切に状態レジスタ・エラービットをクリヤしな
ければならない。本実施例では、図１に示されているフ
ラッシュ・メモリ２０の回路は単一基板上にある。ま
た、本実施例では、フラッシュ・メモリ２０はＣＭＯＳ
回路を用いている。フラッシュ・メモリ２０は、アドレ
スにデータを記憶するメモリ・セルを含んでいるメモリ
・アレイ２２を有している。さらに、フラッシュ・メモ
リ２０は、オン・チップ命令状態マシン（「ＣＳＭ」）
２８とシンクロナイザ３０と書込み状態マシン（「ＷＳ
Ｍ」）３２と状態レジスタ３４を含んでいる。メモリ・
アレイ２２をプログラムまたは消去する命令はデータ・
ライン２６から供給される。ライン２６のデータは命令
状態マシン２８に送られる。命令状態マシン２８はその
データをデコードし、それが消去、プログラムまたは状
態レジスタ・リセット命令を表している場合、ＣＳＭ２
８は適当な制御信号を発生し始める。命令状態マシン２
８により書込み状態マシン３２に供給される制御信号は
ＰＲＯＧＲＡＭ３８、ＥＲＡＳＥ４０、状態レジスタ・
リセット信号ＳＴＡＴＲＳ４５、アドレス・ラッチ・エ
ネーブル信号ＡＬＥ４９、データ・ラッチ・エネーブル
信号ＤＬＥ４７を含んでいる。プログラムおよび消去ア
ルゴリズムは、後述するように書込み状態マシン３２に
より調整され、必要な場合プログラム・パルスの反復と
データの内部検査を含んでいる。書込み状態マシン３２
は、入力Ａ［０：１６］２４とＤ［０：７］２６からの
消去およびプログラム動作を完了するのに必要とされる
アドレスとデータをラッチする。書込み状態マシンのア
ドレスおよびデータのラッチ動作は、ＣＳＭ２８からの
アドレス・ラッチ・エネーブル信号ＡＬＥ４９とデータ
・ラッチ・エネーブル信号ＤＬＥ４７によりそれぞれ制
御される。
【００１３】書込み状態マシン３２は、アレイ・アドレ
ス信号ＡＹ５５、ＡＸ５７とセンス・アンプ出力ＳＯＵ
Ｔ［０：７］５９によりメモリ・アレイ２２とインタフ
ェイスする。上記出力は、アドレスされたメモリのバイ
トに記憶されたデータを示している。書込み状態マシン
３２は、その状態を動作中にＳＢＵＳ［０：４］出力５
４を介してシンクロナイザ３０と状態レジスタ３４とに
知らせる。シンクロナイザ３０は、書込み状態マシン３
２と命令状態マシン２８との間の同期を行なう。アクテ
ィブＥＲＡＳＥ３８またはＰＲＯＧＲＡＭ４０信号のい
ずれかを受信すると、シンクロナイザ３０はＲＥＡＤＹ
信号５０を論理低にして、書込み状態マシン３２がビジ
ーであることを命令状態マシン２８と状態レジスタ３４
に示す。書込み状態マシン３２が動作を完了すると、シ
ンクロナイザ３０はＲＥＡＤＹを設定することにより書
込み状態マシン３２を遮断する。シンクロナイザ３０
は、ＲＥＳＥＴ信号５２を論理高にすることにより、Ｅ
ＲＡＳＥ３８とＰＲＯＧＲＡＭ４０が論理低になるたび
に書込み状態マシン３２をリセットする。シンクロナイ
ザ３０は、信号ＬＯＷＶＰＰ５１により書込み状態マシ
ン３２の動作状態に関する情報を状態レジスタに供給す
る。状態レジスタ３４は、ＳＢＵＳ［０：４］出力５４
をデコードし、タスクが完了したか否かおよびその成功
をＳＴＡＴＵＳ出力５６によりマイクロプロセッサ９９
９に示す。ＳＴＡＴＵＳ出力５６は入力／出力データ・
ライン２６にマルチプレックスされる。図３は、書込み
状態マシン３２の回路と状態レジスタ３４への接続を示
したブロック図を示している。書込み状態マシン３２
は、オシレータおよびジェネレータ７０、次の状態コン
トローラ７２、事象カウンタ７４、期間カウンタ７６、
アドレス・カウンタ７８、データ・ラッチおよび比較器
（「ＤＬＣ」）８０を含んでいる。ＲＥＳＥＴ５２は、
書込み状態マシン３２中のほとんど全回路に供給され
る。ＲＥＳＥＴ５２は、書込み状態マシン３２中の重要
なノードを既知状態にする。たとえば、ＲＥＳＥＴ５２
は、終端カウント信号８８、９０、９２を論理ゼロにす
る。
ス信号ＡＹ５５、ＡＸ５７とセンス・アンプ出力ＳＯＵ
Ｔ［０：７］５９によりメモリ・アレイ２２とインタフ
ェイスする。上記出力は、アドレスされたメモリのバイ
トに記憶されたデータを示している。書込み状態マシン
３２は、その状態を動作中にＳＢＵＳ［０：４］出力５
４を介してシンクロナイザ３０と状態レジスタ３４とに
知らせる。シンクロナイザ３０は、書込み状態マシン３
２と命令状態マシン２８との間の同期を行なう。アクテ
ィブＥＲＡＳＥ３８またはＰＲＯＧＲＡＭ４０信号のい
ずれかを受信すると、シンクロナイザ３０はＲＥＡＤＹ
信号５０を論理低にして、書込み状態マシン３２がビジ
ーであることを命令状態マシン２８と状態レジスタ３４
に示す。書込み状態マシン３２が動作を完了すると、シ
ンクロナイザ３０はＲＥＡＤＹを設定することにより書
込み状態マシン３２を遮断する。シンクロナイザ３０
は、ＲＥＳＥＴ信号５２を論理高にすることにより、Ｅ
ＲＡＳＥ３８とＰＲＯＧＲＡＭ４０が論理低になるたび
に書込み状態マシン３２をリセットする。シンクロナイ
ザ３０は、信号ＬＯＷＶＰＰ５１により書込み状態マシ
ン３２の動作状態に関する情報を状態レジスタに供給す
る。状態レジスタ３４は、ＳＢＵＳ［０：４］出力５４
をデコードし、タスクが完了したか否かおよびその成功
をＳＴＡＴＵＳ出力５６によりマイクロプロセッサ９９
９に示す。ＳＴＡＴＵＳ出力５６は入力／出力データ・
ライン２６にマルチプレックスされる。図３は、書込み
状態マシン３２の回路と状態レジスタ３４への接続を示
したブロック図を示している。書込み状態マシン３２
は、オシレータおよびジェネレータ７０、次の状態コン
トローラ７２、事象カウンタ７４、期間カウンタ７６、
アドレス・カウンタ７８、データ・ラッチおよび比較器
（「ＤＬＣ」）８０を含んでいる。ＲＥＳＥＴ５２は、
書込み状態マシン３２中のほとんど全回路に供給され
る。ＲＥＳＥＴ５２は、書込み状態マシン３２中の重要
なノードを既知状態にする。たとえば、ＲＥＳＥＴ５２
は、終端カウント信号８８、９０、９２を論理ゼロにす
る。
【００１４】イナクティブ(inactive)ＲＥＳＥＴ信号５
２を受信した直後、オシレータ／フェーズ・ジェネレー
タ７０は、ＷＳＭ３２回路のほぼ全部に送られる二つの
非オーバーラップ位相クロック、位相１ ＰＨ１ ８２
と位相２ ＰＨ２ ８４を発生し始める。ＰＨ２ ８４
はＲＥＳＥＴ５２の後にアクティブな第１クロックであ
る。次の状態コントローラ７２は、書込み状態マシン３
２のアクティビティを制御しかつ調整して、ＷＳＭの次
の状態を決定する。次の状態コントローラ７２は、ＷＳ
Ｍの現在の状態を示す五つの出力ＳＢＵＳ［０：４］５
４を発生する。次の状態コントローラ７２からのＳＢＵ
Ｓ［０：４］５４を受信する各回路はそれ自身のＳＢＵ
Ｓ［０：４］５４をデコードし、次のタスクを決定す
る。この設計により、多くのタスクを並列に行なうこと
ができるので、消去およびプログラム機能を行なうのに
要する時間を最小にすることができる。期間カウンタ７
６は、プログラムおよび消去動作中、アレイ電圧に関す
るパルス期間を決定しかつタイミングをとる。期間カウ
ンタ７６により示された別の期間は、プログラミングま
たは消去とメモリ・セルからのバリド・データの検査と
の間の遅れである。アクティブ高になることにより、期
間カウンタ７６の終端カウント信号ＰＣＴＲＴＣ８８
は、選択された期間が経過したことを次の状態コントロ
ーラ７２に知らせる。期間カウンタ７６は、ＳＢＵＳ
［０：４］５４をデコードして、目標のパルス期間を選
択する。ＳＢＵＳ［０：４］出力５４により、期間カウ
ンタ７６は、期間カウンタ７６がエネーブルされる前の
ある状態にカウントをリセットする。事象カウンタ７４
は、１バイト当り最大のプログラミングまたは消去動作
数にいつ到達したかを決定する。１バイト当り最大の動
作数に到達した時、事象カウンタ７４は、事象終端カウ
ント信号ＥＣＴＲＴＣ９０を論理高にすることによっ
て、次の状態コントローラ７２に知らせる。事象カウン
タ７４は、ＳＢＵＳ［０：４］出力５４をデコードする
ことにより、最大動作数を決定する。本実施例では、１
バイト当り最大プログラム動作数は５０に設定され、ま
た１バイト当り最大消去動作数は８１９２に設定されて
いる。
２を受信した直後、オシレータ／フェーズ・ジェネレー
タ７０は、ＷＳＭ３２回路のほぼ全部に送られる二つの
非オーバーラップ位相クロック、位相１ ＰＨ１ ８２
と位相２ ＰＨ２ ８４を発生し始める。ＰＨ２ ８４
はＲＥＳＥＴ５２の後にアクティブな第１クロックであ
る。次の状態コントローラ７２は、書込み状態マシン３
２のアクティビティを制御しかつ調整して、ＷＳＭの次
の状態を決定する。次の状態コントローラ７２は、ＷＳ
Ｍの現在の状態を示す五つの出力ＳＢＵＳ［０：４］５
４を発生する。次の状態コントローラ７２からのＳＢＵ
Ｓ［０：４］５４を受信する各回路はそれ自身のＳＢＵ
Ｓ［０：４］５４をデコードし、次のタスクを決定す
る。この設計により、多くのタスクを並列に行なうこと
ができるので、消去およびプログラム機能を行なうのに
要する時間を最小にすることができる。期間カウンタ７
６は、プログラムおよび消去動作中、アレイ電圧に関す
るパルス期間を決定しかつタイミングをとる。期間カウ
ンタ７６により示された別の期間は、プログラミングま
たは消去とメモリ・セルからのバリド・データの検査と
の間の遅れである。アクティブ高になることにより、期
間カウンタ７６の終端カウント信号ＰＣＴＲＴＣ８８
は、選択された期間が経過したことを次の状態コントロ
ーラ７２に知らせる。期間カウンタ７６は、ＳＢＵＳ
［０：４］５４をデコードして、目標のパルス期間を選
択する。ＳＢＵＳ［０：４］出力５４により、期間カウ
ンタ７６は、期間カウンタ７６がエネーブルされる前の
ある状態にカウントをリセットする。事象カウンタ７４
は、１バイト当り最大のプログラミングまたは消去動作
数にいつ到達したかを決定する。１バイト当り最大の動
作数に到達した時、事象カウンタ７４は、事象終端カウ
ント信号ＥＣＴＲＴＣ９０を論理高にすることによっ
て、次の状態コントローラ７２に知らせる。事象カウン
タ７４は、ＳＢＵＳ［０：４］出力５４をデコードする
ことにより、最大動作数を決定する。本実施例では、１
バイト当り最大プログラム動作数は５０に設定され、ま
た１バイト当り最大消去動作数は８１９２に設定されて
いる。
【００１５】ＷＳＭ３２におけるアドレス・カウンタ７
８は、入力バッファおよびカウンタの両方として働く。
ＲＥＡＤＹ５０が高の場合、アドレス・ラインＡ［０：
１６］は、信号ＡＹ［０：６］５５とＡＸ［０：９］５
７として出力する。信号ＡＹ５５とＡＸ５７は、プログ
ラム、消去、または読出しされるべきメモリ・アレイ２
２におけるバイトの場所を示している。アドレスが入力
バッファに入力されると、入力バッファからのアドレス
は、信号ＡＬＥ４９によるＣＳＭ２８の制御の下、アド
レス計数回路にロードされる。アドレス・カウンタ７８
は、その後、メモリ・アレイ２０における全アドレスを
カウントする。アドレス・カウンタ７８は、終端カウン
トＡＣＴＲＴＣ９２を論理１にすることにより、メモリ
の最後に到達したことを次の状態コントローラ７２に示
す。データ・ラッチおよび比較器（ＤＬＣ）８０は、Ｗ
ＳＭ３２と命令状態マシン２８とメモリ・アレイ２２と
データ・ライン２６の間のインタフェイスである。デー
タ・ライン２６のＴＴＬデータ入力は、ＤＬＣ８０によ
りバッファされ、ＤＡＴＡＩＮ［０：７］信号２７とし
て命令状態マシン２８に送られる。ＤＡＴＡＩＮ［０：
７］ライン２７で受信された信号がプログラム命令を示
している場合、命令状態マシン２８は、データ・ラッチ
エネーブル信号ＤＬＥ４７を論理１に設定することによ
り、ＤＬＣ８０にデータ・ライン２６における情報を記
憶するよう指示する。プログラム動作中、ＤＬＣ８０
は、そのラッチに記憶されているデータをセンスアンプ
信号ＳＯＵＴ［０：７］５９に比較し、ＭＡＴＣＨ９４
を論理高に設定することにより整合を示す。ＤＬＣ８０
は、メモリ・セルの内容を示しているセンスアンプ信号
ＳＯＵＴ［０：７］５９を、消去検査手続き中、基準論
理レベルと比較し、ＭＡＴＣＨ９４を論理高に設定する
ことにより、次の状態コントローラ７２に消去がうまく
いったことを知らせる。状態レジスタ３４は、データ入
力／出力ライン２６にマルチプレックスされる状態信号
ＳＴＡＴ［３：７］５６を介してマイクロプロセッサ９
９９に書込み状態マシン３２の状態を知らせる。状態レ
ジスタ３４は、信号ＲＥＡＤＹ５０、ＬＯＷＶＰＰ５
１、ＳＢＵＳ［０：４］５４に基いて書込み状態マシン
の状態を決定する。
８は、入力バッファおよびカウンタの両方として働く。
ＲＥＡＤＹ５０が高の場合、アドレス・ラインＡ［０：
１６］は、信号ＡＹ［０：６］５５とＡＸ［０：９］５
７として出力する。信号ＡＹ５５とＡＸ５７は、プログ
ラム、消去、または読出しされるべきメモリ・アレイ２
２におけるバイトの場所を示している。アドレスが入力
バッファに入力されると、入力バッファからのアドレス
は、信号ＡＬＥ４９によるＣＳＭ２８の制御の下、アド
レス計数回路にロードされる。アドレス・カウンタ７８
は、その後、メモリ・アレイ２０における全アドレスを
カウントする。アドレス・カウンタ７８は、終端カウン
トＡＣＴＲＴＣ９２を論理１にすることにより、メモリ
の最後に到達したことを次の状態コントローラ７２に示
す。データ・ラッチおよび比較器（ＤＬＣ）８０は、Ｗ
ＳＭ３２と命令状態マシン２８とメモリ・アレイ２２と
データ・ライン２６の間のインタフェイスである。デー
タ・ライン２６のＴＴＬデータ入力は、ＤＬＣ８０によ
りバッファされ、ＤＡＴＡＩＮ［０：７］信号２７とし
て命令状態マシン２８に送られる。ＤＡＴＡＩＮ［０：
７］ライン２７で受信された信号がプログラム命令を示
している場合、命令状態マシン２８は、データ・ラッチ
エネーブル信号ＤＬＥ４７を論理１に設定することによ
り、ＤＬＣ８０にデータ・ライン２６における情報を記
憶するよう指示する。プログラム動作中、ＤＬＣ８０
は、そのラッチに記憶されているデータをセンスアンプ
信号ＳＯＵＴ［０：７］５９に比較し、ＭＡＴＣＨ９４
を論理高に設定することにより整合を示す。ＤＬＣ８０
は、メモリ・セルの内容を示しているセンスアンプ信号
ＳＯＵＴ［０：７］５９を、消去検査手続き中、基準論
理レベルと比較し、ＭＡＴＣＨ９４を論理高に設定する
ことにより、次の状態コントローラ７２に消去がうまく
いったことを知らせる。状態レジスタ３４は、データ入
力／出力ライン２６にマルチプレックスされる状態信号
ＳＴＡＴ［３：７］５６を介してマイクロプロセッサ９
９９に書込み状態マシン３２の状態を知らせる。状態レ
ジスタ３４は、信号ＲＥＡＤＹ５０、ＬＯＷＶＰＰ５
１、ＳＢＵＳ［０：４］５４に基いて書込み状態マシン
の状態を決定する。
【００１６】図４は、次の状態コントローラ７２の回路
のブロック図である。次の状態コントローラ７２は、次
の状態論理装置１１０とマスタ・スレーブＤ−ラッチ１
１２を含んでいる。本実施例では、次の状態論理装置１
１０はプログラム可能論理アレイとして実現されてい
る。次の状態論理装置１１０は、信号ＰＬＯＵＴ［０：
４］１１４、終端カウント信号ＰＣＴＲＣ８８、ＥＣＴ
ＲＴＣ９０とＡＣＴＲＣ９２、ＭＡＴＣＨ９４、ＰＲＯ
ＧＲＡＭ３８、ＥＲＡＳＥ４０により示されるような、
書込み状態マシンの前の状態に基いて書込み状態マシン
３２中の各回路の次の状態を決定する。次の状態論理装
置に入力を供給する各回路は、ＳＢＵＳ［０：４］がア
クティブの後にＰＨ２ ８４がアクティブになることに
よってそのように行なう。書込み状態マシン３２の全回
路は、ＰＨ２ ８４の出力がバリドであるマスタ／スレ
ーブであるので、それらはそのように行なうことができ
る。次の状態論理装置１１０の出力は、ラッチ１１２に
ラッチされ、ＳＢＵＳ［０：４］５４として書込み状態
マシン回路の残りに供給される。状態バス出力ＳＢＵＳ
［０：４］５４は、ＲＥＳＥＴ５２がクリヤされた後、
第２ＰＨ２ ８４の立上り縁でアクティブになる。ＳＢ
ＵＳ［０：４］５４がＰＨ２ ８４をアクティブにした
結果、各ＷＳＭ３２は、ＰＨ１ ８２が高である間、Ｓ
ＢＵＳ［０：４］５４を評価する。
のブロック図である。次の状態コントローラ７２は、次
の状態論理装置１１０とマスタ・スレーブＤ−ラッチ１
１２を含んでいる。本実施例では、次の状態論理装置１
１０はプログラム可能論理アレイとして実現されてい
る。次の状態論理装置１１０は、信号ＰＬＯＵＴ［０：
４］１１４、終端カウント信号ＰＣＴＲＣ８８、ＥＣＴ
ＲＴＣ９０とＡＣＴＲＣ９２、ＭＡＴＣＨ９４、ＰＲＯ
ＧＲＡＭ３８、ＥＲＡＳＥ４０により示されるような、
書込み状態マシンの前の状態に基いて書込み状態マシン
３２中の各回路の次の状態を決定する。次の状態論理装
置に入力を供給する各回路は、ＳＢＵＳ［０：４］がア
クティブの後にＰＨ２ ８４がアクティブになることに
よってそのように行なう。書込み状態マシン３２の全回
路は、ＰＨ２ ８４の出力がバリドであるマスタ／スレ
ーブであるので、それらはそのように行なうことができ
る。次の状態論理装置１１０の出力は、ラッチ１１２に
ラッチされ、ＳＢＵＳ［０：４］５４として書込み状態
マシン回路の残りに供給される。状態バス出力ＳＢＵＳ
［０：４］５４は、ＲＥＳＥＴ５２がクリヤされた後、
第２ＰＨ２ ８４の立上り縁でアクティブになる。ＳＢ
ＵＳ［０：４］５４がＰＨ２ ８４をアクティブにした
結果、各ＷＳＭ３２は、ＰＨ１ ８２が高である間、Ｓ
ＢＵＳ［０：４］５４を評価する。
【００１７】次の状態コントローラ７２により実現され
るプログラミングおよび消去の方法は、図５、６の状態
図に基いて説明する。図において、各円は書込み状態マ
シン３２の状態を示している。各状態の名前は、各円の
上部ラインに示されている。各状態に関するＳＢＵＳ
［０：４］５４の値は、状態の名前の下に示されてい
る。各状態において選択またはエネーブルされる信号
は、ＳＢＵＳ値の下に示されている。次の状態コントロ
ーラ７２を他の状態に分岐させる信号の組合せは、前に
イクスクラメイション・マーク「！」が付いたイナクテ
ィブ信号とともに、各分岐のそばのテキストに示されて
いる。次の状態コントローラ７２は、分岐の次に信号の
組合せが示されていない場合、次の状態コントローラ７
２の入力に関係なく、一つの状態から他の状態に分岐す
る。
るプログラミングおよび消去の方法は、図５、６の状態
図に基いて説明する。図において、各円は書込み状態マ
シン３２の状態を示している。各状態の名前は、各円の
上部ラインに示されている。各状態に関するＳＢＵＳ
［０：４］５４の値は、状態の名前の下に示されてい
る。各状態において選択またはエネーブルされる信号
は、ＳＢＵＳ値の下に示されている。次の状態コントロ
ーラ７２を他の状態に分岐させる信号の組合せは、前に
イクスクラメイション・マーク「！」が付いたイナクテ
ィブ信号とともに、各分岐のそばのテキストに示されて
いる。次の状態コントローラ７２は、分岐の次に信号の
組合せが示されていない場合、次の状態コントローラ７
２の入力に関係なく、一つの状態から他の状態に分岐す
る。
【００１８】電力がフラッシュ・メモリ２０に供給され
ると、次の状態コントローラ７２はＲＥＳＥＴ５２によ
りＰＯＷＥＲ＿ＵＰ状態１２０に保持される。この状態
において事象は生ぜず、次の状態コントローラ７２は、
命令状態マシン２８からアクティブＰＲＯＧＲＡＭ３８
またはＥＲＡＳＥ４０を受信した後に、実行を開始す
る。パワ・アップ後、次の状態コントローラ７２が、分
岐１２２により示すようにアクティブＰＲＯＧＲＡＭ３
８信号とアクティブＥＲＡＳＥ４０信号を受信すると仮
定する。これら入力信号により、次の状態コントローラ
７２はＨＡＲＤＷＡＲＥ＿ＥＲＲ状態１２４に分岐す
る。ＨＡＲＤＷＡＲＥ＿ＥＲＲ状態１２４において、状
態レジスタ３４の二つのフェイル・ビットＰＲＧ＿ＥＲ
ＲとＥＲＡＳＥ＿ＥＲＲは、ハードウェア故障を示す論
理高に設定される。状態１２４から、書込み状態マシン
３２は、次の状態コントローラ７２の入力信号に関係な
く、ＰＯＷＥＲ＿ＵＰ状態１２０に分岐して戻る。状態
１２０になった後、次の状態コントローラ７２がアクテ
ィブＰＲＯＧＲＡＭ３８およびイナクティブＥＲＡＳＥ
信号４０を受信すると仮定する。この信号の組合せは、
アドレス・ライン２４により示されるバイトで行なわれ
るプログラム事象を開始する。示されたバイトは、実質
的にデータ・ライン２６に示された値にプログラムされ
る。この状況において、次の状態コントローラ７２は、
分岐１２６をＰＲＯＧ＿ＳＥＴＵＰ状態１３２にする。
ＰＲＯＧ＿ＳＥＴＵＰ状態１３２において、次の状態コ
ントローラ７２は、プログラム事象に関し構成される。
状態１３２において、期間カウンタ７６はリセットさ
れ、事象カウンタ７４のプログラム・カウントが選択さ
れる。メモリ・アレイ２２におけるプログラム通路はセ
ットアップされる。その後、次の状態コントローラ７２
は、分岐１３４をＰＲＯＧＲＡＭ状態１３６にする。状
態１３６において、信号ＡＹ５５とＡＸ５７により示さ
れるバイトは、ほぼ６．７５ボルトの電圧レベル、論理
０にプログラムされる。状態１３６中、期間カウンタ７
６は、それのプログラム期間を選択することにより、プ
ログラム動作に関して構成される。書込み状態マシン３
２は、期間カウンタ７２が終端カウントに到達するま
で、状態１３６のままである。この到達は、プログラム
電圧が、バイト電圧を６．７５ボルトにするのに十分な
期間に供給されたことを示している。
ると、次の状態コントローラ７２はＲＥＳＥＴ５２によ
りＰＯＷＥＲ＿ＵＰ状態１２０に保持される。この状態
において事象は生ぜず、次の状態コントローラ７２は、
命令状態マシン２８からアクティブＰＲＯＧＲＡＭ３８
またはＥＲＡＳＥ４０を受信した後に、実行を開始す
る。パワ・アップ後、次の状態コントローラ７２が、分
岐１２２により示すようにアクティブＰＲＯＧＲＡＭ３
８信号とアクティブＥＲＡＳＥ４０信号を受信すると仮
定する。これら入力信号により、次の状態コントローラ
７２はＨＡＲＤＷＡＲＥ＿ＥＲＲ状態１２４に分岐す
る。ＨＡＲＤＷＡＲＥ＿ＥＲＲ状態１２４において、状
態レジスタ３４の二つのフェイル・ビットＰＲＧ＿ＥＲ
ＲとＥＲＡＳＥ＿ＥＲＲは、ハードウェア故障を示す論
理高に設定される。状態１２４から、書込み状態マシン
３２は、次の状態コントローラ７２の入力信号に関係な
く、ＰＯＷＥＲ＿ＵＰ状態１２０に分岐して戻る。状態
１２０になった後、次の状態コントローラ７２がアクテ
ィブＰＲＯＧＲＡＭ３８およびイナクティブＥＲＡＳＥ
信号４０を受信すると仮定する。この信号の組合せは、
アドレス・ライン２４により示されるバイトで行なわれ
るプログラム事象を開始する。示されたバイトは、実質
的にデータ・ライン２６に示された値にプログラムされ
る。この状況において、次の状態コントローラ７２は、
分岐１２６をＰＲＯＧ＿ＳＥＴＵＰ状態１３２にする。
ＰＲＯＧ＿ＳＥＴＵＰ状態１３２において、次の状態コ
ントローラ７２は、プログラム事象に関し構成される。
状態１３２において、期間カウンタ７６はリセットさ
れ、事象カウンタ７４のプログラム・カウントが選択さ
れる。メモリ・アレイ２２におけるプログラム通路はセ
ットアップされる。その後、次の状態コントローラ７２
は、分岐１３４をＰＲＯＧＲＡＭ状態１３６にする。状
態１３６において、信号ＡＹ５５とＡＸ５７により示さ
れるバイトは、ほぼ６．７５ボルトの電圧レベル、論理
０にプログラムされる。状態１３６中、期間カウンタ７
６は、それのプログラム期間を選択することにより、プ
ログラム動作に関して構成される。書込み状態マシン３
２は、期間カウンタ７２が終端カウントに到達するま
で、状態１３６のままである。この到達は、プログラム
電圧が、バイト電圧を６．７５ボルトにするのに十分な
期間に供給されたことを示している。
【００１９】次の状態コントローラ７２は、ＰＣＴＲＴ
Ｃ８８がアクティブすなわち論理高になる時、分岐１３
８をプログラム等化状態ＰＲＯＧ＿ＥＱ１４０にする。
状態１４０における事象は、書込み状態マシン３２とア
レイにプログラム検査を行なう、すなわち前のプログラ
ム動作が成功したかどうか決定するよう準備させる。状
態１４０において、期間カウンタ７６はリセットされ、
事象カウンタ７４はエネーブルされ、そのカウントがイ
ンクリメントする。アレイ２２はエネーブルされ、バイ
トが読出され、アレイ２２におけるプログラム検査回路
はターン・オンされる。プログラム検査を行なうよう部
分的に構成されていると、次の状態コントローラ７２
は、状態１４０からＰＲＯＧ＿ＶＥＲ＿ＤＥＬＡＹ状態
１４２に分岐する。状態１４２において、書込み状態マ
シン３２は、信号ＳＯＵＴ［０：７］を、ＤＬＣ８０に
記憶されたプログラム・データに比較することにより、
アドレスされたバイトがうまくプログラムされたことを
検査する。期間カウンタ７６は、ＳＯＵＴ［０：７］５
９が検査前に確実にバリドであるようにするため、検査
遅延をもたらす。アレイ２２は、ワード・ラインをエネ
ーブルしかつ読出し通路をターン・オンすることによ
り、プログラム検査用に構成される。ＤＬＣ８０は、信
号ＣＭＰＥＮ２８７をアクティブにしかつ信号ＰＧＶＥ
Ｒ２８５をアクティブにすることにより、プログラム検
査を行なうように構成される。アクティブの場合、信号
ＰＧＶＥＲ２８５により、ＤＬＣ８０は、マイクロプロ
セッサ９９９が、プログラム動作中、プログラムされた
ビットを消去するよう試みた場合整合を示す。ＣＭＰＥ
Ｎ２８７とＰＧＶＥＲ２８５の作用については、図１３
のＤＬＣ８０のブロック図に関して詳細に後述する。状
態１４２中、事象カウンタ７４のプログラム計数は、事
象計数をプログラム事象モードに保持するよう選択され
たままである。ＰＣＴＲＴＣ８８がアクティブになる
と、次の状態コントローラ７２はＭＡＴＣＨ９４を調べ
て、アドレスされたバイトがうまくプログラムされたか
どうかを決定する。バイトがうまくプログラムされた場
合、ＭＡＴＣＨ９４は論理１で、そうでない場合には論
理０である。
Ｃ８８がアクティブすなわち論理高になる時、分岐１３
８をプログラム等化状態ＰＲＯＧ＿ＥＱ１４０にする。
状態１４０における事象は、書込み状態マシン３２とア
レイにプログラム検査を行なう、すなわち前のプログラ
ム動作が成功したかどうか決定するよう準備させる。状
態１４０において、期間カウンタ７６はリセットされ、
事象カウンタ７４はエネーブルされ、そのカウントがイ
ンクリメントする。アレイ２２はエネーブルされ、バイ
トが読出され、アレイ２２におけるプログラム検査回路
はターン・オンされる。プログラム検査を行なうよう部
分的に構成されていると、次の状態コントローラ７２
は、状態１４０からＰＲＯＧ＿ＶＥＲ＿ＤＥＬＡＹ状態
１４２に分岐する。状態１４２において、書込み状態マ
シン３２は、信号ＳＯＵＴ［０：７］を、ＤＬＣ８０に
記憶されたプログラム・データに比較することにより、
アドレスされたバイトがうまくプログラムされたことを
検査する。期間カウンタ７６は、ＳＯＵＴ［０：７］５
９が検査前に確実にバリドであるようにするため、検査
遅延をもたらす。アレイ２２は、ワード・ラインをエネ
ーブルしかつ読出し通路をターン・オンすることによ
り、プログラム検査用に構成される。ＤＬＣ８０は、信
号ＣＭＰＥＮ２８７をアクティブにしかつ信号ＰＧＶＥ
Ｒ２８５をアクティブにすることにより、プログラム検
査を行なうように構成される。アクティブの場合、信号
ＰＧＶＥＲ２８５により、ＤＬＣ８０は、マイクロプロ
セッサ９９９が、プログラム動作中、プログラムされた
ビットを消去するよう試みた場合整合を示す。ＣＭＰＥ
Ｎ２８７とＰＧＶＥＲ２８５の作用については、図１３
のＤＬＣ８０のブロック図に関して詳細に後述する。状
態１４２中、事象カウンタ７４のプログラム計数は、事
象計数をプログラム事象モードに保持するよう選択され
たままである。ＰＣＴＲＴＣ８８がアクティブになる
と、次の状態コントローラ７２はＭＡＴＣＨ９４を調べ
て、アドレスされたバイトがうまくプログラムされたか
どうかを決定する。バイトがうまくプログラムされた場
合、ＭＡＴＣＨ９４は論理１で、そうでない場合には論
理０である。
【００２０】マイクロプロセッサ９９９がプログラム動
作を要求されたとすると、次の状態コントローラ７２
は、状態１４２から三つの分岐の内の二つだけを行なう
ことができる。次の状態コントローラ７２は、前のプロ
グラム動作がうまくいかず、事象カウンタ７４が最大事
象カウントを超えなかった場合、分岐１４４をＰＲＯＧ
ＲＡＭ＿ＳＥＴＵＰ状態１３２に戻す。書込み状態マシ
ン３２は、どちらが最初に起きても、バイトがうまくプ
ログラムされるか、または事象カウンタ７４がタイムア
ウトするまで、状態１３２、１３６、１４０、１４２を
循環する。事象カウンタ７４がタイムアウトするか、ま
たはバイトがうまくプログラムされた場合、次の状態コ
ントローラ７２は、分岐１４６を第１プログラム実行状
態ＰＲＯＧ＿ＤＯＮＥ１ １４８に送る。状態１４８で
は何の事象も起きない。次の状態コントローラ７２は状
態１４８からＰＲＯＧ＿ＤＯＮＥ２状態１５０に分岐す
る。またもや事象は起きない。プログラム事象中、次の
状態コントローラ７２は、状態１５０から三つの分岐１
５２、１５４、または１５９に送るしかない。次の状態
コントローラ７２は、次の状態コントローラ７２が何ら
かの違法ＳＢＵＳ状態割当てを受けると、分岐１５９を
状態１２４に送る。ＨＡＲＤＷＡＲＥ＿ＥＲＲ状態１５
９では、状態レジスタのＰＲＧ＿ＥＲＲとＥＲＡＳＥ＿
ＥＲＲビットの両方が設定される。その後、次の状態コ
ントローラ７２は状態１５９から状態１２０に送り、プ
ログラム事象はハードウェア故障で終了する。図７は、
ハードウェア・エラーとしてマップされている、状態の
ＳＢＵＳ値を示している。図８は、名前を図７で用いら
れる信号頭文字に対する信号名を示しいる。プログラム
動作がうまくいかなかった場合、次の状態コントローラ
７２は、分岐１５２を状態１５０からＰＲＧ＿ＦＡＩＬ
状態１６０に送る。ＰＲＯＧ＿ＦＡＩＬ状態１６０にお
いて、状態レジスタのプログラム・フェイル・ビットＰ
ＲＧ＿ＥＲＲが設定される。その後、次の状態コントロ
ーラ７２はＰＯＷＥＲ−ＵＰ状態１２０に戻す。プログ
ラム事象は故障として終了する。
作を要求されたとすると、次の状態コントローラ７２
は、状態１４２から三つの分岐の内の二つだけを行なう
ことができる。次の状態コントローラ７２は、前のプロ
グラム動作がうまくいかず、事象カウンタ７４が最大事
象カウントを超えなかった場合、分岐１４４をＰＲＯＧ
ＲＡＭ＿ＳＥＴＵＰ状態１３２に戻す。書込み状態マシ
ン３２は、どちらが最初に起きても、バイトがうまくプ
ログラムされるか、または事象カウンタ７４がタイムア
ウトするまで、状態１３２、１３６、１４０、１４２を
循環する。事象カウンタ７４がタイムアウトするか、ま
たはバイトがうまくプログラムされた場合、次の状態コ
ントローラ７２は、分岐１４６を第１プログラム実行状
態ＰＲＯＧ＿ＤＯＮＥ１ １４８に送る。状態１４８で
は何の事象も起きない。次の状態コントローラ７２は状
態１４８からＰＲＯＧ＿ＤＯＮＥ２状態１５０に分岐す
る。またもや事象は起きない。プログラム事象中、次の
状態コントローラ７２は、状態１５０から三つの分岐１
５２、１５４、または１５９に送るしかない。次の状態
コントローラ７２は、次の状態コントローラ７２が何ら
かの違法ＳＢＵＳ状態割当てを受けると、分岐１５９を
状態１２４に送る。ＨＡＲＤＷＡＲＥ＿ＥＲＲ状態１５
９では、状態レジスタのＰＲＧ＿ＥＲＲとＥＲＡＳＥ＿
ＥＲＲビットの両方が設定される。その後、次の状態コ
ントローラ７２は状態１５９から状態１２０に送り、プ
ログラム事象はハードウェア故障で終了する。図７は、
ハードウェア・エラーとしてマップされている、状態の
ＳＢＵＳ値を示している。図８は、名前を図７で用いら
れる信号頭文字に対する信号名を示しいる。プログラム
動作がうまくいかなかった場合、次の状態コントローラ
７２は、分岐１５２を状態１５０からＰＲＧ＿ＦＡＩＬ
状態１６０に送る。ＰＲＯＧ＿ＦＡＩＬ状態１６０にお
いて、状態レジスタのプログラム・フェイル・ビットＰ
ＲＧ＿ＥＲＲが設定される。その後、次の状態コントロ
ーラ７２はＰＯＷＥＲ−ＵＰ状態１２０に戻す。プログ
ラム事象は故障として終了する。
【００２１】一方、プログラム動作がうまくいった場
合、次の状態コントローラ７２は、分岐１５４を、状態
１５０から状態１２０に直接的に移す。この時、プログ
ラム事象は成功のうちに完了する。メモリ・アレイ２２
の消去は、ＰＯＷＥＲ＿ＵＰ状態１２０においてアクテ
ィブＥＲＡＳＥ信号３８とイナクティブＰＲＯＧＲＡＭ
信号４０を受け取ることにより開始される。信号のこの
組合せにより、消去事象が開始し、次の状態コントロー
ラ７２は分岐１６２をＥＲＡＳＥ状態１６４に送る。Ｅ
ＲＡＳＥ状態１６４において、次の状態コントローラ７
２は、アドレス・カウンタ、期間カウンタ、事象カウン
タ７８、７６、７４をリセットすることによってアレイ
をプレコンディションするように、書込み状態マシン３
２を初期化する。次の状態コントローラ７２は、ＥＲＡ
ＳＥ状態１６０から状態１３２に分岐し、アレイ２２の
プレコンディショニング、すなわちアレイを消去する前
に各ビットを論理０にプログラミングすることを開始す
る。消去動作において、次の状態コントローラ７２は、
プログラミング動作に関して述べたように、状態１３
２、１３６、１４０を循環する。消去動作とプログラミ
ング動作間の相違は、ＰＲＯＧ＿ＶＥＲ＿ＤＥＬＡＹ状
態１４２からの分岐にある。部分的には、消去は全アレ
イに対して行なわれるのに対してプログラミングは一度
に１バイト行なわれるので、これら相違が生じる。消去
事象における別の可能状態は、アドレス・カウンタをア
レイの各バイトにおいて循環する。次の状態コントロー
ラ７２は、アドレスされたバイトがうまくプレコンディ
ションされた場合、状態１４２からＰＲＯＧ＿ＩＮＣ＿
ＡＤＤ状態１６６に分岐する。ＰＲＯＧ＿ＩＮＣ＿ＡＤ
Ｄ状態１６６において、事象は、書込み状態マシン３２
がメモリの他のバイトをプレコンディションするよう準
備する。アドレス・カウンタ７８はエネーブルされ、そ
のカウントをインクリメントすることができ、それによ
りアレイ２２の新しいアドレスを示す。事象カウンタ７
４はリセットされ、そのプログラム・カウントが選択さ
れる。プログラム検査信号は、メモリ・アレイ２２のプ
ログラム検査回路をエネーブルし、アレイ２２はエネー
ブルされる。
合、次の状態コントローラ７２は、分岐１５４を、状態
１５０から状態１２０に直接的に移す。この時、プログ
ラム事象は成功のうちに完了する。メモリ・アレイ２２
の消去は、ＰＯＷＥＲ＿ＵＰ状態１２０においてアクテ
ィブＥＲＡＳＥ信号３８とイナクティブＰＲＯＧＲＡＭ
信号４０を受け取ることにより開始される。信号のこの
組合せにより、消去事象が開始し、次の状態コントロー
ラ７２は分岐１６２をＥＲＡＳＥ状態１６４に送る。Ｅ
ＲＡＳＥ状態１６４において、次の状態コントローラ７
２は、アドレス・カウンタ、期間カウンタ、事象カウン
タ７８、７６、７４をリセットすることによってアレイ
をプレコンディションするように、書込み状態マシン３
２を初期化する。次の状態コントローラ７２は、ＥＲＡ
ＳＥ状態１６０から状態１３２に分岐し、アレイ２２の
プレコンディショニング、すなわちアレイを消去する前
に各ビットを論理０にプログラミングすることを開始す
る。消去動作において、次の状態コントローラ７２は、
プログラミング動作に関して述べたように、状態１３
２、１３６、１４０を循環する。消去動作とプログラミ
ング動作間の相違は、ＰＲＯＧ＿ＶＥＲ＿ＤＥＬＡＹ状
態１４２からの分岐にある。部分的には、消去は全アレ
イに対して行なわれるのに対してプログラミングは一度
に１バイト行なわれるので、これら相違が生じる。消去
事象における別の可能状態は、アドレス・カウンタをア
レイの各バイトにおいて循環する。次の状態コントロー
ラ７２は、アドレスされたバイトがうまくプレコンディ
ションされた場合、状態１４２からＰＲＯＧ＿ＩＮＣ＿
ＡＤＤ状態１６６に分岐する。ＰＲＯＧ＿ＩＮＣ＿ＡＤ
Ｄ状態１６６において、事象は、書込み状態マシン３２
がメモリの他のバイトをプレコンディションするよう準
備する。アドレス・カウンタ７８はエネーブルされ、そ
のカウントをインクリメントすることができ、それによ
りアレイ２２の新しいアドレスを示す。事象カウンタ７
４はリセットされ、そのプログラム・カウントが選択さ
れる。プログラム検査信号は、メモリ・アレイ２２のプ
ログラム検査回路をエネーブルし、アレイ２２はエネー
ブルされる。
【００２２】次の状態コントローラ７２は、もしアドレ
ス・カウンタ７８がその終端カウントに到達しなけれ
ば、状態１６６からＰＲＯＧ＿ＳＥＴＵＰ状態１３２に
分岐する。書込み状態マシン３２は、メモリ・アレイ２
２の各バイトがプレコンディションされるか、またはバ
イトがうまくプレコンディションされなくなるまで、状
態１３２、１３６、１４０、１４２、１６６を循環す
る。バイトがうまくプレコンディションされない場合、
次の状態コントローラ７２はＰＲＯＧ＿ＶＥＲ＿ＤＥＬ
ＡＹ状態１４２からＰＲＯＧ＿ＤＯＮＥ１状態１４８に
分岐する。状態１４８では事象は起きず、次の状態コン
トローラ７２はＰＲＯＧ−ＤＯＮＥ２状態１５０に分岐
する。消去動作において、次の状態コントローラ７２は
状態１５０から三つの分岐１５６、１５８または１５９
にしか送ることができない。次に状態コントローラ７２
は、事象カウンタ７４がその終端カウントに到達した時
までに、バイトがうまくプレコンディションされなかっ
た場合、分岐１５６をＥＲＡＳＥ＿ＦＡＩＬ状態１６８
に送る。状態１６８において、ＥＲＡＳＥ＿ＥＲＲビッ
トが設定される。次の状態コントローラ７２は状態１６
８からＰＯＷＥＲ−ＵＰ状態１２０に戻す。したがっ
て、消去動作は失敗して終了する。一方、全バイトがう
まくプレコンディションされた場合、次の状態コントロ
ーラ７２は、分岐１５８を状態１５０からＥＲＡＳＥ＿
ＳＥＴＵＰ１状態１７０に送る。その後、次の状態コン
トローラ７２は、アレイ２２の消去プロセス、すなわち
セル電圧を約３．２５ボルトにするプロセスを開始す
る。状態１７０において、アドレス・カウンタ７８と事
象カウンタ７４はリセットされる。これら動作は、書込
み状態回路とアレイに消去の準備をさせる。次の状態コ
ントローラ７２は、状態１７０からＥＲＡＳＥ＿ＳＥＴ
ＵＰ２状態１７２に分岐する。状態１７２中の事象は、
ＷＳＭ３２にアレイ消去の準備をさせる。状態１７２に
おいて、ＳＢＵＳはデコードし、期間カウンタ７６がリ
セットされ、メモリ・アレイ２２の消去検査回路をター
ンオンさせる。次の状態コントローラ７２は、状態１７
２からＡＰＰＬＹ＿ＥＲＡＳＥ状態１７６に分岐する。
状態１７６において、期間カウンタ７６が終端カウント
に到達するまで消去電圧がアレイに供給される。次に状
態コントローラ７２は、ＰＣＴＲＴＣ８８がアクティブ
になると、状態１７６からＥＲＡＳＥ＿ＯＦＦ状態１７
８に進める。
ス・カウンタ７８がその終端カウントに到達しなけれ
ば、状態１６６からＰＲＯＧ＿ＳＥＴＵＰ状態１３２に
分岐する。書込み状態マシン３２は、メモリ・アレイ２
２の各バイトがプレコンディションされるか、またはバ
イトがうまくプレコンディションされなくなるまで、状
態１３２、１３６、１４０、１４２、１６６を循環す
る。バイトがうまくプレコンディションされない場合、
次の状態コントローラ７２はＰＲＯＧ＿ＶＥＲ＿ＤＥＬ
ＡＹ状態１４２からＰＲＯＧ＿ＤＯＮＥ１状態１４８に
分岐する。状態１４８では事象は起きず、次の状態コン
トローラ７２はＰＲＯＧ−ＤＯＮＥ２状態１５０に分岐
する。消去動作において、次の状態コントローラ７２は
状態１５０から三つの分岐１５６、１５８または１５９
にしか送ることができない。次に状態コントローラ７２
は、事象カウンタ７４がその終端カウントに到達した時
までに、バイトがうまくプレコンディションされなかっ
た場合、分岐１５６をＥＲＡＳＥ＿ＦＡＩＬ状態１６８
に送る。状態１６８において、ＥＲＡＳＥ＿ＥＲＲビッ
トが設定される。次の状態コントローラ７２は状態１６
８からＰＯＷＥＲ−ＵＰ状態１２０に戻す。したがっ
て、消去動作は失敗して終了する。一方、全バイトがう
まくプレコンディションされた場合、次の状態コントロ
ーラ７２は、分岐１５８を状態１５０からＥＲＡＳＥ＿
ＳＥＴＵＰ１状態１７０に送る。その後、次の状態コン
トローラ７２は、アレイ２２の消去プロセス、すなわち
セル電圧を約３．２５ボルトにするプロセスを開始す
る。状態１７０において、アドレス・カウンタ７８と事
象カウンタ７４はリセットされる。これら動作は、書込
み状態回路とアレイに消去の準備をさせる。次の状態コ
ントローラ７２は、状態１７０からＥＲＡＳＥ＿ＳＥＴ
ＵＰ２状態１７２に分岐する。状態１７２中の事象は、
ＷＳＭ３２にアレイ消去の準備をさせる。状態１７２に
おいて、ＳＢＵＳはデコードし、期間カウンタ７６がリ
セットされ、メモリ・アレイ２２の消去検査回路をター
ンオンさせる。次の状態コントローラ７２は、状態１７
２からＡＰＰＬＹ＿ＥＲＡＳＥ状態１７６に分岐する。
状態１７６において、期間カウンタ７６が終端カウント
に到達するまで消去電圧がアレイに供給される。次に状
態コントローラ７２は、ＰＣＴＲＴＣ８８がアクティブ
になると、状態１７６からＥＲＡＳＥ＿ＯＦＦ状態１７
８に進める。
【００２３】消去検査手続きを見越して、状態１７８に
おいて、期間カウンタ７６がリセットされる。事象カウ
ンタ７４がエネーブルされ、そのカウントがインクリメ
ントされ、メモリ・アレイ２２の読出しラインはエネー
ブルされ続け、メモリの内容の読出しをアクセスするこ
とができる。消去検査回路はターン・オンされたままで
ある。次の状態コントローラ７２は、状態１７８から状
態１８０に分岐する。ＥＲＡＳＥ＿ＶＥＲＩＦＹ状態１
８０において、書込み状態マシン３２は、メモリの示さ
れたバイトがうまく消去されたかどうかを決定する。状
態１８０における事象は、ＷＳＭ３２が検査を実行する
よう構成する。状態１８０において、期間カウンタ７６
はリセットされ、その消去検査の遅延が選択される。消
去検査の遅延は、大体、消去電圧が除去される時とＳＯ
ＵＴ［０：７］信号５９がバリドになる時の間の時間で
ある。状態１８０において、ＤＬＣ８０回路は、信号Ｃ
ＯＭＰＤＡＴ２８３を論理１に設定しかつ信号ＣＭＰＥ
Ｎ２８７をアクティブにすることにより、アドレスされ
たバイトがうまく消去されたことを検査するよう構成さ
れる。信号ＣＯＭＰＤＡＴ２８３とＣＭＰＥＮ２８７と
ＤＬＣ８０回路については後述する。状態１８０におい
て、アレイの読出し通路はターン・オンされ、アレイは
エネーブルされて、アレイ２２は出力ＳＯＵＴ［０：
７］５９をＤＬＣ８０に供給することができる。期間カ
ウンタ７６がタイムアウトした後、次の状態コントロー
ラ７２は、ＭＡＴＣＨ信号９４を検査することにより、
消去動作がうまくいったかどうかを決定する。ＭＡＴＣ
Ｈ９４は、バイトがうまく消去された場合、論理１で、
うまくいかなかった場合は論理０である。次の状態コン
トローラ７２は、状態１８０から状態１７２に分岐し、
現在アドレスされたバイトがうまく消去されずかつ事象
およびアドレス・カウンタ７４、７８が終端カウントに
到達しなかったことをＭＡＴＣＨ９４が示している場
合、別の消去パルスを供給する。書込み状態マシン３２
は、事象カウンタ７４がタイムアウトするか、またはア
ドレスされたバイトの消去がうまく検査されるまで、状
態１７２、１７６、１８０を循環する。
おいて、期間カウンタ７６がリセットされる。事象カウ
ンタ７４がエネーブルされ、そのカウントがインクリメ
ントされ、メモリ・アレイ２２の読出しラインはエネー
ブルされ続け、メモリの内容の読出しをアクセスするこ
とができる。消去検査回路はターン・オンされたままで
ある。次の状態コントローラ７２は、状態１７８から状
態１８０に分岐する。ＥＲＡＳＥ＿ＶＥＲＩＦＹ状態１
８０において、書込み状態マシン３２は、メモリの示さ
れたバイトがうまく消去されたかどうかを決定する。状
態１８０における事象は、ＷＳＭ３２が検査を実行する
よう構成する。状態１８０において、期間カウンタ７６
はリセットされ、その消去検査の遅延が選択される。消
去検査の遅延は、大体、消去電圧が除去される時とＳＯ
ＵＴ［０：７］信号５９がバリドになる時の間の時間で
ある。状態１８０において、ＤＬＣ８０回路は、信号Ｃ
ＯＭＰＤＡＴ２８３を論理１に設定しかつ信号ＣＭＰＥ
Ｎ２８７をアクティブにすることにより、アドレスされ
たバイトがうまく消去されたことを検査するよう構成さ
れる。信号ＣＯＭＰＤＡＴ２８３とＣＭＰＥＮ２８７と
ＤＬＣ８０回路については後述する。状態１８０におい
て、アレイの読出し通路はターン・オンされ、アレイは
エネーブルされて、アレイ２２は出力ＳＯＵＴ［０：
７］５９をＤＬＣ８０に供給することができる。期間カ
ウンタ７６がタイムアウトした後、次の状態コントロー
ラ７２は、ＭＡＴＣＨ信号９４を検査することにより、
消去動作がうまくいったかどうかを決定する。ＭＡＴＣ
Ｈ９４は、バイトがうまく消去された場合、論理１で、
うまくいかなかった場合は論理０である。次の状態コン
トローラ７２は、状態１８０から状態１７２に分岐し、
現在アドレスされたバイトがうまく消去されずかつ事象
およびアドレス・カウンタ７４、７８が終端カウントに
到達しなかったことをＭＡＴＣＨ９４が示している場
合、別の消去パルスを供給する。書込み状態マシン３２
は、事象カウンタ７４がタイムアウトするか、またはア
ドレスされたバイトの消去がうまく検査されるまで、状
態１７２、１７６、１８０を循環する。
【００２４】次の状態コントローラ７２は、事象カウン
タ７４が終端カウントに到達した後メモリ・バイトがう
まく消去されない場合、分岐１８２をＥＲＡＳＥ＿ＦＡ
ＩＬ状態１６８に送る。状態１６８において、ＥＲＡＳ
Ｅ＿ＥＲＲビットが設定される。その後、書込み状態マ
シン３２は状態１２０に分岐する。このように、消去シ
ーケンスはうまくいかずに終了する。次の状態コントロ
ーラ７２は、バイトがうまく検査されかつイナクティブ
ＡＣＴＲＴＣ信号９２により示すようにアレイ中のどの
バイトも消去されたわけではない場合、状態１８０から
ＥＲＡＳＥ＿ＩＮＣ＿ＡＤＤ状態１８４に分岐する。状
態１８４において、アドレス・カウンタ７８はエネーブ
ルされ、そのカウントがインクリメントされかつ信号Ａ
Ｙ５５とＡＸ５７はアレイ２２の別のバイトを示すこと
ができる。状態１８４において、メモリ・アレイ２２と
ＤＬＣ８０は、ＣＭＰＥＮ２８７をアクティブにし、ア
レイ２２をエネーブルしかつアレイ読出し通路と消去検
査回路をターンオンすることにより、読出されて、別の
検査動作を行なう。アレイ２２の新しいバイトを示した
後、書込み状態マシン３２は、現在のバイト値を目標値
に比較して、示されたバイトの消去が必要かどうかを決
定する。これら事象は、状態１８０、１８４、１８６に
おいて起きる。次の状態コントローラ７２は、状態１８
４からＥＲＡＳＥ＿ＩＮＣ＿ＤＥＬＡＹに分岐する。状
態１８６は消去検査動作が行なわれる前にわずかな遅延
をもたらす。状態１８６において、ＤＬＣ８０は、ＣＯ
ＭＰＤＡＴ２８３を論理１に、かつＣＯＭＰＥＮ２８７
をアクティブに保持することにより、消去−検査構成に
保持される。メモリ・アレイ２２は、エネーブルされ続
け、かつ読出し通路と消去検査回路はオンのままであ
る。状態１８６において、読出し状態マシン３２は、Ｅ
ＲＡＳＥ＿ＶＥＲＩＦＹ状態１８０に戻る。ＤＬＣ８０
は、現在のメモリ場所の内容を消去電圧レベルに比較す
る。検査の結果、バイトが既に消去されていることが示
された場合、次の状態コントローラ７２は、消去されな
いバイトがメモリ・アレイ２２に配置されるまで、また
はアドレス・カウンタ７８が最終カウントに到達するま
で、状態１８４、１８６、１８０を循環する。
タ７４が終端カウントに到達した後メモリ・バイトがう
まく消去されない場合、分岐１８２をＥＲＡＳＥ＿ＦＡ
ＩＬ状態１６８に送る。状態１６８において、ＥＲＡＳ
Ｅ＿ＥＲＲビットが設定される。その後、書込み状態マ
シン３２は状態１２０に分岐する。このように、消去シ
ーケンスはうまくいかずに終了する。次の状態コントロ
ーラ７２は、バイトがうまく検査されかつイナクティブ
ＡＣＴＲＴＣ信号９２により示すようにアレイ中のどの
バイトも消去されたわけではない場合、状態１８０から
ＥＲＡＳＥ＿ＩＮＣ＿ＡＤＤ状態１８４に分岐する。状
態１８４において、アドレス・カウンタ７８はエネーブ
ルされ、そのカウントがインクリメントされかつ信号Ａ
Ｙ５５とＡＸ５７はアレイ２２の別のバイトを示すこと
ができる。状態１８４において、メモリ・アレイ２２と
ＤＬＣ８０は、ＣＭＰＥＮ２８７をアクティブにし、ア
レイ２２をエネーブルしかつアレイ読出し通路と消去検
査回路をターンオンすることにより、読出されて、別の
検査動作を行なう。アレイ２２の新しいバイトを示した
後、書込み状態マシン３２は、現在のバイト値を目標値
に比較して、示されたバイトの消去が必要かどうかを決
定する。これら事象は、状態１８０、１８４、１８６に
おいて起きる。次の状態コントローラ７２は、状態１８
４からＥＲＡＳＥ＿ＩＮＣ＿ＤＥＬＡＹに分岐する。状
態１８６は消去検査動作が行なわれる前にわずかな遅延
をもたらす。状態１８６において、ＤＬＣ８０は、ＣＯ
ＭＰＤＡＴ２８３を論理１に、かつＣＯＭＰＥＮ２８７
をアクティブに保持することにより、消去−検査構成に
保持される。メモリ・アレイ２２は、エネーブルされ続
け、かつ読出し通路と消去検査回路はオンのままであ
る。状態１８６において、読出し状態マシン３２は、Ｅ
ＲＡＳＥ＿ＶＥＲＩＦＹ状態１８０に戻る。ＤＬＣ８０
は、現在のメモリ場所の内容を消去電圧レベルに比較す
る。検査の結果、バイトが既に消去されていることが示
された場合、次の状態コントローラ７２は、消去されな
いバイトがメモリ・アレイ２２に配置されるまで、また
はアドレス・カウンタ７８が最終カウントに到達するま
で、状態１８４、１８６、１８０を循環する。
【００２５】次の状態コントローラ７２は、消去されな
いメモリ場所に到達しかつアドレス・カウンタ７８がい
まだ終端カウントに到達しなかった場合、ＥＲＡＳＥ＿
ＶＥＲＩＦＹ状態１８０から状態１７２に戻る。書込み
状態マシン３２は、メモリ・アレイ２２の終りに到達す
るか、またはバイトがうまく消去されなくなるまで、前
述したように状態１７２、１７６、１７８、１８０、１
８４、１８６を循環する。全バイトがうまく消去された
場合、アクティブなＡＣＴＲＴＣ９２により示されるよ
うに、うまく消去された場合、次の状態コントローラ７
２は分岐１８８をＰＯＷＥＲ＿ＵＰ状態１２０に進め
る。アレイ２２の消去は成功の内に完了される。図９
は、オシレータおよび位相ジェネレータ７０のブロック
図である。オシレータ２００はイナクティブＲＥＳＥＴ
信号５２を受信すると動作を開始する。オシレータ２０
０はＲＥＳＥＴ５２がイナクティブである限り実行す
る。ＲＥＳＥＴ５２がアサートされる時、オシレータ２
００は実行を終了する。オシレータの出力２０２はフェ
ーズ・ジェネレータ２０４に供給される。フェーズ・ジ
ェネレータ２０４は、活動化されるまでイナクティブに
保持される２ビット・シフト・レジスタを含んでいる。
シフト・レジスタは、四つの組合せ、すなわち“０
０”、“０１”、“１１”、“１０”にシフトする。フ
ェーズ・ジェネレータ２０４の二つのデコーダは、“０
１”と“１０”を待ちかまえ、ＷＳＭ３２回路のほぼ全
部に送られる二つの出力クロックすなわちＰＨ１ ８２
とＰＨ２ ８４を発生する。本実施例において、ＰＨ１
／ＰＨ２ ８２、８４は５００ｎｓの代表的なサイクル
時間を有している。ＰＨ１ ８２とＰＨ２ ８４のデュ
ーティ・サイクルは約２５％である。図１０は、ＲＥＳ
ＥＴ５２とＳＢＵＳ［０：４］５４に関するＰＨ１ ８
２とＰＨ２ ８４に関するスタート・アップ・タイミン
グを示している。ＲＥＳＥＴ５２はＰＲＯＧＲＡＭ３８
またはＥＲＡＳＥ４０のいずれかの立ち上がり縁で低く
なる。ＲＥＳＥＴ５２の降下後、ＰＨ２ ８４は、アク
ティブ高にする第１クロックである。ＳＢＵＳ［０：
４］５４は、第２ＰＨ２ ８４パルスの立ち上がり縁で
アクティブになり、全ＷＳＭ３２回路は、バリドな読出
しを保証するため、ＰＨ１ ８２がアクティブな間、Ｓ
ＢＵＳ［０：４］５４を評価する。
いメモリ場所に到達しかつアドレス・カウンタ７８がい
まだ終端カウントに到達しなかった場合、ＥＲＡＳＥ＿
ＶＥＲＩＦＹ状態１８０から状態１７２に戻る。書込み
状態マシン３２は、メモリ・アレイ２２の終りに到達す
るか、またはバイトがうまく消去されなくなるまで、前
述したように状態１７２、１７６、１７８、１８０、１
８４、１８６を循環する。全バイトがうまく消去された
場合、アクティブなＡＣＴＲＴＣ９２により示されるよ
うに、うまく消去された場合、次の状態コントローラ７
２は分岐１８８をＰＯＷＥＲ＿ＵＰ状態１２０に進め
る。アレイ２２の消去は成功の内に完了される。図９
は、オシレータおよび位相ジェネレータ７０のブロック
図である。オシレータ２００はイナクティブＲＥＳＥＴ
信号５２を受信すると動作を開始する。オシレータ２０
０はＲＥＳＥＴ５２がイナクティブである限り実行す
る。ＲＥＳＥＴ５２がアサートされる時、オシレータ２
００は実行を終了する。オシレータの出力２０２はフェ
ーズ・ジェネレータ２０４に供給される。フェーズ・ジ
ェネレータ２０４は、活動化されるまでイナクティブに
保持される２ビット・シフト・レジスタを含んでいる。
シフト・レジスタは、四つの組合せ、すなわち“０
０”、“０１”、“１１”、“１０”にシフトする。フ
ェーズ・ジェネレータ２０４の二つのデコーダは、“０
１”と“１０”を待ちかまえ、ＷＳＭ３２回路のほぼ全
部に送られる二つの出力クロックすなわちＰＨ１ ８２
とＰＨ２ ８４を発生する。本実施例において、ＰＨ１
／ＰＨ２ ８２、８４は５００ｎｓの代表的なサイクル
時間を有している。ＰＨ１ ８２とＰＨ２ ８４のデュ
ーティ・サイクルは約２５％である。図１０は、ＲＥＳ
ＥＴ５２とＳＢＵＳ［０：４］５４に関するＰＨ１ ８
２とＰＨ２ ８４に関するスタート・アップ・タイミン
グを示している。ＲＥＳＥＴ５２はＰＲＯＧＲＡＭ３８
またはＥＲＡＳＥ４０のいずれかの立ち上がり縁で低く
なる。ＲＥＳＥＴ５２の降下後、ＰＨ２ ８４は、アク
ティブ高にする第１クロックである。ＳＢＵＳ［０：
４］５４は、第２ＰＨ２ ８４パルスの立ち上がり縁で
アクティブになり、全ＷＳＭ３２回路は、バリドな読出
しを保証するため、ＰＨ１ ８２がアクティブな間、Ｓ
ＢＵＳ［０：４］５４を評価する。
【００２６】図１１は、期間カウンタ７６を形成する回
路のブロック図である。期間カウンタ７６は、期間カウ
ンタＳＢＵＳデコーダ２１０と１５ビット・シフト・レ
ジスタ・カウンタ２１２と終端カウント整合回路２１４
およびラッチ２１６を含んでいる。期間カウンタＳＢＵ
Ｓデコーダ２１０は、カウンタ２１２と終端カウント整
合回路２１４を制御する。デコーダ２１０はＳＢＵＳ信
号をデコードし、かつカウンタ２１２をレセットすべき
かどうか決定しかつ三つの終端カウント間で選択する。
各状態におけるＳＢＵＳデコーダ２１０の動作は、図７
に関して決定される。たとえば、図７は、ＡＰＰＬＹ
ＥＲＡＳＥ１７６において、ＰＣＴＳＥＬＥＲＳを論理
１に設定することにより、ＳＢＵＳデコーダ２１０が消
去終端カウントを選択することを示している。ＳＢＵＳ
デコーダ２１０は、本実施例ではランダム論理装置とし
て実現されている。シフト・レジスタ・カウンタ２１２
は、エネーブルなカウンタを内蔵していないので、アク
ティブＰＣＴＲＳＴ信号２１８によりリセットされてい
る状態を除いて、全状態で実行し続ける。シフト・レジ
スタ２１２のＱ出力２２０は、終端カウント整合回路２
１４に供給される。終端カウント整合回路２１４は、Ｑ
出力を分析しかつ選択された終端カウントにいつ到達し
たかを示す。終端カウント整合回路は、アクティブ信号
ＰＣＴＳＥＬＥＲＳ、ＰＣＴＳＥＬＰＧＭ、ＰＣＴＳＥ
ＬＶＥＲにより選択される三つの終端カウント、すなわ
ち消去、プログラム、検査を認識する。プログラミング
動作に関する期間は約１０μｓｅｃで、消去動作に関し
ては約１０ｍｓｅｃで、検査動作に関しては約３μｓｅ
ｃである。カウンタ２１２がＴＣＯＵＮＴ２２２をイン
クリメントし続けるので、出力ＴＣＯＵＮＴ２２２は、
たった一つの状態においてアクティブである。アクティ
ブな終端カウントＴＣＯＵＮＴ２２２を記憶するため、
ＯＲゲート２１７とともにラッチ２１６が使用される。
ラッチ２１６は、書込み状態マシン３２が最初パワアッ
プされると、ＲＥＳＥＴ５２によりリセットされ、Ｑ出
力２２４を論理０に設定する。ラッチ２１６はＰＣＴＲ
ＳＴ２１８信号がアサートされる時、リセットされる。
ＴＣＯＵＮＴ２２２がアクティブ高になると、Ｑ出力２
２４を論理１になる。Ｑ出力２２４は、ＴＣＯＵＮＴ２
２２がイナクティブになった後、ラッチの入力を論理１
に保持し、ラッチ２１６がＲＥＳＥＴ５２によりリセッ
トされるまで、ＰＣＴＲＴＣ８８を論理１に保持する。
路のブロック図である。期間カウンタ７６は、期間カウ
ンタＳＢＵＳデコーダ２１０と１５ビット・シフト・レ
ジスタ・カウンタ２１２と終端カウント整合回路２１４
およびラッチ２１６を含んでいる。期間カウンタＳＢＵ
Ｓデコーダ２１０は、カウンタ２１２と終端カウント整
合回路２１４を制御する。デコーダ２１０はＳＢＵＳ信
号をデコードし、かつカウンタ２１２をレセットすべき
かどうか決定しかつ三つの終端カウント間で選択する。
各状態におけるＳＢＵＳデコーダ２１０の動作は、図７
に関して決定される。たとえば、図７は、ＡＰＰＬＹ
ＥＲＡＳＥ１７６において、ＰＣＴＳＥＬＥＲＳを論理
１に設定することにより、ＳＢＵＳデコーダ２１０が消
去終端カウントを選択することを示している。ＳＢＵＳ
デコーダ２１０は、本実施例ではランダム論理装置とし
て実現されている。シフト・レジスタ・カウンタ２１２
は、エネーブルなカウンタを内蔵していないので、アク
ティブＰＣＴＲＳＴ信号２１８によりリセットされてい
る状態を除いて、全状態で実行し続ける。シフト・レジ
スタ２１２のＱ出力２２０は、終端カウント整合回路２
１４に供給される。終端カウント整合回路２１４は、Ｑ
出力を分析しかつ選択された終端カウントにいつ到達し
たかを示す。終端カウント整合回路は、アクティブ信号
ＰＣＴＳＥＬＥＲＳ、ＰＣＴＳＥＬＰＧＭ、ＰＣＴＳＥ
ＬＶＥＲにより選択される三つの終端カウント、すなわ
ち消去、プログラム、検査を認識する。プログラミング
動作に関する期間は約１０μｓｅｃで、消去動作に関し
ては約１０ｍｓｅｃで、検査動作に関しては約３μｓｅ
ｃである。カウンタ２１２がＴＣＯＵＮＴ２２２をイン
クリメントし続けるので、出力ＴＣＯＵＮＴ２２２は、
たった一つの状態においてアクティブである。アクティ
ブな終端カウントＴＣＯＵＮＴ２２２を記憶するため、
ＯＲゲート２１７とともにラッチ２１６が使用される。
ラッチ２１６は、書込み状態マシン３２が最初パワアッ
プされると、ＲＥＳＥＴ５２によりリセットされ、Ｑ出
力２２４を論理０に設定する。ラッチ２１６はＰＣＴＲ
ＳＴ２１８信号がアサートされる時、リセットされる。
ＴＣＯＵＮＴ２２２がアクティブ高になると、Ｑ出力２
２４を論理１になる。Ｑ出力２２４は、ＴＣＯＵＮＴ２
２２がイナクティブになった後、ラッチの入力を論理１
に保持し、ラッチ２１６がＲＥＳＥＴ５２によりリセッ
トされるまで、ＰＣＴＲＴＣ８８を論理１に保持する。
【００２７】図１２は、事象カウンタ７４のブロック図
である。事象カウンタ７４は、事象カウンタＳＢＵＳデ
コーダ２３０と、１３ビット・カウンタ２３２と、事象
カウンタ終端カウント選択回路２３４と、ラッチ２３６
と、ＯＲゲート２３８を含んでいる。事象カウンタＳＢ
ＵＳデコーダ２３０は、カウンタ２３２と終端カウント
整合回路２３４を制御する。デコーダ２３０はＳＢＵＳ
信号をデコードし、カウンタ２３２をエネーブルすべき
か、またはリセットすべきかどうかを決定し、かつ二つ
の可能事象カウンタ終端カウント間で選択する。各ＷＳ
Ｍ状態に関するＳＢＵＳデコーダ２３０の動作は図７に
基いて決定される。たとえば、図７は、ＥＲＡＳＥ＿Ｖ
ＥＲＩＦＹ状態１８０において、ＳＢＵＳデコーダ２３
０は、ＥＣＴＲＥＲを設定することにより消去終端カウ
ントを選択することを示している。事象カウンタＳＢＵ
Ｓデコーダ２３０は、本実施例においてはＲＡＮＤＡＭ
Ｕ論理装置として実現されている。カウンタ２３２は、
ＷＳＭが、新しいバイトのプログラム、プレコンディシ
ョン、または消去を開始する時にはいつでも、ＳＢＵＳ
デコーダ２３０によりリセットされる。リップルけた上
げカウンタ２３２は、アクティブＥＣＴＲＥＮ信号２４
０によりエネーブルされる時だけ、そのカウントをイン
クリメントする。カウンタ２３２のＱ出力２４２は、事
象カウンタ終端カウント整合回路２３４に供給される。
事象カウンタ終端整合回路２３４は、Ｑ出力２４２を分
析し、選択された終端カウントに到達する時を示す。事
象カウンタ終端整合回路２３４は、信号ＥＣＴＲＥＲお
よびＥＣＴＲＰＧにより選択される二つの終端カウン
ト、すなわち消去およびプログラムを認識する。消去事
象が選択された時、事象カウンタ７４により、８０００
以上の消去パルスが供給され、プログラム事象が選択さ
れた場合、５０プログラム・パルスが供給される。
である。事象カウンタ７４は、事象カウンタＳＢＵＳデ
コーダ２３０と、１３ビット・カウンタ２３２と、事象
カウンタ終端カウント選択回路２３４と、ラッチ２３６
と、ＯＲゲート２３８を含んでいる。事象カウンタＳＢ
ＵＳデコーダ２３０は、カウンタ２３２と終端カウント
整合回路２３４を制御する。デコーダ２３０はＳＢＵＳ
信号をデコードし、カウンタ２３２をエネーブルすべき
か、またはリセットすべきかどうかを決定し、かつ二つ
の可能事象カウンタ終端カウント間で選択する。各ＷＳ
Ｍ状態に関するＳＢＵＳデコーダ２３０の動作は図７に
基いて決定される。たとえば、図７は、ＥＲＡＳＥ＿Ｖ
ＥＲＩＦＹ状態１８０において、ＳＢＵＳデコーダ２３
０は、ＥＣＴＲＥＲを設定することにより消去終端カウ
ントを選択することを示している。事象カウンタＳＢＵ
Ｓデコーダ２３０は、本実施例においてはＲＡＮＤＡＭ
Ｕ論理装置として実現されている。カウンタ２３２は、
ＷＳＭが、新しいバイトのプログラム、プレコンディシ
ョン、または消去を開始する時にはいつでも、ＳＢＵＳ
デコーダ２３０によりリセットされる。リップルけた上
げカウンタ２３２は、アクティブＥＣＴＲＥＮ信号２４
０によりエネーブルされる時だけ、そのカウントをイン
クリメントする。カウンタ２３２のＱ出力２４２は、事
象カウンタ終端カウント整合回路２３４に供給される。
事象カウンタ終端整合回路２３４は、Ｑ出力２４２を分
析し、選択された終端カウントに到達する時を示す。事
象カウンタ終端整合回路２３４は、信号ＥＣＴＲＥＲお
よびＥＣＴＲＰＧにより選択される二つの終端カウン
ト、すなわち消去およびプログラムを認識する。消去事
象が選択された時、事象カウンタ７４により、８０００
以上の消去パルスが供給され、プログラム事象が選択さ
れた場合、５０プログラム・パルスが供給される。
【００２８】ＴＣＯＵＮＴ２４４は、ラッチ２３６とＯ
Ｒゲート２３８を用いているＴＣＯＵＮＴ２２２と全く
同じ方法でラッチされる。図１３は、アドレス・カウン
タ７８のブロック図である。アドレス・カウンタ７８
は、ＴＴＬ入力バッファ２５０、２５２と、アドレス・
カウンタＳＢＵＳデコーダ２５４、２５６と、１７ビッ
ト線形カウンタ２５８と、バイパス・マルチプレクサ２
６０を含んでいる。バッファ２５０、２５２は、ＴＴＬ
アドレス入力Ａ［０：１６］２４をＣＭＯＳレベルに変
換する。バッファ出力ＡＩＮ［０：１６］２６２は、バ
イパス・マルチプレクサ２６０とカウンタ２５８の並列
ロード入力に供給される。ＲＥＡＤＹ信号５０が論理高
の場合、アドレス・カウンタ７８は、バイパス・マルチ
プレクサ２６０の出力としてバッファされたＴＴＬ出力
２６２を選択することにより、フロー・スルー・アドレ
シングを行なう。アドレス・カウンタＳＢＵＳデコーダ
２５４、２５６は、カウンタ２５８の動作を制御する。
ＳＢＵＳデコーダ２５４は、カウンタ２５８にリセット
信号ＡＣＴＲＲＳＴ２６６を供給する。ＳＢＵＳデコー
ダ２５６は、ＳＢＵＳ［０：４］５４をデコードし、カ
ウンタ・エネーブル信号ＡＣＴＥＮ２６８を発生する。
ＳＢＵＳデコーダ２５４、２５６の動作を図７に関して
説明する。たとえば、図７は、信号ＡＣＴＥＮ２６８を
論理１にすることにより、ＳＢＵＳデコーダ２５６がＰ
ＲＯＧ＿ＩＮＣ＿ＡＤＤ状態１６６においてカウンタ２
５８をエネーブルすることを示している。アドレス・カ
ウンタのＳＢＵＳデコーダ２５４、２５６は、本実施例
ではランダム論理装置として実現されている。カウンタ
２５８は、並列ロードの１７ビット線形カウンタで、こ
こでの詳細な説明は省略する。プログラム動作中、アド
レス・カウンタ７８は以下のように動作する。命令状態
マシン２８がプログラム命令を書込み状態マシン３２に
発生する前、ＲＥＡＤＹ信号は、書込み状態マシン３２
が動作を実行する状態にあることを示す論理高である。
これは、バッファ・マルチプレクサ２６０の出力として
ＴＴＬバッファ出力２６２を選択する。信号ＰＲＯＧＲ
ＡＭ３８をアクティブ状態にする前に、命令状態マシン
２８はアドレス・ラッチ・エネーブル信号ＡＬＥ４９を
アクティブにする。ＡＬＥ４９は、バッファされたアド
レス出力ＡＩＮ［０：１６］２６２をカウンタ２５８に
ロードする。信号ＡＱ２６２とＡＩＮ２６４は、カウン
タ２５８がエネーブルされそのカウントをインクリメン
トするまで同じ値である。
Ｒゲート２３８を用いているＴＣＯＵＮＴ２２２と全く
同じ方法でラッチされる。図１３は、アドレス・カウン
タ７８のブロック図である。アドレス・カウンタ７８
は、ＴＴＬ入力バッファ２５０、２５２と、アドレス・
カウンタＳＢＵＳデコーダ２５４、２５６と、１７ビッ
ト線形カウンタ２５８と、バイパス・マルチプレクサ２
６０を含んでいる。バッファ２５０、２５２は、ＴＴＬ
アドレス入力Ａ［０：１６］２４をＣＭＯＳレベルに変
換する。バッファ出力ＡＩＮ［０：１６］２６２は、バ
イパス・マルチプレクサ２６０とカウンタ２５８の並列
ロード入力に供給される。ＲＥＡＤＹ信号５０が論理高
の場合、アドレス・カウンタ７８は、バイパス・マルチ
プレクサ２６０の出力としてバッファされたＴＴＬ出力
２６２を選択することにより、フロー・スルー・アドレ
シングを行なう。アドレス・カウンタＳＢＵＳデコーダ
２５４、２５６は、カウンタ２５８の動作を制御する。
ＳＢＵＳデコーダ２５４は、カウンタ２５８にリセット
信号ＡＣＴＲＲＳＴ２６６を供給する。ＳＢＵＳデコー
ダ２５６は、ＳＢＵＳ［０：４］５４をデコードし、カ
ウンタ・エネーブル信号ＡＣＴＥＮ２６８を発生する。
ＳＢＵＳデコーダ２５４、２５６の動作を図７に関して
説明する。たとえば、図７は、信号ＡＣＴＥＮ２６８を
論理１にすることにより、ＳＢＵＳデコーダ２５６がＰ
ＲＯＧ＿ＩＮＣ＿ＡＤＤ状態１６６においてカウンタ２
５８をエネーブルすることを示している。アドレス・カ
ウンタのＳＢＵＳデコーダ２５４、２５６は、本実施例
ではランダム論理装置として実現されている。カウンタ
２５８は、並列ロードの１７ビット線形カウンタで、こ
こでの詳細な説明は省略する。プログラム動作中、アド
レス・カウンタ７８は以下のように動作する。命令状態
マシン２８がプログラム命令を書込み状態マシン３２に
発生する前、ＲＥＡＤＹ信号は、書込み状態マシン３２
が動作を実行する状態にあることを示す論理高である。
これは、バッファ・マルチプレクサ２６０の出力として
ＴＴＬバッファ出力２６２を選択する。信号ＰＲＯＧＲ
ＡＭ３８をアクティブ状態にする前に、命令状態マシン
２８はアドレス・ラッチ・エネーブル信号ＡＬＥ４９を
アクティブにする。ＡＬＥ４９は、バッファされたアド
レス出力ＡＩＮ［０：１６］２６２をカウンタ２５８に
ロードする。信号ＡＱ２６２とＡＩＮ２６４は、カウン
タ２５８がエネーブルされそのカウントをインクリメン
トするまで同じ値である。
【００２９】バイパス・マルチプレクサ２６０は、ＰＲ
ＯＧＲＡＭ３８がアクティブになると、出力としてカウ
ンタ入力ＡＱ［０：１６］を選択する。マルチプレクサ
２６０は、ＲＥＡＤＹ５０をイナクティブにすることに
よりＡＱ［０：１６］を選択する。プログラム動作中、
カウンタ２５８のカウントをインクリメントすることが
できないので、カウンタ２５８は、プログラム動作中、
アドレス・ラッチとして働く。消去動作中のアドレス・
カウンタ２８の動作は、最初はプログラム動作中の動作
と同様である。しかし、カウンタ２５８は、消去動作
中、ＰＲＯＧ＿ＩＮＣ＿ＡＤＤ状態１６６とＥＲＡＳＥ
＿ＩＮＣ＿ＡＤＤ状態１８４においてエネーブルされ、
信号ＡＹ５５とＡＸ５７は、アクティブなＡＣＴＲＴＣ
９２により示すように、アレイ２２の最後に到達するま
で、メモリ・アレイ２２のアドレスを循環することがで
きる。図１３は、データ・ラッチおよび比較器回路
（「ＤＬＣ」）８０のブロック図である。ＤＬＣ８０
は、各データ・ビットに対して一つの、８つのラッチお
よび比較器回路２７０ａ−２７０ｈと、ＤＬＣ ＳＢＵ
Ｓデコーダ２８２、２８４、２８６と、ＡＮＤゲート２
８８と、マルチプレクサ２９０と、ラッチ２９２を含ん
でいる。マイクロプロセッサ９９９は、ＣＥＢ４４ａと
ＷＥＢ４６がアクティブに保持している間、データ・ラ
インＤＡＴＡ［０：７］２６を介してフラッシュ・メモ
リ２０に命令を書込む。アクティブなＣＥＢ信号４４ａ
とアクティブなＷＥＢ信号４６は、各ＤＬＣラッチおよ
び比較器回路２７０ａ−２７０ｈにおけるＴＴＬ入力バ
ッファ２７２ａをエネーブルし、ライン２６のデータを
ＣＭＯＳ信号ＤＡＴＡＩＮ［０：７］２７に変換する。
ＣＳＭは、ＤＡＴＡＩＮ［０：７］２７がプログラムま
たは消去命令を表している場合、データ・ラッチ・エネ
ーブル信号ＤＬＥ４７をアクティブにする。ＤＬＥ４７
がアクティブになると、ＴＴＬバッファ２７２ａ−２７
２ｈからのデータはラッチ２７４ａ−２７４ｈにクロッ
クされる。プログラム検査中、ラッチおよび比較器回路
２７０ａ−２７０ｈは次のように動作する。ＥＲＡＳＥ
信号３８はイナクティブで、マルチプレクサ２７６ａ−
２７６ｈの１０入力をマルチプレクサの出力として選択
する。したがって、ラッチ２７２ａ−２７２ｈに記憶さ
れたデータは、比較器２７８ａ−２７８ｈのＬＡＴ入力
に供給される。
ＯＧＲＡＭ３８がアクティブになると、出力としてカウ
ンタ入力ＡＱ［０：１６］を選択する。マルチプレクサ
２６０は、ＲＥＡＤＹ５０をイナクティブにすることに
よりＡＱ［０：１６］を選択する。プログラム動作中、
カウンタ２５８のカウントをインクリメントすることが
できないので、カウンタ２５８は、プログラム動作中、
アドレス・ラッチとして働く。消去動作中のアドレス・
カウンタ２８の動作は、最初はプログラム動作中の動作
と同様である。しかし、カウンタ２５８は、消去動作
中、ＰＲＯＧ＿ＩＮＣ＿ＡＤＤ状態１６６とＥＲＡＳＥ
＿ＩＮＣ＿ＡＤＤ状態１８４においてエネーブルされ、
信号ＡＹ５５とＡＸ５７は、アクティブなＡＣＴＲＴＣ
９２により示すように、アレイ２２の最後に到達するま
で、メモリ・アレイ２２のアドレスを循環することがで
きる。図１３は、データ・ラッチおよび比較器回路
（「ＤＬＣ」）８０のブロック図である。ＤＬＣ８０
は、各データ・ビットに対して一つの、８つのラッチお
よび比較器回路２７０ａ−２７０ｈと、ＤＬＣ ＳＢＵ
Ｓデコーダ２８２、２８４、２８６と、ＡＮＤゲート２
８８と、マルチプレクサ２９０と、ラッチ２９２を含ん
でいる。マイクロプロセッサ９９９は、ＣＥＢ４４ａと
ＷＥＢ４６がアクティブに保持している間、データ・ラ
インＤＡＴＡ［０：７］２６を介してフラッシュ・メモ
リ２０に命令を書込む。アクティブなＣＥＢ信号４４ａ
とアクティブなＷＥＢ信号４６は、各ＤＬＣラッチおよ
び比較器回路２７０ａ−２７０ｈにおけるＴＴＬ入力バ
ッファ２７２ａをエネーブルし、ライン２６のデータを
ＣＭＯＳ信号ＤＡＴＡＩＮ［０：７］２７に変換する。
ＣＳＭは、ＤＡＴＡＩＮ［０：７］２７がプログラムま
たは消去命令を表している場合、データ・ラッチ・エネ
ーブル信号ＤＬＥ４７をアクティブにする。ＤＬＥ４７
がアクティブになると、ＴＴＬバッファ２７２ａ−２７
２ｈからのデータはラッチ２７４ａ−２７４ｈにクロッ
クされる。プログラム検査中、ラッチおよび比較器回路
２７０ａ−２７０ｈは次のように動作する。ＥＲＡＳＥ
信号３８はイナクティブで、マルチプレクサ２７６ａ−
２７６ｈの１０入力をマルチプレクサの出力として選択
する。したがって、ラッチ２７２ａ−２７２ｈに記憶さ
れたデータは、比較器２７８ａ−２７８ｈのＬＡＴ入力
に供給される。
【００３０】比較器の出力２７９ａ−２７９ｈは、プロ
グラム・データの各ビットがセンス・アンプ出力ＳＯＵ
Ｔ［０：７］５９に整合しているかどうかを示す。各比
較器２７８ａ−２７８ｈに関して、二つの比較器の入力
ＳＯＵＴとＬＡＴが一致している場合、比較器の出力は
論理１である。比較器の入力が一致していない場合、出
力は論理０である。プログラム検査中、前述した比較器
２７８ａ−２７８ｈの動作は、アクティブ・プログラム
検査信号ＰＧＶＥＲ２８３により変更される。表１に示
すように、ＰＧＶＥＲ２８３がアクティブな場合、比較
器２７８ａ−２７８ｈは論理１を出力し、セルが論理０
にある時、ビットは論理１であることが要求される。比
較器２７８ａ−２７８ｈは、書込み状態マシン３２がプ
ログラム動作中プログラムされたビットを消去すること
が出来ないので、この状態での整合を示している。
グラム・データの各ビットがセンス・アンプ出力ＳＯＵ
Ｔ［０：７］５９に整合しているかどうかを示す。各比
較器２７８ａ−２７８ｈに関して、二つの比較器の入力
ＳＯＵＴとＬＡＴが一致している場合、比較器の出力は
論理１である。比較器の入力が一致していない場合、出
力は論理０である。プログラム検査中、前述した比較器
２７８ａ−２７８ｈの動作は、アクティブ・プログラム
検査信号ＰＧＶＥＲ２８３により変更される。表１に示
すように、ＰＧＶＥＲ２８３がアクティブな場合、比較
器２７８ａ−２７８ｈは論理１を出力し、セルが論理０
にある時、ビットは論理１であることが要求される。比
較器２７８ａ−２７８ｈは、書込み状態マシン３２がプ
ログラム動作中プログラムされたビットを消去すること
が出来ないので、この状態での整合を示している。
【００３１】
【００３２】全比較器２７８ａ−２７８ｈの出力２７９
ａ−２７９ｈは、ＡＮＤゲート２８８により共にＡＮＤ
される。ＡＮＤゲート２８８の出力は、ＳＯＵＴ［０：
７］とＤＡＴＡＩＮ［０：７］の各ビットが整合してい
る場合、論理１で、ＳＯＵＴ［０：７］とＤＡＴＡＩＮ
［０：７］が整合していない場合、論理０である。ＡＮ
Ｄゲート２８８の出力は、出力マルチプレクサ２９０の
Ｉ１入力に供給される。マルチプレクサ２９０のＩ１入
力は、アクティブＣＭＰＥＮ信号２８７によりマルチプ
レクサ出力として選択される。ＣＭＰＥＮ２８７は、プ
ログラム検査中アクティブで、ＡＮＤゲートの出力２８
９はラッチ２９２に流れ、ＭＡＴＣＨ信号９４の論理状
態を制御する。ＭＡＴＣＨ９４の値は、次の状態マシン
７２がプログラム検査状態から移動する時、ラッチ２９
２により記憶される。ラッチ２９２のＱ出力は、マルチ
プレクサ２９０のＩ０入力に供給される。ＣＭＰＥＮ２
８７がイナクティブになると、マルチプレクサ２９０の
Ｉ０入力が選択され、Ｉ０入力はラッチ２９２を制御す
る。ＭＡＴＣＨ９４は、ＲＥＳＥＴ５２によりリセット
される。消去検査中のデータ・ラッチおよび比較器回路
２７０ａ−２７０ｈの動作は、次の事柄を除いてはプロ
グラム検査に関して述べた動作と同様である。第１に、
マルチプレクサ２７６ａ−２７６ｈのＩ１入力は、消去
検査中、アクティブなＣＯＭＰＤＡＴ１信号により論理
１に設定される。これは、センス・アンプの出力を比較
するための電圧基準を確立する。第２に、アクティブＥ
ＲＡＳＥ信号３８は、比較器２７８ａ−２７８ｈに出力
されるべきマルチプレクサ２７６ａ−２７６ｈのＩ１入
力を選択する。第３に、ＰＧＶＥＲ信号はイナクティブ
で、比較器２７８ａ−２７８ｈは変更なしに動作するこ
とができる。
ａ−２７９ｈは、ＡＮＤゲート２８８により共にＡＮＤ
される。ＡＮＤゲート２８８の出力は、ＳＯＵＴ［０：
７］とＤＡＴＡＩＮ［０：７］の各ビットが整合してい
る場合、論理１で、ＳＯＵＴ［０：７］とＤＡＴＡＩＮ
［０：７］が整合していない場合、論理０である。ＡＮ
Ｄゲート２８８の出力は、出力マルチプレクサ２９０の
Ｉ１入力に供給される。マルチプレクサ２９０のＩ１入
力は、アクティブＣＭＰＥＮ信号２８７によりマルチプ
レクサ出力として選択される。ＣＭＰＥＮ２８７は、プ
ログラム検査中アクティブで、ＡＮＤゲートの出力２８
９はラッチ２９２に流れ、ＭＡＴＣＨ信号９４の論理状
態を制御する。ＭＡＴＣＨ９４の値は、次の状態マシン
７２がプログラム検査状態から移動する時、ラッチ２９
２により記憶される。ラッチ２９２のＱ出力は、マルチ
プレクサ２９０のＩ０入力に供給される。ＣＭＰＥＮ２
８７がイナクティブになると、マルチプレクサ２９０の
Ｉ０入力が選択され、Ｉ０入力はラッチ２９２を制御す
る。ＭＡＴＣＨ９４は、ＲＥＳＥＴ５２によりリセット
される。消去検査中のデータ・ラッチおよび比較器回路
２７０ａ−２７０ｈの動作は、次の事柄を除いてはプロ
グラム検査に関して述べた動作と同様である。第１に、
マルチプレクサ２７６ａ−２７６ｈのＩ１入力は、消去
検査中、アクティブなＣＯＭＰＤＡＴ１信号により論理
１に設定される。これは、センス・アンプの出力を比較
するための電圧基準を確立する。第２に、アクティブＥ
ＲＡＳＥ信号３８は、比較器２７８ａ−２７８ｈに出力
されるべきマルチプレクサ２７６ａ−２７６ｈのＩ１入
力を選択する。第３に、ＰＧＶＥＲ信号はイナクティブ
で、比較器２７８ａ−２７８ｈは変更なしに動作するこ
とができる。
【００３３】ＤＬＣ ＳＢＵＳデコーダ２８２、２８
４、２８６は、データ・ラッチおよび比較器回路２７２
ａ−２７２ｈの動作を制御するのを助ける。ＤＬＣ Ｓ
ＢＵＳデコーダ２８２、２８４、２８６の動作は、図７
に関して決定される。たとえば、図７は、ＥＲＡＳＥ＿
ＩＮＣ＿ＡＤＤ、ＥＲＡＳＥ＿ＩＮＣ＿ＤＥＬＡＹ、Ｅ
ＲＡＳＥ＿ＶＥＲＩＦＹ状態１８４、１８６、１８０に
おいて、ＤＬＣ ＳＢＵＳデコーダ２８６はＣＭＰＥＮ
信号を高に設定する。本実施例では、ＤＬＣ ＳＢＵＳ
デコーダ２８２、２８４、２８６は、ランダム論理装置
で実現されている。図１５は、状態レジスタ３４のブロ
ック図である。状態レジスタ３４は、クロック・ジェネ
レータ３００、信号ＳＴＡＴＵＳ［３：７］５６の各ビ
ットに対して一つの、五つの出力ラッチ３０２ａ〜３０
２ｅと、状態レジスタＳＢＵＳデコーダ３０４、３０６
と、ラッチ３０８、３１２と、ＯＲゲート３１０、３１
４と、インバータ３１６を含んでいる。状態レジスタの
出力５６は、出力エネーブル・バー信号ＯＥＢ４６ａに
同期される。クロック・ジェネレータ３００は、ＯＥＢ
がトグルする時にはいつでも、１組のクロック・パルス
ＰＨ′１／ＰＨ′２ ３２０を発生することにより、同
期される。クロック・パルスＰＨ′１／ＰＨ′２ ３２
０は、出力ラッチ３０２ａ−３０２ｅへのデータのクロ
ック・インを制御する。したがって、ＯＥＢ４２は出力
ラッチ３０２ａ〜３０２ｅからバリド・データを読出す
ため、トグルされなければならないことは明白であろ
う。信号ＲＥＡＤＹ５０、ＩＤＬＥ５３、ＬＯＷＶＰＰ
５１は、出力ラッチ３０２ａ−３０２ｃのＤ入力に直接
的に入力される。状態レジスタＳＢＵＳデコーダ３０４
は、プログラム故障を検出するようＳＢＵＳ［０：４］
５４をデコードする。ＳＢＵＳデコーダ３０４が故障を
検出すると、ＰＲＧ＿ＦＡＩＬ信号３２２は論理１に設
定される。ＳＢＵＳ［０：４］５４がたった一つの状態
期間においてプログラム故障を示した場合、アクティブ
ＰＲＧＦＡＩＬ信号３２２は、マイクロプロセッサ９９
９が状態レジスタ３４をリセットするよう選択するま
で、ラッチ３０８とＯＲゲート３１０を用いて記憶され
る。状態レジスタ３４は、ＳＴＡＴＲＳ４５をアクティ
ブにすることにより、リセットされる。ディバイス３０
８、３１０のこの対は、期間カウンタ７６における実質
的に同様のディバイス対と同じように動作する。
４、２８６は、データ・ラッチおよび比較器回路２７２
ａ−２７２ｈの動作を制御するのを助ける。ＤＬＣ Ｓ
ＢＵＳデコーダ２８２、２８４、２８６の動作は、図７
に関して決定される。たとえば、図７は、ＥＲＡＳＥ＿
ＩＮＣ＿ＡＤＤ、ＥＲＡＳＥ＿ＩＮＣ＿ＤＥＬＡＹ、Ｅ
ＲＡＳＥ＿ＶＥＲＩＦＹ状態１８４、１８６、１８０に
おいて、ＤＬＣ ＳＢＵＳデコーダ２８６はＣＭＰＥＮ
信号を高に設定する。本実施例では、ＤＬＣ ＳＢＵＳ
デコーダ２８２、２８４、２８６は、ランダム論理装置
で実現されている。図１５は、状態レジスタ３４のブロ
ック図である。状態レジスタ３４は、クロック・ジェネ
レータ３００、信号ＳＴＡＴＵＳ［３：７］５６の各ビ
ットに対して一つの、五つの出力ラッチ３０２ａ〜３０
２ｅと、状態レジスタＳＢＵＳデコーダ３０４、３０６
と、ラッチ３０８、３１２と、ＯＲゲート３１０、３１
４と、インバータ３１６を含んでいる。状態レジスタの
出力５６は、出力エネーブル・バー信号ＯＥＢ４６ａに
同期される。クロック・ジェネレータ３００は、ＯＥＢ
がトグルする時にはいつでも、１組のクロック・パルス
ＰＨ′１／ＰＨ′２ ３２０を発生することにより、同
期される。クロック・パルスＰＨ′１／ＰＨ′２ ３２
０は、出力ラッチ３０２ａ−３０２ｅへのデータのクロ
ック・インを制御する。したがって、ＯＥＢ４２は出力
ラッチ３０２ａ〜３０２ｅからバリド・データを読出す
ため、トグルされなければならないことは明白であろ
う。信号ＲＥＡＤＹ５０、ＩＤＬＥ５３、ＬＯＷＶＰＰ
５１は、出力ラッチ３０２ａ−３０２ｃのＤ入力に直接
的に入力される。状態レジスタＳＢＵＳデコーダ３０４
は、プログラム故障を検出するようＳＢＵＳ［０：４］
５４をデコードする。ＳＢＵＳデコーダ３０４が故障を
検出すると、ＰＲＧ＿ＦＡＩＬ信号３２２は論理１に設
定される。ＳＢＵＳ［０：４］５４がたった一つの状態
期間においてプログラム故障を示した場合、アクティブ
ＰＲＧＦＡＩＬ信号３２２は、マイクロプロセッサ９９
９が状態レジスタ３４をリセットするよう選択するま
で、ラッチ３０８とＯＲゲート３１０を用いて記憶され
る。状態レジスタ３４は、ＳＴＡＴＲＳ４５をアクティ
ブにすることにより、リセットされる。ディバイス３０
８、３１０のこの対は、期間カウンタ７６における実質
的に同様のディバイス対と同じように動作する。
【００３４】状態レジスタＳＢＵＳデコーダ３０６は、
消去故障を検出するためＳＢＵＳ［０：４］５４をデコ
ードする。ＳＢＵＳデコーダ３０６が故障を検出した場
合、ＥＲＳＦＡＩＬ信号３２４は高に設定される。ＳＢ
ＵＳ［０：４］５４がたった一つの状態期間に対し一つ
の消去故障を示すので、アクティブなＥＲＳＦＡＩＬ信
号３２４は、マイクロプロセッサ９９９が状態レジスタ
をリセットするよう選択するまで、ラッチ３１２とＯＲ
ゲート３１４を用いて記憶される。このディバイス対３
１２、３１４は、期間カウンタ７６における同様のディ
バイス対と実質的に同じに動作する。図７は、状態レジ
スタＳＢＵＳデコーダ３０４、３０６の動作を示してい
る。たとえば、図７は、全ハードウェア故障状態に対し
て、ＰＲＧ＿ＥＲＲが設定されることを示している。本
実施例では、状態レジスタＳＢＵＳデコーダ３０４、３
０６はランダム論理装置で実現されている。ラッチ３０
８、３１２のアクティブ出力は、状態レジスタのリセッ
ト信号ＳＴＡＲＳ４５がアクティブ高である時リセット
され、これは、マイクロプロセッサ９９９からのＣＬＥ
ＡＲ ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ命令の結果とし
て起きる。ＳＴＡＴＵＳ［３：７］出力５６は、ＳＴＡ
Ｔ７とも呼ばれているＲＤＹ／ＢＳＹ信号を含んでい
る。ＲＤＹ／ＢＳＹが論理ゼロの場合、書込み状態マシ
ン３２はビジーである。ＳＴＡＴ７の論理１は、書込み
状態マシン３２がその動作を完了し別の動作の実行に備
えていること、および他の状態出力がバリドであること
を示している。ＳＴＡＴ６信号は、ＥＲＡＳＥ＿ＳＵＳ
ＰＥＮＤ信号とも呼ばれている。ＷＳＭ３２が消去動作
においてアイドル状態に入った時、ＥＲＡＳＥ＿ＳＵＳ
ＰＥＮＤはアクティブ、論理１になり、アレイ２２が読
出し可能であることを示す。ＥＲＡＳＥ＿ＳＵＳＰＥＮ
Ｄは、マイクロプロセッサ９９９からの要求とＷＳＭ３
２に状態に基いて、シンクロナイザ３０により設定され
かつクリヤされる。ＳＴＡＴ５信号は消去エラーＥＲＡ
ＳＥ＿ＥＲＲ信号とも呼ばれている。ＥＲＡＳＥ＿ＥＲ
Ｒ信号は、ＷＳＭ３２がうまくアレイをプログラムまた
は消去できない場合に論理１に設定される。ＥＲＡＳＥ
＿ＥＲＲはまた、消去命令が果たされない場合、または
ハードウェア・エラーが生じた場合に論理０に設定され
る。ＥＲＡＳＥ＿ＥＲＲ信号は、ＷＳＭ３２により設定
され、ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ ＣＬＥＡＲ命
令によりクリヤされる。ＳＴＡＴ４は、プログラム・エ
ラー信号ＰＲＧ＿ＥＲＲとも呼ばれている。ＰＲＧ＿Ｅ
ＲＲは、ＷＳＭ３２がうまくバイトをプログラムできな
い場合に論理１に設定される。ＰＲＧ＿ＥＲＲはまた、
消去命令が果たされない場合、またはハードウェア・エ
ラーが生じた場合に論理０に設定される。ＰＲＧ＿ＥＲ
Ｒは、ＳＢＵＳ信号５４により設定され、ＳＴＡＴＵＳ
ＲＥＧＩＳＴＥＲ ＣＬＥＡＲ命令によりクリヤされ
る。ＳＴＡＴ３は、ＶＰＰＬＯＷ信号５１とも呼ばれて
いる。ＶＰＰＬＯＷ５１は、プログラムまたは消去動作
中いつでも、プログラミング電圧ＶPP３６が降下する時
設定される。しかし、ＰＲＧ＿ＥＲＲまたはＥＲＡＳＥ
＿ＥＲＲが設定される場合には、低いＶPP３６は動作に
なんの影響も及ぼさない。ＶＰＰＬＯＷ５１はＳＴＡＴ
ＲＳによりクリヤされる。状態レジスタ３４は、ＳＴＡ
ＴＲＳ４５の反転である状態レジスタ・リセット・バー
信号ＳＴＡＴＲＢ６１をシンクロナイザ３０に出力す
る。以上のように、不揮発性フラッシュ・メモリをプロ
グラムおよび消去する回路について説明してきたが、プ
ログラムまたは消去シーケンスが一旦開始されると、書
込み状態回路は、要求された動作を実行するのに必要な
全制御信号を発生し、マイクロプロセッサ９９９は他の
機能を行なうため使用されない。本発明は、特定の実施
例についてのみ述べられてきたが、本発明の思想から離
れることなく様々に改変し得ることは明白であろう。
消去故障を検出するためＳＢＵＳ［０：４］５４をデコ
ードする。ＳＢＵＳデコーダ３０６が故障を検出した場
合、ＥＲＳＦＡＩＬ信号３２４は高に設定される。ＳＢ
ＵＳ［０：４］５４がたった一つの状態期間に対し一つ
の消去故障を示すので、アクティブなＥＲＳＦＡＩＬ信
号３２４は、マイクロプロセッサ９９９が状態レジスタ
をリセットするよう選択するまで、ラッチ３１２とＯＲ
ゲート３１４を用いて記憶される。このディバイス対３
１２、３１４は、期間カウンタ７６における同様のディ
バイス対と実質的に同じに動作する。図７は、状態レジ
スタＳＢＵＳデコーダ３０４、３０６の動作を示してい
る。たとえば、図７は、全ハードウェア故障状態に対し
て、ＰＲＧ＿ＥＲＲが設定されることを示している。本
実施例では、状態レジスタＳＢＵＳデコーダ３０４、３
０６はランダム論理装置で実現されている。ラッチ３０
８、３１２のアクティブ出力は、状態レジスタのリセッ
ト信号ＳＴＡＲＳ４５がアクティブ高である時リセット
され、これは、マイクロプロセッサ９９９からのＣＬＥ
ＡＲ ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ命令の結果とし
て起きる。ＳＴＡＴＵＳ［３：７］出力５６は、ＳＴＡ
Ｔ７とも呼ばれているＲＤＹ／ＢＳＹ信号を含んでい
る。ＲＤＹ／ＢＳＹが論理ゼロの場合、書込み状態マシ
ン３２はビジーである。ＳＴＡＴ７の論理１は、書込み
状態マシン３２がその動作を完了し別の動作の実行に備
えていること、および他の状態出力がバリドであること
を示している。ＳＴＡＴ６信号は、ＥＲＡＳＥ＿ＳＵＳ
ＰＥＮＤ信号とも呼ばれている。ＷＳＭ３２が消去動作
においてアイドル状態に入った時、ＥＲＡＳＥ＿ＳＵＳ
ＰＥＮＤはアクティブ、論理１になり、アレイ２２が読
出し可能であることを示す。ＥＲＡＳＥ＿ＳＵＳＰＥＮ
Ｄは、マイクロプロセッサ９９９からの要求とＷＳＭ３
２に状態に基いて、シンクロナイザ３０により設定され
かつクリヤされる。ＳＴＡＴ５信号は消去エラーＥＲＡ
ＳＥ＿ＥＲＲ信号とも呼ばれている。ＥＲＡＳＥ＿ＥＲ
Ｒ信号は、ＷＳＭ３２がうまくアレイをプログラムまた
は消去できない場合に論理１に設定される。ＥＲＡＳＥ
＿ＥＲＲはまた、消去命令が果たされない場合、または
ハードウェア・エラーが生じた場合に論理０に設定され
る。ＥＲＡＳＥ＿ＥＲＲ信号は、ＷＳＭ３２により設定
され、ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ ＣＬＥＡＲ命
令によりクリヤされる。ＳＴＡＴ４は、プログラム・エ
ラー信号ＰＲＧ＿ＥＲＲとも呼ばれている。ＰＲＧ＿Ｅ
ＲＲは、ＷＳＭ３２がうまくバイトをプログラムできな
い場合に論理１に設定される。ＰＲＧ＿ＥＲＲはまた、
消去命令が果たされない場合、またはハードウェア・エ
ラーが生じた場合に論理０に設定される。ＰＲＧ＿ＥＲ
Ｒは、ＳＢＵＳ信号５４により設定され、ＳＴＡＴＵＳ
ＲＥＧＩＳＴＥＲ ＣＬＥＡＲ命令によりクリヤされ
る。ＳＴＡＴ３は、ＶＰＰＬＯＷ信号５１とも呼ばれて
いる。ＶＰＰＬＯＷ５１は、プログラムまたは消去動作
中いつでも、プログラミング電圧ＶPP３６が降下する時
設定される。しかし、ＰＲＧ＿ＥＲＲまたはＥＲＡＳＥ
＿ＥＲＲが設定される場合には、低いＶPP３６は動作に
なんの影響も及ぼさない。ＶＰＰＬＯＷ５１はＳＴＡＴ
ＲＳによりクリヤされる。状態レジスタ３４は、ＳＴＡ
ＴＲＳ４５の反転である状態レジスタ・リセット・バー
信号ＳＴＡＴＲＢ６１をシンクロナイザ３０に出力す
る。以上のように、不揮発性フラッシュ・メモリをプロ
グラムおよび消去する回路について説明してきたが、プ
ログラムまたは消去シーケンスが一旦開始されると、書
込み状態回路は、要求された動作を実行するのに必要な
全制御信号を発生し、マイクロプロセッサ９９９は他の
機能を行なうため使用されない。本発明は、特定の実施
例についてのみ述べられてきたが、本発明の思想から離
れることなく様々に改変し得ることは明白であろう。
【発明の効果】本発明により、不揮発性半導体メモリの
消去およびプログラムに要するマイクロプロセッサのコ
ードの量は最少ですむ。また、本発明の多段プログラム
または消去シーケンスを実行する回路では、多段プログ
ラムまたは消去シーケンスが一旦開始されると、完了す
るために不揮発性半導体メモリの外部装置からの制御を
必要としないですむ。
消去およびプログラムに要するマイクロプロセッサのコ
ードの量は最少ですむ。また、本発明の多段プログラム
または消去シーケンスを実行する回路では、多段プログ
ラムまたは消去シーケンスが一旦開始されると、完了す
るために不揮発性半導体メモリの外部装置からの制御を
必要としないですむ。
【図１】書込み状態マシンを含んでいるフラッシュ・メ
モリ回路のブロック図である。
モリ回路のブロック図である。
【図２】フラッシュ・メモリ命令の表である。
【図３】書込み状態マシンのブロック図である。
【図４】次の状態コントローラの回路のブロック図であ
る。
る。
【図５】フラッシュ・メモリのプログラムおよび消去方
法の状態図の半分である。
法の状態図の半分である。
【図６】フラッシュ・メモリのプログラムおよび消去方
法の状態図の残りの半分である。
法の状態図の残りの半分である。
【図７】各書込み状態マシン状態のＳＢＵＳ値の表であ
る。
る。
【図８】信号名の表である。
【図９】オシレータおよびパルス・ジェネレータ回路の
ブロック図である。
ブロック図である。
【図１０】ＰＨ１およびＰＨ２に関するスタート・アッ
プ・タイミング図である。
プ・タイミング図である。
【図１１】期間カウンタの回路のブロック図である。
【図１２】事象カウンタの回路のブロック図である。
【図１３】アドレス・カウンタの回路のブロック図であ
る。
る。
【図１４】データ・ラッチおよび比較器の回路のブロッ
ク図である。
ク図である。
【図１５】状態レジスタのブロック図である。
２０ フラッシュ・メモリ
２２ メモリ・アレイ
２８ 命令状態マシン
３０ シンクロナイザ
３２ 書込み状態回路
３４ 状態レジスタ
７０ オシレータ＆フェーズ・ジェネレータ
７２ 次の状態コントローラ
７４ 事象カウンタ
７６ 期間カウンタ
７８ アドレス・カウンタ
８０ データ・ラッチ＆比較器
１１０ 次の状態論理装置
１１２、２１６、２３６、２９２ ラッチ
２００ オシレータ
２０４ フェーズ・ジェネレータ
２１０ 期間カウンタＳＢＵＳデコーダ
２１２ シフト・レジスタ・カウンタ
２１４ 終端カウント整合回路
２３０ 事象カウンタＳＢＵＳデコーダ
２３２ １３ビット・カウンタ
２３４ 事象カウンタ終端カウント選択回路
２３８ ＯＲゲート
２５０、２５２ ＴＴＬ入力バッファ
２５４、２５６ アドレス・カウンタＳＢＵＳデコーダ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−10598（ＪＰ，Ａ)
特開 平２−142000（ＪＰ，Ａ)
特開 平２−289997（ＪＰ，Ａ)
特開 平２−119000（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/00
Claims (7)
- 【請求項１】 不揮発性半導体メモリと同じ基板上に設
けられ、一旦開始されると、完了するため不揮発性半導
体メモリの外部装置からの制御を必要としない不揮発性
半導体メモリの多段プログラム・シーケンスを実行する
回路において、 (a) 多段プログラム・シーケンスを開始する命令を記憶
する装置と、 (b) (b1)次の状態を決定するための現在の状態を示す信
号を発生する次状態コントローラと、 (b2)プログラム・シーケンス中、プログラミング動作の
タイミングを決定するとともに、前記次状態コントロー
ラの現在の状態の信号を受け、次の状態の所望のタイミ
ングを選択する期間カウンタと、 (b3)プログラム・シーケンス中、所定の最大プログラミ
ング数に到達したか否かを決定するとともに、前記次状
態コントローラの現在の状態の信号を受け、次の状態の
所望の最大プログラミング動作数を決定する事象カウン
タと を備え、 データ・パターンにしたがって、不揮発性
半導体メモリのビットをプログラムするよう、不揮発性
半導体メモリをエネーブルするエネーブリング装置と、 から成る、不揮発性半導体メモリの多段プログラム・シ
ーケンスを実行する回路。 - 【請求項２】 不揮発性半導体メモリと同じ基板上に設
けられ、一旦開始されると、その消去を完了するため不
揮発性半導体メモリの外部装置からの制御を必要としな
い不揮発性半導体メモリの多段消去シーケンスを実行す
る回路において、 (a) 多段消去シーケンスを開始する命令を記憶する装置
と、 (b) (b1)次の状態を決定するための現在の状態を示す信
号を発生する次状態コントローラと、 (b2)消去シーケンス中、消去動作のタイミングを決定す
るとともに、前記次状態コントローラの現在の状態の信
号を受け、次の状態の所望のタイミングを選択する期間
カウンタと、 (b3)消去シーケンス中、所定の最大消去動作数に到達し
たか否かを決定するとともに、前記次状態コントローラ
の現在の状態の信号を受け、次の状態の所望の最大消去
動作数を決定する事象カウンタと を備え、 不揮発性半導
体メモリのビットをプレコンディションして第１論理レ
ベルにするよう、不揮発性半導体メモリをエネーブル
し、かつそのビットを消去して第２論理レベルにするよ
う、不揮発性半導体メモリをエネーブルするエネーブリ
ング装置と、 から成る回路。 - 【請求項３】 不揮発性半導体メモリと同じ基板上に設
けられ、不揮発性半導体メモリをプログラムする回路に
おいて、 (a) プログラム動作のタイミングをとり、期間終端カウ
ント信号を供給する期間計数装置と、 (b) プログラム動作を計数し、事象終端カウント信号を
供給する事象計数装置と、 (c) 不揮発性半導体メモリのビットをパターン・ビット
と比較しかつ整合信号を供給する装置と、 (d) 事象計数装置と期間計数装置と比較装置とに結合
し、次の状態を決定するための現在の状態を示す信号を
少なくとも前記期間計数装置と事象計数装置に供給する
コントローラと、 から成り、プログラミングを開始する命令を受信する
と、コントローラによりメモリのビットがパターン・ビ
ットにしたがってプログラムされ、かつ回路の前記期間
計数装置と事象計数装置は、前記コントローラの現在の
状態を示す信号を受け、前者は次の状態の所望のタイミ
ングを選択し、後者は次の状態の許容される最大プログ
ラミング動作数を決定して、一旦開始されると不揮発性
半導体メモリの外部装置からの制御を必要としないこと
を特徴とする、不揮発性半導体メモリをプログラムする
回路。 - 【請求項４】 不揮発性半導体メモリと同じ基板上に設
けられ、不揮発性半導体メモリを消去する回路におい
て、 (a) 消去動作のタイミングをとり、期間終端カウント信
号を供給する期間計数装置と、 (b) 消去動作を計数し、事象終端カウント信号を供給す
る事象計数装置と、 (c) 不揮発性半導体メモリのビットをパターン・ビット
に比較し、整合信号を供給する装置と、 (d) 事象計数装置と、期間計数装置と、比較装置とに結
合し、次の状態を決定するための現在の状態を示す信号
を少なくとも前記期間計数装置と事象計数装置に供給す
るよう構成された多段消去シーケンスを制御するコント
ローラと、 から成り、前記コントローラは、そのビットをプレコン
ディションして第１論理レベルにしかつそのビットを消
去して第２レベルにするよう、不揮発性半導体メモリ
と、事象計数装置と、期間計数装置と、比較装置とをエ
ネーブルする制御信号を供給し、かつ開始命令に応じて
多段消去シーケンスを開始し、さらに前記期間計数装置
と事象計数装置は、前記コントローラの現在の状態を示
す信号を受け、前者は次の状態の所望のタイミングを選
択し、後者は次の状態の許容される最大消去動作数を決
定して、一旦開始されると不揮発性半導体メモリの外部
装置からの制御を必要としないことを特徴とする、不揮
発性半導体メモリを消去する回路。 - 【請求項５】 不揮発性半導体メモリのビットがプログ
ラミングされたかどうかを示す状態レジスタをさらに有
し、この状態レジスタが、 (a) アクティブおよびイナクティブなレベルを有する故
障信号を記憶するラッチと、 (b) ラッチの出力を出力エネーブル信号に同期させる同
期装置と、を有する ことを特徴とする請求項１または３の回路。 - 【請求項６】 不揮発性半導体メモリをプログラムする
方法において、 (a) プログラミングを開始する命令を受信する過程と、 (b) 不揮発性半導体メモリの外部装置からの制御なし
で、パターン・ビットにしたがって不揮発性半導体メモ
リのビットをプログラムするよう不揮発性半導体メモリ
と書込み状態回路をエネーブルする過程と、 から成り、前記書込み状態回路が (1)次の状態を決定するための現在の状態を示す信号を
発生する次状態コント ローラと、 (2)プログラム・シーケンス中、プログラミング動作の
タイミングを決定するとともに、前記次状態コントロー
ラの現在の状態の信号を受け、次の状態の所望のタイミ
ングを選択する期間カウンタと、 (3)プログラム・シーケンス中、所定の最大プログラミ
ング動作数に到達したか否かを決定するとともに、前記
次状態コントローラの現在の状態の信号を受け、次の状
態の所望の最大動作プログラミング数を決定する事象カ
ウンタと を備え ることを特徴とする、不揮発性半導体メ
モリをプログラムする方法。 - 【請求項７】 一旦消去が開始されると、不揮発性半導
体メモリの外部装置からの制御なしで不揮発性半導体メ
モリを消去する方法において、 (a) 消去を開始する命令を受信する過程と、 (b) 不揮発性半導体メモリのビットをプレコンディショ
ンして第１論理レベルにするよう不揮発性半導体メモリ
と書込み状態回路をエネーブルする過程と、 (c) 不揮発性半導体メモリのビットを消去して第２レベ
ルにするよう不揮発性半導体メモリと書込み状態回路を
エネーブルする過程と、 から成り、前記書込み状態回路が (1)次の状態を決定するための現在の状態を示す信号を
発生する次状態コントローラと、 (2)消去シーケンス中、消去動作のタイミングを決定す
るとともに、前記次状態コントローラの現在の状態の信
号を受け、次の状態の所望のタイミングを選択する期間
カウンタと、 (3)消去シーケンス中、所定の最大消去動作数に到達し
たか否かを決定するとともに、前記次状態コントローラ
の現在の状態の信号を受け、次の状態の所望の最大消去
動作数を決定する事象カウンタと を備え ることを特徴と
する、不揮発性半導体メモリを消去する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65437591A | 1991-02-11 | 1991-02-11 | |
| US654,375 | 1991-02-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05182475A JPH05182475A (ja) | 1993-07-23 |
| JP3408552B2 true JP3408552B2 (ja) | 2003-05-19 |
Family
ID=24624605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05662792A Expired - Fee Related JP3408552B2 (ja) | 1991-02-11 | 1992-02-10 | 不揮発性半導体メモリをプログラム及び消去する回路とその方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5377145A (ja) |
| JP (1) | JP3408552B2 (ja) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781895B1 (en) * | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5361227A (en) | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5687345A (en) * | 1992-03-17 | 1997-11-11 | Hitachi, Ltd. | Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| TW231343B (ja) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US6370651B1 (en) * | 1993-10-22 | 2002-04-09 | Intel Corporation | Synchronizing user commands to a microcontroller in a memory device |
| US5526311A (en) * | 1993-12-30 | 1996-06-11 | Intel Corporation | Method and circuitry for enabling and permanently disabling test mode access in a flash memory device |
| US5559988A (en) * | 1993-12-30 | 1996-09-24 | Intel Corporation | Method and circuitry for queuing snooping, prioritizing and suspending commands |
| US5440505A (en) * | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
| US5715423A (en) * | 1994-04-18 | 1998-02-03 | Intel Corporation | Memory device with an internal data transfer circuit |
| CN1147866C (zh) * | 1994-06-02 | 2004-04-28 | 英特尔公司 | 含多级单元的快擦存储器的读出电路 |
| US5749088A (en) * | 1994-09-15 | 1998-05-05 | Intel Corporation | Memory card with erasure blocks and circuitry for selectively protecting the blocks from memory operations |
| JP3448365B2 (ja) * | 1994-09-20 | 2003-09-22 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH08129894A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 不揮発性半導体記憶装置 |
| KR100482235B1 (ko) | 1995-01-31 | 2005-04-14 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
| US5682496A (en) | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
| US6108237A (en) * | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| KR100187671B1 (ko) * | 1995-06-30 | 1999-06-01 | 김주용 | 플래쉬 메모리소자의 소거방법 |
| US5890193A (en) * | 1995-07-28 | 1999-03-30 | Micron Technology, Inc. | Architecture for state machine for controlling internal operations of flash memory |
| DE19544571A1 (de) * | 1995-11-30 | 1997-06-05 | Sel Alcatel Ag | Verfahren und Vorrichtung zum Programmieren eines Flash-EEProms |
| US5675540A (en) * | 1996-01-22 | 1997-10-07 | Micron Quantum Devices, Inc. | Non-volatile memory system having internal data verification test mode |
| US5825782A (en) * | 1996-01-22 | 1998-10-20 | Micron Technology, Inc. | Non-volatile memory system including apparatus for testing memory elements by writing and verifying data patterns |
| US5805501A (en) * | 1996-05-22 | 1998-09-08 | Macronix International Co., Ltd. | Flash memory device with multiple checkpoint erase suspend logic |
| US6148360A (en) * | 1996-09-20 | 2000-11-14 | Intel Corporation | Nonvolatile writeable memory with program suspend command |
| US5940861A (en) * | 1996-09-20 | 1999-08-17 | Intel Corporation | Method and apparatus for preempting operations in a nonvolatile memory in order to read code from the nonvolatile memory |
| US6201739B1 (en) * | 1996-09-20 | 2001-03-13 | Intel Corporation | Nonvolatile writeable memory with preemption pin |
| US5928370A (en) * | 1997-02-05 | 1999-07-27 | Lexar Media, Inc. | Method and apparatus for verifying erasure of memory blocks within a non-volatile memory structure |
| US6189070B1 (en) | 1997-08-28 | 2001-02-13 | Intel Corporation | Apparatus and method for suspending operation to read code in a nonvolatile writable semiconductor memory |
| JPH11176174A (ja) * | 1997-12-05 | 1999-07-02 | Sharp Corp | 不揮発性メモリの書き込み回路および不揮発性メモリ |
| US6134628A (en) * | 1998-01-30 | 2000-10-17 | Ricoh Company, Ltd. | Method and computer-based system for rewriting a nonvolatile rewritable memory |
| US6040993A (en) * | 1998-02-23 | 2000-03-21 | Macronix International Co., Ltd. | Method for programming an analog/multi-level flash EEPROM |
| US6226728B1 (en) | 1998-04-21 | 2001-05-01 | Intel Corporation | Dynamic allocation for efficient management of variable sized data within a nonvolatile memory |
| KR100285063B1 (ko) | 1998-08-13 | 2001-03-15 | 윤종용 | 동기형 램 장치와 시스템 버스를 공유하는 동기형 플래시 메모리 장치의 소거 및 쓰기 방법 |
| KR100290481B1 (ko) | 1998-12-28 | 2001-06-01 | 박종섭 | 플래쉬 메모리 장치용 다단계 펄스 발생 회로 |
| US6389500B1 (en) * | 1999-05-28 | 2002-05-14 | Agere Systems Guardian Corporation | Flash memory |
| US6457122B1 (en) * | 1999-06-18 | 2002-09-24 | Phoenix Technologies Ltd. | Fault tolerant process for the delivery of programs to writeable storage device utilizing pre-operating system software/firmware |
| US7076623B1 (en) * | 1999-10-18 | 2006-07-11 | Matsushita Electric Industrial Co., Ltd. | Information update count managing method, information update count managing apparatus, contents usage count managing method, and content usage count storing apparatus |
| US6532514B1 (en) * | 1999-12-22 | 2003-03-11 | Texas Instruments Incorporated | System and method for handling a power supply interruption in a non-volatile memory |
| US6834323B2 (en) | 2000-12-26 | 2004-12-21 | Intel Corporation | Method and apparatus including special programming mode circuitry which disables internal program verification operations by a memory |
| US6732306B2 (en) | 2000-12-26 | 2004-05-04 | Intel Corporation | Special programming mode with hashing |
| US7007131B2 (en) * | 2000-12-27 | 2006-02-28 | Intel Corporation | Method and apparatus including special programming mode circuitry which disables internal program verification operations by a memory |
| US6614695B2 (en) * | 2001-08-24 | 2003-09-02 | Micron Technology, Inc. | Non-volatile memory with block erase |
| US20050183722A1 (en) * | 2002-09-27 | 2005-08-25 | Jagadish Bilgi | External chest therapy blanket for infants |
| US6891758B2 (en) * | 2003-05-08 | 2005-05-10 | Micron Technology, Inc. | Position based erase verification levels in a flash memory device |
| US7110301B2 (en) * | 2004-05-07 | 2006-09-19 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device and multi-block erase method thereof |
| JP4051055B2 (ja) * | 2004-10-14 | 2008-02-20 | シャープ株式会社 | 不揮発性メモリの消去パルス設定方法及び消去不良スクリーニング方法 |
| JP4739940B2 (ja) * | 2005-12-21 | 2011-08-03 | ソリッド ステート ストレージ ソリューションズ エルエルシー | 不揮発性メモリ |
| US7403430B2 (en) * | 2006-02-16 | 2008-07-22 | Macronix International Co., Ltd. | Erase operation for use in non-volatile memory |
| US7567461B2 (en) * | 2006-08-18 | 2009-07-28 | Micron Technology, Inc. | Method and system for minimizing number of programming pulses used to program rows of non-volatile memory cells |
| US8525548B2 (en) * | 2008-08-04 | 2013-09-03 | Tabula, Inc. | Trigger circuits and event counters for an IC |
| JP2010079686A (ja) * | 2008-09-26 | 2010-04-08 | Nec Electronics Corp | データ処理装置、メモリ制御回路およびメモリ制御方法 |
| KR101005125B1 (ko) * | 2009-05-11 | 2011-01-04 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 동작 방법 |
| JP2011040124A (ja) * | 2009-08-07 | 2011-02-24 | Toshiba Corp | 半導体記憶装置のデータ読み出し方法 |
| US20120167100A1 (en) * | 2010-12-23 | 2012-06-28 | Yan Li | Manual suspend and resume for non-volatile memory |
| JP6238378B2 (ja) * | 2016-02-09 | 2017-11-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US10249382B2 (en) * | 2017-08-22 | 2019-04-02 | Sandisk Technologies Llc | Determination of fast to program word lines in non-volatile memory |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169395A (ja) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | 書き替え可能なｒｏｍ管理方式 |
| US4460982A (en) * | 1982-05-20 | 1984-07-17 | Intel Corporation | Intelligent electrically programmable and electrically erasable ROM |
| US4521853A (en) * | 1982-06-30 | 1985-06-04 | Texas Instruments Incorporated | Secure microprocessor/microcomputer with secured memory |
| DE3318123A1 (de) * | 1983-05-18 | 1984-11-22 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit einem datenspeicher und einer ansteuereinheit zum auslesen, schreiben und loeschen des speichers |
| US4823308A (en) * | 1984-02-02 | 1989-04-18 | Knight Technology Ltd. | Microcomputer with software protection |
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| US4744062A (en) * | 1985-04-23 | 1988-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit with nonvolatile memory |
| JPH0713879B2 (ja) * | 1985-06-21 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6252798A (ja) * | 1985-08-30 | 1987-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62164299A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | マイクロコンピユ−タ装置 |
| JPS62205599A (ja) * | 1986-03-05 | 1987-09-10 | Nec Corp | 書込可能読出専用記憶回路 |
| JPS62236199A (ja) * | 1986-04-07 | 1987-10-16 | Matsushita Electric Ind Co Ltd | 電気的消去型半導体不揮発性メモリ |
| JP2510521B2 (ja) * | 1986-06-18 | 1996-06-26 | 株式会社日立製作所 | Ｅｅｐｒｏｍ装置 |
| US5034922A (en) * | 1987-12-21 | 1991-07-23 | Motorola, Inc. | Intelligent electrically erasable, programmable read-only memory with improved read latency |
| US5053990A (en) * | 1988-02-17 | 1991-10-01 | Intel Corporation | Program/erase selection for flash memory |
| US5222046A (en) * | 1988-02-17 | 1993-06-22 | Intel Corporation | Processor controlled command port architecture for flash memory |
| US5014191A (en) * | 1988-05-02 | 1991-05-07 | Padgaonkar Ajay J | Security for digital signal processor program memory |
| JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
| JPH02144641A (ja) * | 1988-11-25 | 1990-06-04 | Nec Corp | マイクロコンピュータ |
| JPH0812646B2 (ja) * | 1989-03-03 | 1996-02-07 | 三菱電機株式会社 | 半導体集積回路 |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| US5070443A (en) * | 1989-09-11 | 1991-12-03 | Sun Microsystems, Inc. | Apparatus for write handshake in high-speed asynchronous bus interface |
| US5126975A (en) * | 1990-10-24 | 1992-06-30 | Integrated Device Technology, Inc. | Integrated cache SRAM memory having synchronous write and burst read |
| US5333300A (en) * | 1991-02-11 | 1994-07-26 | Intel Corporation | Timing circuitry and method for controlling automated programming and erasing of a non-volatile semiconductor memory |
| US5224070A (en) * | 1991-12-11 | 1993-06-29 | Intel Corporation | Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory |
| US5243575A (en) * | 1992-06-19 | 1993-09-07 | Intel Corporation | Address transition detection to write state machine interface circuit for flash memory |
-
1992
- 1992-02-10 JP JP05662792A patent/JP3408552B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-30 US US08/099,727 patent/US5377145A/en not_active Expired - Lifetime
- 1993-09-15 US US08/100,508 patent/US5513333A/en not_active Expired - Lifetime
-
1994
- 1994-02-24 US US08/201,044 patent/US5448712A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5377145A (en) | 1994-12-27 |
| JPH05182475A (ja) | 1993-07-23 |
| US5448712A (en) | 1995-09-05 |
| US5513333A (en) | 1996-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3408552B2 (ja) | 不揮発性半導体メモリをプログラム及び消去する回路とその方法 | |
| JP3415172B2 (ja) | 不揮発性半導体メモリの自動化消去を保留する回路及び方法 | |
| US5327383A (en) | Method and circuitry for erasing a nonvolatile semiconductor memory incorporating row redundancy | |
| US5377147A (en) | Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy | |
| US5546561A (en) | Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory | |
| US5369647A (en) | Circuitry and method for testing a write state machine | |
| US5621687A (en) | Programmable erasure and programming time for a flash memory | |
| KR100472741B1 (ko) | 판독 및 기입을 동시에 행할수 있는 비휘발성 메모리용 뱅크 아키 텍춰 | |
| US5333300A (en) | Timing circuitry and method for controlling automated programming and erasing of a non-volatile semiconductor memory | |
| US5742787A (en) | Hardware reset of a write state machine for flash memory | |
| US7164610B2 (en) | Microcomputer having a flush memory that can be temporarily interrupted during an erase process | |
| US5412793A (en) | Method for testing erase characteristics of a flash memory array | |
| JPH11511307A (ja) | 非揮発性プログラム可能論理装置用の効率的なインシステムプログラミング構成体及び方法 | |
| JPH04221496A (ja) | 単一基板上に設けられるコンピュータメモリ回路およびコンピュータメモリを消去するためのシーケンスを終らせる方法 | |
| US7027331B2 (en) | Write state machine architecture for flash memory internal instructions | |
| US6618291B2 (en) | Write state machine architecture for flash memory internal instructions | |
| JPH06282995A (ja) | 電気的にプログラム可能なメモリを均一にプログラムする方法と該方法を実行するメモリ | |
| US6981107B2 (en) | Fast programming method for nonvolatile memories, in particular flash memories, and relative memory architecture | |
| JP3463912B2 (ja) | フラッシュメモリのライトステートマシンのハードウェアリセット | |
| WO2002067268A1 (en) | Write state machine architecture for flash memory internal instructions | |
| JPH10241377A (ja) | 不揮発性半導体記憶装置 | |
| EP0829044B1 (en) | Floating gate memory device with protocol to terminate program load cycle | |
| JP3408286B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2003100089A (ja) | 不揮発性半導体記憶装置 | |
| JP2003100087A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |