JPS6151695A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6151695A JPS6151695A JP59173329A JP17332984A JPS6151695A JP S6151695 A JPS6151695 A JP S6151695A JP 59173329 A JP59173329 A JP 59173329A JP 17332984 A JP17332984 A JP 17332984A JP S6151695 A JPS6151695 A JP S6151695A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- eprom
- address
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、情報処理のためのプログラムが格納されるROM
(リード・オンリー・メモリ)がEPROMにより構成
された1チ・7プのマイクロコンピュータに利用して有
効な技術に関するものである。
ば、情報処理のためのプログラムが格納されるROM
(リード・オンリー・メモリ)がEPROMにより構成
された1チ・7プのマイクロコンピュータに利用して有
効な技術に関するものである。
1チップのマイクロコンピュータにあっては、内蔵のR
OMに書込まれたプログラムに従って所定の情報処理を
行うものである。本願発明者等にあっては、この発明に
先立って上記内蔵ROMとしてEVROM(エレクトリ
カリ・プログラマブル・リード・オンリー・メモリ)を
利用することを考えた。このようにEPROMを用いる
ことによって、ユーザーが希望する情報処理機能を持っ
た1チップのマイクロコンピュータを逸早く提供できる
とともに量産性の向上を図ることができるものとなる。
OMに書込まれたプログラムに従って所定の情報処理を
行うものである。本願発明者等にあっては、この発明に
先立って上記内蔵ROMとしてEVROM(エレクトリ
カリ・プログラマブル・リード・オンリー・メモリ)を
利用することを考えた。このようにEPROMを用いる
ことによって、ユーザーが希望する情報処理機能を持っ
た1チップのマイクロコンピュータを逸早く提供できる
とともに量産性の向上を図ることができるものとなる。
すなわち、上記内蔵ROMとしてマスク型ROMを用い
ると、そのプログラム書き込みのための各種マスクの製
造、及びその製造に時間を費やしてしまうからである。
ると、そのプログラム書き込みのための各種マスクの製
造、及びその製造に時間を費やしてしまうからである。
上記のようにEPROMを用いた場合、既存のEPRO
Mライターにて書き込みの実行を行えると便利である。
Mライターにて書き込みの実行を行えると便利である。
ところが、マイクロコンピュータにおけるアドレス空間
に対して、EPROMの占める割合はそれより小さく、
例えば、8にのアドレス空間のうちせいぜい4K (4
Kx3ビツト)程度である。したがって、同じアドレス
空間を持つ既存のEPROMライター(8KX8ビツト
=64にビット)により、書き込みを行うとエラーが半
分近く生じてしまう。すなわち、EPROMの存在する
アドレス指定に対する書き込みにあっては、そのチェッ
ク(ベリファイ)が可能になるが、それ以外の書き込み
チェックでは全てエラーになるので、連続した書き込み
が行われなくなる。
に対して、EPROMの占める割合はそれより小さく、
例えば、8にのアドレス空間のうちせいぜい4K (4
Kx3ビツト)程度である。したがって、同じアドレス
空間を持つ既存のEPROMライター(8KX8ビツト
=64にビット)により、書き込みを行うとエラーが半
分近く生じてしまう。すなわち、EPROMの存在する
アドレス指定に対する書き込みにあっては、そのチェッ
ク(ベリファイ)が可能になるが、それ以外の書き込み
チェックでは全てエラーになるので、連続した書き込み
が行われなくなる。
なお、アドレス設定の範囲を任意に指定できるような高
級EPROMライターもあるが、価格が高く普及率の点
で問題がある。
級EPROMライターもあるが、価格が高く普及率の点
で問題がある。
なお、EPROMに関しては、例えば特開昭54−15
2933号がある。
2933号がある。
〔発明の目的〕
この発明の目的は、簡単な構成により外部端子の多機能
化を図った半導体集積回路装置を提供することにある。
化を図った半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の4既要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、情報処理プログラムが格納されるプログラマ
ブルROMに割り当てられてアドレス空間を識別する機
能と上記割り当てられたアドレス空間以外のアドレス指
定に対してその出力にブランクと同一の信号を送出させ
る機能を付加することにより、簡易なライターによるプ
ログラマブルROMへの書き込みを可能にするものであ
る。
ブルROMに割り当てられてアドレス空間を識別する機
能と上記割り当てられたアドレス空間以外のアドレス指
定に対してその出力にブランクと同一の信号を送出させ
る機能を付加することにより、簡易なライターによるプ
ログラマブルROMへの書き込みを可能にするものであ
る。
第1図には、この発明が通用された1チップマイクロコ
ンピユータの一実施例のブロック図が示されている。
ンピユータの一実施例のブロック図が示されている。
同図において、点線で囲まれた部分は集積回路LSIで
あり、ここに形成された各回路ブロックは、全体として
1チップマイクロコンピユータを構成しており、公知の
半導体4JSI!1回路の型造技術によってシリコンの
ような1個の半導体基板上において形成される。
あり、ここに形成された各回路ブロックは、全体として
1チップマイクロコンピユータを構成しており、公知の
半導体4JSI!1回路の型造技術によってシリコンの
ような1個の半導体基板上において形成される。
記号CPUで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。
あり、その主要構成ブロックが代表として例示的に示さ
れている。
Aはアキュムレータ、Xはインデックスレジスタ、CC
はコンディションコードレジスタ、SPはスタックポイ
ンタ、PCH,PCLはプログラムカウンタ、C’PU
−CONTはCPUコントローラ、ALUは算術論理演
算ユニットである。
はコンディションコードレジスタ、SPはスタックポイ
ンタ、PCH,PCLはプログラムカウンタ、C’PU
−CONTはCPUコントローラ、ALUは算術論理演
算ユニットである。
このようなマイクロプロセッサCPUの構成は、例えば
、■オーム社から昭和53年4月10日に発行されたr
マイクロコンピュータの7J、礎J矢田光治著によって
公知であるので、その詳細な説明を省略する。
、■オーム社から昭和53年4月10日に発行されたr
マイクロコンピュータの7J、礎J矢田光治著によって
公知であるので、その詳細な説明を省略する。
記号I10で示されているのは、入出力ポートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号■で示されているのは、入力専用ポートである。
その内部にデータ伝送方向レジスタを含んでいる。また
、記号■で示されているのは、入力専用ポートである。
記号O3Cで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Xtalを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサCPUにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。
制限されないが、外付される水晶振動子Xtalを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサCPUにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。
このタイマーは、カウンタC0UT、プリスケーラPR
及びコントローラC0NTとによって構成される。
及びコントローラC0NTとによって構成される。
記号RAMで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
メモリであり、主として一時データの記憶回路として用
いられる。
記号EPROMで示されているのは、エレクトリカリ・
プログラマブル・リード・オンリー・メモリであり、各
種情報処理のためのプログラムが書込まれる。
プログラマブル・リード・オンリー・メモリであり、各
種情報処理のためのプログラムが書込まれる。
以上の各回路ブロックは、マイクロプロセッサCPUを
中心としバスI)U Sによって相互に接続されている
。このバスBUSには、データバスとアドレスバスとが
含まれるものである。なお、上記バスBUSの内、アド
レスバスADDは、外部端子に結合されている。
中心としバスI)U Sによって相互に接続されている
。このバスBUSには、データバスとアドレスバスとが
含まれるものである。なお、上記バスBUSの内、アド
レスバスADDは、外部端子に結合されている。
この実施例のマイクロコンピュータにおいては、上記E
P ROMを用いることから、その書き込み等の制御
回路WCONが設けられる。この制御回路WCONは、
外部端子Vpρから供給された電圧レベルを識別して、
書き込み/読み出し動作モードの制御や、その書き込み
高電圧を上記EPROMに供給する。例えば、外部端子
Vρpから内部電源電圧Vccのような比較的低い電圧
(5■)又は回路の接地電位(OV)が供給されると、
ハイレベルの識別信号を形成する。このハイレベルの信
号は、例えば、CPUによってEPROMが選択された
時に読み出し動作モードにするために利用される。一方
、外部端子Vl)PからEPROMの書き込み用の高電
圧(例えば約12■)が供給されると、ロウレベルの識
別信号を形成する。例えば、上記高電圧■ppを一定期
間供給することにより形成されたロウレベルのパルスに
よj’)、EPROMのデータ入カバソファが動作状態
にされるとともに、データバスから供給された情報に従
い、上記高電圧Vlll)を利用して形成された論理“
0”の書き込み信号が加工形成され、選択されたメモリ
セル(FAMO3)ランジスク)に論理“ORの書き込
みが行われる。なお、この時には、外部端子から供給さ
れるアドレス信号によってF、FROMのアドレッシン
グが行われる。
P ROMを用いることから、その書き込み等の制御
回路WCONが設けられる。この制御回路WCONは、
外部端子Vpρから供給された電圧レベルを識別して、
書き込み/読み出し動作モードの制御や、その書き込み
高電圧を上記EPROMに供給する。例えば、外部端子
Vρpから内部電源電圧Vccのような比較的低い電圧
(5■)又は回路の接地電位(OV)が供給されると、
ハイレベルの識別信号を形成する。このハイレベルの信
号は、例えば、CPUによってEPROMが選択された
時に読み出し動作モードにするために利用される。一方
、外部端子Vl)PからEPROMの書き込み用の高電
圧(例えば約12■)が供給されると、ロウレベルの識
別信号を形成する。例えば、上記高電圧■ppを一定期
間供給することにより形成されたロウレベルのパルスに
よj’)、EPROMのデータ入カバソファが動作状態
にされるとともに、データバスから供給された情報に従
い、上記高電圧Vlll)を利用して形成された論理“
0”の書き込み信号が加工形成され、選択されたメモリ
セル(FAMO3)ランジスク)に論理“ORの書き込
みが行われる。なお、この時には、外部端子から供給さ
れるアドレス信号によってF、FROMのアドレッシン
グが行われる。
また、上記アドレス信号は、上記制御回路WCONに含
まれるアドレス識別回路に供給される。
まれるアドレス識別回路に供給される。
このアドレス識別■路は、EPROMが割り当てられた
アドレス空間以外のアドレス設定を検出すると、特に制
限されないが、書き込み動作を禁止させるとともに、そ
の時の読み出し信号をブランク(論理“1”)として送
出させる。なお、上記書き込み禁止機能は、特に設けな
くてもよい。なセflら、EPROMの存在しないアド
レス指定を行うのでEPROMは選択されることなく、
書き込みが行われないからである。
アドレス空間以外のアドレス設定を検出すると、特に制
限されないが、書き込み動作を禁止させるとともに、そ
の時の読み出し信号をブランク(論理“1”)として送
出させる。なお、上記書き込み禁止機能は、特に設けな
くてもよい。なセflら、EPROMの存在しないアド
レス指定を行うのでEPROMは選択されることなく、
書き込みが行われないからである。
この実施例のEPROMの書き込み動作の概略を第2図
のアドレス空間図を参照して説明する。
のアドレス空間図を参照して説明する。
例えば、アドレスバスADDにより設定されるアドレス
空間0〜A3の内、0〜A1までが入出力ボート等のア
ドレスが割り当てられ、A1−A2までがE P RO
Mのエリアとされ、残りA2−A3がRA Mアリアと
されている場合、ライターによるEPROMの書き込み
動作においては、0〜A3までの連続書き込みを行うと
ともに、そのベリファイ動作(書き込み後の読み出しチ
ック)の時に、上記E P R0Mmリア以外(0−A
l。
空間0〜A3の内、0〜A1までが入出力ボート等のア
ドレスが割り当てられ、A1−A2までがE P RO
Mのエリアとされ、残りA2−A3がRA Mアリアと
されている場合、ライターによるEPROMの書き込み
動作においては、0〜A3までの連続書き込みを行うと
ともに、そのベリファイ動作(書き込み後の読み出しチ
ック)の時に、上記E P R0Mmリア以外(0−A
l。
A2−A3)のアドレス設定(斜線を付した部分)に対
して、ブランク(論理“1”)の書き込みを行うように
するものである。このような書き込み動作に対して、制
御回路WCONは、上記EPROM エリアに1.外(
O〜A1.A2−A3ンのアドレス設定に対してその出
力をブランク(論理“1”)とするので、書き込みエラ
ーが生じなく連続書き込みが可能になる。
して、ブランク(論理“1”)の書き込みを行うように
するものである。このような書き込み動作に対して、制
御回路WCONは、上記EPROM エリアに1.外(
O〜A1.A2−A3ンのアドレス設定に対してその出
力をブランク(論理“1”)とするので、書き込みエラ
ーが生じなく連続書き込みが可能になる。
(1)プログラマブルROMの存在しないアドレス指定
を検出して、その時の読み出し信号をブランクとするこ
とにより、ライターはROMエリアを考慮することなく
連続書き込みを行うことができるという効果が得られる
。
を検出して、その時の読み出し信号をブランクとするこ
とにより、ライターはROMエリアを考慮することなく
連続書き込みを行うことができるという効果が得られる
。
(2)上記(1)により、ベリファイ動作を含む最少の
書き込み機能を持った簡易型のライターにより書き込み
を行うことができるという効果が得られる。
書き込み機能を持った簡易型のライターにより書き込み
を行うことができるという効果が得られる。
(3)上記(11,(2)により、プログラマブルRO
Mを含む複数の半導体集積回路装置を同時に書き込みを
行うコピー等が容易に行えるという効果が得られる。
Mを含む複数の半導体集積回路装置を同時に書き込みを
行うコピー等が容易に行えるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない@囲で種々変更可
能であることはいうまでもない。例えば、プログラマブ
ルROMは、上E BF ROMの他、その消去も電気
的に行うことのできるEEPROM等その書き込みが電
気的に行うことのできるもの、その消去が不能なもの等
各種プログラマブルROMに置き換えることができる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない@囲で種々変更可
能であることはいうまでもない。例えば、プログラマブ
ルROMは、上E BF ROMの他、その消去も電気
的に行うことのできるEEPROM等その書き込みが電
気的に行うことのできるもの、その消去が不能なもの等
各種プログラマブルROMに置き換えることができる。
この場合、上記第1図に示した制御回路WCONは、内
蔵されたプログラマブルROMに応じた書き込み制御を
行うようにされる。
蔵されたプログラマブルROMに応じた書き込み制御を
行うようにされる。
以上の説明では主として本願発明をその背景となったE
PROM内蔵の1チップマイクロコンピユータに通用し
た場合を説明したが、この発明はこれに限定されるもの
でなく、プログラマブルROMを含み、そのアドレス空
間より大きなアドレス空間を持った各種半導体集積回路
装置に広(利用できるものである。
PROM内蔵の1チップマイクロコンピユータに通用し
た場合を説明したが、この発明はこれに限定されるもの
でなく、プログラマブルROMを含み、そのアドレス空
間より大きなアドレス空間を持った各種半導体集積回路
装置に広(利用できるものである。
第1図は、この発明が適用された1チップマイクロコン
ピユータの一実施例を示すブロック図、第2図は、その
書き込み動作の概略を説明するためのアドレス空間を示
す図である。
ピユータの一実施例を示すブロック図、第2図は、その
書き込み動作の概略を説明するためのアドレス空間を示
す図である。
Claims (1)
- 【特許請求の範囲】 1、プログラムが格納されるプログラマブルROMと、
このROMに割り当てられてアドレス空間を識別する機
能及び上記割り当てられたアドレス空間以外のアドレス
指定に対してその出力にブランクと同一の信号を送出さ
せる機能を含む制御回路とを具備することを特徴する半
導体集積回路装置。 2、上記半導体集積回路装置は内蔵のEPROMに格納
されたプログラムに従って情報処理を行う1チップのマ
イクロコンピュータであることを特徴とする特許請求の
範囲第1項記載の半導体集積回路装置。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59173329A JPS6151695A (ja) | 1984-08-22 | 1984-08-22 | 半導体集積回路装置 |
KR1019850005817A KR940002296B1 (ko) | 1984-08-22 | 1985-08-13 | 반도체 집적회로 장치 |
DE85110380T DE3587661T2 (de) | 1984-08-22 | 1985-08-19 | Ein-Chip-Mikrocomputer. |
EP85110380A EP0181443B1 (en) | 1984-08-22 | 1985-08-19 | One-chip microcomputer |
US06/768,112 US4701886A (en) | 1984-08-22 | 1985-08-21 | Semiconductor integrated circuit device |
US07/096,912 US4905140A (en) | 1984-08-22 | 1987-09-16 | Semiconductor integrated circuit device |
US07/485,499 US5109359A (en) | 1984-08-22 | 1990-02-27 | Method of controlling a semiconductor integrated circuit |
KR1019900011514A KR940002755B1 (ko) | 1984-08-22 | 1990-07-27 | 1칩 마이크로 컴퓨터 |
KR1019900011513A KR940002754B1 (ko) | 1984-08-22 | 1990-07-27 | 반도체 집적회로 장치의 제어방법 |
US08/210,770 US5414825A (en) | 1984-08-22 | 1994-03-21 | Method of programming a semiconductor memory device within a microcomputer address space |
HK4796A HK4796A (en) | 1984-08-22 | 1996-01-11 | One-chip microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59173329A JPS6151695A (ja) | 1984-08-22 | 1984-08-22 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6151695A true JPS6151695A (ja) | 1986-03-14 |
JPH0552600B2 JPH0552600B2 (ja) | 1993-08-05 |
Family
ID=15958411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59173329A Granted JPS6151695A (ja) | 1984-08-22 | 1984-08-22 | 半導体集積回路装置 |
Country Status (6)
Country | Link |
---|---|
US (4) | US4701886A (ja) |
EP (1) | EP0181443B1 (ja) |
JP (1) | JPS6151695A (ja) |
KR (3) | KR940002296B1 (ja) |
DE (1) | DE3587661T2 (ja) |
HK (1) | HK4796A (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
US4783764A (en) * | 1984-11-26 | 1988-11-08 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated |
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