JPH11120781A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置のライトプロテクト
態様を柔軟に設定する。 【解決手段】 制御回路（４）に対し、リセットパワー
ダウンモード指示信号（／ＲＰ）ならびに第１および第
２のライトプロテクト信号（／ＷＰおよび／ＸＰ）を与
え、これらの外部制御信号の状態に、データ書換に対す
るプロテクト態様を無条件禁止、無条件許可およびロッ
クビット（ＬＢ）に従うのいずれかの状態にメモリアレ
イ（１）のメモリブロックグループ（１ｂｒ、１ｐｒ、
１ｍｒ）単位で設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データ書換に対するプロテクト（保護）機
能を有する不揮発性半導体記憶装置に関する。より特定
的には、データの書込および消去に対するプロテクトの
態様を設定するための構成に関する。

【０００２】

【従来の技術】半導体記憶装置は、磁気ディスクを記憶
媒体として用いる記憶装置に比べて、小型、軽量、およ
び高速アクセス可能などの利点を有しており、広範な用
途において用いられている。このような半導体記憶装置
の１つに、情報を不揮発的に記憶する不揮発性半導体記
憶装置がある。この不揮発性半導体記憶装置は、電源遮
断時においても、その記憶情報を保持しており、携帯情
報端末などの電池を電源とする機器においてプログラム
メモリまたはデータメモリとして用いられている。この
ような不揮発性半導体記憶装置の１つに、メモリセルが
１トランジスタで構成され、高集積化が可能であり、ま
たある大きさのアドレス範囲のデータを一度に電気的に
消去することのできるフラッシュＥＥＰＲＯＭ（電気的
に書込・消去可能なリード・オンリ・メモリ：以下、フ
ラッシュメモリと称す）が知られている。

【０００３】フラッシュメモリなどの不揮発性半導体記
憶装置においては、情報を不揮発的に記憶することが前
提とされており、したがって、誤った書込および消去な
どにより、不揮発的に記憶しているデータが書換えられ
るのを防止する必要がある。特に、この不揮発性半導体
記憶装置をプログラムメモリとして用いた場合、その記
憶データは、確実に保持する必要があり、誤消去および
誤書込などを防止する必要がある。このような誤書込お
よび誤消去を防止するために、フラッシュメモリなどの
不揮発性半導体記憶装置においては、「ライトプロテク
ト」機能が設けられている。このライトプロテクト機能
は、利用者が、書込および消去をすることを望まないデ
ータ領域（メモリブロック）に対し、書込および消去動
作に対しロックをかけて、このメモリブロックに対する
誤書込および誤消去を防止する手法である。

【０００４】図１３は、従来の不揮発性半導体記憶装置
の書込／消去に関連する部分の構成を概略的に示す図で
ある。図１３において、不揮発性半導体記憶装置は、各
々が情報を不揮発的に記憶する複数の不揮発性メモリセ
ルを有するメモリアレイ１００と、メモリアレイ１００
の不揮発性メモリセルへの書込および消去の禁止／許可
を示す情報を格納するプロテクト制御データ格納領域１
０２を含む。

【０００５】メモリアレイ１００は、複数のメモリブロ
ック１００ａ〜１００ｎに分割され、ブロック単位で消
去を行なうことができる。

【０００６】プロテクト制御データ格納領域１０２は、
メモリブロック１００ａ〜１００ｎそれぞれに対応して
設けられるロックビット格納部１０２ａ〜１０２ｎを含
む。これらのロックビット格納部１０２ａ〜１０２ｎ
は、対応のメモリブロック１００ａ〜１００ｎに対する
書込および消去の禁止／許可を示すロックビットＬＢａ
〜ＬＢｎを格納する。ロックビットＬＢａ〜ＬＢｎの値
により、メモリブロック１００ａ〜１００ｎの書込／消
去の禁止／許可が示され、したがって、ブロック単位で
書込／消去動作を禁止することができる。

【０００７】不揮発性半導体記憶装置は、さらに、チッ
プイネーブル信号／ＣＥ、リセットパワーダウンモード
信号／ＲＰ、およびライトプロテクト信号／ＷＰとブロ
ックアドレス信号とを受け、プロテクト制御データ格納
領域１０２に格納されたロックビットＬＢａ〜ＬＢｎの
値に従って、ブロックアドレス信号が指定するメモリブ
ロックに対する書込／消去動作を制御する書込／消去制
御回路１０３と、この書込／消去制御回路１０３の制御
の下に、アドレス信号が指定するメモリブロック（また
はページ）に対する消去／書込を行なう書込／消去回路
１０４を含む。

【０００８】書込／消去制御回路１０３は、チップイネ
ーブル信号／ＣＥの活性化時、リセットパワーダウンモ
ード信号／ＲＰおよびライトプロテクト信号／ＷＰの状
態に従って、書込／消去動作モードが指定されたか否か
を判定し、書込／消去動作が指定されたとき、ブロック
アドレス信号が指定するメモリブロックに対応して設け
られたロックビット格納部からロックビットＬＢ（ＬＢ
ａ〜ＬＢｎ）を読出し、このアドレス指定されたメモリ
ブロックに対する書込／消去の禁止／許可を決定する。
書込／消去動作が許可されている場合には、この書込／
消去制御回路１０３は、書込／消去に必要な電圧を生成
して書込／消去回路１０４へ与える。

【０００９】書込／消去回路１０４は、アドレス信号に
従ってメモリアレイ１００におけるブロックおよびメモ
リセルの選択を行なう、ＸデコーダおよびＹデコーダを
含む。

【００１０】この不揮発性半導体記憶装置においては、
書込および消去動作に対する保護を行なうライトプロテ
クト機能は、リセットパワーダウンモード信号／ＲＰと
ライトプロテクト信号／ＷＰとアドレス指定されたメモ
リブロックから読出されたロックビットＬＢの状態に従
って書込または消去動作が制御される。

【００１１】メモリアレイ１００は、図１４に示すよう
に、各々が１以上のメモリブロックを有する複数の領域
１００ｂｒ、１００ｐｒおよび１００ｍｒに分割され
る。不揮発性半導体記憶装置は、プログラムおよびデー
タを格納する。この格納するデータの属性（または種
類）に応じて、格納領域が振り分けられる。図１４にお
いては、このメモリアレイ１００は、電源投入時などの
初期動作時に必要とされるブートコードなどを格納する
ブートブロック領域１００ｂｒと、製造者および利用者
両者が、固定的に利用する、電話番号、識別番号などの
数値パラメータを格納するパラメータブロック領域１０
０ｐｒと、利用者が、実使用時において自由に書換える
データを格納するメインブロック領域１００ｍｒに分割
される。この図１４に示すようなアレイ分割構成を有す
る場合、外部制御信号／ＲＰおよび／ＷＰおよびロック
ビットに従って図１５に示すようなライトプロテクト機
能が実現される。

【００１２】（ｉ） リセットパワーダウンモード信号
／ＲＰが、通常動作モード時の論理ハイレベル（Ｈレベ
ル）よりも高い電圧レベルの昇圧レベルＨＨに設定され
たとき、ライトプロテクト信号／ＷＰの状態およびロッ
クビットＬＢの値にかかわらず、メモリアレイ１００の
メモリブロック１００ａ〜１００ｎに対しては、その領
域にかかわらず、すべて書込または消去を行なうことが
できる。また、この状態においては、ロックビットＬＢ
の書込も可能である。メモリアレイ１００のデータの書
込／消去とロックビットＬＢの書込／消去（書換）は、
コマンドにより指定される。

【００１３】（ｉｉ） リセットパワーダウンモード信
号／ＲＰおよびライトプロテクト信号／ＷＰがともにＨ
レベルに設定されたとき、ロックビットＬＢの値にかか
わらず、メモリアレイ１００のブートブロック領域１０
０ｂｒ、パラメータブロック領域１００ｐｒおよびメイ
ンブロック領域１００ｍｒに対し書込および消去を行な
うことができる。また、ロックビットＬＢに対しても、
書込／消去を行なうことができる。

【００１４】（ｉｉｉ） リセットパワーダウンモード
信号／ＲＰがＨレベルであり、またライトプロテクト信
号／ＷＰが接地電圧レベルの論理ローレベル（Ｌレベ
ル）のときには、メモリブロック１００ａ〜１００ｎそ
れぞれに対応して設けられたロックビットＬＢの値に従
って書込／消去の禁止／許可が決定される。ロックビッ
トＬＢがロック状態を示すときには、対応のメモリブロ
ックに対する書込および消去が禁止される。ロックビッ
トＬＢがアンロック状態を示す場合には、対応のメモリ
ブロックに対する書込および消去を行なうことができ
る。また、ロックビットＬＢに対しても、その値の書換
を行なうことができる。

【００１５】（ｉｖ） リセットパワーダウンモード信
号／ＲＰがＬレベルのときには、この不揮発性半導体記
憶装置はパワーダウンモードに設定され、内部動作は禁
止される。このパワーダウンモードにおいては、内部回
路の動作を禁止し、不揮発性半導体記憶装置をスタンバ
イ状態として、その消費電流を低減する。この状態にお
いては、記憶情報の書換が生じてはならず、メモリアレ
イ１００のブートブロック領域１００ｂｒ、パラメータ
ブロック領域１００ｐｒおよびメインブロック領域１０
０ｍｒのメモリセルすべてのデータの書換（書込および
消去両者を含む）がロックビットＬＢの値にかかわらず
禁止される。同様に、ロックビットＬＢの値の書換も禁
止される。

【００１６】上述のように、ロックビットＬＢを用いる
ことにより、メモリブロック単位で書込および消去の禁
止／許可（ロック／アンロック）を設定することがで
き、誤消去および誤書込による記憶データの書換を生じ
るのが防止することができ、必要なデータを確実に保持
することができる。

【００１７】

【発明が解決しようとする課題】メモリブロック単位で
の書込および消去の禁止／許可は、ロックビットＬＢに
より設定することができる。このロックビットＬＢの有
効／無効、すなわちロックビットＬＢの値にかかわらず
書込または消去を行なうか否かは、外部からの制御信
号、すなわちリセットパワーダウンモード信号／ＲＰお
よびライトプロテクト信号／ＷＰにより設定することが
できる。しかしながら、従来の書込および消去に対する
禁止／許可を制御するロック制御においては、ブートブ
ロック領域、パラメータブロック領域およびメインブロ
ック領域のすべてのブロック領域に共通にロック制御の
態様が外部制御信号／ＲＰおよび／ＷＰにより決定され
る。すなわち、（ｉ）メモリアレイ１００のメモリセル
に対しロックビットＬＢの値にかかわらず書込および消
去を許可する、（ｉｉ）ロックビットに従って禁止／許
可を決定する、および（ｉｉｉ）ロックビットの値にか
かわらず書込および消去を禁止するの３つの態様であ
る。メモリアレイ１００において、ブートブロック領域
１００ｂｒは、電源投入時におけるシステム（装置：こ
の不揮発性半導体記憶装置が用いられる装置の全体）を
初期設定するためのブートプログラムコードおよび、割
込処理などを行なうための必要な制御プログラムコード
などが格納されている。リセットパワーダウンモード信
号／ＲＰがＨＨレベルに設定されるのは、この不揮発性
半導体記憶装置に必要な情報（コードおよびデータ両者
を含めて以下データと称す）を書込むときであり、これ
は製造者において行なわれる。利用者が一般的に使用す
る場合、通常リセットパワーダウンモード信号／ＲＰが
ＨＨレベルに設定されることはない（ＨＨレベルは、通
常のＨレベルよりもさらに高い電圧レベルであるた
め）。

【００１８】また、パラメータブロック領域１００ｐｒ
においても、この不揮発性半導体記憶装置の識別番号、
時刻情報、などの固有の数値パラメータが格納される。
一方、このパラメータブロック領域１００ｐｒにおいて
は、用途に応じて利用者の識別番号、たとえばＩＣカー
ドにおける暗証番号、または携帯電話器における電話番
号、または携帯情報端末のメモ機能を実現するための電
話番号および住所データなどが格納される。メインブロ
ック領域１００ｍｒにおいては、利用者が常時使用して
この内容を書換えることができ、用途に応じて留守番電
話機能を実現する音声情報、およびディジタルカメラに
おける画像情報などが格納される。したがって、これら
の格納データには、絶対に書換えられてはいけないデー
タ、および書換が生じても致命的とはならないデータが
存在する。

【００１９】しかしながら、この図１５に示すように、
従来の不揮発性半導体記憶装置においては、利用者の使
用時においては、メモリアレイ１００の各メモリブロッ
クに対しすべて共通にその書込および消去に対する禁止
／許可の態様が設定されているため、書換えるべきでな
いデータが誤って書換えられる誤書込および誤消去が生
じる可能性がある。たとえば、信号／ＲＰおよび／ＷＰ
をともにＨレベルに設定した場合、メモリアレイ１００
の各領域に対し、書込／消去を行なうことができ、した
がって、いずれのメモリブロックにおいてもそのデータ
の書換が可能である。この場合、ライトプロテクト機能
は、不能動化されているため、誤書込／誤消去の可能性
が生じる。一方、信号／ＲＰおよび／ＷＰをそれぞれＨ
レベルおよびＬレベルに設定した場合、ロックビットＬ
Ｂの値に従って書込／消去の禁止／許可が制御される。
しかしながら、ロックビットＬＢは、その値を変更する
ことができる。したがって、誤ってロックビットＬＢの
値を設定した場合、この誤って設定されたロックビット
の値に従って書込／消去の禁止／許可が制御されるた
め、同様誤書込／誤消去の可能性が生じる。

【００２０】さらに、利用者が使用する場合、一旦パラ
メータブロック領域に設定された数値パラメータの書換
を確実に禁止するために、メインブロック領域１００ｍ
ｒのメモリブロックに対する書込／消去に対してはロッ
クビットＬＢの値に従って書込／消去の制御を行ない、
一方、パラメータブロック領域１００ｐｒは、ロック状
態に設定するのが好ましい。しかしながら、図１５に示
すように、従来の不揮発性半導体記憶装置においてはこ
のようなロック制御を行なうことができない。

【００２１】また、書込または消去動作を行なう場合、
ロックビットの書換を禁止することができず、誤って別
のメモリブロックのロックビットがアンロック状態に設
定される可能性があり、この場合、誤書込／誤消去を防
止することができなくなる。

【００２２】したがって、従来のように、リセットパワ
ーダウンモード信号／ＲＰおよびライトプロテクト信号
／ＷＰを用いてロック態様を設定する場合、確実に誤書
込／誤消去などの誤書換を防止するのが困難であるとい
う問題があった。

【００２３】それゆえ、この発明の目的は、確実に誤書
換を防止することのできる半導体記憶装置を提供するこ
とである。

【００２４】この発明の他の目的は、ロック態様をより
柔軟に設定することのできる不揮発性半導体記憶装置を
提供することである。

【００２５】この発明のさらに他の目的は、ロックビッ
トに対してもロック／アンロックを設定することのでき
る不揮発性半導体記憶装置を提供することである。

【００２６】

【課題を解決するための手段】この発明は、要約すれ
ば、ライトプロテクト機能を実現するために、外部制御
信号の数を増加させ、これにより、ロック態様の種類を
増加させるものである。

【００２７】すなわち、請求項１に係る半導体記憶装置
は、各々が１以上のメモリブロックを有しかつ各々が属
性が異なるデータを格納するための複数のメモリブロッ
ク領域と、データ書換時、複数の外部制御信号の状態に
従って複数のメモリブロック領域のデータ書換に対する
態様を各領域単位で設定するための制御手段を備える。

【００２８】請求項２に係る半導体記憶装置は、請求項
１の装置がさらに各メモリブロックに対して設けられ、
対応のメモリブロックの格納データの書換の禁止／許可
を示すロックビットを格納する手段を備え、制御手段が
複数の外部制御信号の状態に従って各領域ごとに対応の
ロックビットを有効とするか無効とするかを決定する手
段を含む。

【００２９】請求項３に係る半導体記憶装置は、請求項
１または２の複数の外部制御信号が、消費電流を低下さ
せるパワーダウンモードを指定するリセットパワーダウ
ンモード指示信号と、データ書換に対するプロテクトを
指示する第１および第２のライトプロテクト指示信号と
を含む。

【００３０】請求項４に係る半導体記憶装置は、請求項
１から３の装置において、各メモリブロックが、データ
を不揮発的に記憶するメモリセルを有し、データ書換
は、記憶データの消去ならびに外部からのデータの書込
および記憶を含む。

【００３１】請求項５に係る発明は、複数の不揮発性メ
モリブロックを有しかつライトプロテクト機能を有する
半導体記憶装置において、第１および第２のライトプロ
テクト指示信号入力ピンを設け、複数のメモリブロック
個々のライトプロテクトの態様を所定数のメモリブロッ
クを有する領域単位で設定できるようにしたことを特徴
とする。

【００３２】複数のメモリブロックグループに対し、デ
ータ書換時にメモリブロック領域単位でロック態様を設
定することができるので、データ書換をすべきグループ
およびデータ書換を行なわず、記憶データを確実に保持
すべき領域を区別してロック態様を設定することがで
き、より正確に誤書換を防止することができる。

【００３３】また、ロック態様を各領域単位で設定する
ことができるため、利用者の要求するさまざまなロック
態様の組合せを実現することができ、利用者の要求に応
えたライトプロテクト機能を実現することができる。

【００３４】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う不揮発性半導体記憶装置の全体の構成を概略的に示す
図である。図１において、この不揮発性半導体記憶装置
はたとえばフラッシュメモリであり、行列状に配列され
る複数の不揮発性メモリセルを有するメモリアレイ１を
含む。メモリアレイ１は、各々が行列状に配列される複
数のメモリセルを有する複数のメモリブロック１ａ〜１
ｎに分割される。これらのメモリブロック１ａ〜１ｎ
は、その記憶データの属性に応じてブートブロック領域
１ｂｒ、パラメータブロック領域１ｐｒおよびメインブ
ロック領域１ｍｒに分割される。メモリブロック１ａが
ブートブロックとして用いられ、メモリブロック１ｂお
よび１ｃがパラメータブロックとして用いられ、メモリ
ブロック１ｄ〜１ｎがメインブロックとして用いられ
る。

【００３５】ここで、「属性」は、記憶データの種類と
同様の意味を有する。すなわち、ブートブロック領域１
ｂｒのメモリブロック１ａには、書換える必要のないコ
ード、すなわち装置またはシステム立上げ時（電源投入
時）に用いられるブートコードおよび割込処理などの制
御プログラムのコードが格納される。パラメータブロッ
ク領域１ｐｒに含まれるメモリブロック１ｂおよび１ｃ
には、この記憶装置の識別番号（ＩＤ番号）、ＩＣカー
ド適用時における利用者の識別番号（暗証番号）、電話
器への適用時における電話番号などの用途に応じた比較
的書換えられることのない数値パラメータデータが格納
される。メインブロック領域１ｍｒのメモリブロック１
ｄ〜１ｎには、利用者が利用時に書換えられるデータが
格納される。したがって、このブートブロック領域１ｂ
ｒのメモリブロック１ａは、製造者が、製品出荷前に必
要なブートコードおよびプログラムコードを書込む。パ
ラメータブロック領域１ｐｒのメモリブロック１ｂおよ
び１ｃには、製造者が必要な数値パラメータを書込むと
ともに、利用者が利用を行なうとき、必要な数値パラメ
ータを書込む。メインブロック領域１ｍｒのメモリブロ
ック１ｄ〜１ｎは、利用者がデータの書換を行なう。

【００３６】この不揮発性半導体記憶装置は、さらに、
メモリブロック１ａ〜１ｎそれぞれに対応して設けら
れ、これらのメモリブロック１ａ〜１ｎの書込および消
去の禁止／許可を制御するロックビットＬＢを格納する
プロテクト制御データ格納領域２を含む。このプロテク
ト制御データ格納領域２は、メモリブロック１ａ〜１ｎ
それぞれに対してロックビットＬＢａ〜ＬＢｎを不揮発
的に記憶するロックビット格納部２ａ〜２ｎを含む。

【００３７】この不揮発性半導体記憶装置は、さらに、
データ書込時１ページの書込データを格納するページバ
ッファ３と、外部制御信号、すなわちチップイネーブル
信号／ＣＥ、出力イネーブル信号／ＯＥ、ライトイネー
ブル信号／ＷＥ、リセットパワーダウンモード信号／Ｒ
Ｐ、第１および第２のライトプロテクト信号／ＷＰおよ
び／ＸＰを受け、指定された動作モードに従って必要な
内部電圧および内部制御信号を発生する制御回路４と、
外部からのアドレス信号ＡＤを取込み内部アドレス信号
を発生するアドレスバッファ５と、アドレスバッファ５
からの内部アドレス信号をデコードし、メモリアレイ１
のアドレス指定されたメモリセルを選択するアドレスデ
コーダ６と、アドレスデコーダ６からの列選択信号に従
ってメモリアレイ１のアドレス指定された列を選択する
Ｙゲートと、このＹゲートにより選択された列から読出
されたデータを検知し増幅するセンスアンプを含む。図
１においては、Ｙゲートおよびセンスアンプを１つのブ
ロック７で示す。

【００３８】さらに、制御回路４の制御の下に、プロテ
クト制御データ格納領域２からアドレス指定されたメモ
リブロックに対応するロックビットの読出または書込を
行なうＬＢリード／ライト回路８と、制御回路４の制御
の下に、この不揮発性半導体記憶装置の内部状態を示す
ステータスデータを格納するステータスレジスタ９と、
制御回路４の制御の下に、Ｙゲート／センスアンプブロ
ック７、ＬＢリード／ライト回路８、およびステータス
レジスタ９のいずれかを選択して入出力バッファ１１へ
電気的に接続するマルチプレクサ１０を含む。

【００３９】ステータスレジスタ９においては、データ
書込時正確にメモリセルに対しデータの書込が行なわれ
たか否かを示すステータスデータおよび消去時正確にデ
ータの消去が行なわれたか否かを示すデータを格納する
レジスタが設けられる。ＬＢリード／ライト回路８は、
制御回路４の制御の下に、ロックビットの書換が指定さ
れたときに、ブロックアドレス信号（明確には示さず）
に従って対応のロックビットに対する書込／読出を行な
う。

【００４０】制御回路４は、この外部制御信号／ＣＥ、
／ＯＥ、／ＷＥ、／ＷＰ、／ＲＰおよび／ＸＰの状態に
従って必要な内部制御信号を発生する。この制御回路４
は、メモリセルデータの書込および消去に必要な電圧の
発生、書込および消去のベリファイを行なう回路を含
む。この制御回路４は、論理回路で構成されてもよく、
またプロセサで構成されてもよく、またＤＳＰ（ディジ
タル・シグナル・プロセサ）で構成されてもよい（この
構成については後に説明する）。

【００４１】図１に示すように、不揮発性半導体記憶装
置においては、２つのライトプロテクト信号／ＷＰおよ
び／ＸＰが用いられる。書込または消去を行なうデータ
書換動作時においては、このリセットパワーダウンモー
ド信号／ＲＰ、ならびに第１および第２のライトプロテ
クト信号／ＷＰおよび／ＸＰの状態に従って各領域１ｂ
ｒ、１ｐｒ、および１ｍｒごとにプロテクト態様を設定
する。

【００４２】図２は、この発明の実施の形態１における
不揮発性半導体記憶装置のメモリブロックに対するライ
トプロテクトの態様を一覧にして示す図である。以下、
この図２を参照して、図１に示す制御回路４が実現する
ライトプロテクト機能の態様について説明する。

【００４３】（ｉ） リセットパワーダウンモード信号
／ＲＰが通常動作時に与えられるＨレベルよりもさらに
高い電圧レベルの昇圧レベルＨＨに設定されるとき：こ
の状態においては、第１および第２のライトプロテクト
信号／ＷＰおよび／ＸＰの状態およびロックビットの値
にかかわらず（ロックビット無効）、メモリアレイ１に
おけるすべてのメモリブロック１ａ〜１ｎのデータの書
換が許可される。すなわち、図３（Ａ）に示すように、
ブートブロック領域１ｂｒ、パラメータブロック領域１
ｐｒおよびメインブロック領域１ｍｒに対するデータの
書換は、ロックビットＬＢの値にかかわらず許可され
る。これにより、製造者が、必要なデータの初期設定お
よび起動時に必要とされるブートプログラムのコードの
書込などを行なうことができる。

【００４４】この状態においては、またロックビットＬ
Ｂの値の設定も行なうことができる。

【００４５】（ｉｉ） リセットパワーダウンモード信
号／ＲＰ、ならびに第１および第２のライトプロテクト
信号／ＷＰおよび／ＸＰがすべてＨレベルのとき：この
状態においても、ロックビットＬＢの値にかかわらず、
メモリアレイ１に含まれるメモリブロック１ａ〜１ｎす
べてに対するデータの書換は許可される。またロックビ
ットＬＢも、その値を変更することができる。この状態
では、図３（Ａ）に示すように、ブートブロック領域１
ｂｒ、パラメータブロック領域１ｐｒおよびメインブロ
ック領域１ｍｒに対し、データの書換を行なうことがで
きる。利用者が、たとえば制御プログラムの追加などを
行ない、また製造者がパラメータブロック領域１ｐｒに
対し数値パラメータなどの製品識別番号書込などをシス
テム組込み時において容易に行なうことができ、またテ
ストも容易に行なえる。

【００４６】（ｉｉｉ） リセットパワーダウンモード
信号／ＲＰおよび第１のライトプロテクト信号／ＷＰが
ともにＨレベルであり、第２のライトプロテクト信号／
ＸＰがＬレベルのとき：この状態においては、パラメー
タブロック領域１ｐｒに含まれるメモリブロック１ｃお
よび１ｄに対するデータの書換は、対応のロックビット
ＬＢｂおよびＬＢｃにより決定される（ロックビット有
効）。ブートブロック領域１ｂｒのメモリブロック１ａ
およびメインブロック領域１ｍｒに含まれるメモリブロ
ック１ｄ〜１ｎに対するデータの書換は、ロックビット
ＬＢの値にかかわらず禁止される。また、ロックビット
ＬＢの変更も禁止される。利用者が必要に応じてパラメ
ータデータの書換を行なう。

【００４７】この状態は、図３（Ｂ）に示すように、パ
ラメータブロック領域１ｐｒに対してのみ、対応のロッ
クビットＬＢの値に従って選択的に書換を行なうことが
でき、残りの領域に対しては、無条件にデータの書換は
禁止される。この状態において、ロックビットＬＢの書
換もまた、禁止される。

【００４８】（ｉｖ） リセットパワーダウンモード信
号／ＲＰおよび第２のライトプロテクト信号／ＸＰがと
もにＨレベルであり、第１のライトプロテクト信号／Ｗ
ＰがＬレベルのとき：この状態においては、ロックビッ
トＬＢのチップにかかわらずブートブロック領域１ｂｒ
のメモリブロック１ａに対するデータの書換は禁止さ
れ、パラメータブロック領域１ｐｒおよびメインブロッ
ク領域１ｍｒに含まれるメモリブロックに対するデータ
の書換は対応のロックビットＬＢの値に従って決定され
る。したがって、図３（Ｃ）に示すように、ブートブロ
ック領域１ｂｒに含まれるブートコードの書換は、確実
に禁止され、一方パラメータブロック領域１ｐｒおよび
メインブロック領域１ｍｒは、ロックビットＬＢの値に
従って書換が制御される。この状態においても、またロ
ックビットＬＢの書換は禁止される。

【００４９】（ｖ） リセットパワーダウンモード信号
／ＲＰがＨレベルでありかつ第１および第２のライトプ
ロテクト信号／ＷＰおよび／ＸＰがともにＬレベルのと
き：この状態においては、ブートブロック領域１ｂｒ、
パラメータブロック領域１ｐｒおよびメインブロック領
域１ｍｒのメモリブロックに対するデータの書換は、ロ
ックビットの値にかかわらず禁止される（ロック状
態）。したがって、図３（Ｄ）に示すように、ブートブ
ロック領域１ｂｒ、パラメータブロック領域１ｐｒおよ
びメインブロック領域１ｍｒのデータの書換はすべて禁
止される。また、ロックビットＬＢの書換も禁止され
る。

【００５０】（ｖｉ） リセットパワーダウンモード信
号／ＲＰがＬレベルのとき：この状態においては、ディ
ープパワーダウンモードが設定され、不揮発性半導体記
憶装置の内部動作は禁止されるため、ブートブロック領
域１ｂｒ、パラメータブロック領域１ｐｒおよびメイン
ブロック領域１ｍｒのデータの書換に対しロックがかけ
られ、またロックビットＬＢに対するデータ書換に対し
てもロックがかけられる。したがって図３（Ｄ）に示す
ように、メモリブロックすべてに対するデータの書換は
禁止される。

【００５１】この図２および図３（Ａ）〜（Ｄ）に示す
ように、各領域それぞれに対して、データ書換（書込／
消去）に対するロック／アンロックを設定することがで
きる。製造者が、この不揮発性半導体記憶装置に対しデ
ータを書込む場合、図３（Ａ）および図３（Ｄ）に示す
ように、ロックビットにかかわらず、データの書換の禁
止／許可が決定される。一方、利用者が実際に使用する
場合においては、パラメータブロック領域１ｐｒおよび
メインブロック領域１ｍｒのデータは、その処理内容に
応じて適宜変更される。したがって、この場合、ソフト
ウェア的に設定されるロックビットＬＢに従ってこのデ
ータの書換が制御される。これにより、利用者の処理内
容に応じてライトプロテクトを実現するために、データ
書換に対するロック／アンロックを柔軟に設定すること
ができる。

【００５２】図２および図３（Ａ）〜（Ｄ）に示すよう
に、各領域単位でデータ書換に対するロック／アンロッ
クを設定している。ロックビットＬＢに従ってライトプ
ロテクトが行なわれる場合、ロックビットはすべてその
値の更新が禁止されている。したがって、ロックビット
ＬＢの値が誤って設定されることがなく、パラメータブ
ロック領域およびメインブロック領域１ｍｒのデータの
書換が誤って行なわれることはなく、正確なライトプロ
テクトが実現される。

【００５３】また、パラメータブロック領域１ｐｒは、
製造者および利用者両者が使用する領域であり、このた
め、パラメータブロック領域に対してはロックビットＬ
Ｂに従ってデータの書換が行なわれる状態およびパラメ
ータブロック領域１ｐｒおよびメインブロック領域１ｍ
ｒ両者ともロックビットＬＢの値に従ってデータの書換
を行なう状態の両者を設けている。パラメータブロック
領域１ｐｒおよびメインブロック領域１ｍｒに対し、ロ
ックビットに従ってデータの書換が制御される場合にお
いては、ブートブロック領域１ｂｒに対するデータの書
換は禁止される（ロックがかけられている）。したがっ
て、このデータ書換時において、誤ってブートブロック
領域に格納された書換るべきでないブートコードなどの
プログラムコードが書換られるのを確実に防止すること
ができる。

【００５４】したがって、従来と異なり、ブートブロッ
ク領域、パラメータブロック領域、およびメインブロッ
ク領域個々に、ロック／アンロック状態の態様を異なら
せることができ、処理内容に応じて、必要な領域に確実
にデータ書換に対するロックをかけて、データの誤書込
／誤消去が生じるのを防止することができる。図１５に
示すように、各領域共通に、プロテクト態様を設定する
場合に生じる可能性のある誤消去、または誤書込を防止
することができる。また、ロックビットＬＢの書換は、
パラメータブロック領域またはメインブロック領域に対
するロックビットに従うデータ書換が許可されている場
合には禁止しているため、このパラメータブロック領域
およびメインブロック領域に対するデータ書換を行なっ
たときロックビットへのアクセスが行なわれるため、誤
ってこのロックビットが変更されるのを防止することが
できる。

【００５５】［制御回路の構成］図４は、図１に示す制
御回路の書込および消去に関連する部分の構成を概略的
に示す図である。図４において、制御回路４は、チップ
イネーブル信号／ＣＥの活性化時外部からデータ入出力
ピン端子（Ｉ／Ｏ）を介して与えられるコマンドを取込
み、指定された動作モードを判定するモード判定回路４
ａと、このモード判定回路４ａの書込／消去指示信号に
応答して活性化され、外部制御信号／ＲＰ、／ＷＰおよ
び／ＸＰを取込み、その状態を判定し該判定結果を示す
信号を出力するデコーダ４ｂと、モード判定回路４ａの
制御の下に活性化され、デコーダ４ｂから与えられるプ
ロテクト態様指示信号とブロックアドレスとを受け、ア
ドレス指定されたメモリブロックに対するプロテクト態
様（ロック態様）を決定するプロテクト制御回路４ｃ
と、モード判定回路４ａからの書込／消去指示信号に応
答して活性化されかつプロテクト制御回路４ｃの出力す
る書込および消去に対する許可／禁止を示す書換禁止／
許可指示信号に従って、書込および消去動作を制御する
書込／消去制御回路４ｄを含む。

【００５６】モード判定回路４ａは、チップイネーブル
信号／ＣＥの活性化時、ライトイネーブル信号／ＷＥの
活性化に従って入出力バッファを介して与えられる入力
データのビットパターンを判別し、書込または消去が指
定されたか否かを判定する。

【００５７】デコーダ４ｂは、外部から与えられる信号
／ＲＰ、／ＷＰおよび／ＸＰの状態の組合せに応じてラ
イトプロテクト態様を示す信号を出力する。このデコー
ダ４ｂの出力するプロテクト態様指示信号は、各メモリ
ブロック領域ごとに発生されてもよく、また図２に示す
ように、信号の状態の組合せそれぞれに応じて対応の内
部制御信号が活性状態とされる構成のいずれが用いられ
てもよい。

【００５８】プロテクト制御回路４ｃは、モード判定回
路４ａが書込または消去動作モードを指定するとき、デ
コーダ４ｂからのプロテクト態様指示信号とブロックア
ドレス信号と、ＬＢリード／ライト回路８を介して与え
られるロックビットを受け、アドレス指定されたメモリ
ブロックに対するプロテクト態様を決定し、その決定結
果に従って書込／消去制御回路４ｄの活性／非活性化を
制御する。

【００５９】書込／消去制御回路４ｄは、書込または消
去に必要な書込／消去電圧発生回路を備え、また書込／
消去ベリファイのためのシーケンサを含み、所定のシー
ケンスでロックビットの読出／書込を含む書込または消
去動作を制御する。また発生した書込／消去電圧は、ア
ドレスデコーダへ与えられて、選択メモリの行に対応し
て配置されるワード線および列に対して配置されるビッ
ト線ならびにソース線に必要な電圧が印加される。

【００６０】図５は、データ書込時の外部信号のタイミ
ング関係を示す図である。図５に示すように、時刻ｔ１
においてチップイネーブル信号／ＣＥおよびライトイネ
ーブル信号／ＷＥをＬレベルに設定し、かつデータ入出
力端子（Ｉ／Ｏ）へ、コード“４１Ｈ”を与える。この
コード“４１Ｈ”は、データ書込モードを指定するコマ
ンドであり、モード判定回路４ａは、このコード“４１
Ｈ”により、データ書込モードが指定されたことを識別
する。次いで、次のサイクルで、チップイネーブル信号
／ＣＥおよびライトイネーブル信号／ＷＥがＬレベルの
ときに、外部から与えられる書込データ（Ｉ）が取込ま
れ、このときに与えられるアドレス信号ＡＤ（ページア
ドレスＡＸおよび列アドレスＡＹ）が設定され、書込ペ
ージが指定される。ページアドレスＡＸは、書込データ
の書込時すべて同じページを示す状態に設定される。こ
のページアドレスは、またメモリブロックを特定するブ
ロックアドレスをも示す。列アドレスＡＹは、１ページ
のアドレスが先頭アドレスから順次与えられる。この列
アドレスＡＹに従って、図１に示すＹゲート／センスア
ンプブロック７に含まれるＹゲートが順次選択され、図
１に示すページバッファ３に、この書込データ（Ｉ）が
順次ラッチされる。

【００６１】時刻ｔ２において、１ページの最後の書込
データがチップイネーブル信号／ＣＥおよびライトイネ
ーブル信号／ＷＥの活性化時に内部に取込まれる。時刻
ｔ３においてチップイネーブル信号／ＣＥおよびライト
イネーブル信号／ＷＥをともにＨレベルとすることによ
り、内部で、ページ書込動作シーケンスが起動される。
この時刻ｔ２において、外部制御回路／ＲＰ、／ＷＰお
よび／ＸＰを所定の状態に設定する。この外部制御信号
／ＲＰ、／ＷＰおよび／ＸＰの状態に従って、時刻ｔ３
から始まるページ書込シーケンスにおいて、プロテクト
態様が決定され、その決定されたプロテクト態様に従っ
てページ書込が行なわれる。

【００６２】この書込動作が完了すると、外部の装置
は、正確に書込が行なわれたか否かを判定するために、
チップイネーブル信号／ＣＥおよび出力イネーブル信号
／ＯＥをＬレベルの活性状態とし、内部のステータスレ
ジスタに格納されたデータ（Ｏ）を読出す。このステー
タスレジスタデータ（Ｏ）の値により、正確に書込が行
なわれたことを外部の装置が識別し、次の書込または読
出などの必要な動作が行なわれる。

【００６３】図４に示す制御回路４は、この図５に示す
時刻ｔ３からのページ書込シーケンス時において、外部
制御回路／ＲＰ、／ＷＰおよび／ＸＰの状態に従ってプ
ロテクト態様を決定する。このページ書込シーケンスに
おいては、データの書込が行なわれる場合には、まず選
択されたページのメモリセルデータがすべて消去され、
次いでページバッファ３に格納された書込データに従っ
て、消去状態と異なるデータを書込むべきメモリセルに
対するデータの書込が行なわれる。内部で書込および消
去のベリファイ動作が行なわれ、そのベリファイ結果を
示すデータがステータスレジスタに格納される。

【００６４】図６は、図４に示す制御回路４の動作を示
すフロー図である。以下、図６を参照して、図４に示す
制御回路のデータ書込時の動作について説明する。

【００６５】まず、コード“４１Ｈ”が入力されたか否
かの判定がモード判定回路４ａにおいて行なわれる（ス
テップＳ１）。コード“４１Ｈ”が入力されると、デー
タ書込モードが指定されたため、モード判定回路４ａ
は、書込シーケンスを設定する（ステップＳ２）。この
書込シーケンスが設定されると、書込データが順次アド
レス信号とともに与えられる。この与えられるアドレス
信号ＡＤのうち、列アドレス信号ＡＹが１ページの最終
アドレスに到達したか否かを見ることにより、１ページ
のすべてのデータのロードが行なわれたか否かの判定が
行なわれる。

【００６６】最後のデータのロードが行なわれるとき、
デコーダ４ｂが、外部制御信号／ＲＰ、／ＷＰおよび／
ＸＰを取込み、またプロテクト制御回路４ｃが、ブロッ
クアドレスおよび書込／消去制御回路４ｄにより活性化
されたＬＢリード／ライト回路８からのロックビット
（ＬＢ）を読込む（ステップＳ４）。このプロテクト制
御回路４ｃは、デコーダ４ｂからのロック態様指示信号
とロックビット（ＬＢ）とブロックアドレスとに従っ
て、このブロックアドレスが指定されるメモリブロック
に対するデータ書込に対しロックをかけるか否かの判定
を行なう（ステップＳ５）。データ書込に対し許可が示
されているアンロック状態のときには、図１に示すペー
ジバッファ３にロードされたデータに従って書込が行な
われる（ステップＳ６）。一方、データ書込に対しロッ
クすべきであると判定された場合には、データ書込は行
なわれず、データ書込シーケンスが終了する。このデー
タ書込の終了は、たとえばレディ／ビジー信号を用いて
外部装置へ知らされる。利用者は、このレディ／ビジー
信号により、データ書込が終了したことを知らされたと
き、ステータスレジスタに格納されたステータスデータ
を読出して、書込が正確に行なわれたか否かを知ること
ができる。ロック状態のときには、このステータスレジ
スタにおいては、書込不実施を示すデータが格納されて
おり、一方、データ書込が行なわれた場合には、ステー
タスレジスタには、１ページの書込完了を示すデータが
格納されており、このデータを読むことにより、利用者
は、書込が行なわれたか否かを、すなわちロックされて
いたか否かを知ることができる。

【００６７】図６のステップＳ４に示すように、ブロッ
クアドレスをプロテクト制御回路４ｃに取込み、このブ
ロックアドレスが指定する領域に対し、書込に対するロ
ック／アンロックが、外部制御信号／ＲＰ、／ＷＰ、お
よび／ＸＰならびにロックビットＬＢに従って決定され
る。

【００６８】図７は、データ消去動作時における外部信
号の状態を示す図である。時刻ｔ１において、チップイ
ネーブル信号／ＣＥをＬレベルの活性状態とし、この状
態で、外部から、コード“２０Ｈ”を与える。図４に示
すモード判定回路４ａは、コード“２０Ｈ”に従って、
消去モードを指定するための第１のコマンドが入力され
たと判定し、次に与えられるコマンドを待ち受ける。時
刻ｔ２において、再びチップイネーブル信号／ＣＥをＬ
レベルに設定し、外部からコード“Ｄ０Ｈ”をデータ入
出力端子へ与える。図４に示すモード判定回路４ａは、
このコード“２０Ｈ”および“Ｄ０Ｈ”がチップイネー
ブル信号／ＣＥに従って連続して与えられたことを判定
すると、内部を消去モードに設定し、外部制御信号／Ｒ
Ｐ、／ＷＰ、および／ＸＰならびに内部の対応のメモリ
ブロックのロックビットの値に従って選択的に消去を行
なう。この消去動作完了時においては、図示しないレデ
ィ／ビジー信号が外部アクセス可能状態に設定され、外
部で、消去モードが完了したことを知ることができる。
利用者は、時刻ｔ４において、ステータスレジスタに格
納されたデータをチェックし、正確に消去が行なわれて
いるか否かを判定する。

【００６９】図８は、この図４に示す制御回路の消去モ
ード時における動作を示すフロー図である。以下、図８
のフロー図を参照して、図４に示す制御回路の消去モー
ド時の動作について説明する。

【００７０】モード判定回路４ａは、チップイネーブル
信号／ＣＥが活性状態のときに、コード“２０Ｈ”が入
力されたか否かを判定する（ステップＳ１０）。コード
“２０Ｈ”が入力されると、消去モードを指定するため
の第１のコマンドが与えられたと判定し、次のコマンド
を待ち受ける。次いで、チップイネーブル信号／ＣＥの
活性化に従って、コード“Ｄ０Ｈ”が入力されたか否か
の判定をモード判定回路４ａが行なう。コード“Ｄ０
Ｈ”が入力されると、モード判定回路４ａは消去が指定
されたと判定し、図４に示すデコーダ４ｂ、プロテクト
制御回路４ｃおよび書込／消去制御回路４ｄを活性化す
る。コード“Ｄ０Ｈ”と同時に、ブロックアドレスが与
えられ、図示しない回路部分においてラッチされ、消去
すべきメモリブロックが特定される。

【００７１】デコーダ４ｂは、モード判定回路４ａの制
御の下に、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰを
取込み、これらの状態の組合せに応じた内部指示信号を
発生してプロテクト制御回路４ｃへ与える。書込／消去
制御回路４ｄは、ブロックアドレス信号に従って、この
アドレス指定されたメモリブロックに対応するロックビ
ットを読出す。プロテクト制御回路４ｃは、書込／消去
制御回路４ｄにより活性化されたＬＢリード／ライト回
路８から、対応のロックビットを入力する。このプロテ
クト制御回路４ｃは、またブロックアドレスをも入力す
る（ステップＳ１２）。プロテクト制御回路４ｃは、こ
れらの入力した信号およびロックビットに従って、アド
レス指定されたメモリブロックに対する消去の許可／禁
止を判定する（ステップＳ１３）。アドレス指定された
メモリブロックに対し、消去を行なってもよい場合（す
なわちアンロック状態）が示されるときには、書込／消
去制御回路４ｄが活性化され、消去に必要な内部電圧を
発生して、アドレス指定されたメモリブロックの一括消
去が行なわれる（ステップＳ１４）。一方、ステップＳ
１３において、このアドレス指定されたメモリブロック
に対する消去が禁止されており、ロックがかけられてい
る場合には、消去は行なわれない。単に外部に対し、消
去終了が示される（レディ／ビジー信号による）。

【００７２】上述のように、この消去モード時において
も、外部制御信号／ＲＰ、／ＷＰ、および／ＸＰをブロ
ックアドレス信号とロックビットＬＢとに従って、消去
に対するロック／アンロック（禁止／許可）を決定して
おり、メモリブロック単位でロック／アンロックをかけ
ることができる。

【００７３】なお、ステップＳ１１において、コード
“２０Ｈ”に続いて、第２サイクルでコード“Ｄ０Ｈ”
が入力されない場合には、消去コマンドは与えられなか
ったと判定され、初期状態に戻る。これにより、誤った
消去が行なわれるのを防止する。

【００７４】図９は、ロックビットの書換シーケンスに
おける外部信号の状態を示す図である。図９において、
時刻ｔ１においてチップイネーブル信号／ＣＥをＬレベ
ルの活性状態とし、コード“７７Ｈ”を入力する。これ
により、ロックビット設定のための第１のコマンドが与
えられる。次いで、時刻ｔ２において再びチップイネー
ブル信号／ＣＥをＬレベルの活性状態とし、コード“Ｄ
０Ｈ”を入力する。これらの２つのコードにより、ロッ
クビット設定モードが指定される。この時刻ｔ２におけ
るチップイネーブル信号ＣＥの活性化のときに、アドレ
ス信号ＡＤを、ロックビットを設定するメモリブロック
を指定するブロックアドレスに設定する。これにより、
ロックビットを書換えるべきメモリブロックが特定され
る。

【００７５】時刻ｔ３において、チップイネーブル信号
ＣＥをＬレベルの活性状態とし、設定すべきロックビッ
トのデータ（Ｉ）を入力する。このときに、外部制御信
号／ＲＰ、／ＷＰおよび／ＸＰをそれぞれ所定の状態に
設定する。これにより、時刻ｔ４においてチップイネー
ブル信号ＣＥをＨレベルとし、ライトイネーブル信号／
ＷＥをＨレベルとすると、内部でロックビット書換モー
ドが実行される。ロックビットのデータの実際の書換
は、外部制御信号／ＲＰ、／ＷＰおよびＸＰの状態の組
合せにより決定される。

【００７６】時刻ｔ５においてこのロックビット書換モ
ードが完了すると、外部で、ロックビットが書換えられ
たことを検証するために、出力イネーブル信号／ＯＥお
よびチップイネーブル信号／ＣＥをＬレベルの活性状態
とし、ステータスレジスタの記憶データ（Ｏ）を読出
し、確実に、このロックビットが所定の状態に更新され
たことを確認する。

【００７７】図１０は、このロックビット設定モード時
における図４に示す制御回路の動作を示すフロー図であ
る。まず、モード設定回路４ａは、コード“７７Ｈ”が
入力されているか否かを判定する（ステップＳ２０）。
このコード“７７Ｈ”が入力されると、次いでモード判
定回路４ａは次のロックビット設定を行なうためのコー
ドの入力を待つ。このコード“Ｄ０Ｈ”が入力されると
（ステップＳ２１）、モード判定回路４ａは、ロックビ
ット設定モードが指定されたと判定し、プロテクト制御
回路４ｃおよび書込／消去制御回路４ｄを活性化する。
このステップＳ２１において、コード“Ｄ０Ｈ”は入力
されない場合には、ロックビット設定コマンドは与えら
れていないと判定され、初期状態に復帰する。

【００７８】次いで、設定すべきロックビットの値を示
すデータがロードされる（ステップＳ２２）。このロッ
クビットデータは、図４に示す書込／消去制御回路４ｄ
の制御の下に、ＬＢリード／ライト回路８へ与えられて
ラッチされる。

【００７９】次いで、デコーダ４ｂが外部制御信号／Ｒ
Ｐ、／ＷＰおよび／ＸＰを取込み、プロテクト制御回路
４ｃが、ブロックアドレス信号を取込み、また、先の書
込／消去モード時と同様、書込／消去制御回路４ｄがＬ
Ｂリード／ライト回路８を活性化し、書込／消去制御回
路４ｄの制御の下にブロックアドレス信号が指定するメ
モリブロックに対するロックビットの値をプロテクト制
御回路４ｃが読込む（ステップＳ２３）。

【００８０】プロテクト制御回路４ｃは、これら読込ん
だ信号に従って、アドレス指定されたメモリブロックに
対するロックビットの書換の禁止／許可（ロック／アン
ロック）を判定する（ステップＳ２４）。ロックビット
の書換が許可されている場合（アンロック状態のと
き）、書込／消去制御回路４ｄの下に、ＬＢリード／ラ
イト回路８によりラッチされていたロックビットデータ
に従ってロックビットの書換が行なわれる（ステップＳ
２５）。このロックビットの書換時においては、メモリ
セルのデータ書込と同様にして、ロックビットの消去状
態への駆動が行なわれた後、このＬＢリード／ライト回
路８にラッチされた書込データに従って消去状態または
書込状態にこのロックビットを格納する不揮発性メモリ
セルが設定される。ステップＳ２４において、ロックビ
ットの書換が禁止されている場合（ロック状態のと
き）、ロックビット書換は実行されず、外部のレディ／
ビジー信号がレディ状態とされ、外部アクセスを許可
し、またロックビット書換モードが完了したことを知ら
せる。

【００８１】なお、この図１０に示すフロー図におい
て、ロックビット更新時において、ロックビットＬＢの
読込を行なって、このロックビットの書換に対するロッ
ク／アンロックを判定している。ここで、先の通常のメ
モリセルデータの書換／消去のロック／アンロックを判
定する場合と同じ制御シーケンスを制限するためであ
る。ロックビット書換モード時においては、外部制御信
号／ＲＰ、／ＷＰおよび／ＸＰの状態の組合せに従って
その書換の禁止／許可が判定される構成が用いられても
よい。

【００８２】［プロテクト制御回路の構成１］図１１
は、図４に示すプロテクト制御回路４ｃの構成を概略的
に示す図である。図１１において、デコーダ４ｂは、外
部制御信号／ＲＰ、／ＷＰおよび／ＸＰの状態に従っ
て、図２に示す各行それぞれに対応する制御信号φ１〜
φ６のいずれかを活性状態へ駆動する。ここで、図１１
において、デコーダ４ｂの出力する制御信号φ１〜φ６
は、外部制御信号／ＲＰ、／ＷＰおよびＸＰに対する対
応関係を明確にするために用いられている。図２に示す
ように、デコーダ４ｂが指定するプロテクト態様は、４
種類である。したがって、これらの制御信号φ１〜φ６
は、それぞれ状態に合わせて４種類の信号に低減されて
もよい。

【００８３】プロテクト制御回路４ｃは、ブロックアド
レス信号とロックビット設定指示とを受け、書換（書込
／消去）を行なう領域が、いずれの領域であるかを判定
する領域判定部４ｃａと、領域判定部４ｃａの領域指定
信号φｒとデコーダ４ｂからの制御信号φ１〜φ６に従
って、プロテクト態様を決定するロック判定部４ｃｂ
と、ロック判定部４ｃｂの出力信号に従って、ロックビ
ットＬＢを選択的に通過させるゲート４ｃｃを含む。ロ
ック判定部４ｃｂは、ロックビットＬＢの値にかかわら
ずロックまたはアンロック状態に設定するときには、そ
のロック／アンロックを示す信号Ｌ／Ｕを生成するとと
もに、ゲート４ｃｃを出力ハイインピーダンス状態に設
定する。ロック判定部４ｃｂは、プロテクト態様がロッ
クビットＬＢに従って決定されるときにはゲート４ｃｃ
を導通状態として、ロックビットＬＢを通過させて書込
／消去制御回路へロック／アンロック設定信号として与
える。

【００８４】領域判定部４ｃａは、ブロックアドレス信
号の特定のアドレス信号（たとえば上位アドレス信号）
により、このブロックアドレスが指定するメモリブロッ
クがブートブロック領域、パラメータブロック領域、お
よびメインブロック領域のいずれに含まれるかを判定す
る。領域判定部４ｃａは、またロックビットの書換を指
示するロックビット設定指示が活性状態のときには、ブ
ートブロック領域を指定する信号を発生する。これは、
図２に示すように、ロックビットに対するプロテクト態
様と、ブートブロック領域のメモリブロックに対するプ
ロテクト態様は同じであるためである。この領域判定部
４ｃａは、たとえばブロックアドレス信号の特定のアド
レスビットを入力するテーブルメモリで構成することが
できる。

【００８５】ロック判定部４ｃｂは、デコーダ４ｂから
の制御信号φ１〜φ６のいずれが活性状態にあるかおよ
び領域判定部４ｃａからの領域指定信号φｒがいずれの
領域を指定しているかに従って、このアドレス指定され
たメモリブロックに対するプロテクト態様を決定する。
たとえば、外部制御信号／ＲＰおよび／ＷＰがともにＨ
レベルであり、外部制御信号／ＸＰがＬレベルにあると
き、デコーダ４ｂが制御信号φ３を活性状態とする。こ
のとき、領域判定部４ｃａからの領域指定信号φｒがパ
ラメータブロック領域を示すとき、ブロック判定部４ｃ
ｂは、図２に示すように、このデータ書換（書込／消
去）に対するプロテクト態様として、ロックビットＬＢ
に従うべきであると判定する。この状態においては、ゲ
ート４ｃｃがイネーブルされ、ロックビットＬＢが書込
／消去制御回路へ与えられる。このロック判定部４ｃｂ
は、制御信号φ１〜φ６と領域指定信号φｒを用いて図
２に示すテーブルを満たすようにロジックゲートまたは
ゲートアレイにより実現することができる。これに代え
てロック判定部４ｃｂは、プロセサなどで構成されても
よい。

【００８６】この図１１に示すように、領域判定部４ｃ
ａを用いて各アドレス指定されたメモリブロックがいず
れの領域に含まれるかに従って、プロテクト態様を判定
することにより、各領域単位でプロテクト態様を設定す
ることができる。

【００８７】［プロテクト制御回路の構成２］図１２
は、図４に示すプロテクト制御回路４ｃの他の構成を示
す図である。この図１２に示す構成において、まずデコ
ーダ４ｂは、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰ
に従って、各領域ごとにロック／アンロック／ロックビ
ットに示す信号を出力する。すなわちデコーダ４ｂは、
ブートブロック領域に対するロック／アンロックを示す
信号φｂｒを出力し、パラメータブロック領域に対し、
ロック／アンロック／ロックビットに示す信号φｐｒを
出力し、メインブロック領域に対し、ロック／アンロッ
ク／ロックビットに従うそれぞれを示す信号φｍｒを出
力する。

【００８８】プロテクト制御回路４ｃは、ブロックアド
レス信号とロックビット設定指示とを受け、データ書換
を行なう領域を判定する領域判定部４ａと、領域判定部
４ａからの領域指定信号φｒに従ってデコーダ４ｂの出
力信号φｂｒ、φｐｒ、およびφｍｒのいずれかの選択
するセレクタ４ｃｄと、セレクタ４ｃｄの出力信号φ
ｌ、φｕｌ、およびφｌｂを受け、このデータ書換に対
するプロテクト態様を決定するロック判定部４ｃｅと、
ロック判定部４ｃｅの出力する制御信号に従ってロック
ビットＬＢを選択的に通過させるゲート４ｃｃを含む。

【００８９】セレクタ４ｃｂは、領域判定部４ａが出力
する領域指定信号φｒが指定する領域に対応する信号の
組を選択し、ロック指示信号φｌ、アンロック指示信号
φｕｌ、およびロックビット依存指示信号φｌｂを生成
する。

【００９０】ロック判定部４ｃｅは、セレクタ４ｃｄか
らの指示信号φｌ、φｕｌ、およびφｌｂのいずれが活
性状態にあるかに従って、プロテクト態様を決定する。
ロック指示信号φｌおよびアンロック指示信号φｕｌの
いずれかが活性状態のときには、ロック判定部４ｃｅ
は、ロック／アンロックを示す信号を出力するととも
に、ゲート４ｃｃを出力ハイインピーダンス状態に設定
する。ロックビット依存指示信号φｌｂが活性状態のと
きには、ロック判定部４ｃｅは、ゲート４ｃｃをイネー
ブルし、ロックビットＬＢを通過させてロック／アンロ
ック指示信号として書込／消去制御回路へ与える。

【００９１】この図１２に示す構成において領域判定部
４ａおよびゲート４ｃｃは図１１に示す構成と同じであ
る。

【００９２】このデコーダ４ｂが各領域ごとにプロテク
ト態様指示信号を生成する構成となり、ロック判定部４
ｃｅにおける判定のための構成が簡略化される。

【００９３】［他の適用例］不揮発性半導体記憶装置と
しては、消去がメモリブロック単位で行なわれるフラッ
シュメモリ（フラッシュＥＥＰＲＯＭ）であってもよ
く、また通常の消去がバイト単位で行なわれる電気的に
書込消去可能なＥＥＰＲＯＭ、データの出力がシリアル
に行なわれるシリアルＥＥＰＲＯＭ、および強誘電体材
料を記憶のために用いる強誘電体メモリ（ＦＲＡＭ）の
いずれであってもよく、データ書換に対するプロテクト
機能が設けられている不揮発性メモリであれば、本発明
は適用可能である。

【００９４】また、メモリアレイが、複数のアドレス領
域を有し、各アドレス領域毎に格納するデータの種類が
異なる構成であれば、いずれのメモリにも本発明は適用
可能である。

【００９５】また、この発明に従う不揮発性メモリは、
携帯電話システムにおけるメモリ、ＩＣカードにおける
メモリ、ディジタル・スチル・カメラにおけるプログラ
ム／データメモリ、携帯情報機器（ＰＤＡ）のいずれに
おいて用いられてもよい。

【００９６】

【発明の効果】以上のように、この発明に従えば、複数
の領域に分割されるメモリアレイにおいて、各領域単位
でプロテクト態様を決定することができるように構成し
たため、処理用途に応じて柔軟にプロテクト態様を設定
することができ、確実な誤書換（誤書込／誤消去）を防
止することができる。また、利用者は、その処理用途に
応じて、簡単にプロテクト態様を設定することが可能と
なる。

【００９７】すなわち、請求項１に係る発明に従えば、
各々が異なる属性を有するデータを不揮発的に格納する
複数のメモリブロック領域に対し、複数の外部制御信号
の状態に従ってこれら複数のメモリブロック領域のデー
タ書換に対する保護態様を領域単位で設定するように構
成しているため、プロテクト態様を柔軟に設定すること
が可能となり、使い勝手の良い半導体記憶装置を実現す
ることができる。また、必要とされる領域に対しての
み、プロテクトをかけることができ、確実に、データの
保護を行なうことができ、信頼性の高い半導体記憶装置
を実現することができる。

【００９８】請求項２に係る発明に従えば、複数の外部
制御信号の状態に従ってメモリブロック個々に設けられ
ているブロックビットの有効／無効をグループごとに決
定するように構成しているため、データ書換に対するプ
ロテクトを、各領域単位で、無条件に禁止、無条件に許
可、およびロックビットに従うのいずれかに設定するこ
とができ、書換データに応じて、確実に、データの保護
を行なうことができる。また、無条件禁止／無条件許可
およびロックビットに従うの状態をグループ単位で設定
しているため、製造者がデータ／コードを書込む場合
に、無条件の許可／禁止状態に設定し、利用者が利用す
る場合には、ロックビットを従う状態に設定することに
より、利用者／製造者いずれにとっても、使い勝手の良
い半導体記憶装置を実現することができる。

【００９９】請求項３に係る発明に従えば、複数の外部
制御信号として、リセットパワーダウンモード指示信号
と、データ書換に対するプロテクトを指示する第１およ
び第２のライトプロテクト指示信号とを用いているた
め、従来の構成に比べて、１つのプロテクト指示信号の
増加のみで、柔軟にメモリブロック領域単位でプロテク
ト態様を設定することができる。

【０１００】請求項４に係る発明に従えば、メモリブロ
ックが、データを不揮発的に記憶しており、データ書換
は記憶データの消去および外部データの書込および記憶
両者を含んでおり、消去モードおよび書込モード（プロ
グラムモード）いずれにおいても、柔軟にプロテクト態
様を決定することができる。

【０１０１】請求項５に係る発明に従えば、ライトプロ
テクト機能を有する半導体記憶装置において第１および
第２のライトプロテクト指示信号入力ピンを設け、複数
のメモリブロック個々のライトプロテクトの態様を所定
数の複数のメモリブロックを有する領域単位で設定する
ように構成しているため、１つのライトプロテクト指示
信号の増設のみで、領域単位で柔軟にプロテクト態様を
設定することができ、利用者にとって、処理用途に応じ
てプロテクト態様を柔軟に設定することができ、利用者
にとって使い勝手の良い不揮発性半導体記憶装置を実現
することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す制御回路４の外部制御信号とライ
トプロテクト態様との対応関係を示す図である。

【図３】 （Ａ）−（Ｄ）は、図２に示すライトプロテ
クト態様における各ブロック領域のプロテクト態様を示
す図である。

【図４】 図１に示す制御回路の構成を概略的に示す図
である。

【図５】 この発明の不揮発性半導体記憶装置のデータ
書込モード時の外部制御信号のシーケンスを示す図であ
る。

【図６】 データ書込モード時における図４の制御回路
の動作を示すフロー図である。

【図７】 データ消去モード時の外部制御信号のシーケ
ンスを示す波形図である。

【図８】 データ消去モード時における図４に示す制御
回路の動作を示すフロー図である。

【図９】 ロックビット設定モードにおける制御信号の
シーケンスを示す図である。

【図１０】 ロックビット設定シーケンスにおける図４
の制御回路の動作を示すフロー図である。

【図１１】 図４に示すプロテクト制御回路の構成を概
略的に示す図である。

【図１２】 図４に示すプロテクト制御回路の他の構成
を概略的に示す図である。

【図１３】 従来の不揮発性半導体記憶装置の要部の構
成を概略的に示す図である。

【図１４】 図１３に示すメモリアレイの分割構成を概
略的に示す図である。

【図１５】 従来の不揮発性半導体記憶装置のライトプ
ロテクト態様を一覧にして示す図である。

【符号の説明】 １ メモリアレイ、１ａ〜１ｎ メモリブロック、１ｂ
ｒ ブートブロック領域、１ｐｒ パラメータブロック
領域、１ｍｒ メインブロック領域、２ プロテクト制
御データ格納領域、２ａ〜２ｎ ロックビット格納部、
３ ページバッファ、４ 制御回路、５ アドレスバッ
ファ、６ アドレスデコーダ、７ Ｙゲート／センスア
ンプ、８ ＬＢリード／ライト回路、４ａ モード判定
回路、４ｂ デコーダ、４ｃ プロテクト制御回路、４
ｄ 書込／消去制御回路、４ｃａ領域判定部、４ｃｂ
ロック判定部、４ｃｃ ゲート、４ｃｄ セレクタ、４
ｃｅ ロック判定部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 和男 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 各々が１以上のメモリブロックを有しか
   つ各々が属性が異なるデータを不揮発的に格納するため
   の複数のメモリブロック領域、およびデータ書換時、複
   数の外部制御信号の状態に従って、前記複数のメモリブ
   ロックグループのデータ書換に対する保護態様を各前記
   領域単位で設定するための制御手段を備える、半導体記
   憶装置。
2. 【請求項２】 各前記メモリブロックに対して設けら
   れ、対応のメモリブロックの格納データの書換の禁止／
   許可を示すロックビットを格納するための手段をさらに
   備え、 前記制御手段は、前記複数の外部制御信号の状態に従っ
   て、各前記領域ごとに対応のロックビットを有効とする
   か無効とするかを決定する手段を含む、請求項１記載の
   半導体記憶装置。
3. 【請求項３】 前記複数の外部制御信号は、消費電流を
   低下させるパワーダウンモードを指示するリセットパワ
   ーダウンモード指示信号と、データ書換に対するプロテ
   クトの有無を指示する第１および第２のライトプロテク
   ト指示信号とを含む、請求項１または２記載の半導体記
   憶装置。
4. 【請求項４】 前記データ書換は、記憶データの消去な
   らびに外部からのデータの書込および記憶を含む、請求
   項１から３のいずれかに記載の半導体記憶装置。
5. 【請求項５】 複数の不揮発性メモリブロックを有しか
   つライトプロテクト機能を有する半導体記憶装置におい
   て、第１および第２のライトプロテクト指示信号入力ピ
   ンを設け、前記複数の不揮発性メモリブロック個々のラ
   イトプロテクトの態様を１以上のメモリブロックを有す
   る領域単位で設定できるようにしたことを特徴とする、
   半導体記憶装置。