CN102385556B - 串行非易失性存储器及解除存储器写保护的方法 - Google Patents

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Abstract

本发明提供一种串行非易失性存储器及解除存储器写保护的方法，该串行非易失性存储器包括具有多个存储区块的非易失性存储器阵列，这些多个存储器区块中的一个或多个具有锁定或解锁状态。在串行非易失性存储器中设置写保护电路模块，其中配置有逻辑电路以用于识别指定的锁定或解锁信号序列，并根据锁定或解锁信号序列在一安全区域中设置保护状态，以将多个存储器区块中的一个或多个置于锁定或解锁状态。在此，解锁信号序列包括至少两个信号序列：第一解锁基本信号序列，具有1至7个信号位，并被施加到存储器的地址输入针脚或逻辑低使能写保护输入针脚；第二解锁序列，在所述第一解锁序列之后被施加到存储器的串行数据针脚。

Description

串行非易失性存储器及解除存储器写保护的方法
技术领域
本发明涉及非易失性半导体存储器，尤其是涉及非易失性存储器的写保护的设置和解除。
背景技术
非易失性存储器，例如EEPROM(电可擦写可变成只读存储器)因其具有低功耗，被广泛应用于各种便携设备，例如便携式计算机，个人数字助理设备，数码相机，手机。非易失性存储器即使在设备断电后也能够保存数据。
非易失性存储器已经发展出写保护功能，可降低将存储器中储存的数据错误地擦除或覆盖的风险。一般地，在便携式设备中，程序代码和系统数据，例如配置参数和其他固件是储存在存储器的一段中。为了可靠地保留重要的操作数据和程序代码，有必要在存储器中设置一个保护机制，以预防无意擦除或破坏系统数据。
传统EEPROM芯片通常可具有三种类型的保护方法。第一种是永久软件写保护(Permanent Software Write Protection，PSWP)，它是针对EEPROM设备中的数据阵列中的一段的不可逆保护，可由软件永久设置。数据阵列的其他部分仍可被写操作。PSWP方法可以可靠地确保数据保护。但是，一旦向设备发送特别命令开启了永久软件写保护，它是不可逆转的。系统数据将永久储存在给定的段中而无法作任何修改。这种方法对用来实施错误恢复、系统升级以及系统改善的自由系统访问造成限制。
另一种保护方法是硬件写保护，其是通过连接将WP针脚(写保护输入针脚)连接到电源来实现的，这可以保护阵列不被写入或擦除，无论软件写保护是否已开启。软件写保护和硬件写保护的区别在后者使用EEPROM设备的WP针脚来保护整个数据阵列。此外，在软件保护中，一旦发出了PSWP命令，则它无法被逆转，而硬件写保护可以通过将WP针脚连接到地电位来关闭。
随着厂商为电子产品开发者生产上述存储器，某些开发者更希望拥有在生产产品是更改其内容的自由度。一旦这些产品发布给终端用户，存储芯片的内容应被锁定。为满足这一需求，某些存储设备，例如Atmel EEPROM AT34C02B，已具有可逆软件写保护(reversible Software Write Protection，RSWP)。这是通过发送命令给设备，由设备对可逆写保护寄存器编程来实现的。但是，无论是写保护还是可逆写保护都必须在发送特殊命令时结合在各种针脚上施加偏置。当产品已经连接到系统主板上时，施加偏置对产品开发者来说是不方便的。
鉴于上述问题，需要开发一种具有方便且可靠的可逆软件写保护功能的存储设备，以允许产品开发者视需要修改系统代码并为终端用户开启可靠的系统保护。
发明内容
本发明的目的是提供一种方便且可靠的可逆写保护功能的非易失性存储器。
本发明还提供解除非易失性存储器的写保护功能的方法。
本发明的一个方面提出一种串行非易失性存储器，包括具有多个存储区块的非易失性存储器阵列，这些多个存储器区块中的一个或多个具有锁定或解锁状态。在串行非易失性存储器中设置写保护电路模块，其中配置有逻辑电路以用于识别指定的锁定或解锁信号序列，并根据锁定或解锁信号序列在一安全区域中设置保护状态，以将多个存储器区块中的一个或多个置于锁定或解锁状态。在此，解锁信号序列包括至少两个信号序列：第一解锁基本信号序列，具有1至7个信号位，并被施加到存储器的地址输入针脚或逻辑低使能写保护输入针脚；第二解锁序列，在所述第一解锁序列之后被施加到存储器的串行数据针脚。
在本发明的一实施例中，写保护电路模块还用于识别所述第一解锁基本信号序列和第二解锁信号序列的指定顺序。
在本发明的一实施例中，第一解锁基本序列可包括4个信号位。
在本发明的一实施例中，解锁信号序列包括：在所述第一解锁序列被施加到所述地址针脚或所述针脚的相同时钟周期，施加于存储器的串行数据针脚的第一解锁SDA信号序列，其中所述第一解锁SDA信号序列具有与所述第一解锁基本信号序列相同的位数。
在本发明的一实施例中，第二解锁信号序列可包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据。
在本发明的一实施例中，写保护电路模块从串行数据针脚接收锁定信号序列，并产生锁定命令，以设置安全区域的保护状态为锁定状态。
在本发明的一实施例中，锁定序列可包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据。
本发明的另一方面提出一种用于解除串行非易失性存储器的锁定的方法，包括以下步骤：向存储器的地址针脚或逻辑低使能写保护输入针脚施加指定的第一解锁基本信号序列，其中所述第一解锁基本信号序列具有1-7个信号位；向存储器的串行数据针脚施加第二解锁信号序列。
在本发明的一实施例中，第一解锁信号序列可包括4个信号位。
在本发明的一实施例中，上述的方法还包括在第一解锁基本信号序列被施加到地址针脚或所述针脚的相同时钟周期，施加于存储器的串行数据针脚的第一解锁SDA信号序列，其中第一解锁SDA信号序列具有与第一解锁基本序列相同的位数。
在本发明的一实施例中，第二解锁序列包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据。
本发明由于采用以上技术方案，使之与现有技术相比，可以仅通过发出软件指令来使存储区块受到保护(也称为锁定)以避免被无意擦除或编程，或不受保护(解锁)，而不必再对存储器额外施加偏置。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是根据本发明一实施例的非易失性存储器结构框图。
图2是本发明实施例的在锁定和解锁状态之间切换的状态转换图。
图3A、图3B示出解锁信号序列的示例。
图3C示出锁定信号序列的示例。
图4A示出状态机的状态转换图。
图4B示出根据本发明一实施例的状态机的转换顺序的示例。
图5示出本发明一实施例的处理解锁信号序列的逻辑电路图。
图6示出本发明一实施例的处理解锁信号序列的逻辑电路图。
图7示出本发明一实施例的处理解锁信号序列的逻辑电路图。
图8示出本发明一实施例的产生解锁命令信号的逻辑电路图。
图9示出本发明一实施例的产生解锁命令信号的逻辑电路图。
图10示出本发明一实施例的产生命令信号以更改访问控制状态的逻辑电路图。
图11示出本发明一实施例的产生锁定命令信号的逻辑电路图。
图12示出本发明一实施例的识别锁定或解锁信号序列地址的逻辑电路图。
图13示出本发明一实施例的设置更改访问控制状态的权限的逻辑电路图。
具体实施方式
本发明提供了非易失性存储器以及相关方法，其允许仅通过发出软件指令来使存储区块受到保护(也称为锁定)以避免被无意擦除或编程，或不受保护(解锁)，因此避免对存储器额外施加偏置的不便操作。
现在参考附图描述所要求保护的主题，在全部附图中使用相同的参考标号来指相同的元素。在以下描述中，为解释起见，陈述了众多具体细节以提供对所要求保护的主题的全面理解。然而，显而易见的是，这些主题也可以不采用这些具体细节来实施。在其它情况下，以框图形式示出了公知的结构和装置以便于描述本发明。
图1是本发明一实施例的具有串行接口的非易失性存储器的简化框图。在此，非易失性存储器是即使在断电时数据也不会被擦除的存储器。
具有串行接口的存储器被称为“串行存储器”。串行EEPROM(ElectricallyErasable Programmable Read-Only Memory，电可擦除可编程只读存储器)通常在三种状态下运行：编程码(OP-Code)状态，地址状态和数据状态。编程码状态通常是输入到EEPROM设备的串行输入针脚的前8位(bit)输入，紧随其后的是8-24位的地址，取决于设备深度，之后是要读取或写入的数据。
存储器100具有多个输入针脚：SCL 161是串行时钟针脚，用来输入时钟信号；SDA 164是串行数据针脚，用来输入传送输入进出设备；163是逻辑低使能写保护输入针脚；A2，A1和A0针脚162是选择输入，用来设定地址。
参照图1，非易失性串行存储器100包括EEPROM存储阵列110。EEPROM存储阵列110进一步包括多个存储区块。每一区块拥有一个关联的地址。一个或多个这样的存储区块120可设置在锁定(受保护)状态或解除锁定(不受保护)状态。例如，存储区块00H至7FH(存储区块的低地址半区)，可以是受到写保护(锁定)的指定区块。
存储器100包括安全区域150，其中储存了访问控制状态。例如，当访问控制状态是“1”时，禁止针对存储区块120的擦除和编程操作。
图2示出存储器100的锁定和解锁状态之间的转换。存储区块120的高地址半区可以是锁定状态210或解锁状态250。当存储区块处于锁定状态210时，安全区域150中的访问控制状态是“1”，禁止针对这些存储区块120的擦除或写入操作。可通过将访问控制状态从“1”更改为“0”，来将锁定状态210转换到解锁状态250。为了避免无意解除受保护存储区块的锁定，以下将具体描述将锁定状态210的解锁的各种方法和电路。
如图2所示，向存储器施加两种指定的解锁信号序列，从而将存储器的保护状态从锁定更改为解锁状态。指定的第一解锁基本信号序列220是施加到地址针脚162(标记为A0-A2)的其中之一。在替代实施例中，第一解锁基本信号序列是施加到逻辑低使能写保护输入针脚163。这一序列后跟随指定的第二解锁信号序列230，其施加到串行数据针脚SDA 164。
施加第一解锁基本信号序列到地址针脚其中之一或针脚的好处之一是改善解锁过程的可靠性。对于典型的串行存储设备，当信号通过SDA针脚输入时，地址针脚或针脚在大部分时间维持在恒定的逻辑电平(逻辑高或低)。当第一解锁基本信号序列，例如“0101”被施加到这些输入针脚之一时，存储器的逻辑电路可以清楚地区分这一指定信号与其他序列信号输入或系统噪声/错误。
在图2所示的替代实施例中，可以在指定的第一解锁基本信号序列220被施加到地址针脚162其中之一或针脚163的同一时钟周期，在SDA针脚施加指定的第一解锁SDA信号序列222。第一解锁SDA信号序列222可以确保第一解锁基本信号序列被更可靠地识别，以避免系统将地址针脚其中之一或针脚上的噪声或者其他错误错误地识别为第一解锁基本信号序列。
图3A和图3B示出指定的第一解锁信号序列300和指定的第二解锁信号序列320的示例。图3A示出第一解锁信号序列300包括第一解锁基本信号序列310和第一解锁SDA信号序列305。其中，第一解锁基本信号序列310包括4个信号位0101，其被施加到A2地址针脚。在此期间，指定的第一解锁SDA信号序列305，0000被施加到SDA针脚。根据本发明的替代实施例，第一解锁基本信号序列可包括介于1-7之间的任何数量的信号位。第一解锁基本信号序列具有少于8个信号位的好处是进一步改善解锁过程的可靠性。如前文所述，编程码通常是输入给EEPROM设备的串行数据针脚的前8位输入。相比之下，在第一解锁基本信号序列输入期间，SDA针脚接收少于8位的信号。存储系统的逻辑电路可容易识别输入305不是在传统设备中有效的传统输入。结合地址针脚A2的输入，系统能可靠地确定这是否确实是第一解锁信号序列。
在图3A所示的示例中，施加到SDA的指定的第一解锁SDA信号序列是“0000”。在替代实施例中，这一施加到SDA的序列可以是与施加到A2针脚的信号序列具有相同数量信号位的任何信号序列。例如，替代的指定序列305可以是“1001”。
较佳地，如图3A所示，施加到SDA针脚的指定的第一解锁SDA信号序列305还包括开始位312和停止位314。存储系统通过确定当时钟信号SCL在逻辑高时是否有信号变换来识别开始和停止位。例如，在时钟信号为高电平期间，SDA上的信号从低变为高，即识别了开始位。另一方面，如果在时钟信号高电平期间SDA信号从高变为低，即识别了停止位。
如图2所示，紧接着第一解锁信号序列，指定的第二解锁信号序列320被施加到SDA针脚。图3B提供了第二解锁信号序列的示例，其包括3个字节：第一字节322，“0，0，1，0，A2，A1，A0，0”，作为设备(即存储器)地址，作为设备内的字节地址的第二字节324，以及作为数据的第三字节326。另外，在序列的开始和结束分别具有开始位327和停止位328。使用两个解锁信号序列的优势之一是进一步改善解锁过程的可靠性。在替代实施例中，诸如三个或四个序列等多个序列也可用来解除保护状态的锁定。
除了多个解锁序列外，解锁过程的可靠性还取决于这些序列的顺序。例如，如果第二解锁信号序列是在第一解锁信号序列之前接收，则解锁过程不会发生。这些过程的具体的方法和装置将在以下描述。
参照图2，当存储区块210是处于解锁状态250时，可通过读取、写入或擦除操作来访问存储区块。当存储区块已被编程后，可通过向串行数据针脚SDA 164发出锁定信号序列260来将解锁状态250转换到锁定状态210。锁定信号序列的一个示例参见图3C，其中锁定信号序列330包括第一字节332，“0，1，1，0，A2，A1，A0，0”，作为设备地址，作为设备内的字节地址的第二字节334，以及作为数据的第三字节336。在这一例子中，字节地址和数据都被设置为逻辑低(零)。
为了可靠地对非易失性存储器锁定和解锁，以避免无意的写入或擦除操作，需要对设计的锁定和解锁信号序列进行识别，以引起存储器执行相应的锁定和解锁操作。尽管在存储器的控制逻辑中配置这些识别电路，在本领域普通技术人员的能力之内，但是为了证明本发明可被实施，以下将描述几种适用的数字逻辑电路。回到图1所示，存储器100包括从地址寄存器&比较器160，其耦接到地址输入针脚162。尽管这些地址输入针脚主要用于提供地址信号，但是根据本发明的一实施例，这些针脚还用于输入第一解锁信号序列220。
存储器包括控制逻辑模块130，其耦接到从设备寄存器160，SCL和SDA输入针脚。控制逻辑模块130包括主控制逻辑电路132和写保护电路模块140。主控制逻辑电路132包含以往用以控制存储器工作的逻辑，例如包括状态机(图未示)以控制存储器操作。写保护电路模块140中配置有逻辑电路以识别指定的锁定或解锁信号序列，并根据锁定或解锁信号序列在安全区域150中设置保护状态，以将存储器区块120中的一个或多个置于锁定或解锁状态。
图4A示出状态机400的状态转换图。命令状态410(CMD_STATE)用于命令输入。在这一状态，从SDA针脚解码的信号被解释为命令。当存储系统被启动时，其处于CMD_STATE以接收命令。如果命令信号是有效的8位信号序列，则状态机会转换到地址状态(ADDR_STATE)415以接收地址数据，或读取状态(READ_STATE)420以读取存储器数据。但是，如果命令是无效信号序列，例如少于8位信号的序列，则状态机会设置在等待状态(WAIT_STATE)430以等待下一信号序列的开始位。状态机的等待状态主要处理状态机忙碌，无法获取外部输入信号，或者系统接收了无效信号序列的情形。
在地址状态(ADDR_STATE)，如果地址信号序列是有效8位序列，则状态机会转换到数据状态(DATA_STATE)425，以接收将要储存到由地址信号序列指定的存储器位置的数据。
图4B提供了在指定的第一和第二解锁信号序列输入期间，状态机的转换过程的详细描述。在开始阶段，状态机处于CMD_STATE，在A2地址针脚维持第一解锁基本信号序列，例如310。在这一时钟周期，同时在SDA针脚维持第一指定解锁SDA信号序列305，“0000”。由于序列305只包含4位信号，状态机将其视为无效序列，且状态机变更为WAIT_STATE。当系统接收了SDA针脚上的第二解锁序列的开始位327，状态机再次处于CMD_STATE。
如图4B所示，在第二次CMD_STATE期间，第二解锁信号序列320到达SDA针脚。第二解锁信号序列的第一字节322是有效命令序列，因此状态机变更为ADDR_STATE以接收地址信息。第二解锁信号序列的第二字节是有效地址信号序列，且状态机变更为DATA_STATE以接收数据，即第三字节的有效数据信号序列。在DATA_STATE后，状态机返回WAIT_STATE，在此期间逻辑电路处理这些信号序列。
如图1所示的存储器系统100包括写保护电路模块140，其运行逻辑电路以确定来自输入针脚的信号序列和来自主控制逻辑模块132的信号。
图5提供了识别A2地址针脚上是否维持了指定的第一解锁基本信号序列的装置的例子。在这一示例中，逻辑电路500是在写保护电路模块140中构建。在图5中，输入520是来自串行时钟针脚SCL 161。在此，时钟位的顺序的定义是从7至0。指定的第一解锁基本信号序列310的时序触发为0(bit 7)，1(bit 6)，0(bit 5)，1(bit 4)。当CMD_STATE设置为“1”且在A2针脚维持序列0101时，在锁存器测试针脚TEST_EN 510上产生逻辑高(“1”)，作为第一解锁信号序列的指示。在A2针脚维持0101后，A2继续其名义功能，作为地址针脚。
图6提供了在A2针脚输入第一解锁信号序列期间，确定SDA针脚上是否施加了指定的第一解锁SDA信号序列305的装置示例。图6所示的逻辑电路600是构建在写保护电路模块140(图1)中。在这一示例中，当在A2针脚维持序列310时，在SDA针脚164维持序列305，“0000”。在电路600中，输入620是来自串行时钟针脚SCL 161的时钟位。当CMD_STATE设为“1”且在SDA针脚维持序列0000时，在锁存器测试针脚的输出CMD_0000(610)产生逻辑高(“1”)，作为第一解锁SDA信号序列的指示。
图7示出本发明一实施例的处理解锁信号序列的逻辑电路图。在这一示例中，逻辑电路700可构建在写保护电路模块140中。在图7中，逻辑电路700获得TEST_EN(510)和CMD_0000(610)作为输入。如果TEST_EN(510)和CMD_0000(610)均为逻辑高“1”，则在锁存器测试的输出产生逻辑高(“1”)，FIRST_FLAG(710)。
逻辑电路700不仅识别施加在A2和SDA上的指定的解锁信号序列，它还提供装置与电路900连接在一起，以确定指定的第一解锁信号序列后是否确实跟随指定的第二解锁信号序列。如图7所示，当TEST_EN和CMD_0000为逻辑高“1”时，与非(NAND)门740的输入针脚之一750为高(“1”)。由于与非门740的其他两个输入为CMD_STATE和时钟bit_3，因此仅当状态机是在命令状态且当第5个时钟位(bit_3)到达时，针脚750的逻辑“1”可在D触发器730的D输入端产生逻辑“1”。D触发器的Q输出端在信号STOP_PLS 720的正边沿，即指定的第一解锁SDA信号序列的停止位314的前沿，获取D输入端的状态。停止位314的持续时间与第5个时钟位的持续时间相同。因此，逻辑电路700确保指定的第一解除状态信号序列300可在D触发器730的输出端产生逻辑“1”。Q值(“1”)FIRST_FLAG 710会得到维持，直到下一停止位，即第二解锁序列的停止位328。
图8是用于识别在SDA针脚是否维持了指定的第二解锁信号序列320的装置的示例。图8所示的逻辑电路800是构建在写保护电路模块140(图1)中。在这一电路中，输入820是来自串行时钟针脚SCL 161的时钟位。当CMD_STATE设置为“1”且在SDA针脚维持序列“0010”时，在锁存器测试的输出端产生信号CMD_PSWP(810)为逻辑高(“1”)，以指示这一情形。这一“1”状态会维持到状态机再次处于CMD_STATE。
写保护电路模块140还包括如图9和图10分别示出的逻辑电路900和1000。在图9中，FIRST_FLAG 710(逻辑电路700的输出)和CMD_PSWP 810(逻辑电路800的输出)是逻辑电路900的输入。如前文所述，FIRST_FLAG是“1”，直到第二解锁信号序列结束，CMD_PSWP是“1”，直到状态机处于CMD_STATE(参照图4B)。因此，如果第二解锁信号序列跟随第一解锁信号序列，则CLR_PSWP 920是“1”。当状态机位于DATA_STATE 425时，CLR_PSWP 920维持在“1”电平。结果D触发器930的输入D是“0”。D触发器的Q输出端在信号STOP_PLS 940的正边沿，即第二解锁信号序列的停止位328的前沿，获取D输入端的状态。这一Q值DATA_EE 910会将安全区域150中访问控制状态设置为“0”(解锁)。
图10所示的电路1000获取FIRST_FLAG和CMD_PSWP作为其输入。当CLR_PSWP 920在状态机处于DATA_STATE 425时维持为“1”时，输出WRITE_EE 1010为“1”。当WRITE_EE为“1”时，DATA_EE的值可被写入到安全区域以更改访问控制状态。
在第一和第二解锁信号序列的顺序错误的情况下，电路700防止解锁过程发生。例如，如果有效的第二解锁序列先到达SDA针脚，由于第5个时钟位不会与停止位328重叠，因此FIRST_FLAG(710)不会是“1”。
在FIRST_FLAG(710)和CMD_PSWP均为“1”的情况下，状态机必须位于DATA_STATE以便将DATA_EE设为“0”，将WRITE_EE设为“1”。这一限制进一步确保解锁过程的可靠性。
另一方面，如传统方式那样，写保护电路模块140从串行数据针脚SDA接收锁定信号序列，并产生锁定命令，以设置安全区域150的保护状态为锁定状态。
图11提供了用于识别在SDA针脚上是否维持了指定的锁定信号序列的电路的示例。在这一示例中，逻辑电路1100可构建在写保护电路模块140中。逻辑电路1100从串行时钟bit_7到bit_4(1120)，状态机的CMD_STATE(410)，以及SDA 164的信号序列获取输入。对于如图3C所示的示例，指定的时钟信号序列330的第一字节332的前4位是“0110”。当在SDA针脚维持这一信号序列且状态机处于CMD_STATE时，电路1100的输出CMD_PWP(1110)是逻辑“1”，以指示锁定信号序列。
图12示出用于识别指定的锁定或解锁信号序列(324或334)的第二字节(地址)是否是“00000000”的电路的示例。在这一示例中，逻辑电路1200可构建在写保护电路模块140中。在逻辑电路1200中，第二字节信号由时钟位1220和状态机的ADDR_STATE(415)锁存。在这一时期，如果第二字节信号是“00000000”，则电路1200的输出ADDR_IS_0(1210)是逻辑“1”。
图13是用于确定来自SDA针脚的信号序列是否是针对安全区域150的电路的示例。在这一示例中，逻辑电路1300可构建在写保护电路模块140中。当ADDR_IS_0(1210)是“1”且当CMD_PWP(1110)和CLR_PSWP(920)之一是“1”时，锁存器1320是逻辑“1”。锁存器1320的Q输出端在状态机处于ADDR_STATE(415)且第8个时钟位到达时获取D输入端的状态。这一Q值SCU_WL(1310)将安全区域的供逻辑值DATA_EE(910，FIG 9)写入的地址设置为在WRITE_EE(1010，FIG 10)为逻辑“1”时才允许写入。
本领域技术人员可认识到，在不违背本发明精神下，可对以上的方法和设备结构进行各种修改。例如，图2所示的在锁定和解锁状态间的状态转换可由三个或者更多解锁信号序列执行。另一替代实施例中，将第一解锁序列220施加到图1所示的逻辑低使能写保护端口因此应当理解，以上的描述或附图示出的内容应被理解为示例性而非限制性的。本发明应涵盖落在所附的权利要求书的精神和范围内的各种变化和修改。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (10)

1.一种串行非易失性存储器，包括：
非易失性存储器阵列，包括多个存储区块，所述多个存储器区块中的一个或多个具有锁定或解锁状态；
写保护电路模块，用于识别指定的锁定和解锁信号序列，并根据所述的锁定和解锁信号序列在一安全区域中设置保护状态，以将所述多个存储器区块中的一个或多个置于锁定或解锁状态；
其中解锁信号序列包括至少两个信号序列：第一解锁基本信号序列，具有1至7个信号位，并被施加到存储器的地址输入针脚或逻辑低使能写保护输入针脚；第二解锁信号序列，紧接着所述第一解锁基本信号序列被施加到存储器的串行数据针脚，所述第二解锁信号序列包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据，
在输入所述第一解锁基本信号序列后，所述写保护电路模块维持一标志，直到所述第二解锁信号序列结束；
主控制逻辑电路，通过串行数据针脚接收所述第二解锁信号序列，当接收第二解锁信号序列的第一字节时，所述主控制逻辑电路使其自身的状态机由命令状态变更为地址状态，当接收第二解锁信号序列的第二字节时，所述主控制逻辑电路使所述状态机由地址状态变更为数据状态，当接收第二解锁信号序列的第三字节时，所述主控制逻辑电路使所述状态机由数据状态变更为等待状态。
2.如权利要求1所述的串行非易失性存储器，其特征在于，所述写保护电路模块还用于识别所述第一解锁基本信号序列和第二解锁信号序列的指定顺序。
3.如权利要求1所述的串行非易失性存储器，其特征在于，所述第一解锁基本信号序列包括4个信号位。
4.如权利要求1所述的串行非易失性存储器，其特征在于，所述解锁信号序列包括：在所述第一解锁基本信号序列被施加到所述地址针脚或所述针脚的相同时钟周期，施加于存储器的串行数据针脚的第一解锁SDA信号序列，其中所述第一解锁SDA信号序列具有与所述第一解锁基本信号序列相同的位数。
5.如权利要求1所述的串行非易失性存储器，其特征在于，所述写保护电路模块从所述串行数据针脚接收锁定信号序列，并产生锁定命令，以设置所述安全区域的保护状态为锁定状态。
6.如权利要求1所述的串行非易失性存储器，其特征在于，所述锁定信号序列包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据。
7.如权利要求1所述的串行非易失性存储器，其特征在于，所述写保护模块是内建于非易失性存储器的控制逻辑模块中。
8.一种用于解除串行非易失性存储器的锁定的方法，所述存储器包括具有多个存储区块的非易失性存储器阵列，所述多个存储器区块中的一个或多个具有锁定或解锁状态，所述方法包括以下步骤：
向存储器的地址针脚或逻辑低使能写保护输入针脚施加解锁信号序列中的第一解锁基本信号序列，其中所述第一解锁基本信号序列具有1-7个信号位；
紧接着所述第一解锁基本信号序列向存储器的串行数据针脚施加解锁信号序列中的第二解锁信号序列，所述第二解锁信号序列包括三个字节的数据，第一字节包含设备地址，第二字节包含设备中的字节地址，第三字节包含数据；
在所述存储器的写保护电路模块识别所述解锁信号序列，并根据所述解锁信号序列在一安全区域中设置保护状态，以将所述多个存储器区块中的一个或多个置于锁定或解锁状态，其中在输入所述第一解锁基本信号序列后，所述存储器的写保护电路模块维持一标志，直到所述第二解锁信号序列结束；
其中在所述存储器的主控制逻辑电路通过串行数据针脚接收所述第二解锁信号序列，当接收第二解锁信号序列的第一字节时，所述主控制逻辑电路使其自身的状态机由命令状态变更为地址状态，当接收第二解锁信号序列的第二字节时，所述主控制逻辑电路使所述状态机由地址状态变更为数据状态，当接收第二解锁信号序列的第三字节时，所述主控制逻辑电路使所述状态机由数据状态变更为等待状态。
9.如权利要求8所述的方法，其特征在于，所述第一解锁基本信号序列包括4个信号位。
10.如权利要求8所述的方法，其特征在于，还包括：在所述第一解锁基本信号序列被施加到所述地址针脚或所述针脚的相同时钟周期，向存储器的串行数据针脚施加解锁信号序列的第一解锁SDA信号序列，其中所述第一解锁SDA信号序列具有与所述第一解锁基本信号序列相同的位数。
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