CN101002276A - 在非易失性存储装置中信息设定之方法及设备 - Google Patents

Abstract

在用以在具有共用数据汇流排的系统中设定存取条件的输入控制信息内，在将构成存取条件设定指令的预定位字串输入到非数据输入/输出端子的预定端子时，将所述预定端子设定为控制信息输入端子且将输入的控制信息暂时保存在非易失性存储装置内。在控制信息的输入完成时，将已被暂时保存的控制信息一次全部储存于非易失性存储区域内。在存取条件设定操作期间，释出数据输入/输出端子且使该数据汇流排可用于其他记忆库或装置使得系统的数据传输效率可获得改进。

Description

在非易失性存储装置中信息设定之方法及设备

技术领域

本发明系有关于设定非易失性存储装置中之控制信息。

背景技术

就可电气性覆写的非易失性存储装置(例如，EEPROM或快闪存储)而言，有些情况是用由预定个数之存储单元(memory cell)组成的各个记忆区(sector)或记忆区组(sector group)对各个记忆区或各个记忆区组设定存取存储单元的条件。可控制写入/抹除禁止或许可之状态的保护功能系此类设定之典型目标。存取条件是对各个记忆区或记忆区组作个别设定。为了设定记忆区或记忆区组的存取条件，依序对记忆区或记忆区组中之每一个写入指定存取条件之控制信息。

非易失性存储装置有两种类型。一种类型的非易失性存储装置由于写入操作所涉及的物理现象而需要写入操作时间比读取操作长。另一种类型的非易失性存储装置需要写入操作与读取操作的时间差不多相同。前一类型包含电气性可抹除及可程式唯读存储(ElectricallyErasable Programmable Read Only Memories；EEPROMs)与相变化存储(Ovonic Unified Memories；OUMs)，以及聚合铁电随机存取存储(Polymer Ferroelectric RAMs；PFRAMs)。后一类型包含MRAM与FRAM。

图10图示写入周期比读取周期长的非易失性存储装置中之控制信息写入序列的操作波形。在第1步骤中，有5个指令周期。在每个指令周期中，写入指令系输入至地址端子与数据输入/输出端子，该写入指令系由构成预定程式码的数据位的预定组合组成的数据位信号。执行控制信息写入序列系改变存取条件设定而使得比较不容易错误启动控制信息写入序列。使用由未在一般操作顺序用作预定程式码的预定数据位组合组成的数据位信号可防止控制信息写入顺序被错误启动。第2步骤是由写入保护(write protect；WP)信息周期组成，其中是将表示一个位的SGA输入于多个地址端子。亦即，每一SGA位表示用于一个记忆区或记忆区组之保护信息。第3步骤包含写入执行周期。在写入执行周期中，用比读取周期长的时间重新写入已被保护的信息至非易失性存储单元。为了重新写入多个存取条件，重复第1步骤至第3步骤的次数与重新写入存取条件的次数一样。相较于约数十奈秒长的读取周期，写入周期是在数微秒至数毫秒的范围内。

揭示于日本未审查公开案第H10-106275号(“专利文献1”)的半导体存储装置需要读取周期与写入周期的地址存取时间差不多相等。在图10的半导体存储装置中，在对个别区块(block)进行写入禁止/许可设定时，设定一写入保护设定区块，在执行7个读取周期(第1步骤)后，根据从数据输入/输出端子(I/O0至I/O7)在第八周期输入的数据(第2步骤)，该第八周期成为写入周期。在该写入周期中，重新写入已写入于非易失性元件的写入保护信息。从数据输入/输出端子(I/O0至I/O7)输入的数据之8个位系分别表示8个区块的控制信息。

发明内容

待由本发明解决的问题

不过，随着存储装置容量变大，存储装置中之记忆区或记忆区组的数目也增加。如上述之先前技术，在需要对每一记忆区或记忆区组执行控制信息写入顺序的非易失性存储装置中，设定存取条件需要相当多时间。因此，存在一种可能性，例如，当第1步骤与第2步骤重复执行写入控制信息时，数据输入/输出端子被占用，因而无法用于其他操作。

特别是，在写入周期比读取周期长的非易失性存储装置中，为每个记忆区或记忆区组写入控制信息要花费相当多时间。写入控制信息所需时间会随着标定(targeted)存储装置的容量变大而增加。最后，这种存储装置的数据输入/输出端子在执行控制信息写入时会被占用一段长时间。

此外，当输入指令以启动控制信息写入顺序时，必需输入由地址端子与数据输入端子所输入的数据组成的预定程式码。因此，在输入指令的这段期间内，所述数据输入/输出端子持续被占用。

当揭示于专利文献1的方法应用于写入周期比读取周期长的非易失性存储装置时，在执行7个读取周期(第1步骤)之后，在第八周期设定对应于数据输入/输出端子之位位置的写入保护设定区块(第2步骤)。在随后的写入周期中(第3步骤)，亦即，在第八周期之后的周期中，花一段长时间将存取条件写入非易失性元件。如果该方法应用于写入周期比读取周期长的非易失性存储装置，该装置的数据输入/输出端子在控制信息写入序列期间也被占用。

在有数个各可彼此独立存取之记忆库(bank)的非易失性存储装置中，当输入/输出端子如上述被占用时，系统控制器无法存取除所述输入/输出端子正在使用的那一个之外的记忆库，或连接至与该非易失性输入存储装置所连接之同一数据线的其他系统装置。当非易失性存储装置具有多个记忆库及/或当多个包含非易失性存储装置的装置连接至系统的共用数据线时，执行一序列以写入控制信息于该非易失性存储装置中之记忆库使得该系统控制器失能(disable)，妨碍存取该非易失性存储装置中之其他记忆库及/或该系统中之其他装置。因此，这种系统具有系统数据传输效率无法改善的问题。

问题的解决方法

本发明解决上述习知技术的问题而且有一目标是要提供一种用于非易失性存储装置的信息设定方法、该非易失性存储装置、以及加入彼等的系统，使得在该装置中与在该系统中，有可能根据设定指令以少量时间输入控制信息而不占用所述数据输入/输出端子。

根据本发明之用于非易失性存储装置的信息设定方法的特征在于包含下列步骤：在具有由外部来源设定的控制信息中，当设定指令输入到预定端子而非数据输入/输出端子时，将所述预定端子设定为输入端子用以接收该控制信息。

根据本发明的非易失性存储装置的特征在于：包含指令辨识部，供辨识输入至预定端子而非数据输入/输出端子的设定指令；以及控制部，供根据来自该指令辨识部的辨识信号来设定所述预定端子为该控制信息用的输入端子。

在加入由外部来源设定控制信息的非易失性存储装置用之信息设定方法的系统中，经由一条数据线连接至控制器的非易失性存储装置或其他装置，在该控制器经由预定端子而非数据输入/输出端子设定该非易失性存储装置的一个存储区域用之控制信息时，经由该数据线，数据在该控制器与该非易失性存储装置或另一装置的另一存储区域之间通讯。

本发明效果

由于经由预定端子而非数据输入/输出端子来输入设定指令与控制信息，在输入设定指令与控制信息期间可释出所述数据输入/输出端子。

当输入设定指令时且当辨识该设定指令之后输入控制信息时，可释出所述数据输入/输出端子。即使在执行标定设有该非易失性存储装置且可控制对各个之存取而独立于其他的数个预定存储区域(记忆库)中之一个的设定指令期间，可存取除被标定之外的其他预定存储区域(记忆库)以及连接至与该非易失性存储装置所连接之相同数据线的其他装置。因此，可改进系统之数据传输效率。

根据本发明，可提供一种非易失性存储装置用之信息设定方法与一种非易失性存储装置，在加入具有可控制对各个之存取而独立于其他的数个预定存储区域的非易失性存储装置及/或具有除该非易失性存储装置的外经由共用数据线连接的其他装置的系统中，有可能根据设定指令以少量时间输入控制信息而不占用所述数据输入/输出端子。

此外，由于设有除所述数据输入/输出端子之外的其他预定端子用以在该控制器经由所述预定端子而非数据输入/输出端子来设定该非易失性存储装置的一个存储区域的控制信息期间设定该非易失性存储装置用之控制信息，在该控制器与该非易失性存储装置的另一存储区域或经由该数据线的另一装置之间有可能数据通讯。因此，可改进系统之数据传输效率。

附图说明

图1系图示本发明之一种包含非易失性存储装置的系统。

图2为本发明之包含非易失性存储装置的系统的操作波形图。

图3为电路方块图，其系图示根据本发明之第一具体实施例之包含非易失性存储装置的系统之一部份。

图4为流程图，其系图示根据本发明之第一具体实施例之用于非易失性存储装置的信息设定方法。

图5图示一种信息设定操作波形。

图6系图示图5第1步骤中之设定指令分配的例子。

图7系图示图5第2步骤中的识别信息与WP信息的分配之例子。

图8为电路方块图，其系图示根据本发明之第二具体实施例之包含非易失性存储装置的系统之一部份。

图9为流程图，其系图示根据本发明之第二具体实施例之用于非易失性存储装置的信息设定方法。

图10系根据先前技术，图示信息设定操作之波形。

主要元件符号说明

1、1A、1B非易失性存储装置

2其他记忆库或装置

3数据线、共用数据汇流排

4信号线         5控制器

11指令辨识部    13控制部

15连接部        17解码器

19选择器        21暂时保存部

23储存部        25结束侦测部

27写入执行部    31数据输入/输出部

33地址输入部    35存储核心部

A、B记忆库      AD(1)-AD(N)地址信号

ADD地址端子     ADI内部地址信号

ADI1第一WP信号  ADI2第二WP信号

ADI3第三WP信号

B1-BN个别记忆库的输入/输出部

C控制端子           CI内部控制信号

CMDE指令进入信号    CNT控制信号

EN致能端子          E1、E2结束信号

INH禁止端子         IO数据输入/输出端子

TS周期时间          TAS存取时间

WL(1)-WL(N)字线     WP写入保护

WPC指令辨识信号    WPI(A)-WPI(D)WP信息

/WE、/OE控制信号

具体实施方式

以下将参考图1至图9，根据本发明详述非易失性存储之第一与第二具体实施例、信息设定方法、以及加入彼等之系统。

请参考图1，其系显示本发明原理之系统。控制器5系经由信号线4不同于数据线3传送控制信息设定(control information setting)，以便电气性分离非易失性存储装置1与数据线3。在进行上述处理期间，致能(enable)另一装置2与控制器5之间的数据通讯。如果非易失性存储装置1有多个记忆库A与B，记忆库A与B其中的一个可与数据线3电气性分离。信号线4可例如为地址线。

在此系统中，如图2的操作波形所示，尽管控制器5与另一装置2在进行数据通讯，例如，控制器5仍可根据读取指令改变该非易失性存储装置1中之控制信息设定。然而，如果非易失性存储装置1设有多个记忆库A与B，可改变特定记忆库中之控制信息设定同时另一未被控制信息设定的记忆库与控制器5之间可进行数据通讯。

例如，假设在第0步骤中，可做出连续读取存取的丛发式读取指令(burst read command)经由信号线4送至记忆库B。例如，也假设在第1步骤中，可设定控制信息的指令系经由信号线4送至记忆库A。由于所述指令系经由不同于数据线3的信号线4传送，即使经由信号线4发送指令，记忆库B仍可继续与控制器5数据通讯使得丛发式读取操作可继续从记忆库B读取数据。在第2步骤中，控制信息系经由信号线4送至记忆库A。在此步骤期间，记忆库B也继续与控制器5数据通讯使得丛发式读取操作可继续从记忆库B读取数据。在第3步骤中，记忆库A系基于该设定信息而执行写入操作。在此步骤期间，记忆库B也继续与控制器5数据通讯使得丛发式读取操作可继续从记忆库B读取数据。

以下将参考图3与随后之附图进一步解释本发明之第一与第二具体实施例。本说明将基于有以下情形之实施例：一为用于设定个别记忆库的多个记忆区或记忆区组中之每一个之写入保护(write protect，以下称为“WP”)功能的条件作为存取条件，以及一为根据WP设定指令来输入供记忆库用来完成写入禁止/写入许可设定的WP信息作为控制信息。

在图3所示之系统中，根据第一具体实施例的非易失性存储装置1A与另一装置2系经由共用数据汇流排3而连接。该数据汇流排3系连接至非易失性存储装置1A的数据输入/输出端子(IO)。

设有数据输入/输出端子(IO)与地址端子(ADD)的非易失性存储装置1A具有数据输入/输出部31，其系接收经由数据输入/输出端子(IO)所输入或输出的数据；以及一地址输入部33，其系经由地址端子(ADD)接收地址信号AD。

将输入至该地址输入部33的地址信号AD输入作为存储核心部35、指令辨识部11、以及连接部15的内部地址信号ADI。在该存储核心部35中，各记忆库排列数个存储单元。

数据输入/输出部31连接至在存储核心部35内的个别记忆库的输入/输出部B1至BN。在一般数据存取操作中，数据系输入于或输出自根据输入存储核心部35的内部地址信号ADI而选定的记忆库的输入/输出部。

该内部地址信号ADI也输入至指令辨识部11以判断输入内部地址信号ADI是否表示用以设定WP条件的指令。当输入的内部地址信号ADI经辨识为表示指示重新写入WP条件的设定指令时，输出指令辨识信号WPC至控制部13。

当接收到该指令辨识信号WPC时，该控制部13输出控制信号CNT。将控制信号CNT输入至该连接部15与存储核心部35。由于该控制信号CNT，连接部15进入导通状态从而建立用于输入内部地址信号ADI至解码器17、选择器19、以及结束侦测部25之信号路径。在存储核心部35中，该控制信号CNT系输入至重新写入WP条件所标定的记忆库的输入/输出部的禁止端子(INH)(未图示)。结果，标定记忆库与数据输入/输出部31的连接中断。

就解释的目的而言，假设当指令辨识信号WPC成为通知指定重新写入WP条件的设定指令已被辨识的信号时，也包含指定重新写入WP条件所标定的记忆库信息。依照所提供的信息，有可能控制标定记忆库的输入/输出部以便使标定记忆库与数据输入/输出部31的连接中断，且使连接部15处于导通状态。如果在输入相关设定指令之后一并输入标定记忆库上的信息与WP信息，使用不同于控制信号CNT的信号可控制标定记忆库的输入/输出部。

在连接部15进入导通状态后，根据预定位位置分割由内部地址信号ADI所提供的WP信息且将分割好的信号输入到解码器17、选择器19、结束侦测部25中之对应目的地。第一WP信号ADI1系作为辨识信号而输入至解码器17。将第二WP信号ADI2输入至选择器19。第三WP信号ADI3系输入至结束侦测部25。第二WP信号ADI2为可提供判断个别记忆区或记忆区组是写入禁止或是写入允许的WP条件的WP信号。第二WP信号ADI2的各个位将记忆区或记忆区组设定为写入禁止/写入许可。

当供标定用以设定写入禁止/写入许可的记忆区或记忆区组的数目大于第二WP信号ADI2中之位的宽度时，每次基于第二WP信号ADI2中之位的宽度而识别出一些记忆区或记忆区组后，将已识别之记忆区或记忆区组聚集成一个群组。

第一WP信号ADI1系可识别该处理所产生之群组的信号。第一WP信号ADI1系以解码器17解码，且随后输入至选择器19。在选择器19将第二WP信号ADI2输入于根据第一WP信号ADI1所识别的暂时保存部(temporarily maintained section)21中之一个。暂时保存部21系以一对一的方式对应至基于第二WP信号ADI2中之位的宽度而识别之记忆区群组或记忆区组群组。对于每一个通过第一WP信号ADI1识别的记忆区群组或记忆区组群组，选定一暂时保存部21并且将与第一WP信号ADI1一起输入的第二WP信号ADI2暂时保存于选定之暂时保存部21。所述暂时保存部21均为易失性质。

第三WP信号ADI3为表示WP信息输入状态的状态信号。当在结束侦测部25中侦测到第三WP信号ADI3时，判定WP信息的输入已结束。当第三WP信号ADI3为表示WP信息正在输入或WP信息的输入已结束的信号时，则结束侦测部25可通过侦测第三WP信号ADI3的结束或开始侦测而输出WP信息输入结束信号E1。或者是，当第三WP信号ADI3为表示开始WP信息输入操作的信号时，提供具有计时器功能的结束侦测部25使得当输入第三WP信号ADI3时开始计时以及在预定时间消逝后输出一输入结束信号E1成为可能。

当收到输入结束信号E1时，写入执行部27开始写入操作。在写入操作期间，将已被暂时保存于暂时保存部21的WP信号以一对一方式写入对应至该暂时保存部21的储存部23。所述储存部23均为非易失性质。控制写入储存部23的方式与写入一般非易失性存储单元的方式相同。由于写入操作所涉及的物理现象，写入非易失性存储单元所花费的时间比读取长。例如，在写入操作中，重复写入周期与验证周期以便继续写入同时验证写入状态。写入操作包含非易失性存储单元的程式化或抹除。当基于验证周期判定写入已结束时，输出写入结束信号E2。该写入结束信号E2系输入至控制部13并且取消控制信号CNT。控制信号CNT的取消系结束非易失性存储装置1A中之存取条件的设定而且该非易失性存储装置1A返回至可存取存储核心部35的一般状态。亦即，连接部15进入不导通状态且用来暂时保存内部地址信号ADI的信号路径亦中断。此时，取消已经受重新写入WP条件的记忆库的输入/输出部的存取禁止(access-inhibited)状态。当收到存取指令时，可在记忆库与数据输入/输出部31之间输入或输出数据。

图4为流程图，其系根据本发明之第一具体实施例，图示用于在非易失性存储装置1A中设定WP条件的作业流程。当输入地址到地址输入部33(S1)时，在指令辨识部11中执行辨识指令的处理。在处理期间，检查所述输入地址是否为在预定期间内输入的预定个数的预定地址(S3)。WP条件设定指令系由在预定输入期间内以超过预定个数的周期输入的预定地址组成的预定位字串(string)。

例如，当分配在各输入周期中指定不同字线及/或不同记忆库的地址时，可最小化同时发生于已分配的地址与用于一般地址存取操作的地址间的可能性，以下将予以说明。再者，想要将设定指令的周期时间设定为比一般地址存取操作的周期时间短。通过此作法，可防止将一般存取操作错误辨识为设定指令。

当所述输入地址经辨识不是设定指令时(S3：否)，输入地址为用于一般存取操作的，故而继续一般存取操作(S4)。当所述输入地址经辨识是设定指令时(S3：是)，接着进行WP条件写入序列。

首先，建立从地址端子(ADD)到WP条件储存部23的信号路径(S5)，其中所述连接部15进入导通状态从而建立该信号路径。然后，使标定记忆库与数据输入/输出端子(IO)的连接中断(S7)，此系通过禁止存取标定记忆库的输入/输出部并且中断标定记忆库与数据输入/输出部31之间的数据输入/输出路径。因此，在WP条件写入序列中，对标定记忆库不做一般存取使得通向标定记忆库的数据输入/输出路径中断。由于数据汇流排3可用于另一记忆库及/或另一装置2，故即使执行标定记忆库的WP条件写入顺序，另一记忆库及/或另一装置2仍可输入及输出数据。结果，可改善系统的数据传输效率。

接下来，等待WP信息的输入(S9：否)。当输入的WP信息为由预定个数之位所构成之WP信息的内部地址信号ADI时(S9：是)，将储存在预定位位置的第一WP信号ADI1用来作为识别信息以识别输入作为第二WP信号ADI2的WP信号(S11)。因而，暂时保存已被识别之WP信号并将每份识别信息分开(S13)，亦即该识别信息是在解码器17解码并且控制选择器19以便在相对应的一个暂时保存部21中保存该WP信号。

监视WP信息输入的状态(S15)，当判定WP信息的输入未完成时(S15：否)，流程将返回至前面的步骤(S9)以便等待随后输入的WP信息且将该WP信号暂时保存于对应至该识别信息的区域。当判定WP信息的输入已完成时(S15：是)，将已输入且暂时保存的WP信号一次全部储存于对应储存部23。此时，将对应至多个记忆区或记忆区组的多个WP条件的WP信号一次全部写入对应储存部23(S17)，即使在非易失性存储单元中，由于对储存部23的写入操作所涉及的物理现象，写入所花的时间比读取周期长。以此方式，相较于每次对记忆区或记忆区组执行写入操作，写入所需的时间可大幅减少。

图5系图示WP条件写入序列的操作波形。该写入序列由3个步骤组成，即第1步骤至第3步骤。将晶片致能端子/CE设定于低水平并且启动非易失性存储装置1A。同时，由地址端子(ADD)输入地址信号。在第1步骤中，输入一设定指令。在以周期时间为TS的N个周期中由地址端子(ADD)输入地址信号AD(1)至AD(N)。在指令辨识部11中，检查组合N组输入地址信号所形成之位字串以判断它是否与预定位字串一致。当将地址信号AD(1)至AD(N)排列以选定字线WL(1)至WL(N)及/或记忆库B(1)至B(N)时(如在图6中所示)，则为一致。在该布置完成时，依序在第1步骤的每一周期中选定不同字线或不同记忆库中之至少一种。

在一般存取操作中，字线选定(word line selection)或记忆库选定(bank selection)由周期到周期是不变的。因此，在只改变位线选定(bitline selection)而不改变字线部或记忆库选定时，通过只控制直行的(column)选定可有利于以高速进行连续存取已读出至位线的数据的丛发式操作。当改变字线选定或记忆库选定时，变成有必要额外执行包含存储单元选定(memory cell selection)的横列(row)控制因而需要相当多存取时间。通过改变地址影响字线选定或记忆库选定的存取操作称为地址存取操作。地址存取操作的存取时间系界定为存取时间TAS，其系包含与横列有关的(row-related)操作所需之时间。存取非易失性存储装置的控制器不采取以存取时间TAS用来连续存取非易失性存储装置的方法，从而减少整个系统汇流排的存取效率或数据传输效率。

周期时间TS比一般存取操作的周期时间TAS短(TS＜TAS)。在短于可用于地址存取操作的周期时间TAS的期间改变地址，而因此，当由地址端子(ADD)输入设定指令时，该设定指令不会被误认为与一般地址存取操作有关。

在第2步骤中，输入WP信息。以4个周期经由地址端子(ADD)输入WP信息WPI(A)至WPI(D)。在本实施例中，可设定比界定WP条件个数的第二WP信号ADI2位个数多的标定记忆区或记忆区组。分配两个位作为包含于WP信息的第一WP信号ADI1将使识别4种WP信息WPI(A)至WPI(D)成为可能。随后有可能以4倍于可通过第二WP信号ADI2设定WP条件的记忆区或记忆区组的数目来设定WP条件。就处理速度与所需元件个数而言，此方法优于WP信息在通过存储控制器解码后传送且随后在非易失性存储装置中编码的方法。

图7图示在第2步骤中输入的WP信息的例子。图7图示地址信号AD均为23个位宽的例子。分配地址信号的两个高阶位(AD(22)与AD(21))作为第一WP信号，使其可识别4种WP信息WPI(A)至WPI(D)。可将记忆区或记忆区组分配给每一个地址信号的21个低阶位(AD(20)至AD(0))。接下来，对每一个分配至21个位的记忆区或记忆区组设定写入禁止或写入允许状态。例如，通过使用高水平信号表示写入禁止状态以及低水平信号表示写入允许状态而做成设定。

由于可根据地址信号AD(22)与AD(21)识别WP信息WPI(A)至WPI(D)，最多有可能将WP条件个别地设定为84个记忆区或记忆区组。更具体而言，由于有WP信息WPI(A)，可设定用于记忆区或记忆区组0至20之WP条件；由于有WP信息WPI(B)，可设定用于记忆区或记忆区组21至41之WP条件；由于有WP信息WPI(C)，可设定用于记忆区或记忆区组42至62之WP条件；以及由于有WP信息WPI(D)，可设定用于记忆区或记忆区组63至83之WP条件。

图8图示一种系统，其中根据本发明之第二具体实施例的非易失性存储装置1B系经由共用数据汇流排3与另一装置2连接。在此系统中，非易失性存储装置1B用来取代用于第一具体实施例的非易失性存储装置1A(请参考图3)。

除了电路类似于非易失性存储装置1A以外，非易失性存储装置1B另有一指令进入辨识部12。该指令进入辨识部12接收从控制信号输入部32输出的内部控制信号CI，该控制信号输入部32系接收从控制端子(C)输入的各种控制信号。当输入至指令进入辨识部12的内部控制信号CI系由预定信号与预定逻辑水平之组合所组成时，该指令进入辨识部12判断有用以进入准备好接收指令的状态的要求并且输出指令进入信号CMDE。输入该指令进入信号CMDE至该指令辨识部11的致能端子(EN)，从而启动指令辨识部11。

就处理与效果而言，在启动该指令辨识部11后所执行的操作系类似于第一具体实施例中执行的操作(请参考图3)，故省略其描述。

界定指令进入的内部控制信号CI的组合为一种不会出现于一般存取操作的组合。控制信号/WE与/OE两者的组合均设定为，例如启动写入及读取操作两者的低水平。这种信号设定的组合不会出现于一般存取操作。可用设定在低水平的控制信号/WP或/ACC设定该控制信号/WE为低水平。这种设定组合启动一写入操作同时强力保存预定记忆区或所有记忆区处于写入保护状态。同样的，这种设定组合不会出现于一般存取操作。此外，也可设定该控制信号/OE为低水平。再者，可做成一种布置以便利用用于指示指令进入的特定控制信号是无庸置疑的。

在具有指令进入辨识部12的非易失性存储装置1B中，何时会输入指令事前为已知。因此，即使何时输入指令所涉及地址转变(addresstransition)及/或周期时间与一般地址存取操作所涉及的类似，该操作应不会被误认为是一般地址存取操作。这可用来增加输入地址信号AD作为指令的弹性。例如，在输入指令时，不需使用所述数据输入/输出端子(IO)。可释出(release)所述数据输入/输出端子(IO)以使该数据汇流排3可用于另一记忆库或另一装置而不会使指令输入被误认为是一般存取操作。结果，可改善系统的数据传输效率。

图9为流程图，其系图示根据第二具体实施例之用于非易失性存储装置的WP条件设定方法。图示于图9的条件设定操作之流程与第一具体实施例的条件设定操作的流程等效(请参考图4)，而有额外之步骤S21至S25。当输入控制信号C的预定组合至控制信号输入部32时(S21)，该指令进入辨识部12判断该输入控制信号C是否组成指令进入(command entry)(S23)。当输入至指令进入辨识部12的内部控制信号CI均由控制信号的预定组合组成时(S23：是)，用EN信号启动该指令辨识部11(S25)。当输入至指令进入辨识部12的内部控制信号CI经识别不为指令进入时(S23：否)，则继续一般存取操作(S4)。就处理与效果而言，在启动指令辨识部11后所执行的操作系类似于在第一具体实施例中所执行的操作(请参考图4)，故省略其描述。

显然由上述说明可见，在本具体实施例中，由于WP条件设定指令与由用于设定WP条件之控制信息所组成的WP信息系经由地址端子(ADD)(例如，预定端子)输入而非数据输入/输出端子(IO)，在组成设定指令输入期间的第1步骤与组成WP信息输入期间的第2步骤中之每一个期间可释出该数据输入/输出端子(IO)。

在每一个非易失性存储装置1A与1B中，暂时保存已输入的WP信息直到完成该WP信息输入操作。当WP信息的输入完成时，将已被暂时保存的WP信息一次全部写入储存部23。因此，该一次全部写入之写入操作对减少写入所需时间有利。也可缩短用于送出抓取(grasp)写入操作之状态或确认待写入之信息的验证信号与确认信号的输出期间。结果，可缩短数据输入/输出端子(IO)所使用的时间。再者，通过执行作为非易失性存储装置1A与1B的内部处理的写入操作，即使在第3步骤期间，仍可释出所述数据输入/输出端子(IO)。

在各由多个可彼此独立存取的记忆库组成的非易失性存储装置1A与1B中，即使正在执行WP条件设定操作，亦有可能存取其他未被存取供设定WP条件的记忆库或存取其他连接于同一数据线的装置。例如，即使在丛发式操作中连续执行数据输入与输出操作时，WP条件设定操作可与该丛发式操作同时执行而不需要停止所述正在做连续输入与输出的操作。因此，有可能改善系统之数据传输效率。

本发明不受限于上述之具体实施例，且在本发明精神与范畴内可做成各种改变及修改。

即使上述具体实施例与WP条件设定操作有关，显然本发明也可应用于设定待储存于非易失性存储区域中之各种其他条件的操作。

同样地，使连接部15处于不导通状态并不受限于使它处于在输出写入结束信号E2时的状态。例如，有可能因应检查WP信息输入状态(S15)的结果而控制连接部15的状态。再者，可以任何顺序进行设定连接部15为导通状态以建立信号路径(S5)以及将标定记忆库与数据输入/输出端子(IO)中断(S7)。

当标定供设定操作的记忆区或记忆区组的数目小于表示可设定WP条件数目的第二WP信号ADI2的位个数时，则不需要解码器17与选择器19。

此外，存储核心部35可由非易失性存储单元或者是易失存储单元组成。

Claims (26)

1.一种用于非易失性存储装置从外部接收控制信息的信息设定方法，该信息设定方法的特征在于有以下步骤：当输入设定指令至预定端子而非数据输入/输出端子时，将所述预定端子设定为用以接收该控制信息的输入端子。

2.如权利要求1所述的用于非易失性存储装置的信息设定方法，进一步以下列步骤为特征：

暂时保存所述顺序输入的控制信息；

在该控制信息的输入完成后，储存数个所述已被暂时保存的控制信息于非易失性存储区域内。

3.如权利要求1所述的用于非易失性存储装置的信息设定方法，进一步以下列步骤为特征：

在该控制信息设定中，包括为每一预定存储区域设定写入保护功能；

根据该控制信息，为每一预定存储区域设定写入禁止/写入许可。

4.如权利要求1所述的用于非易失性存储装置的信息设定方法，其中所述预定端子包含地址端子，且其中以所述地址端子中的预定位位置的组合来设定该设定指令，且其中设定所述输入端子的步骤被重复预定次数的输入周期。

5.如权利要求4所述的用于非易失性存储装置的信息设定方法，其中所述地址端子的预定位位置包含用于在存储单元阵列中选定字线的位位置，以每一个输入周期所选定的不同字线的组合来输入该设定指令。

6.如权利要求4所述的用于非易失性存储装置的信息设定方法，其中所述地址端子的预定位位置包含，用于在存储单元阵列内各个可分别进行数据存取的数个预定存储区域中选定一个预定存储区域的位位置，以所述每一个输入周期所选定的不同所述预定存储区域的组合来输入该设定指令。

7.如权利要求4所述的用于非易失性存储装置的信息设定方法，其中所述地址端子的预定位位置包含，用于在存储单元阵列中选定字线的位位置以及用于在存储单元阵列内各个可分别进行数据存取的数个预定存储区域中选定预定存储区域的位位置，以所述每一个输入周期所选定的至少一种不同字线或不同预定存储区域的组合来输入该设定指令。

8.如权利要求4所述的用于非易失性存储装置的信息设定方法，其中所述地址端子的预定位位置包含未经指定用来识别存储单元阵列中的存储单元位置的位位置。

9.如权利要求4所述的用于非易失性存储装置的信息设定方法，其中进一步以下列步骤为特征：以比地址存取所用周期时间短的周期来重复该输入周期。

10.如权利要求1所述的用于非易失性存储装置的信息设定方法，其中所述预定端子包含控制端子，且该信息设定方法的进一步特征在于，根据对所述控制端子的输入，而使控制端子被设定为可接收所述设定指令的状态。

11.如权利要求10所述的用于非易失性存储装置的信息设定方法，其中所述控制端子为/WE端子与/OE端子，且该信息设定方法的进一步特征在于，当/WE端子和/OE端子两者均被设为低水平状态时，所述控制端子被设为可接收所述设定指令的状态。

12.如权利要求10所述的用于非易失性存储装置的信息设定方法，其中所述控制端子为/WP端子或/ACC端子，且该信息设定方法的进一步特征在于，当控制端子被设为低水平状态时，可接收所述设定指令。

13.如权利要求12所述的用于非易失性存储装置的信息设定方法，其中所述控制端子至少为/WE端子与/OE端子中的一种，且该信息设定方法的进一步特征在于，当控制端子被设为低水平状态时，可接收所述设定指令。

14.如权利要求10所述的用于非易失性存储装置的信息设定方法，其中所述控制端子为，用以控制是否接收所述设定指令的状态的专用端子。

15.如权利要求1所述的用于非易失性存储装置的信息设定方法，其中进一步以下列步骤为特征：根据所述设定指令的输入，而将所述数据输入/输出端子与内部电路分开。

16.如权利要求1所述的用于非易失性存储装置的信息设定方法，其中进一步以下列步骤为特征：根据该设定指令的输入，而将在各个可分别进行数据存取的数个预定存储区域中的控制信息所指定的预定存储区域与数据输入/输出端子的数据途径分开。

17.如权利要求1所述的用于非易失性存储装置的信息设定方法，进一步以下列步骤为特征：

根据输入的所述设定指令，设定所述预定端子为输入端子，用以输入控制信息以及控制信息的识别信息；

通过所述每一个识别信息来识别待输入的所述控制信息；以及

暂时保存该控制信息。

18.一种由外部设定控制信息的非易失性存储装置，包含：

指令辨识部，辨识设定指令被输入至数据输入/输出端子以外的预定端子；以及

控制部，根据来自该指令辨识部的辨识信号，将所述预定端子设定为该控制信息的输入端子。

19.如权利要求18所述的非易失性存储装置，进一步包含：

暂时保存部，用以暂时保存从该预定端子输入的所述控制信息；以及

非易失性储存部，用以储存被保存在所述暂时保存部内的所述控制信息，

其中可以将所述保存在暂时保存部内的控制信息一起储存在所述非易失性储存部之内。

20.如权利要求18所述的非易失性存储装置，其中所述预定端子包含地址端子。

21.如权利要求18所述的非易失性存储装置，其中所述控制部包含第一连接部，用以根据该辨识信号连接所述预定端子与该暂时保存部。

22.如权利要求18所述的非易失性存储装置，其中该控制部根据该辨识信号，中断所述数据输入/输出端子与内部电路的连接。

23.如权利要求18所述的非易失性存储装置，进一步包含：在存储单元阵列内可分别进行数据存取的数个预定存储区域，其中该控制部根据该辨识信号，中断该设定指令所指定的预定存储区域与该数据输入/输出端子之间的连接。

24.如权利要求18所述的非易失性存储装置，其中所述控制部，根据所述辨识信号，将所述预定端子设定为用以输入该控制信息以及控制信息的识别信息的输入端子，且对每一个识别信息提供该暂时保存部。

25.如权利要求24所述的非易失性存储装置，进一步包含：设置在每一个暂时保存部与预定端子之间的第二连接部，该第二连接部将经过该识别信息识别的暂时保存部连接到所述预定端子。

26.一种系统，包含：

至少一个非易失性存储装置；

控制部，用以设定该非易失性存储装置的控制信息，

其中该非易失性存储装置和该控制部连接到共用数据线；

预定信号线，用以连接该控制部与该非易失性存储装置，所述预定信号线不涉及数据传输，

其中当该非易失性存储装置检测到通过所述预定信号线所产生的设定指令时，将所述预定信号线设定为该控制信息的传输线。

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