WO2006011216A1 - 不揮発性記憶装置の情報設定方法、不揮発性記憶装置、およびそれらを搭載したシステム - Google Patents

不揮発性記憶装置の情報設定方法、不揮発性記憶装置、およびそれらを搭載したシステム Download PDF

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terminal
predetermined
information
memory device
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PCT/JP2004/010844
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Satoru Sugimoto
Kenta Kato
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Spansion Llc
Spansion Japan Limited
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Definitions

  • Nonvolatile storage device information setting method Nonvolatile storage device information setting method, nonvolatile storage device, and system incorporating the same
  • the present invention relates to setting control information in a nonvolatile storage device.
  • an electrically rewritable nonvolatile storage device such as an EEPROM or a flash memory
  • the data is grouped by a predetermined number of memory cells, so-called sectors or a plurality of sectors as a unit.
  • access conditions for memory cells are set for each sector group.
  • a typical setting is the protect function that controls the prohibition / permission status of the write / erase operation.
  • Access conditions must be set for each sector group. By sequentially writing control information for instructing access conditions for each target sector group, the access conditions for each sector group are set.
  • the nonvolatile storage device includes a nonvolatile storage device that requires more time for the write operation than the read operation due to a physical phenomenon at the time of the write operation, and a read operation. It has the advantage of a non-volatile memory device in which the time of the write operation and the write operation is substantially the same.
  • Some examples include EEPROM (Elecrically Erasable Programmable Read Only Memory), OUM (OvonicUnified Memory), and Polymer Ferroelectric RAM (PFRAM). The latter includes MRAM and FRAM.
  • FIG. 10 shows operation waveforms in the control information write sequence of the nonvolatile memory device having a longer write cycle than the read cycle.
  • a write command is set in step I, and a predetermined code is set by a predetermined combination of data bit signals input to each of the address terminal and the data input / output terminal. is there.
  • the control information write sequence changes the access condition settings, and it is preferable that the write sequence is accidentally activated. By assigning a predetermined combination of data bit signals different from the normal operation sequence to a predetermined code, erroneous start of the control information writing sequence is prevented. To do.
  • Step II there is a WP information cycle in which SGA representing 1 bit is input at multiple address terminals as control information that indicates access conditions.
  • Step III there is a write execution cycle to rewrite the protection information in the non-volatile element.
  • the write execution cycle is written to the nonvolatile memory cell over a longer time than the read cycle.
  • the above steps I to III are repeated a plurality of times.
  • the read cycle is several ⁇ s to several mS compared to several tens of ns.
  • write prohibition / permission is set in units of blocks in the semiconductor memory device in which the address access times of the read cycle and the write cycle are substantially the same.
  • the write protection setting block is set according to the input data of the data input / output (I / O0—1 / 07) in the write cycle of the 8th cycle (Step II). Is set, and the protection information is rewritten up to the actual non-volatile element within the cycle. At this time, it corresponds to the control information of each block divided into 8 bits of data input / output (I / O0—1 / 07) power.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-106275
  • the seventh cycle (Step I) is executed after the execution of the seventh cycle (Step I).
  • the write protect setting block is set according to the bit position of the data input / output terminal.
  • the access condition settings are actually written to the non-volatile element over a long period of time. Even when the write cycle is longer than the read cycle and the present invention is applied to a nonvolatile storage device, the data input / output terminal is occupied during the control information write sequence.
  • the non-volatile storage device includes a plurality of banks that can independently control access to each other bank. For other devices on the system connected to the same data line, the controller power on the system cannot access those other banks or other devices.
  • other banks and / or other devices cannot perform an access operation, and there is a possibility that the data transfer efficiency in the system cannot be improved.
  • the present invention has been made to solve at least one of the problems of the prior art.
  • control information input in response to a setting command is input as data.
  • An object of the present invention is to provide an information setting method for a nonvolatile memory device, a nonvolatile memory device, and a system equipped with them, which can be performed in a short time without occupying input / output terminals.
  • An information setting method for a non-volatile storage device which has been made to achieve the above-described object, provides a predetermined terminal other than a data input / output terminal when control information is set from the outside.
  • the predetermined terminal is set as an input terminal for control information in response to the input of the setting command.
  • the predetermined terminal when a setting command is input to a predetermined terminal other than the data input / output terminal, the predetermined terminal is set as an input terminal for control information.
  • the nonvolatile storage device of the present invention includes a command recognition unit for recognizing that a setting command is input to a predetermined terminal other than the data input / output terminal when the control information is set from the outside, And a control unit that sets a predetermined terminal as an input terminal for control information based on a recognition signal from the command recognition unit.
  • the command recognition unit recognizes that a setting command is input to a predetermined terminal other than the data input / output terminal.
  • the control unit sets a predetermined terminal as an input terminal for control information based on the recognition signal from the command recognition unit.
  • the non-volatile storage device to which control information is set from the outside and the non-volatile storage device or other devices are connected to the controller via the same data line, and the controller While setting control information for one memory area of a non-volatile storage device via a predetermined terminal other than an input / output terminal, data is communicated with the other memory area or other device of the non-volatile storage device via a data line.
  • the data input / output terminal can be opened in the input of the setting command and the input of the control information accompanying the recognition of the setting command.
  • the nonvolatile storage device has a plurality of predetermined storage areas (banks) that can be controlled independently of each other, or other predetermined storage areas (banks), or Access operations can be performed on other devices connected to the same data line.
  • the data transfer efficiency in the system can be improved.
  • a plurality of predetermined storage areas capable of access control independently of each other are provided.
  • control information input in response to a setting command is input as data input.
  • An information setting method for a nonvolatile memory device and a nonvolatile memory device that can be performed in a short time without occupying an output terminal can be provided.
  • the controller since a predetermined terminal other than the data input / output terminal for setting the control information of the nonvolatile storage device is provided, the controller has a predetermined terminal other than the data input / output terminal via one of the memory areas of the nonvolatile storage device. While setting the control information, data can be communicated with the other memory area or other device of the nonvolatile storage device via the data line, so that the data transfer efficiency in the system can be improved.
  • FIG. 1 is a system including a nonvolatile memory device of the present invention.
  • FIG. 2 is an operation waveform diagram of a system including the nonvolatile memory device of the present invention.
  • FIG. 3 is a circuit block diagram showing a part of a system including the nonvolatile memory device according to the first embodiment.
  • FIG. 4 is a flowchart showing an information setting method of the nonvolatile memory device according to the first embodiment.
  • FIG. 6 is a diagram showing an example of setting command assignment in step I of FIG. 5.
  • FIG. 7 is a diagram showing an example of assignment of identification information and WP information in Step II of FIG.
  • FIG. 8 is a circuit block diagram showing a part of a system including a nonvolatile memory device according to a second embodiment.
  • FIG. 9 is a flowchart showing an information setting method of the nonvolatile memory device according to the second embodiment.
  • FIG. 10 Operation waveforms when setting information in the background art.
  • the nonvolatile storage device 1 when the controller 5 transmits the setting of control information via the signal line 4 other than the data line 3, the nonvolatile storage device 1 is electrically connected to the data line 3. Separated. During this period, data communication between the other device 2 and the controller 5 is possible.
  • the nonvolatile memory device 1 includes a plurality of banks A and B, the bank A or the bank B is electrically isolated from the data line 3.
  • the signal line 4 may be an address line, for example.
  • the controller 5 can change the setting of the control information of the nonvolatile memory device 1 during the data communication by the read command.
  • the non-volatile storage device 1 includes a plurality of banks A and B, and the setting of control information is changed for a specific bank, data communication is performed with respect to the bank for which control information is not set. Make it executable.
  • step 0 it is assumed that a burst read command for performing continuous read access is issued to the bank B, for example, via the signal line 4.
  • step 1 it is assumed that a command for setting control information is issued to the bank A via the signal line 4, for example.
  • the bank B can continue data communication with the controller during this period. Reading data from bank B following the burst read operation continues.
  • step 2 control information is sent to bank A via signal line 4.
  • Bank B continues data communication with the controller during this period. Reading data from bank B following a burst read operation is continued.
  • step 3 bank A performs a write operation based on the setting information. During this period, bank B continues data communication with the controller and burst reading continues.
  • the nonvolatile memory device 1 A of the first embodiment and another device 2 are connected via a common data bus 3.
  • the data bus 3 is connected to the data input / output terminal (IO).
  • a non-volatile storage device 1 A having a data input / output terminal (10) and an address terminal (ADD) includes a data input / output unit 31 that receives data input / output via the data input / output terminal (IO), And an address input unit 33 for receiving an address signal AD input via an address terminal (ADD).
  • the address signal AD input to the address input unit 33 is input to the command recognition unit 11 and the connection unit 15 in addition to the memory core unit 35 as the internal address signal ADI.
  • the memory core unit 35 a plurality of memory cells in each bank are arranged.
  • the data input / output unit 31 is connected to each bank input / output unit B 1 to BN of the memory core unit 35. In a normal data access operation, data is input / output to / from any one of the bank input / output units according to the bank selected by the internal address signal ADI input to the memory core unit 35.
  • the command recognition unit 11 receives the internal access signal ADI and determines whether the command is a WP condition setting command. In response to recognizing that the input internal address signal ADI is a setting command for instructing rewriting of the WP condition, a command recognition signal WPC is output to the control unit 13.
  • control unit 13 When the command recognition signal WPC is input, the control unit 13 outputs the control signal CNT.
  • the control signal CNT is input to the connection unit 15 and the memory core unit 35.
  • the connection portion 15 is turned on to establish a signal path for inputting the internal address signal ADI to the decoder 17, the selector 19, and the end detection portion 25.
  • the target bank whose WP condition is to be rewritten is input to an inhibition terminal (INH) of a bank input / output unit (not shown), and the corresponding bank is disconnected from the data input / output unit 31.
  • the command recognition signal WPC is a signal for notifying that the input of the setting command for instructing rewriting of the WP condition is recognized, but at the same time, the bank in which the rewriting of the WP condition is performed. It shall include information specifying. As a result, it is possible to control the bank input / output unit and disconnect the target bank from the data input / output unit 31 together with the conduction of the connection unit 15.
  • the bank input / output unit can be controlled by a signal different from the control signal CNT.
  • the WP information input by the internal address signal ADI is input to the decoder 17, the selector 19, and the end detection unit 25 for each predetermined bit position.
  • the first WP signal ADI1 is input to the decoder 17 as an identification signal.
  • the second WP signal ADI2 is input to the selector 19.
  • the third WP signal ADI3 is input to the end detection unit 25.
  • No. 2 WP signal ADI2 is a WP signal that indicates a WP condition that is different from write inhibit / permit for each sector or group of sectors. Write disable / permit for one sector group etc. is set for 1 bit of 2nd WP signal ADI2.
  • the sector group to be set to the write inhibit Z permission state is greater than or equal to the bit width of the second WP signal ADI2, the sector group is grouped every time it is identified by the bit width of the second WP signal ADI2. Is done.
  • the first WP signal ADI1 is an identification signal that identifies this group.
  • the first WP signal ADI1 is decoded by the decoder 17 and input to the selector 19.
  • any one temporary holding unit 21 identified according to the first WP signal ADI1 is selected and the second WP signal ADI2 is passed.
  • the temporary holding unit 21 is provided for each gnole such as a sector group identified by the bit width of the second WP signal ADI2.
  • the temporary holding unit 21 is selected for each group such as the sector group identified by the first WP signal ADI1, and the second WP signal ADI2 input simultaneously is held.
  • the temporary holding unit 21 has a volatile property.
  • the third WP signal ADI3 is a status signal indicating the input status of the WP information.
  • the timing of completion of inputting the WP information is detected. If the third WP signal ADI3 is a signal indicating that the input operation of WP information is ongoing or a signal indicating that the input operation has ended, the end detection unit 25 ends detection or starts detection of the third WP signal ADI3.
  • WP information input completion signal E1 can be output.
  • the third WP signal ADI3 is a signal for starting the input operation of the WP information
  • the end detection unit 25 has a timer function
  • the time measurement starts according to the input of the third WP signal ADI3, and the predetermined time After this, the input completion signal E1 is output.
  • the write execution unit 27 receives the input completion signal E1 and starts the write operation.
  • the temporarily held WP signal is written into the storage unit 23 provided for each temporary storage unit 21.
  • the storage unit 23 has a non-volatile property.
  • the write operation to the storage unit 23 is the same control as the write operation to the normal nonvolatile memory cell, and the nonvolatile operation takes longer time than the read cycle due to the physical phenomenon at the time of performing the write operation. It is written to the memory cell. For example, a write cycle and a verify cycle are repeated However, the write operation is performed by detecting the write state to the nonvolatile memory cell. still
  • the write operation includes programming or erasing of the nonvolatile memory cell.
  • the write completion signal E2 is output.
  • the write completion signal E2 is input to the control unit 13 and releases the control signal CNT.
  • the nonvolatile storage device 1A is returned to the state in which the access condition setting is completed and the normal memory core unit 35 can be accessed.
  • the connection 15 becomes non-conductive, the signal path for holding the internal address signal ADI is opened, and the bank input / output section corresponding to the target bank where the WP condition has been rewritten is prohibited.
  • the state is released. Data is input / output between the target bank and the data input / output unit 31 in accordance with the access command.
  • FIG. 4 is a flowchart showing a WP condition setting method for the nonvolatile memory device 1A of the first embodiment.
  • the command recognition unit 11 performs command recognition. It is detected whether the input address is a predetermined address and a predetermined number of addresses are input in a predetermined cycle (S3).
  • the WP condition setting command requires that a predetermined bit string is input by inputting a predetermined address over a predetermined number of cycles and that the input cycle is a predetermined cycle.
  • the address input is an input related to the normal access operation, and thus the normal access operation is continued (S4). If it is recognized that it is a setting command (S3: YES), the WP condition rewrite sequence is performed.
  • a signal path from the address terminal (ADD) to the WP condition storage unit 23 is established (S5). Specifically, the connecting portion 15 becomes conductive and a signal path is established.
  • the target Disconnect the bank from the data input / output terminal (IO) (S7). Specifically, the target bank input / output unit is disabled, and the data input / output path between the target bank and the data input / output unit 31 is opened.
  • the WP condition write sequence the normal access operation to the target bank is not performed, so the data input / output path to the target bank is cut off.
  • the second WP signal ADI2 is identified using the first WP signal ADI1 stored at the predetermined bit position in the WP information consisting of a predetermined number of bits as identification information. Identifies the WP signal input as (Sl l). The identified WP signal is distinguished for each identification information and temporarily held (S13). Specifically, the WP signal is held in a predetermined temporary holding unit 21 by controlling the selector 19 according to the identification information being decoded by the decoder 17.
  • the process returns to the procedure (39) to wait for the next WP information input, and the identification information is displayed.
  • the WP signal is temporarily held in the corresponding area.
  • the WP signals that have been input and held so far are stored in the storage unit 23 in a lump.
  • the write operation is performed collectively for a plurality of WP conditions set for each sector or sector group (S17). Compared to the case where the write operation is performed for each sector or sector group, the write time can be greatly reduced.
  • FIG. 5 shows operation waveforms in the write sequence under the WP condition.
  • the write sequence consists of three steps, steps I through III.
  • the chip enable pin / CE is set to low level to activate the non-volatile memory device 1A and address pin Input a signal from (ADD).
  • step I a setting command is entered.
  • the address terminal (ADD) force is also cycle time TS, and N-cycle address signals AD (1) to AD (N) are inputted.
  • the command recognition unit 11 verifies whether or not the bit string based on the input combination of the N sets of address signals is a predetermined bit string. At this time, as shown in FIG.
  • the address signals AD (1) to AD (N) are the addresses for selecting the word lines WL (1) to WL (N) or / and the banks B (1) to B ( It is convenient to set the address to select N). As a result, for each cycle in Step I, a combination can be made in which at least one of different word lines or different banks is sequentially selected.
  • an access operation in which selection of a word line or a bank is changed every cycle is not performed. This is because when the access operation is performed only by switching the bit line without switching the word line or the bank, for example, in the continuous access operation by the burst operation, the column selection is made for the data already read to the bit line. If only the column-related control is performed, high-speed access is possible. On the other hand, when switching the first line bank, it is necessary to perform row-related control including memory cell selection. This is because a large amount of access time is required. An access operation that switches the word line or bank by changing the address is called an address access operation, and the access time is defined as the access time TAS including row related operations. Therefore, the controller that accesses the non-volatile storage device does not perform low access to access the non-volatile storage device by continuing the access time TAS or access that deteriorates the transfer efficiency of the system bus.
  • the cycle time TS is shorter than the cycle time TAS in normal address access (TS and TAS).
  • TS and TAS normal address access
  • Step II WP information is input.
  • WP information WPI (A) to WPI (D) are input via the address pin (ADD).
  • the sector or sector to be set is compared with the settable number of WP conditions set as the number of bits of the second WP signal ADI2. The case where there are many groups is shown.
  • the WP condition can be set for a sector group that is four times the sector group that can be set as the second WP signal ADI2. This method is superior from the viewpoint of speed and the number of elements over the method in which the WP information is decoded and transmitted in advance on the memory controller side and encoded on the nonvolatile storage device side.
  • Fig. 7 shows a specific example of WP information in Step II.
  • the case where the bit width of the address signal AD is 23 to 3 bits is illustrated.
  • the upper 2 bits of address signals AD (22) and AD (21) are assigned as the first WP signal.
  • WPI Assign a sector group, etc. for each 1-bit address signal to the lower 21-bit address signals AD (20) to AD (O), and set the write-inhibited state or write-enabled state according to the bit signal. be able to. For example, it can be set so that a write-inhibited state is indicated by a high-level signal and a write-enable state is indicated by a low level.
  • WP conditions are individually set for up to 84 sector groups. be able to. Specifically, for the WP information WPI (A), the WP condition is set for 0-20 of the sector group, etc., and for the WP information WPI (B), the WP condition for 21-41 of the sector group, etc. For WP information WPI (C), WP conditions are set for sectors 42-62, and for WP information WPI (D), WP information WPI (D) is set for sectors 83-83, WP. The condition is set.
  • the nonvolatile memory device 1 B of the second embodiment and another device 2 are connected via a common data bus 3.
  • a nonvolatile memory device 1B is provided instead of the nonvolatile memory device 1A in the first embodiment (FIG. 3).
  • the nonvolatile memory device 1B includes a command entry recognition unit 12 in addition to the circuit configuration of the nonvolatile memory device 1A.
  • the command entry recognition unit 12 receives the internal control signal CI output from the control signal input unit 32 that receives various control signals input from the control terminal (C).
  • the command entry recognition unit 12 receives the input internal control signal CI. When it is a combination of a constant signal and a predetermined logic level, it is determined that there is a request to enter a command acceptance state, and a command entry signal CMDE is output.
  • the command entry signal CMDE is input to the enable terminal (EN) of the command recognition unit, and the command recognition unit 11 is activated.
  • the operation after activation of the command recognizing unit 11 is the same as that in the first embodiment (FIG. 3), and has the same effect as the first embodiment (FIG. 3).
  • the combination of internal control signals CI instructing command entry is a combination that is not combined in a normal access operation.
  • both the control signal / WE and the control signal / OE are at a low level. This setting activates both the write operation and the read operation, and is a combination that cannot be a normal access operation.
  • the control signal / OE can be set to a low level. Furthermore, it goes without saying that a dedicated control signal for instructing command entry can be provided.
  • the non-volatile storage device 1B includes a command entry recognition unit 12, and the command input timing is notified in advance. Therefore, as an input command, the command is executed by address transition or / and cycle time similar to normal address access. Even if is entered, it is not mistaken for normal address access.
  • the degree of freedom when using the address signal AD as a command input is improved, and it is not necessary to input a command to the data input / output terminal (IO) when inputting a command.
  • the data bus 3 can be opened to another bank or other device by opening the terminal (10). The data transfer efficiency in the system can be improved.
  • FIG. 9 is a flowchart showing a WP condition setting method for the nonvolatile memory device 1B of the second embodiment. This is a flow in which procedures (S21) to (S25) are added to the condition setting method flow (FIG. 4) of the first embodiment.
  • the control signal C is input to the control signal input unit 32 in a predetermined combination (S21)
  • the command entry recognition unit 12 receives the command entry. It is determined whether or not the instruction is (S23).
  • the internal control signal CI input to the command entry recognition unit 12 is a combination of predetermined control signals (S23: YES)
  • the command recognition unit 11 is activated by the EN signal (S25). If the command entry is not instructed (S23: NO), normal access operation continues (S4). Since the procedure after the command recognition unit 11 is activated is the same as that in the first embodiment (FIG. 4) and exhibits the same actions and effects, description thereof is omitted here.
  • the input of the WP condition setting command and the input of WP information are performed as data input / output terminals (IO ) Is performed by an address terminal (ADD), which is an example of a predetermined terminal other than) .
  • IO data input / output terminals
  • ADD address terminal
  • Step III Is written in the storage unit 23.
  • Write time can be shortened because of the batch write operation. It is possible to shorten the output period of the verify signal and confirmation information issued for grasping the write operation status and confirming the write information, etc., and shortening the time that the data input / output terminal (IO) is used. it can. Further, if the write operation is performed by the internal processing of the nonvolatile memory device 1A or IB, the data input / output terminal (IO) can be opened also in step III.
  • the bank in which the WP condition is not set Or other devices connected to the same data line can be accessed.
  • the WP condition can be set in parallel without stopping the continuous operation. The data transfer efficiency in the system can be improved.
  • the setting of the WP condition is exemplified, but the present invention is not limited to this. It is not limited to this. It goes without saying that the same can be applied to the setting of various conditions that should be stored in the non-volatile storage area.
  • connection unit 15 is not limited to the output of the write completion signal E2.
  • it can be controlled from the result of monitoring the input state of the WP information (S15).
  • connection section 15 becomes conductive and the signal path is established (S5), the target bank is disconnected from the data input / output terminal (IO) (S7).
  • the decoder 17 and the selector 19 are unnecessary.
  • the memory core unit 35 may be a nonvolatile memory cell or a volatile memory cell.

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Abstract

　データバスを共有するシステムにおいて、アクセス条件を設定する制御情報を入力するにあたり、データ入出力端子以外の所定端子にアクセス条件の設定コマンドである所定ビット列が入力されると、所定端子は制御情報の入力端子として設定され、入力済みの制御情報が不揮発性記憶装置内部で一時的に保持されると共に、全ての制御情報が入力されることに応じて、一時的に保持されている制御情報が一括して不揮発性の記憶領域に格納される。アクセス条件の設定の際にデータ入出力端子が開放され、他のバンクやデバイスに対してデータバスが提供されることとなり、システム上のデータ転送効率の向上を図ることができる。

Description

明 細 書
不揮発性記憶装置の情報設定方法、不揮発性記憶装置、およびそれら を搭載したシステム 技術分野
[0001] 本発明は、不揮発性記憶装置における制御情報の設定に関するものである。
背景技術
[0002] 電気的に書き換え可能な、 EEPROMやフラッシュメモリ等の不揮発性記憶装置で は、所定数のメモリセルごとにグループ化される、いわゆるセクタごとに、あるいは複 数のセクタを一単位とするセクタグループごとに、メモリセルへのアクセス条件の設定 が行われる場合がある。書き込み ·消去動作の禁止/許可状態が制御されるプロテ タト機能が代表的な設定である。アクセス条件の設定は、セクタグループ等ごとに行う 必要がある。アクセス条件を指示する制御情報を、対象となるセクタグループ等ごと に順次書き込むことにより、各セクタグループ等のアクセス条件の設定が行われる。
[0003] 尚、不揮発性記憶装置には、書き込み動作を行う際の物理現象に起因して、読み 出し動作に比して書き込み動作に、より多くの時間を要する不揮発性記憶装置と、読 み出し動作と書き込み動作の時間が互いに実質的に同一である不揮発性記憶装置 と力ある。 者は、 EEPROM (Elecrically Erasable Programmaり le Read Only Memory) )や OUM (OvonicUnified Memory), Polymer Ferroelectric RAM (PFRAM) ,などが挙 げられ、後者は、 MRAMや FRAMなどが挙げられる。
[0004] 図 10にリードサイクルに比してライトサイクルが長い不揮発性記憶装置の制御情報 の書き込みシーケンスにおける動作波形を示す。書き込みコマンドは、ステップ Iにお レ、てアドレス端子およびデータ入出力端子の各々に入力されるデータビット信号の 所定組み合わせにより所定コードが設定され、これが 5サイクル繰り返されて構成され るコマンドサイクノレがある。制御情報の書き込みシーケンスは、アクセス条件の設定を 変更するものであり、誤って書き込みシーケンスが起動されてしまうことは好ましくな レ、。通常の動作シーケンスとは異なるデータビット信号の所定組み合わせを割り当て て所定コードとすることにより、制御情報の書き込みシーケンスの誤った起動を防止 するものである。ステップ IIにおいて、アクセス条件を指示する制御情報として、複数 のアドレス端子で 1ビットを表現する SGAが入力される WP情報サイクルがある。つま ステップ IIIにおいて、不揮発性の素子にプロテクト情報を書き換えるための書き込み 実行サイクルがある。書き込み実行サイクルは、リードサイクルに比して長い時間かけ て不揮発性記憶セルに書き込みされる。複数のアクセス条件を書き換えるときには、 前記ステップ Iから IIIを、その複数回分だけ繰り返す。尚、リードサイクルは数十 nsに 比してライトサイクルは数 μ Sから数 mSである。
[0005] また、特許文献 1に開示されている半導体記憶装置では、リードサイクルとライトサイ クルのアドレスアクセス時間が互いに実質的に同一である半導体記憶装置において 、ブロック単位で書き込み禁止/許可を設定する際、 7サイクルのリードサイクル (ステ ップ I)の実行後、 8サイクノレ目（ステップ II)のライトサイクルにおけるデータ入出力（I /O0— 1/〇7)の入力データによって、ライトプロテクト設定ブロックが設定され、そ のサイクル内で実際に不揮発性の素子までプロテクト情報が書き換えられる。このと き、 8ビットのデータ入出力（I/O0— 1/〇7)力 \ 8つに分割されている各々のブロッ クの制御情報に対応する。
[0006] 特許文献 1 :特開平 10 - 106275号公報
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、記憶容量が増大するに伴い、セクタグループ等の数も増大の一途を たどる。セクタグノレープ等ごとに制御情報の書き込みシーケンスを必要とする背景技 術の不揮発性記憶装置では、アクセス条件の設定に多大な時間を要するおそれが あり、制御情報の書き込みの際、例えばステップ Iとステップ IIが繰り返される期間、デ ータ入出力端子が占有されてしまうおそれがある。
[0008] 特に、リードサイクルに比してライトサイクルが長い不揮発性記憶装置では、セクタ グノレープ等ごとの制御情報の書き込みに多大な時間を要すると共に、大容量化に伴 い更に多大な時間が必要となり、この間、長時間に渡ってデータ入出力端子が占有 されてしまうおそれがある。 [0009] また、制御情報の書き込みシーケンスを起動するコマンド入力に際しては、アドレス 端子にデータ入力端子をくわえたビット構成で所定コードを入力することが必要とな る。コマンド入力の期間中、データ入出力端子が占有されてしまうこととなる。
[0010] また、特許文献 1の方策を、リードサイクルに比してライトサイクルが長い不揮発性 記憶装置に適用する場合、 7サイクルのリードサイクル (ステップ I)の実行後、 8サイク ル目の（ステップ II)においてデータ入出力端子のビット位置に応じてライトプロテクト 設定ブロックが設定される。そして 8サイクル目以降 (ステップ III)のライトサイクルに おいて実際にアクセス条件の設定が、長い時間かけて不揮発性の素子に書き込みさ れる。リードサイクルに比してライトサイクルが長レ、不揮発性記憶装置に適用する場 合においても、制御情報の書き込みシーケンスの間、データ入出力端子が占有され ることとなる。
[0011] 上記のようにデータ入出力端子が占有されている期間は、不揮発性記憶装置が互 いに独立にアクセス制御が可能な複数のバンクを備える場合の他バンクに対して、ま たは同じデータ線に接続されているシステム上の他のデバイスに対して、システム上 のコントローラ力 それら他バンクもしくは他のデバイスにアクセスを行うことができな レ、。不揮発性記憶装置のバンク間、または/および不揮発性記憶装置を含む複数 のデバイスが、共通のデータ線を介してシステムを構成している場合に、不揮発性記 憶装置への制御情報の書き込みシーケンスにおいて、他のバンク、または/および 他のデバイスはアクセス動作を行うことができず、システムにおけるデータ転送効率 の向上を図ることができないおそれがあり問題である。
課題を解決するための手段
[0012] 本発明は前記従来技術の少なくとも 1つの問題点を解消するためになされたもので あり、装置自体および該装置を備えるシステムにおいて、設定コマンドに応じて行わ れる制御情報の入力を、データ入出力端子を占有することなく短時間で行うことが可 能な、不揮発性記憶装置の情報設定方法、不揮発性記憶装置、およびそれらを搭 載したシステムを提供することを目的とする。
[0013] 前記目的を達成するためになされた本発明の不揮発性記憶装置の情報設定方法 は、外部から制御情報が設定されるにあたり、データ入出力端子以外の所定端子に 設定コマンドが入力されることに応じて、所定端子が制御情報の入力端子に設定さ れることを特徴とする。
[0014] 本発明の不揮発性記憶装置の情報設定方法では、データ入出力端子以外の所定 端子に、設定コマンドが入力されると、所定端子は制御情報の入力端子として設定さ れる。
[0015] また、本発明の不揮発性記憶装置は、外部から制御情報が設定されるにあたり、デ ータ入出力端子以外の所定端子に設定コマンドが入力されることを認識するコマンド 認識部と、コマンド認識部からの認識信号に基づき、所定端子を制御情報の入力端 子として設定する制御部とを備えることを特徴とする。
[0016] 本発明の不揮発性記憶装置では、コマンド認識部により、データ入出力端子以外 の所定端子に設定コマンドが入力されることを認識する。制御部では、コマンド認識 部からの認識信号に基づき、所定端子を制御情報の入力端子として設定する。 また、それらを搭載したシステムでは、外部から制御情報が設定される不揮発性記 憶装置と、その不揮発性記憶装置もしくは他のデバイスとが同じデータ線でコント口 ーラと接続され、コントローラがデータ入出力端子以外の所定端子を介して不揮発性 記憶装置の一方メモリ領域の制御情報を設定する間、その不揮発性記憶装置の他 方メモリ領域もしくは他のデバイスとデータ線を介してデータが通信される。
発明の効果
[0017] これにより、設定コマンドの入力、および制御情報の入力が、データ入出力端子以 外の所定端子により行われるので、設定コマンドおよび制御情報の入力期間におい て、データ入出力端子を開放することができる。
[0018] 設定コマンドの入力、および設定コマンドの認識に伴う制御情報の入力において、 データ入出力端子を開放することができる。設定コマンドの実行中であっても、不揮 発性記憶装置が互いに独立にアクセス制御が可能な複数の所定記憶領域 (バンク） を備える場合の他の所定記憶領域 (バンク）に対して、または同じデータ線に接続さ れている他のデバイスに対して、アクセス動作を行うことができる。システムにおける データ転送効率の向上を図ることができる。
[0019] 本発明によれば、互いに独立にアクセス制御が可能な所定記憶領域を複数備える 不揮発性記憶装置、または/および不揮発性記憶装置の他に共通のデータ線を介 して接続されている他の装置を備えるシステムにおいて、設定コマンドに応じて行わ れる制御情報の入力を、データ入出力端子を占有することなく短時間で行うことが可 能な、不揮発性記憶装置の情報設定方法、および不揮発性記憶装置を提供するこ とができる。
[0020] また、不揮発性記憶装置の制御情報を設定するデータ入出力端子以外の所定端 子を備えるので、コントローラがデータ入出力端子以外の所定端子を介して不揮発 性記憶装置の一方メモリ領域の制御情報を設定する間、その不揮発性記憶装置の 他方メモリ領域もしくは他のデバイスとデータ線を介してデータが通信できるので、シ ステムにおけるデータ転送効率の向上を図ることができる。
図面の簡単な説明
[0021] [図 1]本発明の不揮発性記憶装置を備えるシステムである。
[図 2]本発明の不揮発性記憶装置を備えるシステムの動作波形図である。
[図 3]第 1実施形態の不揮発性記憶装置を備えるシステムの一部を示す回路ブロック 図である。
[図 4]第 1実施形態の不揮発性記憶装置の情報設定方法を示すフロー図である。
[図 5]情報設定時の動作波形である。
[図 6]図 5のステップ Iにおける設定コマンドの割り付け例を示す図である。
[図 7]図 5のステップ IIにおける識別情報および WP情報の割り付け例を示す図である
[図 8]第 2実施形態の不揮発性記憶装置を備えるシステムの一部を示す回路ブロック 図である。
[図 9]第 2実施形態の不揮発性記憶装置の情報設定方法を示すフロー図である。
[図 10]背景技術における情報設定時の動作波形である。
符号の説明
[0022] 1A、 IB 不揮発性記憶装置
2 他のデバイス
3 データバス 11 コマンド認識部
13 制御部
15
17 デコーダ
19 セレクタ
21 一時保持部
23 格納部
25 終了検出部
27 書込実行部
31 データ入出力部
33 アドレス入力部
35 メモリコア部
(ADD) アドレス端子
(IO) データ入出力端子
ADI1 第 1WP信号
ADI2 第 2WP信号
ADI3 第 3WP信号
発明を実施するための最良の形態
[0023] 以下、本発明の不揮発性記憶装置の情報設定方法、不揮発性記憶装置、および それらを搭載したシステムについて具体化した第 1および第 2実施形態を図 1乃至図 9に基づき図面を参照しつつ詳細に説明する。
[0024] 図 1の本発明の原理を示すシステムでは、コントローラ 5が、データ線 3以外の信号 線 4を介して制御情報の設定を発信すると、不揮発性記憶装置 1はデータ線 3から電 気的に分離される。この期間では、その他のデバイス 2とコントローラ 5との間でデータ 通信が可能である。不揮発性記憶装置 1が複数のバンク A、 Bを備える場合、バンク Aもしくはバンク Bがデータ線 3から電気的に分離される。ここで、信号線 4は、例えば 、アドレス線等が考えられる。
[0025] このシステムでは、図 2の動作波形に示すように、コントーラ 5が他のデバイス 2と例え ばリードコマンドによるデータ通信をしている間にも、コントローラ 5は不揮発性記憶装 置 1の制御情報の設定を変更することができる。不揮発性記憶装置 1が複数のバンク A、 Bを備えており、特定のバンクに対して制御情報の設定が変更される場合には、 データ通信は、制御情報の設定を行わないバンクに対して実行可能に設定すること あでさる。
[0026] ステップ 0では、信号線 4を介して、例えばバンク Bに、連続的なリードアクセスを行う バーストリードコマンドが発せられるとする。一方、ステップ 1では、信号線 4を介して、 例えばバンク Aに対して、制御情報の設定の為のコマンドが発せられるものとする。こ こで、コマンド送信はデータ線 3とは異なる信号線 4を介して行われるので、この期間 中も、バンク Bはコントローラとのデータ通信を継続することが可能である。バンク Bか らバーストリード動作に伴うデータの読み出しが継続される。ステップ 2では、信号線 4 を介して、バンク Aに制御情報が発せられる。この期間中も、バンク Bはコントローラと データ通信を継続する。バンク Bからバーストリード動作に伴うデータの読み出しが継 続される。ステップ 3では、バンク Aは設定情報に基づき書き込み動作を行なう。この 期間中も、バンク Bはコントローラとデータ通信を継続し、バースト読み出しが継続さ れる。
[0027] 図 3以下では、第 1および第 2実施形態を説明する。ここでは、アクセス条件として、 バンクごとの複数のセクタもしくはセクタ群にそれぞれ対応するライトプロテクト（以下 、 WPと略記する。）機能の設定条件を例にとり、制御情報として、バンクごとの書き込 み禁止/書き込み許可の設定を行う WP情報が設定コマンドに応じて入力され、 WP 条件が書き込まれる場合を例にとり説明をする。
[0028] 図 3に示すシステムは、第 1実施形態の不揮発性記憶装置 1Aと他のデバイス 2とが 、共通のデータバス 3を介して接続されている。不揮発性記憶装置 1 Aは、データ入 出力端子 (IO)にデータバス 3が接続されている。
[0029] データ入出力端子 (1〇）およびアドレス端子 (ADD)を備える不揮発性記憶装置 1 Aは、データ入出力端子 (IO)を介して入出力されるデータを受けるデータ入出力部 31、およびアドレス端子 (ADD)を介して入力されるアドレス信号 ADを受けるァドレ ス入力部 33を備えている。 [0030] アドレス入力部 33に入力されるアドレス信号 ADは、内部アドレス信号 ADIとしてメ モリコア部 35の他、コマンド認識部 11および接続部 15に入力されている。メモリコア 部 35は、各バンクの複数メモリセルが配置される。
[0031] データ入出力部 31はメモリコア部 35の各バンク入出力部 B1ないし BNに接続され ている。通常のデータアクセス動作においては、メモリコア部 35に入力される内部ァ ドレス信号 ADIにより選択されるバンクに応じて、何れか一つのバンク入出力部との 間でデータの入出力が行われる。
[0032] コマンド認識部 11は、内部アクセス信号 ADIが入力され、 WP条件の設定コマンド であるか否かの判定が行われる。入力された内部アドレス信号 ADIが WP条件の書 き換えを指示する設定コマンドであることが認識されることに応じて、制御部 13に向 けてコマンド認識信号 WPCが出力される。
[0033] 制御部 13は、コマンド認識信号 WPCが入力されると制御信号 CNTを出力する。
制御信号 CNTは、接続部 15、メモリコア部 35に入力される。接続部 15を導通して、 内部アドレス信号 ADIを、デコーダ 17、セレクタ 19、および終了検出部 25に入力す る信号径路を確立する。更に、メモリコア部 35においては、 WP条件の書き換えを行 う対象バンクについて、図示しないバンク入出力部の禁止端子（INH)に入力されて 、対応バンクをデータ入出力部 31から切り離す。
[0034] 尚、ここでは、コマンド認識信号 WPCは、 WP条件の書き換えを指令する設定コマ ンドの入力が認識されたことを報知する信号であるが、合せて、 WP条件の書き換え が行われるバンクを指定する情報を含むものとする。これにより、接続部 15の導通と 合せ、バンク入出力部を制御して対象バンクとデータ入出力部 31との切り離しを行う こと力 Sできる。対象バンクの情報が、コマンド入力の後に WP情報と共に入力される場 合には、制御信号 CNTとは異なる信号によりバンク入出力部を制御することも可能 である。
[0035] 接続部 15が導通した後、内部アドレス信号 ADIにより入力される WP情報は、所定 ビット位置ごとに、デコーダ 17、セレクタ 19、および終了検出部 25に入力される。第 1 WP信号 ADI1は、識別信号としてデコーダ 17に入力される。第 2WP信号 ADI2は、 セレクタ 19に入力される。第 3WP信号 ADI3は、終了検出部 25に入力される。第 2 WP信号 ADI2がセクタまたはセクタ群ごとの書き込み禁止/許可の別である WP条 件を示す WP信号である。第 2WP信号 ADI2の 1ビットに対して一つのセクタ群等の 書込み禁止/許可が設定される。
[0036] 書き込み禁止 Z許可状態を設定すべきセクタ群等が第 2WP信号 ADI2のビット幅 以上である場合には、セクタ群等は、第 2WP信号 ADI2のビット幅で識別されるごと にグループ化される。第 1WP信号 ADI1は、このグループを識別する識別信号であ る。第 1WP信号 ADI1がデコーダ 17によりデコードされてセレクタ 19に入力される。 セレクタ 19では、第 1WP信号 ADI1に応じて識別される何れか一つの一時保持部 2 1が選択されて第 2WP信号 ADI2が渡される。一時保持部 21は、第 2WP信号 ADI 2のビット幅で識別されるセクタ群等のグノレープごとに備えられている。第 1WP信号 ADI1で識別されるセクタ群等のグループごとに一時保持部 21が選択され、同時に 入力される第 2WP信号 ADI2がー時保持される。尚、一時保持部 21は、揮発性の 性質を備える。
[0037] 第 3WP信号 ADI3は、 WP情報の入力状況を示すステータス信号である。終了検 出部 25において第 3WP信号 ADI3を検出することに応じて、 WP情報の入力完了の タイミングを検出する。終了検出部 25は、第 3WP信号 ADI3が WP情報の入力動作 が継続中であることを示す信号や入力動作が終了したことを示す信号であれば、第 3 WP信号 ADI3の検出終了や検出開始を捉えることにより、 WP情報の入力完了信号 E1を出力することができる。あるいは、第 3WP信号 ADI3が WP情報の入力動作開 始の信号である場合に、終了検出部 25にタイマ機能を備えておけば、第 3WP信号 ADI3の入力に応じて計時が開始され、所定時間の後に入力完了信号 E1を出力す ることちでさる。
[0038] 書込実行部 27では、入力完了信号 E1を受けて書き込み動作を開始する。一時保 持部 21ごとに備えられている格納部 23に対して、一時保持されている WP信号を書 き込む。尚、格納部 23は、不揮発性の性質を備える。格納部 23への書き込み動作 は、通常の不揮発性記憶セルへの書き込み動作と同様の制御であり、書き込み動作 を行う際の物理現象に起因してリードサイクルに比して長い時間かけて不揮発性記 憶セルに書き込みされる。例えば、書き込みサイクルとベリファイサイクルとを繰り返し ながら不揮発性記憶セルへの書き込み状態を検出して書き込み動作が行われる。尚
、書き込み動作には不揮発性記憶セルへのプログラムもしくは消去を含む。ベリファ ィサイクルの結果、書き込みが完了したと判断されると書き込み完了信号 E2が出力 される。書き込み完了信号 E2は、制御部 13に入力され、制御信号 CNTを解除する 。これにより、不揮発性記憶装置 1Aはアクセス条件の設定が終了して通常のメモリコ ァ部 35へのアクセスが可能となる状態に戻される。すなわち、接続部 15は非導通と なり、内部アドレス信号 ADIがー時保持される信号経路が開路されると共に、 WP条 件の書き換えが行われていた対象バンクに対応するバンク入出力部の禁止状態が 解除される。アクセス指令に応じて、対象バンクとデータ入出力部 31とのデータの入 出力が行われる。
[0039] 図 4は、第 1実施形態の不揮発性記憶装置 1Aに関して、 WP条件の設定方法を示 すフロー図である。アドレス入力部 33にアドレスが入力されると（S1)、コマンド認識 部 11がコマンド認識を行う。入力されたアドレスが所定アドレスであって所定周期で 所定数のアドレスが入力されるかを検出する（S3)。ここで、 WP条件の設定コマンド は、所定のサイクル数に渡って所定アドレスが入力されることによって所定のビット列 が入力されると共に、入力周期が所定周期であることが必要とされる。
[0040] 例えば、後述するように、入力サイクルごとに異なるワード線または/および異なる バンクを指定するアドレスが割り付けられていれば、通常のアドレスアクセスにおける アドレスと偶然に一致する可能性を極小化することができる。カロえて、サイクルタイム を通常のアドレスアクセスにおけるサイクルタイムに比して短く設定しておくことが好ま しい。これにより、通常のアクセス動作が設定コマンドとして誤認識されてしまうことを 防止することができる。
[0041] 設定コマンドであるとの認識がされない場合には（S3 : NO)、アドレス入力は通常 のアクセス動作に係る入力であるので、通常のアクセス動作が継続される（S4)。設 定コマンドであるとの認識がされると（S3 : YES)、WP条件の書き換えシーケンスが 行われる。
[0042] 先ず、アドレス端子 (ADD)から WP条件の格納部 23への信号径路が確立される（ S5)。具体的には、接続部 15が導通状態となり信号径路が確立される。更に、対象 バンクをデータ入出力端子 (IO)から切り離す（S7)。具体的には、対象となるバンク 入出力部を禁止状態とし、対象バンクとデータ入出力部 31とのデータ入出力径路を 開路とする。 WP条件の書き込みシーケンスにおいては、対象となるバンクへの通常 のアクセス動作が行われることはないので、対象バンクへのデータ入出力径路を切 断する。データバス 3を、他バンクまたは/および他デバイス 2に提供することにより、 対象バンクにおける WP条件の書き換えシーケンスにおいても、他バンクゃ他デバイ ス 2へのデータ入出力を確保し、システム上のデータ転送効率の向上を図ることがで きる。
[0043] 次に、 WP情報の入力を待つ（S9 : NO)。内部アドレス信号 ADIとして WP情報が 入力されると（S9： YES)、所定ビット数で構成される WP情報のうち所定ビット位置に 格納されている第 1WP信号 ADI1を識別情報として、第 2WP信号 ADI2として入力 される WP信号を識別する（Sl l)。識別された WP信号は、識別情報ごとに区別され て一時保持される（S13)。具体的には、識別情報はデコーダ 17でデコードされること に応じてセレクタ 19を制御することにより、 WP信号が所定の一時保持部 21に保持さ れる。
[0044] WP情報の入力状態が監視され (S15)、入力終了の判断がされない場合には（S1 5 ^〇）、手続き（39)に戻って次の WP情報の入力を待ち、識別情報に応じた領域 に WP信号が一時保持される。入力終了の判断がされると（S15 : YES)、それまでに 入力され一時保持されている WP信号が格納部 23に一括して格納される。この場合 、格納部 23に書き込み動作を行う際の物理現象に起因してリードサイクルに比して 長い時間必要な不揮発性記憶セルが使用されている場合においてセルへの書き込 みに時間を要する場合であっても、セクタまたはセクタ群ごとに設定される複数の WP 条件に対して一括して書き込み動作が行われる（S17)。セクタまたはセクタ群ごとに その都度書き込み動作を行う場合に比して大幅に書き込み時間を短縮することがで きる。
[0045] 図 5には WP条件の書き込みシーケンスにおける動作波形を示す。書き込みシーケ ンスは、ステップ I乃至 IIIの 3つのステップから構成されている。チップィネーブル端 子/ CEをローレベルとして不揮発性記憶装置 1Aを活性化すると共に、アドレス端子 (ADD)より信号を入力する。ステップ Iでは設定コマンドの入力が行われる。アドレス 端子（ADD)力もサイクルタイム TSで、 Nサイクルのアドレス信号 AD (1)乃至 AD (N )が入力される。 Nセットのアドレス信号の入力組み合わせによるビット列が、所定ビッ ト列であるか否かがコマンド認識部 11で検証される。このときのアドレス信号 AD (1) 乃至 AD (N)は、図 6に示すように、ワード線 WL (1)乃至 WL (N)を選択するアドレス 、または/およびバンク B (1)乃至 B (N)を選択するアドレスに設定されていることが 便宜である。これにより、ステップ Iにおける各サイクルごとに、異なるワード線、または 異なるバンクの少なくとも何れか一方が順次選択される組み合わせとすることができ る。
[0046] ここで、通常のアクセス動作では、サイクルごとにワード線やバンクの選択が変化す るアクセス動作が行われることはなレ、。何故ならば、ワード線やバンクが切り換わらず ビット線の切り替えのみでアクセス動作が行われる場合、例えば、バースト動作による 連続アクセス動作では、ビット線に既に読み出されているデータに対してコラム選択 等を行うコラム系の制御のみを行えば高速にアクセスすることができるのに対して、ヮ 一ド線ゃバンクを切り換える場合には、メモリセルの選択を含むロウ系の制御をも行う 必要があり、多大なアクセスタイムを必要とするからである。ワード線やバンクをァドレ ス変更により切り換えるアクセス動作はアドレスアクセス動作と称され、ロウ系動作を 含めたアクセスタイム TASとしてアクセスタイムが定義されている。故に、該不揮発性 記憶装置をアクセスするコントローラは、アクセスタイム TASを連続させて不揮発性 記憶装置をアクセスする低効率もしくはシステムのバスの転送効率を悪化させるよう なアクセスは行なわなレ、。
[0047] サイクルタイム TSは通常のアドレスアクセスにおけるサイクルタイム TASに比して短 周期とされる（TSく TAS)。これにより、アドレスアクセスとして許容されるサイクルタイ ム TASより短周期でアドレスを変化させるため、アドレス端子 (ADD)から設定コマン ドが入力される際、誤って通常のアドレスアクセス動作とされることはない。
[0048] ステップ IIでは WP情報の入力が行われる。アドレス端子 (ADD)を介して 4サイクル の WP情報 WPI (A)乃至 WPI (D)が入力される。ここでは、第 2WP信号 ADI2のビッ ト数として設定される WP条件の設定可能数に比して、設定すべきセクタまたはセクタ 群の数が多い場合を示している。 WP情報のうちに第 1WP信号 ADI1として 2ビットを 割り当てることにより、 4種類の WP情報 WPI (A)乃至 WPI (D)を識別することができ る。これにより、第 2WP信号 ADI2として設定可能なセクタ群等の 4倍のセクタ群等に 対して WP条件の設定を行うことができる。この方法は、予めメモリコントローラ側で W P情報をデコードして送信し、不揮発性記憶装置側でエンコードする方式よりも、速 度と素子数の観点から優位である。
[0049] ステップ IIにおける WP情報の具体例を図 7に示す。アドレス信号 ADのビット幅が 2 3ビットである場合を例示する。上位 2ビットのアドレス信号 AD (22)、 AD (21)を第 1 WP信号として割り当てる。これにより、 4種類の WP情報 WPI (A)乃至 WPI (D)を識 別すること力 Sできる。下位 21ビットのアドレス信号 AD (20)乃至 AD (O)に対して 1ビッ トのアドレス信号ごとにセクタ群等を割り付け、そのビット信号に応じて書き込み禁止 状態または書き込み許可状態の別を設定することができる。例えば、ハイレベル信号 により書込み禁止状態を示し、ローレベルにより書き込み許可状態を示すとして設定 すること力 Sできる。
[0050] アドレス信号 AD (22)、 AD (21)により、 WP情報 WPI (A)乃至 WPI (D)が識別さ れるので、最大 84のセクタ群等に対して個別に WP条件の設定を行うことができる。 具体的には、 WP情報 WPI (A)については、セクタ群等の 0— 20に対して WP条件 が設定され、 WP情報 WPI (B)については、セクタ群等の 21— 41に対して WP条件 が設定され、 WP情報 WPI (C)については、セクタ群等の 42— 62に対して WP条件 が設定され、 WP情報 WPI (D)については、セクタ群等の 63— 83に対して WP条件 が設定される。
[0051] 図 8に示すシステムは、第 2実施形態の不揮発性記憶装置 1Bと他のデバイス 2とが 、共通のデータバス 3を介して接続されている。第 1実施形態（図 3)における不揮発 性記憶装置 1Aに代えて不揮発性記憶装置 1Bが備えられる場合である。
[0052] 不揮発性記憶装置 1Bは、不揮発性記憶装置 1Aの回路構成に加えてコマンドェン トリー認識部 12を備えている。コマンドエントリー認識部 12は、制御端子（C)から入 力される各種の制御信号を受ける制御信号入力部 32から出力される内部制御信号 CIが入力される。コマンドエントリー認識部 12は、入力された内部制御信号 CIが所 定信号および所定論理レベルの組み合わせである場合に、コマンド受付状態とする 要求があると判断し、コマンドエントリー信号 CMDEを出力する。コマンドエントリ一信 号 CMDEは、コマンド認識部のイネ一ブル端子（EN)に入力され、コマンド認識部 1 1が活性化される。
[0053] コマンド認識部 11の活性化後の動作は、第 1実施形態（図 3)の場合と同様であり 同様の作用'効果を奏するので、個々での説明は省略する。
[0054] ここで、コマンドエントリーを指示する内部制御信号 CIの組み合わせとは、通常のァ クセス動作では組み合わされることのない組み合わせである。例えば、制御信号/ W Eと制御信号/ OEとを共にローレベルにすることが考えられる。書き込み動作と読み 出し動作とを共に活性化する設定であり、通常のアクセス動作ではありえない組み合 わせである。また、制御信号/ WPまたは制御信号/ ACCをローレベルにした状態 で制御信号/ WEをローレベルとしても良レ、。強制的に、所定セクタまたは全セクタを ライトプロテクト状態としながら書き込み動作を活性化する設定であり、通常のァクセ ス動作ではありえない組み合わせである。加えて、制御信号/ OEをローレベルとす る設定とすることも可能である。更に、コマンドエントリーを指示するための専用制御 信号を備える構成とすることができることは言うまでもない。
[0055] 不揮発性記憶装置 1Bでは、コマンドエントリー認識部 12を備え、コマンドの入カタ イミングがあらかじめ報知されるので、入力コマンドとして通常のアドレスアクセスと同 様なアドレス遷移または/およびサイクルタイムによりコマンドを入力しても、通常の アドレスアクセスと誤認識されることはない。アドレス信号 ADをコマンド入力とする際 の自由度が向上し、コマンド入力に際しデータ入出力端子 (IO)へのコマンド入力を する必要がなくなり、通常アクセスとの誤認識がされることなくデータ入出力端子（1〇 )を開放して、他バンクや他デバイスにデータバス 3を開放することができる。システム におけるデータ転送効率の向上を図ることができる。
[0056] 図 9は、第 2実施形態の不揮発性記憶装置 1Bに関して、 WP条件の設定方法を示 すフロー図である。第 1実施形態の条件設定方法のフロー（図 4)に、手続き（S21) 乃至（S25)が加えられたフローである。制御信号入力部 32に所定の組み合わせで 制御信号 Cが入力されると（S21)、コマンドエントリー認識部 12がコマンドエントリー の指示であるか否かの判断を行う（S23)。コマンドエントリー認識部 12に入力された 内部制御信号 CIが所定の制御信号の組み合わせである場合（S23 : YES)、コマン ド認識部 11が EN信号により活性化される（S25)。コマンドエントリーの指示ではない 場合には（S23 : NO)、通常のアクセス動作が継続される（S4)。コマンド認識部 11が 活性化された後の手続きは、第 1実施形態（図 4)の場合と同様であり同様の作用-効 果を奏するので、ここでの説明は省略する。
[0057] 以上の説明から明らかなように本実施形態によれば、 WP条件の設定コマンドの入 力、および WP条件を設定する制御情報である WP情報の入力が、データ入出力端 子 (IO)以外の所定端子の一例であるアドレス端子 (ADD)により行われるので、設 定コマンドの入力期間であるステップ I、および WP情報の入力期間であるステップ II の各々において、データ入出力端子 (IO)を開放することができる。
[0058] 更に、不揮発性記憶装置 1A、 IB内において、既に入力された WP情報が一時的 に保持され、 WP情報の入力が完了した後、ステップ IIIにおいて一括して不揮発性 の記憶領域の一例である格納部 23に書き込みが行われる。一括した書き込み動作 のため書き込み時間の短縮を図ることができる。書き込み動作状態の把握や書き込 み情報の確認等のために発せられるベリファイ信号や確認情報の出力期間を短縮 することができ、データ入出力端子 (IO)が使用される時間を短縮することができる。 更に、書き込み動作が不揮発性記憶装置 1A、 IBの内部処理で行われれば、ステツ プ IIIにおいてもデータ入出力端子 (IO)を開放することができる。
[0059] WP条件の設定が行われている期間であっても、互いに独立にアクセス制御が可 能な複数バンク構成の不揮発性記憶装置 1A, 1Bでは、 WP条件の設定が行われて いないバンクに対して、または同じデータ線に接続されている他のデバイスに対して 、アクセス動作を行うことができる。例えば、バースト動作等の連続したデータ入出力 動作が行われている場合にも、連続動作を止めることなく WP条件の設定を並行して 行うことができる。システムにおけるデータ転送効率の向上を図ることができる。
[0060] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、実施形態においては、 WP条件の設定について例示したが、本発明はこ れに限定されるものではない。不揮発性の記憶領域に格納しておくべき各種の条件 の設定の際にも同様に適用することができることは言うまでもない。
また、接続部 15の非導通は、書き込み完了信号 E2の出力に限られるものではなぐ 例えば、 WP情報の入力状態が監視され (S 15)た結果から制御されることも可能で ある。また、接続部 15が導通状態となり信号径路が確立（S5)と、対象バンクをデー タ入出力端子 (IO)から切り離す (S7)動作の順序は、問わなレ、。
また、第 2WP信号 ADI2のビット数として設定される WP条件の設定可能数に比し て、設定すべきセクタまたはセクタ群の数が少ない場合、デコーダ 17、セレクタ 19は 不要である。
また、メモリコア部 35は、不揮発性メモリセルであってもよいし、揮発性のメモリセル であってもよい。

Claims

請求の範囲
[1] 外部から制御情報が入力される不揮発性記憶装置の情報設定方法において、 データ入出力端子以外の所定端子に設定コマンドが入力されることに応じて、前記 所定端子が前記制御情報の入力端子に設定されることを特徴とする不揮発性記憶 装置の情報設定方法。
[2] 入力される前記制御情報は、順次、一時的に保持され、
前記制御情報の入力が完了した後、一時的に保持されている前記制御情報が、一 括して不揮発性の記憶領域に格納されることを特徴とする請求項 1に記載の不揮発 性記憶装置の情報設定方法。
[3] 前記情報設定には所定記憶領域ごとのライトプロテ外機能の設定を含み、前記制 御情報に応じて前記所定記憶領域ごとの書き込み禁止/書き込み許可が設定され ることを特徴とする請求項 1に記載の不揮発性記憶装置の情報設定方法。
[4] 前記所定端子はアドレス端子を含み、前記設定コマンドは、所定ビット位置の前記 アドレス端子の組み合わせに対して、所定数の入力サイクルを繰り返して設定される ことを特徴とする請求項 1に記載の不揮発性記憶装置の情報設定方法。
[5] 前記アドレス端子の所定ビット位置は、メモリセルアレイにおけるワード線を選択す るビット位置を含み、前記設定コマンドは、前記入力サイクルごとに異なるワード線が 選択される組み合わせで入力されることを特徴とする請求項 4に記載の不揮発性記 憶装置の情報設定方法。
[6] 前記アドレス端子の所定ビット位置は、メモリセルアレイにおいて各々個別にァクセ スが行われる複数の所定記憶領域のうち何れか 1つの所定記憶領域を選択するビッ ト位置を含み、前記設定コマンドは、前記入力サイクルごとに異なる所定記憶領域が 選択される組み合わせで入力されることを特徴とする請求項 4に記載の不揮発性記 憶装置の情報設定方法。
[7] 前記アドレス端子の所定ビット位置は、メモリセルアレイにおけるワード線を選択す るビット位置、およびメモリセルアレイにおける各々個別にアクセスが行われる複数の 所定記憶領域のうち何れ力 1つの所定記憶領域を選択するビット位置を含み、前記 設定コマンドは、前記入力サイクルごとに、異なるワード線または異なる所定記憶領 域のうち、少なくとも何れか一方が選択される組み合わせで入力されることを特徴と する請求項 4に記載の不揮発性記憶装置の情報設定方法。
[8] 前記アドレス端子の所定ビット位置は、メモリセルアレイにおけるメモリセルの位置 特定には割り付けられていないビット位置を含むことを特徴とする請求項 4に記載の 不揮発性記憶装置の情報設定方法。
[9] 前記入力サイクルは、アドレスアクセスのサイクルタイムに比して短周期で繰り返さ れることを特徴とする請求項 4に記載の不揮発性記憶装置の情報設定方法。
[10] 前記所定端子は制御端子を含み、前記制御端子への入力に応じて、前記設定コ マンドの入力が受け付け可能状態とされることを特徴とする請求項 1に記載の不揮発 性記憶装置の情報設定方法。
[11] 前記制御端子は/ WE端子および /〇E端子であり、共にローレベル状態とされるこ とに応じて、前記設定コマンドの入力が受け付け可能状態とされることを特徴とする 請求項 10に記載の不揮発性記憶装置の情報設定方法。
[12] 前記制御端子は/ WP端子または/ ACC端子であり、ローレベル状態とされることに 応じて、前記設定コマンドの入力が受け付け可能状態とされることを特徴とする請求 項 10に記載の不揮発性記憶装置の情報設定方法。
[13] 更に、前記制御端子は/ WE端子または /OE端子のうち少なくとも何れか一方の端 子であり、ローレベル状態とされることに応じて、前記設定コマンドの入力が受け付け 可能状態とされることを特徴とする請求項 12に記載の不揮発性記憶装置の情報設 定方法。
[14] 前記制御端子は、前記設定コマンドの受け付け状態を制御する専用端子であるこ とを特徴とする請求項 10に記載の不揮発性記憶装置の情報設定方法。
[15] 前記設定コマンドが入力されることに応じて、前記データ入出力端子は、内部回路 力 切り離されることを特徴とする請求項 1に記載の不揮発性記憶装置の情報設定 方法。
[16] 前記設定コマンドが入力されることに応じて、前記データ入出力端子は、各々個別 にアクセスが行われる複数の所定記憶領域のうち、前記制御情報により指定される 前記所定記憶領域との間で、データ径路が切り離されることを特徴とする請求項 1に 記載の不揮発性記憶装置の情報設定方法。
[17] 前記設定コマンドが入力されることに応じて、前記所定端子が、前記制御情報に加 えて前記制御情報の識別情報の入力端子に設定され、
入力される前記制御情報は、前記識別情報ごとに識別されて一次的に保持される ことを特徴とする請求項 1に記載の不揮発性記憶装置の情報設定方法。
[18] 外部から制御情報が設定される不揮発性記憶装置において、
データ入出力端子以外の所定端子に設定コマンドが入力されることを認識するコマ ンド認識部と、
前記コマンド認識部からの認識信号に基づき、前記所定端子を前記制御情報の入 力端子として設定する制御部とを備えることを特徴とする不揮発性記憶装置。
[19] 前記所定端子から入力される前記制御情報を一時的に保持する一時保持部と、 前記一時保持部に保持された前記制御情報を格納してなる不揮発性格納部とを 備え、
前記一時保持部に保持されてレ、る前記制御情報が、一括して前記不揮発性格納 部に格納されることを特徴とする請求項 18に記載の不揮発性記憶装置。
[20] 前記所定端子は、アドレス端子を含むことを特徴とする請求項 18に記載の不揮発 性記憶装置。
[21] 前記制御部は、前記認識信号に基づき、前記所定端子と前記一時保持部とを接 続する第 1接続部を備えることを特徴とする請求項 18に記載の不揮発性記憶装置。
[22] 前記制御部は、前記認識信号に基づき、前記データ入出力端子と内部回路との接 続を切り離すことを特徴とする請求項 18に記載の不揮発性記憶装置。
[23] メモリセルアレイにおいて各々個別にアクセスが行われる複数の所定記憶領域を備 前記制御部は、前記認識信号に基づき、前記設定コマンドにより指定される前記所 定記憶領域と前記データ入出力端子との接続を切り離すことを特徴とする請求項 18 に記載の不揮発性記憶装置。
[24] 前記制御部は、前記認識信号に基づき、前記所定端子を、前記制御情報に加え て前記制御情報の識別情報の入力端子として設定し、 前記一時保持部は、前記識別情報ごとに備えられることを特徴とする請求項 18に 記載の不揮発性記憶装置。
[25] 前記一時保持部ごとに前記所定端子との間に備えられ、前記識別情報により識別 される前記一時保持部を前記所定端子に接続する第 2接続部を備えることを特徴と する請求項 24に記載の不揮発性記憶装置。
[26] 制御部により制御情報が設定される不揮発性記憶装置を少なくとも一つ備え、該不 揮発性記憶装置と前記制御部とを含んで、共通のデータ線に接続されてなるシステ ム ί レ 、
前記制御部と前記不揮発性記憶装置とを接続し、データ伝送に関与しない所定信 号線を備え、
前記所定信号線を介して発せられる設定コマンドを前記不揮発性記憶装置が検出 したことに応じて、前記所定信号線が前記制御情報の伝送線として設定されることを 特徴とするシステム。
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