KR102066989B1 - 반도체 기억장치 - Google Patents

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Abstract

[과제]　복수의 메모리칩 측의 비지 상태의 불일치를 방지할 수 있는 반도체 기억장치를 제공한다.
[해결 수단]　본 발명의 반도체 기억장치는, 마스터칩과 적어도 하나의 슬레이브칩을 포함한다. 마스터칩 및 슬레이브칩은, 프로텍트 정보를 격납 가능한 스테이터스 레지스터를 포함하고, 스테이터스 레지스터의 프로텍트 정보를 락하기 위한 라이트 프로텍트 커맨드가 입력되었을 때, 프로텍트 정보 및 락 정보를 메모리 어레이에 프로그램한다. 이 때, 선택된 메모리칩에서의 프로그램 시간이 비선택 메모리칩에서의 프로그램 시간보다 길어지도록 프로그램이 제어된다.

Description

반도체 기억장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은, 복수의 다이 또는 칩을 스택한 반도체 기억장치에 관한 것이며, 특히, 시리얼 페리페럴 인터페이스(SPI) 기능을 탑재한 플래쉬 메모리에 관한 것이다.
멀티칩 패키지는, 1개의 패키지 내에 동종 또는 이종의 다이 또는 칩을 복수 스택하는 것이며, 예를 들면, 동종의 메모리칩을 스택하는 것으로 메모리 용량을 확대하거나, 이종의 메모리칩을 스택하는 것으로 다른 스토리지 기능을 제공할 수 있다. 예를 들면, 일본특허공개2008－300469호 공보의 불휘발성 반도체 기억장치는, 복수의 메모리 어레이칩과 메모리 어레이칩의 제어를 실시하는 제어칩을 적층해, 메모리 어레이칩의 관통 전극과 제어칩의 관통 전극을 위치 맞춤시켜, 양 관통 전극의 전기적인 접속을 실시하고 있다. 또한, 일본특허공개 2014－57077호 공보의 반도체 디바이스는, 마스터 플래쉬 메모리칩과 슬레이브 플래쉬 메모리칩을 적층해, 슬레이브 플래쉬 메모리칩의 비코어 회로를 결여시키고, 마스터 플래쉬 메모리칩으로부터 슬레이브 플래쉬 메모리칩에 디바이스 동작을 위해 필요한 신호 및 전압을 공급하고 있다.
복수의 메모리칩을 스택한 메모리 디바이스에는, 개개의 메모리칩이 호스트 컴퓨터로부터 출력되는 어드레스를 모니터하여, 자신이 선택된 메모리칩인지 여부를 검출하는 것이 있다. 호스트 컴퓨터는, 메모리칩을 선택하기 위한 특정 커맨드의 사용을 필요로 하지 않고, 마치 모노리식 메모리칩을 취급하도록 메모리 디바이스에 커맨드나 어드레스를 출력하면 좋다(이러한 메모리 디바이스를, 이하 모노리식 스택 다이로 한다).
또한, 스택된 메모리칩의 한쪽을 마스터칩으로, 다른 한쪽을 슬레이브칩으로 설정하고, 마스터칩 또는 슬레이브칩의 식별을 실시하는 일도 가능하다. 마스터/슬레이브의 설정은, 예를 들면, 퓨즈나 메탈 옵션에 의해 실시할 수 있다. 예를 들면, 마스터칩의 ID를 「00」, 슬레이브칩의 ID를 「01」로 설정하고, 마스터칩은, BA10=L(블록 어드레스 「10」이 L 일 때 선택되고), 슬레이브칩은, BA10=H 일 때 선택되도록 할 수 있다.
이러한 모노리식 스택의 플래쉬 메모리에 있어서, 마스터칩이 비지인(busy) 기간과 슬레이브칩이 비지인 기간이 일치하지 않는 경우가 생길 수 있다. 예를 들면, 마스터칩이 비지 상태가 아님에도 불구하고, 슬레이브칩이 비지 상태이면, 호스트 컴퓨터로부터의 어드레스에 의해 슬레이브칩이 선택되어도, 호스트 컴퓨터로부터 지시받은 동작을 슬레이브칩에서 실행할 수 없다는 과제가 있다.
예를 들면, SPI 기능을 탑재한 NAND 플래쉬 메모리는, 플래쉬 메모리의 동작이나 사양에 관한 프로텍트 정보나 플래쉬 메모리가 비지 상태에 있는지 여부의 정보 등을 격납하는 스테이터스 레지스터(SR)를 구비하고 있다. 스테이터스 레지스터에의 액세스는 리드 커맨드나 라이트 커맨드에 의해 실시하는 것이 가능하고, 유저는 스테이터스 레지스터에, 예를 들면, 메모리 어레이의 이용 가능한 영역, ECC의 사용의 유무, 보호하는 블록의 정보 등의 프로텍트 정보를 기입할 수 있다. SPI-NAND와 같이 비지/레디 핀을 가지지 않는 플래쉬 메모리에서는, 유저는 스테이터스 레지스터를 리드하는 것으로, 플래쉬 메모리가 비지 상태인지 여부를 알 수 있다.
플래쉬 메모리에는, 스테이터스 레지스터에 기입된 정보나, 메모리 어레이의 유저에 의해 액세스 할 수 없는 원 타임 프로그램 영역에 기입된 정보를 락(rock)하는 기능이 탑재되어 있다. 원 타임 프로그램 영역은, 예를 들면, 플래쉬 메모리의 동작이나 사양 등에 관한 중요한 파라미터 등의 정보를 격납할 수 있는 영역이다.
스테이터스 레지스터나 원 타임 프로그램 영역에 격납된 정보를 락(리라이트 금지)하는 경우, 호스트 컴퓨터로부터 플래쉬 메모리에 라이트 프로텍트 커맨드(이하, WP커맨드)가 내려진다. 플래쉬 메모리는, WP커맨드를 받으면, 스테이터스 레지스터나 원 타임 프로그램 영역에 할당된 퓨즈 레지스터의 특정 플래그 비트(flag bit)를, 예를 들면 「1」로 설정하고, 그 이후, 스테이터스 레지스터나 원 타임 프로그램 영역의 데이터를 리라이트하기 위한 라이트 커맨드의 액세스를 금지한다. 또한, WP커맨드를 실행할 때, 플래쉬 메모리는, 퓨즈 레지스터에 설정된 락 정보나 스테이터스 레지스터에 기입된 프로텍트 정보를, 메모리 어레이 내의 리던던시 영역에 프로그램한다. 퓨즈 레지스터나 스테이터스 레지스터는 휘발성이기 때문에, 락 정보나 프로텍트 정보를 불휘발성 리던던시 영역에 항구적으로 격납할 필요가 있다. 플래쉬 메모리의 전원 재투입시, 리던던시 영역으로부터 독출된 프로텍트 정보나 락 정보가 스테이터스 레지스터나 퓨즈 레지스터에 로드된다.
호스트 컴퓨터로부터 스테이터스 레지스터의 리드 커맨드가 내려졌을 때, 선택되고 있는 메모리칩으로부터 스테이터스 레지스터의 내용이 독출된다. 모노리식 스택 다이의 경우, 메모리칩의 선택은 어드레스에 의해 결정되기 때문에, 마스터칩과 슬레이브칩 각각의 스테이터스 레지스터는 항상 동일하지 않으면 안된다. 그러므로, 모노리식 스택 다이에 있어서, 호스트 컴퓨터로부터 라이트 커맨드가 내려질 경우, 마스터칩 및 슬레이브칩은, 동시에, 라이트 커맨드를 실행하여 스테이터스 레지스터/원 타임 프로그램 영역의 리라이트를 실시하고, 또한, WP커맨드가 내려질 경우에도, 마스터칩 및 슬레이브칩은, 동시에 WP커맨드를 실행하여, 스테이터스 레지스터 또는 원 타임 프로그램 영역을 락하기 위해서 퓨즈 레지스터에 「1」을 세트한다.
그러나, 이러한 모노리식 스택 다이의 동작에는, 다음과 같은 과제가 있다.
1. 통상, 스테이터스 레지스터의 리드 커맨드에 의해 선택된 메모리칩의 비지 상태를 감시할 수 있지만, 유저는 비선택 메모리칩 상태를 감시할 수 없다. 그러므로, 비선택 메모리칩의 락 동작(리던던시 영역에의 프로그램 동작을 포함)은, 선택된 메모리칩의 락 동작보다 전에 종료하지 않으면 안된다. 그렇지 않으면, 유저는, 비선택 메모리칩이 아직 비지인 것에도 불구하고, 리드 커맨드에 의해 선택된 메모리칩으로부터 레디 상태의 출력을 얻어 버린다.
2. 2개의 메모리칩이 WP커맨드를 동시에 실행하면, 메모리 어레이에의 프로그램이 동시에 행해지기 때문에, 동작 전류(Icc)가 2배가 되어 버린다.
본 발명은, 복수의 메모리칩간의 비지 상태의 불일치를 방지하는 반도체 기억장치를 제공하는 것을 목적으로 한다.
또한 본 발명은, 소비 전류의 피크를 억제하는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 기억장치는, 복수의 메모리칩을 포함하고, 외부로부터 공급되는 어드레스에 근거해 복수의 메모리칩 중 어느 하나가 선택되는 것이며, 복수의 메모리칩 각각은, 프로텍트 정보를 격납하는 것이 가능한 스테이터스 레지스터와, 불휘발성 메모리 어레이와, 외부로부터의 커맨드에 응답하여 상기 스테이터스 레지스터에의 기입을 행하는 기입 수단과, 외부로부터의 커맨드에 응답하여 상기 스테이터스 레지스터의 독출을 행하는 독출 수단과, 외부로부터의 커맨드에 응답하여 상기 스테이터스 레지스터에의 기입을 금지함과 함께 상기 프로텍트 정보 및 기입 금지 정보를 상기 메모리 어레이의 특정 영역에 프로그램하는 기입 금지 수단과, 메모리칩의 동작을 제어하는 제어 수단을 구비하고, 선택된 메모리칩의 제어 수단은, 기입 금지 수단에 의한 프로그램 시간이 비선택 메모리칩에 있어서의 기입 금지 수단에 의한 프로그램 시간보다 길어지도록 프로그램을 제어한다.
일 실시형태에서는, 비선택 메모리칩의 제어 수단은, 기입 금지 수단에 의한 프로그램 시간이 선택 메모리칩에 있어서의 기입 금지 수단에 의한 프로그램 시간보다 짧아지도록 프로그램을 제어한다. 일 실시형태에서는, 선택된 메모리칩의 프로그램 펄스수가 비선택 메모리칩의 프로그램 펄스수보다 많아지도록 프로그램이 제어된다. 일 실시형태에서는, 선택된 메모리칩에 있어서 프로그램이 행해진 후 비선택 메모리칩의 프로그램이 행해지고, 비선택 메모리칩의 프로그램이 행해지고 있는 동안, 선택된 메모리칩에 있어서 비지 상태가 계속되도록 대기 시간의 제어가 행해진다. 일 실시형태에서는, 비선택 메모리칩에 있어서 프로그램이 행해진 후에 선택된 메모리칩의 프로그램이 행해지고, 비선택 메모리칩의 프로그램이 행해지고 있는 동안, 선택된 메모리칩은 프로그램의 개시를 기다리도록 제어된다. 일 실시형태에서는, 선택된 메모리칩의 독출 수단이, 상기 스테이터스 레지스터의 내용에 포함되는 비지 상태를 출력한다. 일 실시형태에서는, 상기 제어 수단은, 외부로부터의 어드레스에 근거해 자신이 선택된 메모리칩인지 여부를 판정하고, 선택된 메모리칩은 외부로부터의 커맨드에 응답하여 동작한다. 일 실시형태에서는, 상기 제어 수단은, 외부로부터의 커맨드가 스테이터스 레지스터에 관한 커맨드인가 아닌가를 판정하고, 스테이터스 레지스터에 관한 커맨드일 때, 선택된 메모리칩 및 비선택 메모리칩은 스테이터스 레지스터에 관한 커맨드에 응답하여 동작한다. 일 실시형태에서는, 복수의 메모리칩은 플래쉬 메모리이다. 일 실시형태에서는 복수의 메모리칩은, 외부로부터 공급되는 클록 신호에 동기하여 데이터의 입출력을 하는 것이 가능한 시리얼 인터페이스 기능을 탑재한다.
본 발명에 의하면, 선택된 메모리칩에 있어서의 프로그램 시간이 비선택 메모리칩에 있어서의 프로그램 시간보다 길어지도록 했기 때문에, 비선택 메모리칩이 비지 상태인 것에도 불구하고, 선택된 메모리칩이 비지 상태가 아니라고 하는 사상의 발생을 방지할 수 있다.
도 1은 발명의 실시예에 관한 모노리식 스택의 플래쉬 메모리 디바이스의 개략 구성을 나타내는 도이다.
도 2는　본 발명의 실시예에 관한 마스터측 메모리칩의 개략 구성을 나타내는 블럭도이다.
도 3은　본 발명의 실시예에 관한 모노리식 스택에 있어서의 스테이터스 레지스터에 관한 커맨드의 동작을 설명하는 플로우이다.
도 4는　본 발명의 실시예에 있어서 WP커맨드가 실행될 때의 기본 동작을 설명하는 플로우이다.
도 5는　본 발명의 제1 실시예에 관한 WP커맨드가 실행될 때의 프로그램 동작의 제어를 설명하는 플로우차트이다.
도 6은　본 발명의 제1 실시예에 관한 WP커맨드가 실행될 때의 마스터칩과 슬레이브칩의 스테이터스의 천이를 나타내는 타이밍 차트이다.
도 7은　본 발명의 제2 실시예에 관한 WP커맨드가 실행될 때의 마스터칩과 슬레이브칩의 스테이터스의 천이를 나타내는 타이밍 차트이다.
도 8은　본 발명의 제3 실시예에 관한 WP커맨드가 실행될 때의 마스터칩과 슬레이브칩의 스테이터스의 천이를 나타내는 타이밍 차트이다.
다음에, 본 발명의 실시 형태에 대하여 도면을 참조해 상세하게 설명한다. 바람직한 실시형태에서는, 본 발명에 관한 반도체 기억장치는, 마스터측 메모리칩과 1개 또는 복수의 슬레이브측 메모리칩을 스택한 NAND형이나 NOR형 플래쉬 메모리이다. 단, 본 발명에 관한 반도체 기억장치는, 플래쉬 메모리와 이종의 DRAM 등의 메모리칩이나 그 외의 메모리칩을 포함하는 것이어도 괜찮다. 또한, 플래쉬 메모리는, 클록 신호에 동기하여 데이터의 입출력이 가능한 시리얼 인터페이스 기능을 탑재하는 것도 가능하다.
도 1에, 본 발명의 실시예에 관한 모노리식 스택의 플래쉬 메모리 디바이스의 개략 구성을 나타낸다. 플래쉬 메모리 디바이스(100)는, 마스터측 메모리칩(200)(마스터칩)과 적어도 1개의 슬레이브측 메모리칩(300)(슬레이브칩)을 포함한다. 본 실시예에서는, 1개의 슬레이브칩(300)을 예시하고 있지만, 플래쉬 메모리 디바이스(100)는 2개 이상의 슬레이브칩을 포함하는 것이어도 괜찮다. 플래쉬 메모리 디바이스(100)는, 예를 들면, BGA 또는 CSP 패키지로 구성된다. 예를 들면, BGA 패키지는, 스택된 마스터칩과 슬레이브칩이 플렉서블 회로 기판상에 플립칩 실장되거나 혹은 와이어 본딩에 의해 회로 기판에 접속된다.
마스터칩(200)은, 복수의 NAND 스트링 유닛을 포함하는 메모리 어레이(210), 메모리 어레이의 행이나 열의 선택을 실시하는 디코더나 페이지 버퍼/센스 회로 등을 포함하는 주변 회로(220), 마스터칩(200)의 전체 동작을 제어하는 컨트롤러(230), 외부 단자를 통해 호스트 컴퓨터(10)와의 사이에 신호 등의 송수의 외부 인터페이스를 구성하는 입출력 회로(240)를 포함한다. 슬레이브칩(300)은, 마스터칩(200)과 동일한 구성을 가져, 즉, 복수의 NAND 스트링 유닛을 포함하는 메모리 어레이(310), 메모리 어레이의 행이나 열의 선택을 실시하는 디코더나 페이지 버퍼/센스 회로 등을 포함하는 주변 회로(320), 슬레이브칩(300)의 전체 동작을 제어하는 컨트롤러(330), 외부 단자를 통해 호스트 컴퓨터(10)와의 사이에 신호 등의 송수의 외부 인터페이스를 구성하는 입출력 회로(340)를 포함한다. 또한, 플래쉬 메모리 디바이스(100)의 외부 단자는, 마스터칩(200)과 슬레이브칩(300)에 공통인 것이 가능하다.
마스터칩(200)의 입출력 회로(240) 및 슬레이브칩(300)의 입출력 회로(340)는, 예를 들면, 데이터 입출력용 외부 단자, 제어 신호(어드레스 래치 케이블, 커맨드 래치 인에이블 등)를 입력하기 위한 외부 단자, 비지 신호/레디 신호를 출력하는 외부 단자, 클록 신호를 입력하기 위한 단자 등을 포함할 수 있다. 단, SPI 기능을 탑재한 플래쉬 메모리 디바이스는, NOR형 플래쉬 메모리와의 호환성으로 동작하기 때문에, 데이터를 입력하는 입력 단자, 데이터를 출력하는 출력 단자, 클록 신호를 입력하는 클록 단자, 칩셀렉트 단자, 라이트 프로텍트 단자 등을 포함하는 것이어도 좋고, 반드시, 비지 신호나 레디 신호를 출력하는 단자를 구비하는 것은 아니라는 점에 유의해야 한다.
마스터칩(200) 및 슬레이브칩(300)은 입출력 회로(240) 및 (340)을 통해 호스트 컴퓨터(10)에 접속되고, 호스트 컴퓨터(10)는 플래쉬 메모리 디바이스(100)에 대해서 독출, 프로그램, 소거, 스테이터스 레지스터의 내용을 독출하는 리드 커맨드, 스테이터스 레지스터에의 기입을 실시하는 라이트 커맨드, 스테이터스 레지스터나 원 타임 프로그램 영역을 락하기 위한 WP커맨드 등을 내린다. 마스터칩(200) 및 슬레이브칩(300)은, 호스트 컴퓨터(10)로부터 입출력 회로(240) 및 (340)을 통해 입력되는 어드레스를 감시하여 자신이 선택되었는지 여부를 판정한다. 마스터칩(200) 또는 슬레이브칩(300)은, 자신이 선택되었을 때 호스트 컴퓨터(10)로부터 주어진 지시를 실행한다. 단, 스테이터스 레지스터의 기입을 실시하는 라이트 커맨드를 받았을 경우에는, 마스터칩(200) 및 슬레이브칩(300)은, 각각 라이트 커맨드를 실행하여, 각각의 스테이터스 레지스터에 동일한 내용을 기입하고, 또한 WP커맨드를 받았을 경우에도, 마스터칩(200) 및 슬레이브칩(300)은 각각 WP커맨드를 실행하여 스테이터스 레지스터/원 타임 프로그램 영역의 락 동작을 실시한다. 또한, 스테이터스 레지스터의 리드 커맨드를 받았을 경우에는, 선택된 메모리칩이 스테이터스 레지스터의 내용을 독출하여, 이것을 출력한다.
도 2는, 본 실시예의 마스터칩의 내부 구성을 나타내는 도면이다. 마스터칩(200)은, 복수의 메모리 어레이가 행렬상으로 배열된 메모리 어레이(210)와 주변 회로(220)와 컨트롤러(230)와 입출력 회로(240)를 포함한다. 또한, 슬레이브칩(300)은, 마스터칩(200)과 동일한 구성을 가지기 때문에, 여기서는, 마스터칩(200)의 내부 구성만을 설명한다.
　주변 회로(220)는, 입출력 회로(240)를 통해 어드레스 데이터를 받는 어드레스 레지스터(221)와, 어드레스 레지스터(221)로부터의 행 어드레스 정보 Ax에 근거해 블록의 선택 및 워드 라인의 선택 등을 실시하는 워드 라인 선택 회로(222)와, 워드 라인 선택 회로(222)에 의해 선택된 페이지로부터 독출된 데이터를 보관 유지하거나 선택된 페이지에 프로그램해야 할 입력 데이터를 보관 유지하는 페이지 버퍼/센스 회로(223)와, 어드레스 레지스터(221)로부터의 열 어드레스 정보 Ay에 근거해 페이지 버퍼/센스 회로(223) 내의 열 어드레스의 데이터를 선택하는 열선택 회로(224)와, 플래쉬 메모리의 동작이나 사양 등에 대해 유저에 의해 설정된 프로텍트 정보나 플래쉬 메모리가 비지 상태에 있는지 아닌지의 정보 등을 격납하는 스테이터스 레지스터(225)와, 데이터의 독출, 프로그램 및 소거 등을 위해서 필요한 여러 가지 전압(기입 전압 Vpgm, 패스 전압 Vpass, 독출 전압 Vread, 소거 전압 Vers등)을 생성하는 내부 전압 발생 회로(226)를 포함한다. 컨트롤러(230)는, 입출력 회로 (240)로부터 커맨드를 받아, 마스터칩(200)의 동작을 제어한다.
메모리 어레이(210)는, 열방향으로 m개의 메모리블록 BLK(0), BLK(1), ?, BLK(m-1)를 가진다. 1개의 메모리블록에는, 복수의 메모리 어레이를 직렬로 접속한 NAND 스트링 유닛이 복수 형성된다. 메모리 어레이는 또한 유저에 의해 액세스할 수 없는 리던던시 영역이나 원 타임 프로그램 영역을 포함한다.
메모리 어레이(210)의 독출 동작에서는, 비트선에 정의 전압을 인가하고, 선택 워드 라인에 예를 들면 0 V를 인가하고, 비선택 워드 라인에 패스 전압을 인가하고, 공통 소스선에 0 V를 인가한다. 프로그램 동작에서는, 선택 워드 라인에 고전압의 프로그램 전압 Vpgm를 인가하고, 비선택 워드 라인에 중간 전위를 인가하고, 「0」또는 「1」의 데이터에 응한 전위를 비트선GBL에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드 라인에 0 V를 인가하고, P웰에 고전압을 인가하여 플로팅 게이트의 전자를 기판에 뽑아 내는 것으로, 블록 단위로 데이터를 소거한다.
호스트 컴퓨터(10)는, 플래쉬 메모리 디바이스(100)에 소망하는 동작을 실행시킬 때, 플래쉬 메모리 디바이스(100)에 커맨드나 어드레스 등을 출력한다. 컨트롤러(230)/(330)는, 호스트 컴퓨터(10)로부터의 어드레스에 근거해 자신이 선택되었는지 여부를 판정하고, 자신이 선택되었다고 판정하면, 호스트 컴퓨터(10)로부터의 커맨드를 실행한다. 단, 호스트 컴퓨터(10)로부터의 커맨드가 스테이터스 레지스터에의 기입을 실시하는 라이트 커맨드, 혹은 스테이터스 레지스터의 WP커맨드의 경우는 예외이며, 컨트롤러(230)/(330)는 이러한 커맨드를 받았을 때에는 어드레스에 무관하게 각각의 칩으로 라이트 커맨드나 WP커맨드를 실행한다.
스테이터스 레지스터의 리드 커맨드의 경우는, 선택된 메모리칩이 스테이터스 레지스터의 내용을 출력한다.
도 3에, 스테이터스 레지스터에 관한 커맨드의 동작 플로우를 나타낸다. 컨트롤러(230)/(330)는, 호스트 컴퓨터(10)로부터 커맨드를 받으면(S100), 해당 커맨드가 스테이터스 레지스터에 관한 라이트 커맨드 또는 WP커맨드에 해당하는지 여부를 판정한다(S110). 스테이터스 레지스터에 관한 커맨드이면, 선택된 메모리칩 및 비선택 메모리칩 각각에 있어서 스테이터스 레지스터에 관한 커맨드를 실행하고(S120), 그 이외의 커맨드이면 선택된 메모리칩이 커맨드를 실행한다(S130).
다음에, WP커맨드를 실행할 때의 동작 플로우를 도 4에 나타낸다. WP커맨드를 받으면(S200), 컨트롤러(230)/(330)는 WP커맨드를 실행하여 스테이터스 레지스터/원 타임 프로그램 영역을 락하기 위한 락 정보를 퓨즈 레지스터에 설정한다(S210). 예를 들면, 스테이터스 레지스터/원 타임 프로그램 영역에 각각 할당된 퓨즈 레지스터의 비트에 「1」이 설정된다. 퓨즈 레지스터에 락 정보로서 「1」이 설정되면, 그 이후의 라이트 커맨드에 의한 스테이터스 레지스터나 원 타임 프로그램 영역에의 액세스가 금지된다.
또한, 컨트롤러(230)/(330)는, WP커맨드를 실행하는 경우에는, 또한 스테이터스 레지스터에 기입된 프로텍트 정보와 퓨즈 레지스터에 설정한 락 정보를 메모리 어레이의 미리 결정된 리던던시 영역에 프로그램한다(S220). 이 동작은, 메모리 어레이의 선택 페이지로의 통상의 프로그램이다. 스테이터스 레지스터나 퓨즈 레지스터는 휘발성이며, 플래쉬메모리가 전원 오프 되었을 때, 이러한 레지스터에 격납된 데이터는 소거된다. 플래쉬 메모리의 전원이 재투입 되었을 때, 컨트롤러(230)/(330)는, 메모리 어레이의 리던던시 영역으로부터 프로텍트 정보 및 락 정보를 독출하여, 독출된 프로텍트 정보 및 락 정보를 스테이터스 레지스터 및 퓨즈 레지스터에 로드한다.
이하, 본 발명의 제1 실시예에 의한 WP커맨드를 실행할 때의 프로텍트 정보 및 락 정보의 프로그램 제어에 대해 설명한다. 설명의 편의상, 선택된 메모리칩을 마스터칩, 비선택 메모리칩을 슬레이브칩으로 한다.
제1 실시예에서는, 마스터칩 및 슬레이브칩에 있어서 WP커맨드를 실행할 때, 마스터칩의 비지 기간이 슬레이브칩의 비지 기간보다 길어지는 것을 보증한다. 구체적으로는, 마스터칩에서 프로텍트 정보 및 락 정보를 프로그램 할 때의 프로그램 시간 Tm가, 슬레이브칩에서 프로텍트 정보 및 락 정보를 프로그램 할 때의 프로그램 시간 Ts보다 길어지도록(Tm＞Ts), 컨트롤러(230)/(330)는 프로그램 동작을 제어한다.
프로그램은, 통상, ISPP에 의해 프로그램 펄스를 인가해, 베리파이의 합격 여부에 따라 다음의 프로그램 펄스를 인가하지만, 본 실시예에서는, 마스터칩에 인가하는 프로그램 펄스수Nm를 고정으로 하고, 슬레이브칩에 인가하는 프로그램 펄스수Ns를 고정으로 하고, 프로그램 펄스수Nm＞프로그램 펄스수Ns로 설정한다. 또한, 프로텍트 정보 및 락 정보를 프로그램하는 비트의 베리파이를 항상 불합격으로 한다. 또한, 프로텍트 정보 및 락 정보가, 1회 또는 Nm/Ns보다 적은 프로그램 펄스의 회수로 프로그램 되도록 프로그램 전압 및/펄스 인가 시간을 조정해, 베리파이를 불합격으로 하는 한편, 다음에 프로그램 펄스를 인가할 때, 선택 비트선에는 프로그램 금지가 되는 데이터 「1」을 세트하도록 해도 좋다. 이와 같이 하여, 마스터칩의 프로그램은 프로그램 펄스수Nm에서 강제적으로 종료하고, 슬레이브칩의 프로그램은 프로그램 펄스수Ns에서 강제적으로 종료하도록 한다. 이러한 프로그램 펄스 회수 Nm, Ns나 베리파이의 동작에 관한 제어 정보는, 트리밍 정보로서 미리 메모리 어레이의 리던던시 영역에 설정하거나 혹은 유저에 의해 적절히 설정 변경할 수 있도록 해도 좋다. 컨트롤러(230)/(330)는, WP커맨드를 실행할 때, 해당 제어 정보에 근거해 프로그램을 제어한다.
이와 같이 하여, 마스터칩 및 슬레이브칩이 동시에 WP커맨드를 실행한 경우, 마스터칩의 프로그램 시간이 항상 슬레이브칩의 프로그램 시간보다 길어지도록 프로그램이 제어되고, 또는 슬레이브칩의 프로그램 시간이 항상 마스터칩의 프로그램 시간보다 짧아지도록 프로그램이 제어된다. 이것에 의해, 호스트 컴퓨터로부터의 리드 커맨드에 응답하여 마스터칩이 스테이터스 레지스터의 내용을 출력할 때, 슬레이브칩이 비지 상태이며 마스터칩이 비지 상태가 아니라는(레디 상태) 문제를 회피할 수 있다. 다시 말하면, 마스터칩이 레디 상태를 출력할 때는 항상 슬레이브칩은 레디 상태에 있다.
도 5에, 제1 실시예에 의한 프로그램 동작의 플로우를 나타낸다. 호스트 컴퓨터(10)로부터 WP커맨드가 내려졌을 때(S300), 자신이 선택되고 있는 메모리칩인지 여부를 판정하고(S310), 자신이 선택되고 있는 경우에는 컨트롤러(230)/(330)는, 프로텍트 정보 및 락 정보를 메모리 어레이의 리던던시 영역에 프로그램 펄스 회수 Nm에서 프로그램 하고(S320), 비선택이면 프로텍트 정보 및 락 정보를 메모리 어레이의 리던던시 영역에 프로그램 펄스 회수 Ns에서 프로그램 한다(S330).
도 6에, 본 실시예에 의한 마스터칩 및 슬레이브칩의 비지 상태의 천이를 나타낸다. 시각 t1에 있어서 WP커맨드가 입력되면, 마스터칩 및 슬레이브칩은 WP커맨드를 실행해 마스터칩 및 슬레이브칩은 비지 상태가 된다. 그리고, 슬레이브칩은 시각 t2에 있어서 락 정보 및 프로텍트 정보의 프로그램을 종료하여 비지 상태가 종료된다. 마스터칩은, 시각 t2로부터 지연된 시각t3에 있어서, 락 정보 및 프로텍트 정보의 프로그램을 종료하여 비지 상태가 종료된다. 이와 같이 하여, 슬레이브칩의 비지 상태는, 반드시 마스터칩의 비지 상태보다 전에 종료된다.
SPI 기능을 탑재한 플래쉬 메모리에서는, 비지 신호/레디 신호를 출력하기 위한 외부 단자는 필수는 아니고, 스테이터스 레지스터를 독출하는 것으로 비지 상태인가 아닌가가 감시될 수 있다. 단, 플래쉬 메모리가 비지 신호/레디 신호를 출력하는 외부 단자를 갖추고 있는 경우에는, 외부 단자를 통해 비지 신호가 호스트 컴퓨터에 출력될 수 있다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 제1 실시예에서는, 마스터칩 및 슬레이브칩이 동시에 WP커맨드를 실행하기 때문에, 프로텍트 정보 및 락 정보를 프로그램할 때의 소비 전류가 2배가 되어 버린다. 본 발명의 제2 실시예는, 2배의 소비 전류를 회피하기 위해, 마스터칩 및 슬레이브칩이 동시에 프로그램을 실행하지 않게 하기 위한, 프로그램의 대기 시간을 도입한다.
본 발명의 제2 실시예는, 각 메모리칩에 내부 카운터가 준비되고, 한 쪽 메모리칩은 다른 한 쪽 메모리칩의 프로그램 동작이 종료하는 시간까지, 카운터에 의해 대기 시간을 카운트하여, 다른 한 쪽 메모리칩의 프로그램 동작이 종료한 후에 프로그램 동작을 개시한다. 또한, 다른 한 쪽 메모리칩이 프로그램 동작을 행하고 있는 기간, 한 쪽 메모리칩은 카운터에 의해 대기 시간을 카운트해, 비지 상태를 계속한다.
예를 들면, 마스터칩이 먼저 프로그램 동작을 실시하는 것으로 가정한다. 먼저, 마스터칩은, WP커맨드를 받으면 즉시 프로그램 동작을 개시한다. 한편, 슬레이브칩은, 마스터칩이 레디 상태가 될 때까지 프로그램의 개시를 기다린다. 슬레이브칩의 대기 시간 tWAIT가 마스터칩의 프로그램 시간 tPGM보다 커지도록, 슬레이브칩의 카운터치가 세트된다(tWAIT＞tPGM). 다음에, 마스터칩이 프로그램을 종료했을 때, 슬레이브칩은 프로그램을 개시한다. 마스터칩은, 슬레이브칩의 프로그램 동작중에는 비지 상태를 계속한다. 여기서, 마스터칩의 대기 시간 tWAIT가 슬레이브칩의 프로그램 시간 tPGM보다 커지도록, 마스터칩의 카운터치가 세트된다(tWAIT＞tPGM).
도 7에, 본 실시예에 의한 마스터칩 및 슬레이브칩의 비지 상태의 천이를 나타낸다. 시각 t1에 있어서, 호스트 컴퓨터로부터 WP커맨드가 입력되면, 마스터칩이 WP커맨드를 실행해, 즉, 프로텍트 정보 및 락 정보를 메모리 어레이의 리던던시 영역에 프로그램한다. 여기서, 마스터칩에 의한 프로그램 펄스수Nm1는, 미리 결정된 수로 고정되고, 마스터칩은 제1 실시예와 동일하게, 프로그램 펄스수Nm1를 인가한 후에 강제적으로 프로그램을 종료한다. 그러므로, 마스터칩에 있어서의 프로그램 시간 tPGM는 일정하다.
한편, 슬레이브칩은, 시각 t1에서 WP커맨드를 실행하지 않고, 카운터에 설정된 카운트치에 의해 대기 시간 상태에 들어간다. 여기서, 슬레이브칩의 대기 시간 tWAIT는, 마스터칩에 필요한 프로그램 시간 tPGM보다 얼마만큼 길게 설정된다.
다음에, 마스터칩은 시각 t2에서 프로그램 동작을 종료하고, 그 때, 슬레이브칩은 아직도 대기시간중이다. 마스터칩은, 프로그램 동작을 종료하자마자, 카운터에 설정된 시간에 의해 대기 시간 상태에 들어가, 그 사이, 비지 상태를 계속한다.
시각 t2로부터 일정시간 경과 후의 시각 t3에서, 슬레이브칩은 대기 시간을 종료하자마자 프로그램을 개시한다. 여기서, 슬레이브칩에 의한 프로그램 펄스수Ns1는, 미리 결정된 수로 고정되고, 슬레이브칩은 제1 실시예와 동일하게, 프로그램 펄스수Ns1를 인가했을 때 강제적으로 프로그램을 종료한다. 그 때문에, 슬레이브칩에 있어서의 프로그램 시간 tPGM는 일정하다. 또한, 마스터칩의 대기 시간 tWAIT는, 슬레이브칩의 프로그램 시간 tPGM보다 길어지도록 설정된다.
시각 t4에서, 슬레이브칩은 프로그램을 종료하고, 시각 t4로부터 일정시간 경과 후의 시각 t5에서, 마스터칩의 대기 시간이 종료하여 마스터칩의 비지 상태가 종료한다. 이것에 의해, 슬레이브칩의 비지는 반드시 마스터칩의 비지의 종료전에 종료하게 되어, 마스터칩의 비지 종료시에 슬레이브칩이 비지 종료하고 있지 않다고 하는 문제를 방지할 수 있다.
또한, 프로그램 동작의 허용 시간 tALOW가 결정되어 있는 경우, 마스터칩의 프로그램 시간 tPGM과 슬레이브칩의 프로그램 시간 tPGM의 합계치가, 허용 시간 tALOW를 밑돌고 있도록 프로그램 시간 tPGM이 설정된다. 예를 들면, 허용 시간 tALLOW가 700μs, 1회의 프로그램 펄스의 인가 시간이 50μs일 때, 마스터칩의 프로그램 종료시각t2와 슬레이브칩의 프로그램 개시시각t3의 불연속 시간을 고려해, 마스터칩의 프로그램 펄스수Nm1를 6회 이하(tPGM=(300)μs), 슬레이브칩의 프로그램 펄스수Ns1를 6회 이하(tPGM=(300)μs)로 설정할 수 있다.
다음에, 본 발명의 제3 실시예에 대해 설명한다. 호스트 컴퓨터(10)로부터 스테이터스 레지스터의 리드 커맨드가 내려졌을 때, 마스터칩(즉 선택된 메모리칩)의 스테이터스 레지스터의 내용이 호스트 컴퓨터에 출력된다. 거기서, 제3 실시예에서는, WP커맨드가 내려졌을 때, 먼저 슬레이브칩에 WP커맨드를 실행시키고, 그 후, 마스터칩에 WP커맨드를 실행시킨다.
도 8에, 제3 실시예에 의한 마스터칩과 슬레이브칩의 비지 상태의 천이를 나타낸다. 시각 t1에 있어서, 호스트 컴퓨터로부터 WP커맨드가 입력되면, 슬레이브칩이 WP커맨드를 실행해, 즉, 프로텍트 정보 및 락 정보를 메모리 어레이의 리던던시 영역에 프로그램한다. 여기서, 슬레이브칩에 의한 프로그램 펄스수Ns2는, 미리 결정된 수로 고정되고, 슬레이브칩은 제1 실시예의 경우와 동일하게, 프로그램 펄스수Ns2를 인가했을 때 강제적으로 프로그램을 종료한다. 그러므로, 슬레이브칩에 있어서의 프로그램 시간 tPGM는 일정하다.
한편, 마스터칩은, 시각 t1에서 WP커맨드를 실행하지 않고, 카운터에 설정된 카운트치에 의해 대기 시간 상태에 들어간다. 여기서, 마스터칩의 대기 시간 tWAIT는, 슬레이브칩의 프로그램 시간 tPGM보다 얼마만큼 길게 설정된다.
시각 t2에서, 슬레이브칩은 프로그램 동작을 종료한다. 그 후, 시각 t3에서, 마스터칩은 대기 시간을 종료하자마자 프로그램을 개시하고, 시각 t4에서 프로그램을 종료한다. 여기서 유의 해야 할 것은, 마스터칩의 프로그램 펄스수는 고정은 아니고, 베리파이도 강제적으로 불합격으로 하지 않고, 통상의 프로그램의 경우와 동일하게 행해진다. 즉, 프로텍트 정보 및 락 정보의 베리파이가 합격한 시점에서 프로그램은 종료한다. 이것에 의해, WP커맨드의 실행에 필요로 하는 시간을, 제2 실시예의 경우보다 짧게 하는 것이 가능하다. 또한, 특히 설명하고 싶은 것은, 제3 실시예에서, 마스터칩만이 대기 시간을 실시하기 때문에, 슬레이브칩에는 내부 카운터는 불필요하다.
상기 실시예에서는, 마스터칩 및 슬레이브칩 중 어느 하나가 NAND형 플래쉬 메모리에 의해 설명했지만, 본 발명은, NOR형 마스터칩 및 슬레이브칩에도 적용 가능하다.
또한, 상기 실시예에서는, 본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명의 당업자가 특허 청구 범위에 기재된 발명의 요지의 범위 내에 있어서, 여러 가지 변형 및 변경이 가능하다.
10：호스트 컴퓨터 100：플래쉬 메모리 디바이스
200：마스터칩 210：메모리 어레이
220：주변 회로 230：컨트롤러
240：입출력 회로 300：슬레이브칩
310：메모리 어레이 320：주변 회로
330：컨트롤러

Claims (10)

  1. 복수의 메모리칩을 포함하고, 외부로부터 공급되는 어드레스에 근거해 복수의 메모리칩 중 어느 하나가 선택되는 반도체 기억장치에 있어서,
    복수의 메모리칩의 각각은,
    프로텍트 정보를 격납하는 것이 가능한 스테이터스 레지스터와,
    불휘발성 메모리 어레이와,
    외부로부터의 커맨드에 응답하여 상기 스테이터스 레지스터에의 기입을 실시하는 기입 수단과,
    외부로부터의 커맨드에 응답하여 상기 스테이터스 레지스터의 독출을 행하는 독출 수단과,
    외부로부터의 커맨드에 응답하여 상기 스테이터스 레지스터에의 기입을 금지함과 함께, 상기 프로텍트 정보 및 기입 금지의 정보를 상기 메모리 어레이의 특정 영역에 프로그램하는 기입 금지 수단과,
    메모리칩의 동작을 제어하는 제어 수단을 구비하고,
    선택된 메모리칩의 제어 수단은, 기입 금지 수단에 의한 프로그램 시간이 비선택 메모리칩에 있어서의 기입 금지 수단에 의한 프로그램 시간보다 길어지도록 프로그램을 제어하는,
    반도체 기억장치.
  2. 제1항에 있어서,
    비선택 메모리칩의 제어 수단은, 기입 금지 수단에 의한 프로그램 시간이 선택 메모리칩에 있어서의 기입 금지 수단에 의한 프로그램 시간보다 짧아지도록 프로그램을 제어하는,
    반도체 기억장치.
  3. 제1항 또는 제2항에 있어서,
    선택된 메모리칩의 프로그램 펄스수가 비선택 메모리칩의 프로그램 펄스수보다 많아지도록 프로그램이 제어되는,
    반도체 기억장치.
  4. 제1항 또는 제2항에 있어서,
    선택된 메모리칩에 있어서 프로그램이 행해진 후에 비선택 메모리칩의 프로그램이 행해지고, 비선택 메모리칩의 프로그램이 행해지고 있는 동안, 선택된 메모리칩에 있어서 비지 상태가 계속되도록 대기 시간의 제어가 행해지는,
    반도체 기억장치.
  5. 제1항 또는 제2항에 있어서,
    비선택 메모리칩에 있어서 프로그램이 행해진 후에 선택된 메모리칩의 프로그램이 행해지고, 비선택 메모리칩의 프로그램이 행해지고 있는 동안, 선택된 메모리칩은 프로그램의 개시를 기다리도록 제어되는,
    반도체 기억장치.
  6. 제1항 또는 제2항에 있어서,
    선택된 메모리칩의 독출 수단이, 상기 스테이터스 레지스터의 내용에 포함되는 비지 상태를 출력하는,
    반도체 기억장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제어 수단은, 외부로부터의 어드레스에 근거해 자신이 선택된 메모리칩인지 여부를 판정하고, 선택된 메모리칩은 외부로부터의 커맨드에 응답하여 동작하는,
    반도체 기억장치.
  8. 제1항 또는 제2항에 있어서,
    상기 제어 수단은, 외부로부터의 커맨드가 스테이터스 레지스터에 관한 커맨드인가 아닌가를 판정하고, 스테이터스 레지스터에 관한 커맨드일 때, 선택된 메모리칩 및 비선택 메모리칩은, 스테이터스 레지스터에 관한 커맨드에 응답하여 동작하는,
    반도체 기억장치.
  9. 제1항 또는 제2항에 있어서,
    복수의 메모리칩은 플래쉬 메모리인,
    반도체 기억장치.
  10. 제1항 또는 제2항에 있어서,
    복수의 메모리칩은, 외부로부터 공급되는 클록 신호에 동기하여 데이터의 입출력을 하는 것이 가능한 시리얼 인터페이스 기능을 탑재한,
    반도체 기억장치.
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