JP2017045415A - メモリシステム - Google Patents

Abstract

【課題】ブロックに対する保護処理を単独の処理として実行することができるメモリシステムを提供する。
【解決手段】一実施形態のメモリシステムは、ホスト機器からのチップセレクト信号/CSの受信直後に受信される信号をコマンドとして認識するインターフェース回路210,220と、メモリ100と、インターフェース回路210,220により認識されたコマンドがメモリ100上のあるブロックの保護を要求する特定コマンドである場合に、当該ブロックを保護するための処理を実行する制御部250とを備える。
【選択図】図２１

Description

実施形態は、メモリシステムに関する。

記憶デバイスとして、ＮＡＮＤ型フラッシュメモリが広く知られている。

Toshiba Datasheet, TC58NVG0S3HTA00, 2012年8月31日 Toshiba Datasheet, TC58BVG0S3HTA00, 2012年8月31日

ブロックに対する保護処理を単独の処理として実行することができるメモリシステムを提供する。

実施形態のメモリシステムは、ホスト機器からのチップセレクト信号の受信直後に受信される信号をコマンドとして認識するインターフェース回路と、メモリと、前記インターフェース回路により認識されたコマンドが前記メモリ上のあるブロックの保護を要求する特定コマンドである場合に、当該ブロックを保護するための処理を実行する制御部とを備える。

図１は、第１実施形態に係るメモリシステムの外観図である。 図２は、第１実施形態に係るメモリシステムの断面図である。 図３は、第１実施形態に係るメモリシステムの外部端子の機能を示すダイアグラムである。 図４は、第１実施形態に係るメモリシステムの外観図である。 図５は、第１実施形態に係るメモリシステムの外部端子の機能を示すダイアグラムである。 図６は、第１実施形態に係るメモリシステムのブロック図である。 図７は、第１実施形態に係る半導体記憶装置のブロック図である。 図８は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。 図９は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。 図１０は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。 図１１は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。 図１２は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。 図１３は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。 図１４は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。 図１５は、第１実施形態に係るメモリシステムの消去時における各種信号のタイミングチャートである。 図１６は、第１実施形態に係るメモリシステムの消去時における各種信号のタイミングチャートである。 図１７は、第１実施形態に係るメモリシステムのＮＡＮＤ型フラッシュメモリにおける保護対象のブロックを示す情報の記憶方法の一例を示す概念図である。 図１８は、第１実施形態に係るメモリシステムのブロック保護時における各種信号のタイミングチャートである。 図１９は、第１実施形態に係るメモリシステムのブロック保護動作を示すフローチャートである。 図２０は、第１実施形態に係るメモリシステムのブロック保護動作時におけるコマンドシーケンスである。 図２１は、第１実施形態に係るメモリシステムのブロック保護動作におけるコマンド識別処理を示すフローチャートである。 図２２は、第１実施形態に係るメモリシステムのブロック保護動作完了後の動作を示すフローチャートである。 図２３は、第１及び第２実施形態の変形例に係るメモリシステムのブロック図である。 図２４は、第１及び第２実施形態に係るメモリシステムを利用したシステムの概念図である。 図２５は、第１及び第２実施形態に係るメモリシステムを利用したシステムの概念図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。

１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１及び図２を用いて説明する。図１は、本実施形態に係るメモリシステムの外観図であり、特に上面から見た様子を示し、図２は図１における２−２線に沿った断面図である。

図示するように、メモリシステム１は２つの半導体チップ１００、２００を含む。半導体チップ（メモリチップ）１００はＮＡＮＤ型フラッシュメモリ等の半導体メモリを含み、半導体チップ２００（コントローラチップ）は、メモリチップ１００を制御するコントローラを含む。これらの半導体チップ１００及び２００はリードフレーム３００に実装され、更に樹脂３５０によって封止されてパッケージングされている。

より具体的には、図２に示すように、リードフレーム３００のダイパッド３１０上にメモリチップ１００が搭載され、メモリチップ１００上にコントローラチップ２００が重ねられている。

コントローラチップ２００は、例えばボンディングワイヤ３４０により、リードフレームのインナーリード３２０に接続され、更に図示せぬボンディングワイヤによりメモリチップ１００とも接続されている。そして、メモリチップ１００、コントローラチップ２００、ダイパッド３１０、インナーリード３２０、及びボンディングワイヤ３４０が、例えば樹脂３５０によって封止されている。

インナーリード３２０は、樹脂３５０外部に露出されたアウターリード３３０に接続されている。そしてアウターリード３３０は、メモリシステム１の外部接続端子（外部接続ピン）として機能する。図１の例であると、第１ピンから第１６ピンまでの１６個の外部接続端子が用意されている。そしてメモリシステム１は、これらのピンを介して、メモリシステム１を制御する（より具体的には、メモリチップにアクセスする）ホスト機器と通信する。

図３は、各ピンの機能を示すダイアグラムである。図示するように、第１ピンは、制御信号／ＨＯＬＤの入力用、またはシリアルデータＳＯ３の出力用に用いられる。制御信号／ＨＯＬＤは、ホスト機器とメモリシステム１との間の通信を一時的に停止する際にアサート（“Ｌ”レベル）される。第２ピンは、電源電圧Ｖccを受信する。第３ピンから第６ピン、及び第１１ピンから第１４ピンは未使用ピンであり、例えば将来的に何らかの信号やデータの送受信が必要になった際に使用することが出来る。第７ピンは、チップセレクト信号／ＣＳを受信する。チップセレクト信号／ＣＳは、メモリチップ１００及びコントローラチップ２００を活性化させるための信号（言い換えれば、メモリシステム１にアクセスする際に活性化される信号）であり、例えばホスト機器がメモリシステム１にコマンドを入力するタイミングでアサート（“Ｌ”レベル）される。第８ピンは、シリアルデータ（ＳＯまたはＳＯ１）の出力用に用いられる。第９ピンは、制御信号／ＷＰの入力用、またはシリアルデータ（ＳＯ２）の出力用に用いられる。制御信号／ＷＰはライトプロテクト信号であり、メモリチップへの書き込みを禁止する際にアサート（“Ｌ”レベル）される。第１０ピンは、基準電位Ｖssを受信する。第１５ピンは、シリアルデータ（ＳＩ）の入力用、またはシリアルデータ（ＳＯ０）の出力用に用いられる。第１６ピンは、シリアルクロック信号ＳＣＫを受信する。

上記ピン構成は、ＳＰＩ（Serial Peripheral Interface）に準拠している。そして、第１ピン、第８ピン、第９ピン、及び第１５ピンをシリアルデータ出力用として任意に選択することで、１倍速、２倍速、または４倍速でデータをホスト機器へ出力することが出来る。

図４は、図１とは別のパッケージ構成の例を示している。図４の例では、第１ピンから第８ピンまでの８個の外部接続端子が設けられている。図５は、図４の例における各ピンの機能を示すダイアグラムである。

図示するように、第１ピンはチップセレクト信号／ＣＳを受信し、第２ピンはシリアルデータＳＯ、ＳＯ１を出力し、第３ピンはライトプロテクト信号／ＷＰを受信、またはシリアルデータＳＯ２を出力し、第４ピンは基準電位Ｖssを受信し、第５ピンはシリアルデータＳＩを受信、またはシリアルデータＳＯ０を出力し、第６ピンはシリアルクロックを受信し、第７ピンは制御信号／ＨＯＬＤを受信、またはシリアルデータＳＯ３を出力し、第８ピンは電源電圧Ｖccを受信する。
この場合でも、ピン構成はＳＰＩに準拠している。

図６は、メモリシステム１の内部構成を示す機能ブロック図である。以下では、メモリチップ１００をＮＡＮＤ型フラッシュメモリ１００と呼び、コントローラチップ２００を単にコントローラ２００と呼ぶ。

図示するように、メモリシステム１はＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。

ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ＳＰＩバスによってホスト機器５００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００へのアクセスを制御する。

ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、レディ・ビジー信号／ＲＢ、入出力信号Ｉ／Ｏ、及びライトプロテクト信号／ＷＰである。

信号／ＣＥはlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００を活性化させるための信号であり、ＮＡＮＤ型フラッシュメモリ１００にアクセスする際にアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号／ＷＥはlowレベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。信号／ＲＥもlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号／ＲＢは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、lowレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビット（ｎ＝８）の信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。信号／ＷＰは、ＮＡＮＤ型フラッシュメモリ１００への書き込みを禁止するための信号である。

ＳＰＩバスは、図３及び図５で説明した通りである。

１．１．２ コントローラ２００の構成について
次に、コントローラ２００の構成の詳細につき、引き続き図６を用いて説明する。図示するようにコントローラ２００は、ホスト入出力回路２１０、ホストインターフェース回路２２０、ＮＡＮＤインターフェース回路２３０、ＮＡＮＤ入出力回路２４０、シーケンサ（ステートマシン）２５０、データバッファ２６０、２７０、ステータスレジスタ２８０、アドレスレジスタ２９０、ブロックプロテクションレジスタ７００、及び周辺回路６００を備えている。

ホスト入出力回路２１０は、ホスト機器５００との間で送受信される信号のバッファとして機能する。信号ＳＣＫ、ＳＩ、／ＣＳ、／ＨＯＬＤ、及び／ＷＰはまずホスト入出力回路２１０で受信され、その後、ホストインターフェース回路２２０に出力される。

ホストインターフェース回路２２０は、信号ＳＣＫに同期して信号ＳＩを内部に取り込む。またホストインターフェース回路２２０は、信号ＳＣＫに同期して出力される信号ＳＯを、ホスト入出力回路２１０を介してホスト機器５００へ送信する。

ホストインターフェース回路２２０は、ホスト入出力回路２１０を介したホスト機器５００との間の信号の送受信制御を司る。またホストインターフェース回路２２０は、シリアル／パラレル変換器及びパラレル／シリアル変換器として機能する。例えば、ホスト機器５００からの入力信号ＳＩをシリアル信号からパラレル信号に変換し、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをパラレル信号からシリアル信号に変換する。更にホストインターフェース回路２２０は、入力信号ＳＩがコマンドであった場合にコマンドデコーダとして機能し、受信したコマンドをデコードする。そしてデコード結果を例えばシーケンサ２５０に出力する。

データバッファ２６０、２７０は、ホスト機器５００から受信した書き込みデータを、ホストインターフェース回路２２０を介して一時的に保持する。更に、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを、ＮＡＮＤインターフェース回路２３０を介して一時的に保持する。

ステータスレジスタ２８０は、メモリシステム１の種々のステータス情報を保持する。例えば、後述する特徴テーブルを保持する。

アドレスレジスタ２９０は、ホスト機器５００から受信したアドレスを、ホストインターフェース回路２２０を介して保持する。

ＮＡＮＤインターフェース回路２３０は、ＮＡＮＤ入出力回路２４０を介したＮＡＮＤ型フラッシュメモリ１００との間の信号の送受信制御を司る。そしてＮＡＮＤインターフェース回路２３０は、シーケンサ２５０の命令に従って、ＮＡＮＤインターフェースに準拠した各種コマンドを発行し、アドレスレジスタ２９０内のアドレスと共にＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ出力する。データの書き込み時には、データバッファ２６０及び／または２７０内のデータを、ＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ出力する。更にデータの読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを、データバッファ２６０及び／または２７０に転送する。

ＮＡＮＤ入出力回路２４０は、ＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号のバッファとして機能する。また、ＮＡＮＤインターフェース回路２３０の命令に従って、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰをアサートまたはデアサートする。更に、データの読み出し時には、信号ＩＯ（読み出しデータ）を一時的に保持し、ＮＡＮＤインターフェース回路２３０へ転送し、書き込み時には信号ＩＯ（書き込みデータ）を一時的に保持し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。また、ＮＡＮＤ型フラッシュメモリ１００からレディ・ビジー信号／ＲＢを受信し、これをＮＡＮＤインターフェース回路２３０へ転送する。

シーケンサ２５０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器５００からデータの読み出し要求があった際には、ＮＡＮＤインターフェース回路２３０に対して読み出し動作を実行するためのシーケンスを実行するよう命令する。またホスト機器５００からデータの書き込み要求があった際には、ＮＡＮＤインターフェース回路２３０に対して読み出し動作を実行するためのシーケンスを実行するよう命令する。更に、ＮＡＮＤ型フラッシュメモリ１００から受信したステータス情報に従って、ステータスレジスタ２８０内の特徴テーブルを更新する。

ブロックプロテクションレジスタ７００は、ブロックの保護情報を保存する。例えば、ホスト機器５００からブロック保護要求があった際には、保護対象ブロックを示すエントリに、フラグ情報を書き込む。フラグ情報は、ブロックを保護する場合“１”、保護しない場合は“０”といった設定となる。

周辺回路６００は、外部から電源電圧Ｖccを受信し、各回路ブロックへ転送すると共に、コントローラ２００の動作に必要なその他の制御を行う。

１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について、図７を用いて説明する。図７は、ＮＡＮＤ型フラッシュメモリ１００のブロック図である。

図示するようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、データレジスタ１４０、カラムデコーダ１５０、ＥＣＣ回路４００、ステータスレジスタ４１０、アドレスレジスタ４２０、コマンドレジスタ４３０、制御回路４４０、電圧発生回路４５０、入出力制御回路４６０、ロジック回路４７０、及びデータレジスタ４８０を備えている。

メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを備えている。そして、同一行にあるメモリセルは同一のワード線に接続され、同一列にあるメモリセルは同一のビット線に接続される。データの読み出し及び書き込みは、同一のワード線に接続された複数のメモリセルに対して一括して行われる。この単位をページと呼ぶ。１ページ分のデータは、正味のデータと管理データとを含む。正味のデータは、セクタと呼ばれる単位で管理される。例えば本例では、１ページは４つのセクタを含み、各セクタは５１２バイトのデータサイズを有する。管理データは、例えばエラー訂正のためのＥＣＣデータ（パリティ）を含む。エラー訂正はセクタ毎に行われる。従って管理データは、セクタ毎に用意されたＥＣＣデータを含む。また、データの消去は、複数のページ単位で一括して行われる。この単位をブロックと呼ぶ。

ロウデコーダ１２０は、メモリセルアレイ１１０のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線を選択し、データの書き込み、読み出し、及び消去に必要な電圧を印加する。

センスアンプ１３０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、データレジスタ１４０に転送する。データの書き込み時には、データレジスタ１４０内のデータをメモリセルアレイ１１０に転送する。

データレジスタ１４０は、１ページ分の書き込みデータまたは読み出しデータを一時的に保持する。

カラムデコーダ１５０は、メモリセルアレイ１１０のカラム方向を指定するカラムアドレスをデコードする。そしてデコード結果に応じて、書き込み時にはデータをデータレジスタに転送し、読み出し時にはデータレジスタからデータを読み出す。

ＥＣＣ回路４００は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、コントローラ２００から受信したデータに基づいて、セクタ毎にパリティを生成し、このパリティと正味のデータとをデータレジスタ１４０に転送する。データの読み出し時には、データレジスタ１４０から転送されたデータに含まれるパリティに基づき、セクタ毎にシンドロームを生成し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。１セクタにつき訂正可能なエラービット数は、本例では例えば１セクタあたり８ビットである。またＥＣＣ回路４００は、各セクタにおいて検出されたエラービット数を、ステータス情報としてステータスレジスタ４１０に出力可能である。

ロジック回路４７０は、コントローラ２００から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。

入出力制御回路４６０は、信号ＩＯ［ｎ：０］を受信する。そして入出力制御回路４６０は、信号ＩＯがアドレスであった場合（ＡＬＥ＝“Ｈ”の場合）には、これをアドレスレジスタ４２０に保持させる。また信号ＩＯがコマンドであった場合（ＣＬＥ＝“Ｈ”の場合）には、これをコマンドレジスタ４３０に保持させる。更に信号ＩＯがデータであった場合（ＡＬＥ＝ＣＬＥ＝“Ｌ”の場合）には、これをデータレジスタ４８０に保持させる。

ステータスレジスタ４１０は、ＮＡＮＤ型フラッシュメモリ１００の各種ステータス情報を保持する。ステータス情報には、前述のＥＣＣ回路４００から与えられるエラービット数、また制御回路４４０から与えられる書き込み動作及び消去動作が成功（パス）したか失敗（フェイル）したかを示す情報等が含まれる。

制御回路４７０は、コマンドレジスタ４３０に保持されたコマンドと、ロジック回路４７０に入力された各種信号に基づいて、ＮＡＮＤ型フラッシュメモリ１００全体を制御する。また制御回路４７０は、レディ・ビジー信号／ＲＢを発生して、コントローラ２００へ出力する。

電圧発生回路４５０は、制御回路４７０の命令に基づいて、データの書き込み、読み出し、及び消去動作に必要な電圧を生成し、これをメモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１３０に供給する。

１．２ 動作について
次に、本実施形態に係るメモリシステムにおけるデータの読み出し動作、書き込み動作、及び消去動作につき、ＳＰＩバス及びＮＡＮＤバスで送受信される信号に着目して、以下簡単に説明する。

１．２．１ 読み出し動作
まず、読み出し動作について説明する。読み出し動作は、大まかには以下の３ステップを含む。すなわち、
（１）ＮＡＮＤ型フラッシュメモリからのデータ読み出し：本動作により、ＮＡＮＤ型フラッシュメモリ１００からコントローラ２００にデータが読み出される。
（２）特徴テーブル読み出し（Get featureと呼ぶことがある）：本動作により、メモリシステム１がビジー状態であるかレディ状態であるか、すなわち上記（１）の動作が完了したか否かが判定される。
（３）コントローラ２００からのデータ読み出し：本動作により、（１）でコントローラ２００に読み出されたデータがホスト機器５００に読み出される。

図８は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第１読み出しコマンドＣＭＤ＿ＲＤ１を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。

コントローラ２００のホストインターフェース回路２２０は、信号／ＣＳがアサートされて最初のクロックＳＣＫを受信した際の信号ＳＩをコマンドとして認識する。このコマンドは、例えば８クロックサイクルにわたって入力される８ビット信号である。第１読み出しコマンドＣＭＤ＿ＲＤ１を受信したことで、シーケンサ２５０はデータ読み出しシーケンスを開始する。

引き続きホスト機器５００は、例えば８クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。そしてアドレスＡＤＤの送信後、ホスト機器５００は信号／ＣＳをデアサートする。アドレスＡＤＤは、ＮＡＮＤ型フラッシュメモリ１００におけるブロック及びページを指定するアドレスであり、アドレスレジスタ２９０に保持される。

このように、特定のコマンドを受信した際に、その後にどのような信号が入力されるか（コマンドシーケンス）は予め定められている。つまりコントローラ２００は、例えば第１読み出し命令を受信した際には、その後の８クロックサイクルで入力される信号ＳＩは意味の無いダミーデータであり、その後の１６クロックサイクルで入力される信号ＳＩが、実体的なアドレス信号であることを把握している。

上記（１）の動作に引き続いて上記（２）の動作が実行される。図９は、上記（２）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳを再度アサートすると共に、Get featureコマンドＣＭＤ＿ＧＦを信号ＳＩとして発行し、更にクロックＳＣＫを発行する。

引き続きホスト機器５００は、例えば８クロックサイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、特徴テーブル内のアドレスであり、当然ながらレディ・ビジー情報が格納された領域を指定するアドレスである。コントローラ２００では、アドレスＡＤＤの受信後、例えばシーケンサ２５０の命令に従ってホストインターフェース回路２２０がステータスレジスタ２８０から特徴テーブルの指定のエントリを読み出し、これを８サイクルにわたって８ビットのステータスデータＳＴ＿ＤＡＴとしてホスト機器５００に送信する。このステータスデータＳＴ＿ＤＡＴには、レディ・ビジー情報が含まれている。そしてステータスデータＳＴ＿ＤＡＴの受信後、ホスト機器５００は信号／ＣＳをデアサートする。

受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、上記（３）の動作が実行される。図１０は、上記（３）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第２読み出しコマンドＣＭＤ＿ＲＤ２を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。

引き続きホスト機器５００は、例えば４クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１２サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、コントローラ２００において、データバッファ２６０または２７０における領域を指定するためのアドレスであり、ＮＡＮＤフラッシュメモリ１００におけるページ内のカラムを指定するアドレスである。アドレスＡＤＤは、アドレスレジスタ２９０に保持される。すると、例えばシーケンサ２５０の制御に従い、ホストインターフェース回路２２０はデータバッファ２６０または２７０からデータを読み出す。そして、８クロックサイクル経過の後、ホストインターフェース回路２２０は、データバッファ２６０または２７０から読み出したデータＲＤ＿ＤＡＴをホスト機器５００へ送信する。

図１１は、上記（１）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。第１読み出しコマンドＣＭＤ＿ＲＤ１を受信したコントローラ２００では、例えばシーケンサ２３０の制御に従って、ＮＡＮＤインターフェース回路２３０がアドレス入力コマンド“００ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば５サイクルにわってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、その後読み出しコマンド“３０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。なお、このアドレスＡＤＤは、図８及び図１０で示された動作においてアドレスレジスタ２９０に保持されたブロック、ページ、及びカラムを示すアドレスを含む。

コマンド“３０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０からのデータの読み出し動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態（／ＲＢ＝“Ｌ”）となる。

データのメモリセルアレイ１１０からの読み出しが完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、データがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へ転送される。

１．２．２ 書き込み動作
次に書き込み動作について説明する。書き込み動作は、大まかには以下の３ステップを含む。すなわち、
（１）ホスト機器５００からコントローラ２００へのデータ転送。
（２）転送したデータのＮＡＮＤ型フラッシュメモリ１００への書き込み。
（３）特徴テーブル読み出し（Get feature）：本動作により、ＮＡＮＤ型フラッシュメモリ１００への書き込みがパスしたかフェイルしたかが判定される。

図１２は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第１書き込みコマンドＣＭＤ＿ＷＲ１を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。第１書き込みコマンドＣＭＤ＿ＷＲ１を受信したことで、シーケンサ２５０はデータ書き込みシーケンスを開始する。

引き続きホスト機器５００は、例えば４クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１２サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、データバッファ２６０または２７０における領域を指定するためのアドレスであり、ＮＡＮＤフラッシュメモリ１００におけるページ内のカラムを指定するアドレスである。アドレスＡＤＤは、アドレスレジスタ２９０に保持される。更にホスト機器５００は、書き込みデータＷＲ＿ＤＡＴをコントローラ２００へ送信する。この書き込みデータＷＲ＿ＤＡＴは、データバッファ２６０または２７０において、直前に受信したＡＤＤに対応する領域に保持される。そしてデータＷＲ＿ＤＡＴの送信後、ホスト機器５００は信号／ＣＳをデアサートする。

上記（１）の動作に引き続いて上記（２）の動作が実行される。図１３は、上記（２）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳを再度アサートすると共に、第２書き込みコマンドＣＭＤ＿ＷＲ２を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。第２書き込みコマンドＣＭＤ＿ＷＲ２を受信したことで、シーケンサ２５０は上記（２）の動作命令を受信したことを認識する。

引き続きホスト機器５００は、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、ＮＡＮＤ型フラッシュメモリ１００におけるブロック及びページを指定するアドレスであり、アドレスレジスタ２９０に保持される。そしてアドレスＡＤＤの送信後、ホスト機器５００は信号／ＣＳをデアサートする。

上記（２）の動作に引き続いて、上記（３）の動作が行われる。本動作におけるコマンドシーケンスは、読み出し動作時に説明した図９と同様である。またホスト機器５００は、受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、続いてデータの書き込みがフェイルしたか否かに関する情報を要求する。

図１４は、上記（２）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。第２書き込みコマンドＣＭＤ＿ＷＲ２を受信したコントローラ２００では、例えばシーケンサ２５０の制御に従って、ＮＡＮＤインターフェース回路２３０が書き込みコマンド“８０ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば５サイクルにわたってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、更に書き込みデータＤＡＴが複数サイクルにわたってＮＡＮＤ型フラッシュメモリ１００へ送信され、その後書き込みコマンド“１０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。なお、このアドレスＡＤＤは、図１２及び図１３で示された動作においてアドレスレジスタ２９０に保持されたブロック、ページ、及びカラムを示すアドレスを含む。

コマンド“１０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０へのデータの書き込み動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態（／ＲＢ＝“Ｌ”）となる。

データのメモリセルアレイ１１０への書き込みが完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、ステータス読み出しコマンド“７０ｈ”を発行し、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、書き込み動作がパスしたかフェイルしたかを示すステータスデータＳＴ＿ＤＡＴがコントローラ２００に転送される。このステータスデータＳＴ＿ＤＡＴは特徴テーブルに保持され、上記（３）のGet featureコマンドによってホスト機器５００に読み出される。

１．２．３ 消去動作
次に消去動作について説明する。消去動作は、大まかには以下の２ステップを含む。すなわち、
（１）ホスト機器５００からコントローラ２００への消去命令。
（２）特徴テーブル読み出し（Get feature）：本動作により、ＮＡＮＤ型フラッシュメモリ１００への消去動作がパスしたかフェイルしたかが判定される。

図１５は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、消去コマンドＣＭＤ＿ＥＲを信号ＳＩとして発行し、更にクロックＳＣＫを発行する。消去コマンドＣＭＤ＿ＥＲを受信したことで、シーケンサ２５０はデータ消去シーケンスを開始する。

引き続きホスト機器５００は、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、メモリセルアレイ１１０において消去対象となるブロックを指定するためのアドレスであり、アドレスレジスタ２９０に保持される。その後、ホスト機器５００は信号／ＣＳをデアサートする。

上記（１）の動作に引き続いて上記（２）の動作が実行される。本動作におけるコマンドシーケンスは、読み出し動作時に説明した図９と同様である。またホスト機器５００は、受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、続いてデータの消去がパスしたかフェイルしたかに関する情報を要求する。

図１６は、上記（１）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。消去コマンドＣＭＤ＿ＥＲを受信したコントローラ２００では、例えばシーケンサ２５０の制御に従って、ＮＡＮＤインターフェース回路２３０が消去コマンド“６０ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば３サイクルにわたってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、更に消去コマンド“Ｄ０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。

コマンド“Ｄ０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０のデータの消去動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態（／ＲＢ＝“Ｌ”）となる。

データの消去が完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、ステータス読み出しコマンド“７０ｈ”を発行し、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、消去動作がパスしたかフェイルしたかを示すステータスデータＳＴ＿ＤＡＴがコントローラ２００に転送される。このステータスデータＳＴ＿ＤＡＴは特徴テーブルに保持され、上記（２）のGet featureコマンドによってホスト機器５００に読み出される。

１．３ ブロック保護について
次に、本実施形態に係るブロック保護について説明する。

１．３．１ ブロック保護の機能について
本実施形態に係るメモリシステム１は、ホスト機器５００からＮＡＮＤ型フラッシュメモリ１００内のあるユーザブロックの保護を要求する特定コマンドを受けた場合に、当該ブロックを保護するための制御機能を有する。上記特定コマンドをブロック保護コマンドと呼ぶ。また、この場合の保護とは、ホスト機器５００が保護対象として指定したユーザブロックに対するデータの消去もしくは書き込みを禁止することである。上記制御機能は、例えばコントローラ２００内のシーケンサ２５０とブロックプロテクションレジスタ７００により実現される。この場合、シーケンサ２５０は、ホストインターフェース回路２２０により認識されるコマンドがブロック保護コマンドである場合に、当該ブロックを保護するための処理を実行する。

ブロック保護コマンドは、ＮＡＮＤ型フラッシュメモリ１００内のあるユーザブロックに対するデータの消去もしくは書き込みの禁止を要求するコマンドである。そのコマンドシーケンスに含まれるアドレスは保護対象のブロックを示す。シーケンサ２５０は、ブロックを保護するための処理を行った後、保護対象のブロックに対する消去コマンドもしくは書き込みコマンドがあった場合には、当該保護対象のブロックに対するデータの消去もしくは書き込みを禁止する。

１．３．２ 保護対象のブロックを示す情報の記憶について
コントローラ２００には、当該ＮＡＮＤ型フラッシュメモリ１００上の保護対象のブロックを示す情報を記憶するための記憶領域（ブロックプロテクションレジスタ７００）が設けられる。この記憶領域は、例えばホスト機器５００側からアクセスすることができない領域である。保護対象のブロックを示す情報は、例えば図１７に示すようにブロックプロテクションレジスタ７００に記憶される。この場合、保護対象のブロックであるか否かを示す情報として、保護対象のブロックのアドレスに対応したエントリに、フラグが書き込まれる。保護対象となるブロックに対応したエントリには例えば“１”を記憶させ、保護対象でないブロックに対応したエントリには例えば“０”を記憶させるようにしてもよい。

１．３．３ ブロック保護コマンドの種類について
本実施形態では、ブロック保護コマンドとして、Protect Execute コマンド“１１ｈ”が用意されている。

Protect execute コマンドは、ホスト機器５００が予めコントローラ２００で定められた一部のユーザブロックのみを保護対象とすることができるが、それ以外のユーザブロックを保護対象とすることができないコマンドである。

シーケンサ２５０は、Protect execute コマンドがあった場合、当該Protect execute コマンドが保護を要求するブロックが保護可能なユーザブロックに該当するか否かを判定し、該当しない場合には、当該Protect execute コマンドが要求する処理を実行せずに中止する。

なお、シーケンサ２５０は、Protect execute コマンドに対し、保護可能なユーザブロックを設定・変更することが可能である。その設定情報は、コントローラ２００内の所定の領域に記憶され、ステータスレジスタ２８０内の特徴テーブルの所定の領域にも記憶される。

また、Protect execute コマンドを使用できるホスト機器５００を、シーケンサ２５０が予め設定できるように構築してもよい。

本実施形態では、処理可能なブロック保護コマンドとしてProtect execute コマンドを処理できるメモリシステムの例を示す。

１．３．４ ブロック保護動作
次にブロック保護動作について説明する。ブロック保護動作は、大まかには以下の２ステップを含む。すなわち、
（１）コントローラ２００によるブロック保護動作。
（２）特徴テーブル読み出し（Get feature）：本動作により、ブロック保護動作がパスしたかフェイルしたかが判定される。

図１８は、上記（１）実行時におけるＳＰＩ信号上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、ブロック保護コマンドＣＭＤ＿ＢＰ（“１１ｈ”）を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。ブロック保護コマンドＣＭＤ＿ＢＰを受信したことで、シーケンサ２５０はブロック保護シーケンスを開始する。

引き続きホスト機器５００は、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、メモリセルアレイ１１０においてブロック保護対象となるブロックを指定するためのアドレスであり、アドレスレジスタ２９０に保持される。その後、ホスト機器５００は信号／ＣＳをデアサートする。

ブロック保護コマンドＣＭＤ＿ＢＰを受信したコントローラ２００では、例えばシーケンサ２５０の制御に従って、コントローラ２００のブロックプロテクションレジスタ７００の対象エントリに対し、ブロック保護を示すフラグを書き込む。

コントローラ２００におけるブロック保護動作が完了すると、メモリシステム１００はレディ状態となる。ホスト機器５００はGet Featureコマンドによって、メモリシステム１００がレディ状態となったことを知ることができる。

１．３．５ ブロック保護動作の流れについて
次に、ブロック保護動作の流れの詳細について、図１９及び図２０を用いて説明する。図１９は、ブロック保護動作時におけるホスト機器５００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートであり、図２０はコマンドシーケンスである。

なお、これからブロック保護を行うＮＡＮＤ型フラッシュメモリ１００上のブロックには、すでに前述した書き込み動作によりデータの書き込みがなされているものとする。

図示するように、ホスト機器５００は、ブロック保護コマンドであるProtect execute コマンド“１１ｈ”を発行する前に、特徴テーブルセットコマンド（Set featureコマンド）“１Ｆｈ”を発行すると共に、ライトイネーブルコマンド（Write enableコマンド）“０６ｈ”を発行する。

具体的には、ホスト機器５００は、Set featureコマンド“１Ｆｈ”を発行し、引き続きブロック保護コマンドの有効／無効のいずれかの設定を指示する情報（以下、「Ｂ０設定情報」と呼ぶ）を発行する。Ｂ０設定情報は、例えばステータスレジスタ２８０内における特徴テーブル内のアドレス“Ｂ０”、及び、このアドレス“Ｂ０”に対応するエントリに保持させる情報としてブロック保護コマンドの有効／無効のいずれかの状態を示す値“１”又は“０”を含む。

ここでは、ブロック保護コマンドを有効な状態にするため、ホスト機器５００は、Ｂ０設定情報として例えば「PRT_E[7]=1」を発行する。するとシーケンサ２５０は、ブロック保護コマンドの有効を示す値“１”を特徴テーブルの指定されたエントリに反映させる。引き続きホスト機器５００は、Write enableコマンド“０６ｈ”を発行する。するとシーケンサ２５０は、データの書き込みがenableであることを示す値“１”を特徴テーブルの指定されたエントリに反映させる。これにより、ホスト機器５００はブロック保護コマンドの使用が可能な状態となる。

そしてホスト機器５００は、ブロック保護コマンドとしてProtect execute コマンド“１１ｈ”を発行し、引き続きアドレスＡＤＤを発行する。このアドレスに応答して、メモリシステム１はビジー状態となり、特徴テーブルにおけるＯＩＰ（Operation in Progress）は“１”となる。なお、ＯＩＰは、メモリシステム１がレディ状態であるかビジー状態であるかを示すフラグであり、“０”でレディ状態、“１”でビジー状態を示す。またホスト機器５００は、Get featureコマンド“０Ｆｈ”及びアドレス“Ｃ０”を発行し、特徴テーブルからＯＩＰを含むエントリの情報（１バイトデータ）を読み出す。このエントリ情報は、クロックＳＣＫが入力されている限り、ＯＩＰが“０”になるまで繰り返しホスト機器５００へ送信される（Get featureコマンドを繰り返し発行しても良い）。

メモリシステム１がビジー状態となると共に、コントローラ２００はホスト機器５００から受けたブロック保護コマンドが適正か否かを判定し（ステップＳ１０）、適正ならば、ブロックプロテクションレジスタ７００の対象エントリにフラグ情報を書き込む（ステップＳ２０）。

その後、コントローラ２００におけるブロック保護設定が完了し、メモリシステム１がレディ状態となり、例えばシーケンサ２５０は、特徴テーブル内のＯＩＰを“１”から“０”にセットする。

またコントローラ２００はブロック保護の実行がパスしたかフェイルしたかを示すステータスデータＳＴ＿ＤＡＴを特徴テーブルに記憶させ（ステップＳ３０）、ホスト機器５００からGet Featureを受けた場合に、出力する。

一方、上記ステップＳ１０において、ホスト機器５００から受けたブロック保護コマンドが適正でなかった場合、コントローラ２００はブロックプロテクションレジスタ７００へのフラグ書き込みを実行することなく、例えばブロック保護動作がフェイルしたことを示すステータスデータＳＴ＿ＤＡＴを特徴テーブルに記憶させる(ステップＳ３０）。そしてメモリシステム１はレディ状態となり、例えばシーケンサ２５０は、特徴テーブル内のＯＩＰを“１”から“０”にセットする。ホスト機器５００からGet Featureを受けた場合、その情報を出力できる。

最後に、ホスト機器５００は、Set featureコマンド“１Ｆｈ”を発行し、ブロック保護コマンドを無効な状態にするため、Ｂ０設定情報として例えば「PRT_E[7]=0」を発行する。するとシーケンサ２５０は、ブロック保護コマンドの無効を示す値“０”を特徴テーブルの指定されたエントリに反映させる。

これにより、ブロック保護のための一連の動作が完了する。

次に、図２１を参照して、図１９のフローチャートにおけるステップＳ１０の処理の中で行われるコマンド識別処理について説明する。

コントローラ２００は、ホスト機器５００から受けたブロック保護コマンドがProtect execute コマンド“１１ｈ”であることを認識した場合（ステップＳ１１のＹＥＳ）、ホスト機器５００が指定しているユーザブロックが予め定められた保護可能なブロックに該当するか否かを判定する（ステップＳ１２）。具体的には、そのProtect execute コマンドのコマンドシーケンスに含まれるアドレスが、特徴テーブルの所定の領域に予め定めている保護可能なブロックのアドレスに該当するか否かを判定する。保護可能なブロックに該当する場合（ステップＳ１２のＹｅｓ）、当該コマンドが適正であるとみなして、ホスト機器５００が指定しているユーザブロックに対するブロック保護を許可し（ステップＳ１３）、ブロックプロテクションレジスタ７００に対してブロック保護の実行を指示する。すなわち、ブロックプロテクションレジスタ７００の対象エントリにフラグ情報を書き込む。

一方、上記ステップＳ１２において、ホスト機器５００が指定しているユーザブロックが予め定められた保護可能なブロックに該当しない場合（ステップＳ１２のＮｏ）、コントローラ２００は当該コマンドが適正でないとみなし、ホスト機器５００が指定しているユーザブロックに対するブロック保護処理を実行しない。すなわち、ブロックプロテクションレジスタ７００に対してブロック保護の指示を行わない。この場合、例えばブロック保護動作がフェイルした旨を示すステータスデータもしくはコマンドが適正でない旨を示すステータスデータを特徴テーブルに記憶させ、更にそれをホスト機器５００に通知するようにしてもよい。

１．３．６ ブロック保護動作完了後の動作の流れについて
次に、ブロック保護動作完了後の動作について、図２２を用いて説明する。図２２は、ブロック保護動作完了後におけるホスト機器５００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートである。

図示するように、ホスト機器５００は、例えば消去コマンドもしくは書き込みコマンドを発行する。これに応答して、メモリシステム１はビジー状態となる。またホスト機器５００は、Get featureコマンドを発行する。

メモリシステム１がビジー状態となると共に、コントローラ２００はホスト機器５００から受けたコマンドが、ブロックプロテクションレジスタ７００で保護設定されたブロックに対する消去コマンドもしくは書き込みコマンドであるか否かを判定する（ステップＳ４０）。保護設定されたブロックに対する消去コマンドもしくは書き込みコマンドでなければ、ホスト機器５００から受けたコマンドの受け入れを許可し、対応するコマンドをＮＡＮＤ型フラッシュメモリ１００に対して発行する。これによりＮＡＮＤ型フラッシュメモリ１００はビジー状態となる。そして、メモリセルアレイ１１０におけるデータの消去もしくは書き込みが実行される（ステップＳ５０）。

その後、メモリセルアレイ１１０におけるデータの消去もしくは書き込みが完了し、ＮＡＮＤ型フラッシュメモリ１００がレディ状態になる。これに応答してコントローラ２００がステータス読み出しコマンドを発行すると、ＮＡＮＤ型フラッシュメモリ１００側から消去動作もしくは書き込み動作がパスしたかフェイルしたかを示すステータスデータがコントローラ２００に転送される。コントローラ２００はこのステータスデータを特徴テーブルに記憶させ（ステップＳ６０）、更にそれをホスト機器５００に通知する。

一方、上記ステップＳ４０において、ホスト機器５００から受けたコマンドが、保護設定されたブロックに対する消去コマンドもしくは書き込みコマンドであった場合、コントローラ２００はＮＡＮＤ型フラッシュメモリ１００に対して消去コマンドもしくは書き込みコマンドを発行することなく、例えば消去コマンドもしくは書き込みコマンドがフェイルしたことを示すステータスデータを特徴テーブルに記憶させ（ステップＳ６０）、更にそれをホスト機器５００に通知する。

１．４ 本実施形態に係る効果
本実施形態によれば、ブロックに対する保護処理を単独の処理として実行することができる。本効果につき、以下説明する。

一般にブロック保護を図るためには、ブロック保護モードもしくはＯＴＰ（One Time Program）モードに遷移させた状態において、通常の動作モードにおける書き込み動作を実行する。すなわち、データの書き込みと同時にそのデータが書き込まれたブロックに対する保護処理が行われる。この場合、データを書き込む前から、保護対象のブロックを決めておかなければならない。

この点で本実施形態に係る構成によれば、ブロックの保護を要求する特定コマンドに従ってＮＡＮＤ型フラッシュメモリ１００におけるブロック保護を単独の処理として実行するようにしている。すなわち、ブロック保護の動作は、通常の動作（書き込み動作など）とは独立した動作となる。そのため、ホスト機器５００は、例えば既にデータを書き込んだいくつかのブロックのうち、所望のブロックに対する保護処理のみを、単独で実施することを指示することが可能となる。

また、本実施形態に係る構成によれば、コントローラ２００にて保護対象とするブロックを制限することができる。この場合、保護可能なユーザブロックが制限されるため、ホスト機器５００による過剰なブロック保護設定を抑制することができ、書き込み等のために使用できる記憶領域が減少することを防止することができる。更に、コントローラ２００にて保護対象とするブロックを全ブロックと設定した場合、保護可能なユーザブロックが制限されないため、ホスト機器５００は自由に任意のユーザブロックを保護対象とすることができ、保護する記憶領域の範囲・サイズを自由に決めることができる。

２．変形例等
実施形態では、処理可能なブロック保護コマンドとしてProtect execute コマンドを処理できるメモリシステムの例を示したが、これに限定されるものではない。例えばブロック保護コマンドを複数種類持たせたメモリシステムを構築してもよい。この場合、ブロック保護設定可能な対象ブロックごとに専用コマンドを用意してもよい。

また、上記実施形態では、図２２で説明したように、非保護対象ブロックに対するアクセスコマンドを受信し、且つ動作がフェイルした場合（第１のケース）と、保護対象ブロックに対するアクセスコマンドを受信した場合（第２のケース）には、共に同じくフェイルが特徴テーブルにステータスデータとして記憶される。この際、上記第１のケースと第２のケースとを区別して、ステータスデータを特徴テーブルに記憶させても良い。すなわち、第１のケースと第２のケースについてのパス／フェイル情報が、異なるエントリに記憶され、または同じエントリであるが異なるビットに記憶されても良い。

なお、実施形態は上記説明した形態に限られず、種々の変形が可能である。例えば上記実施形態では、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とが別々の半導体チップである場合を例に説明した。しかし、これらはワンチップで形成されても良い。この場合のメモリシステム１のブロック図を図３０に示す。

図示するように、ブロック構成は、図７と同様であるが、ホスト機器５００からの信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、及び／ＷＰがロジック回路４７０に入力され、信号ＳＩ及びＳＯは入出力制御回路４６０を介して入出力される。そして、レジスタ４１０〜４３０、制御回路４４０及び４６０、並びにロジック回路４７０がコントローラ２００の機能を果たす。すなわち、制御回路４４０がシーケンサ２５０及びホストインターフェース回路２２０としての機能を果たし、信号／ＣＳによりホスト機器５００からの命令を判別する。入出力制御回路４６０及びロジック回路４７０は、ホスト入出力回路２１０として機能する。レジスタ４１０及び４２０はレジスタ２８０及び２９０として機能し、特徴テーブルは、例えばステータスレジスタ４１０等に保持される。

また、上記実施形態で説明したフローチャートにおける各処理は、可能な限りその順番を入れ替えることが出来る。例えば図１９等に記載されるGet featureコマンドは、任意のタイミングで発行されて良く、例えばステップＳ１０の処理が行われる前に発行されても良い。

更に、上記実施形態で説明したタイミングチャートも一例に過ぎず、信号ＳＩを入力する際に必要なクロック数や、信号ＳＯを出力する際に必要なクロック数も、上記実施形態に限定されるものでは無い。また、コマンドによっては、直後にダミービットが入力される例を示しているが、この場合に限定されるものでは無い。これは特徴テーブルについても同様であり、上記実施形態で説明した情報を保持出来るものであれば、上記実施形態で説明した形式に限定されない。

また、上記実施形態で説明したメモリシステムは、例えばテレビやセットトップボックス等のアプリケーションを起動するために用いることも出来る。図３１はそのようなシステムの例を示す。本例であると、メモリシステム１の他に、ＮＯＲ型フラッシュメモリ２が用意され、メモリシステム１及びＮＯＲ型フラッシュメモリ２は、共に共通にＳＰＩインターフェースによって接続される。本例では、メモリシステム１を制御するためのコマンド（コマンドＣＭＤ＿ＲＤ１、ＣＭＤ＿ＲＤ２、ＣＭＤ＿ＧＦ、ＣＭＤ＿ＳＦ等）がＮＯＲ型フラッシュメモリ２に保持されている。そして、ホスト機器５００起動時に、ホスト機器５００内のＲＯＭの保持するシーケンスによって、ホスト機器５００はＮＯＲ型フラッシュメモリ２から上記コマンド情報を読み出す。そして、このコマンド情報を用いて、ホスト機器５００はメモリシステム１から起動シーケンスを読み出し、これを実行してアプリケーションが起動される。

あるいは、ホスト機器５００のＲＯＭ内にメモリシステム１のコマンド情報が保持されていれば、図３２に示すようにＮＯＲ型フラッシュメモリ２が廃されても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、２００…コントローラ、２１０…ホスト入出力回路、２２０…ホストインターフェース回路、２３０…ＮＡＮＤインターフェース回路、２４０…ＮＡＮＤ入出力回路、２５０…シーケンサ、２６０、２７０…データバッファ、２８０，４１０…ステータスレジスタ、２９０，４２０…アドレスレジスタ、４００…ＥＣＣ回路、３００…リードフレーム、３４０…ボンディングワイヤ、３５０…封止樹脂、４３０…コマンドレジスタ、４４０…制御回路、４５０…電圧発生回路、４６０…入出力制御回路、４７０…ロジック回路、４８０…データレジスタ、５００…ホスト機器、６００…周辺回路、７００…ブロックプロテクションレジスタ。

Claims (13)

1. ホスト機器からのチップセレクト信号の受信直後に受信される信号をコマンドとして認識するインターフェース回路と、
   メモリと、
   前記インターフェース回路により認識されたコマンドが前記メモリ上のあるブロックの保護を要求する特定コマンドである場合に、当該ブロックを保護するための処理を実行する制御部と、
   を具備することを特徴とするメモリシステム。
2. 前記特定コマンドは、あるユーザブロックに対するデータの消去もしくは書き込みの禁止を要求するコマンドであり、
   前記特定コマンドのコマンドシーケンスに含まれるアドレスは、保護対象のブロックを示す
   ことを特徴とする請求項１に記載のメモリシステム。
3. 前記制御部は、保護対象のブロックに対する消去コマンドもしくは書き込みコマンドがあった場合に、当該保護対象のブロックに対するデータの消去もしくは書き込みを禁止する
   ことを特徴とする請求項１又は２に記載のメモリシステム。
4. 前記制御部は、保護対象のブロックに対する消去コマンドもしくは書き込みコマンドがあった場合に、ブロック保護動作がフェイルした旨を前記ホスト機器に通知する
   ことを特徴とする請求項１乃至３のいずれか１項に記載のメモリシステム。
5. 保護対象のブロックを示す情報を記憶する記憶領域を有する
   ことを特徴とする請求項１乃至４のいずれか１項に記載のメモリシステム。
6. 前記制御部は、保護対象のブロックを示す情報を所定の記憶領域に記憶させる
   ことを特徴とする請求項１乃至５のいずれか１項に記載のメモリシステム。
7. 前記制御部は、保護可能なユーザブロックの設定を行うことが可能である
   ことを特徴とする請求項６に記載のメモリシステム。
8. 前記制御部は、前記特定コマンドがあった場合、当該コマンドが保護を要求するブロックが保護可能なユーザブロックに該当するか否かを判定し、該当しない場合に当該コマンドが要求する処理を実行しないで中止する
   ことを特徴とする請求項１乃至７のいずれか１項に記載のメモリシステム。
9. 前記ホスト機器から前記チップセレクト信号を受信可能な第１ピンと、
   前記ホスト機器へ第１信号を出力可能な第２ピンと、
   前記ホスト機器から第２信号を受信可能な第３ピンと、
   前記ホスト機器からクロックを受信可能な第４ピンと、
   を更に具備することを特徴とする請求項１乃至８のいずれか１項に記載のメモリシステム。
10. 前記インターフェース回路は、前記クロックに同期して前記第２信号を受信し、前記チップセレクト信号がアサートされた後の最初のクロックに同期して受信した前記第２信号を前記コマンドと認識する
    ことを特徴とする請求項９に記載のメモリシステム。
11. 前記インターフェース回路は、ＳＰＩ（Serial Peripheral Interface）に準拠したバスにより前記ホスト機器と接続可能である
    ことを特徴とする請求項１乃至１０のいずれか１項に記載のメモリシステム。
12. 前記インターフェース回路及び前記制御部は、第１半導体チップに実装され、
    前記メモリは、前記第１半導体チップと異なる第２半導体チップに実装される
    ことを特徴とする請求項１乃至１１のいずれか１項に記載のメモリシステム。
13. 前記インターフェース回路、前記メモリ、及び前記制御部は、同一の半導体チップ内に実装される
    ことを特徴とする請求項１乃至１１のいずれか１項に記載のメモリシステム。