JP2006127648A - 不揮発性記憶装置及び電子機器 - Google Patents
不揮発性記憶装置及び電子機器 Download PDFInfo
- Publication number
- JP2006127648A JP2006127648A JP2004315035A JP2004315035A JP2006127648A JP 2006127648 A JP2006127648 A JP 2006127648A JP 2004315035 A JP2004315035 A JP 2004315035A JP 2004315035 A JP2004315035 A JP 2004315035A JP 2006127648 A JP2006127648 A JP 2006127648A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- cell array
- command
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
【課題】
不揮発性記憶装置のデータの不正利用を防止するとともに、当該データ不正利用防止に要する回路規模及び製造コストの増大を抑制できる不揮発性記憶装置を提供する。
【解決手段】
メモリセルアレイ1内にデータを書き込み、メモリセルアレイ1内のデータを消去する書き込み消去手段6と、メモリセルアレイ1内のデータを読み出す読み出し手段5を備えてなる不揮発性記憶装置であって、電源電圧VCCが所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段12と、電源電圧検知手段12からの検知信号を受けてセキュリティフラグ11がセットされる不揮発性レジスタ10と、セキュリティフラグ11がセットされた状態で電源投入された後に、メモリセルアレイ1に対する少なくともデータの読み出し動作を含むアクセス動作が実行されると、メモリセルアレイ1内のデータの消去動作を実行する不正アクセス制御手段8を更に備える。
【選択図】 図1
不揮発性記憶装置のデータの不正利用を防止するとともに、当該データ不正利用防止に要する回路規模及び製造コストの増大を抑制できる不揮発性記憶装置を提供する。
【解決手段】
メモリセルアレイ1内にデータを書き込み、メモリセルアレイ1内のデータを消去する書き込み消去手段6と、メモリセルアレイ1内のデータを読み出す読み出し手段5を備えてなる不揮発性記憶装置であって、電源電圧VCCが所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段12と、電源電圧検知手段12からの検知信号を受けてセキュリティフラグ11がセットされる不揮発性レジスタ10と、セキュリティフラグ11がセットされた状態で電源投入された後に、メモリセルアレイ1に対する少なくともデータの読み出し動作を含むアクセス動作が実行されると、メモリセルアレイ1内のデータの消去動作を実行する不正アクセス制御手段8を更に備える。
【選択図】 図1
Description
本発明は、電子機器に着脱可能に実装される不揮発性記憶装置に関し、特に、秘諾データを記憶する不揮発性記憶装置に関する。
従来、メモリカード等に内蔵される不揮発性記憶装置は、制御部の電源をオフしてもその記憶内容を保持しているので、電源オフ時に消えてはいけないデータを書き込む媒体として使用されている。また、消えてはいけないデータとしては、例えばセキュリティ上、第三者等に盗まれて解析されてはいけない秘諾データ等が含まれる。従って、電源オフ時において、データ等の保持機能を持ったメモリカード等の不揮発性記憶装置を搭載した電子機器のデータが盗まれるような事態になったときには、その不揮発性記憶装置に保持されているデータ等を自動的に消去する装置の開発が望まれていた。
このため、例えば、下記の特許文献1では、電子機器の電源オフ状態においても、筐体が不正に開けられた場合には不揮発性記憶装置のデータをクリアする方式が採用されている。この特許文献1に開示されている電子機器(情報処理端末)について図5を参照して説明する。
図5に示すように、特許文献1に開示されている電子機器33は、メインCPU31、記憶装置(メモリカード)32、筐体33、サブCPU36、バス切替部37、不正処理部38、リチウム電池39、及び、不正開放検知スイッチ30を備えて構成されている。不正処理部38は、リチウム電池39から電圧供給されており、電源のオンオフに拘らず駆動状態になっている。不正開放検知スイッチ30は、筐体33がこじ開けられたりして不正に開放された場合にそれを検知する機械的なスイッチである。この電子機器の電源がオフになっている状態で、筐体33が不正に開けられた場合には、不正開放検知スイッチ30が作動し、そのことが不正処理部38に対して通知される。不正処理部38はその通知があると、リチウム電池39の電圧を、それ自身を介してサブCPU36に供給し、それと同時に、割込も通知する。更に、この不正処理部38は、バス切替部37を制御して、サブCPU36側から記憶装置32に対してアクセス可能となるようにバスを切り替える。サブCPU36は、不正処理部38を介してリチウム電池39の電圧が供給されると駆動状態となり、そして、その状態において不正処理部38からの割り込みを検知すると、記憶装置32のデータをクリアすることにより、記憶装置32の記憶内容を解析したり、データを改竄したりすることが防止できるようになっている。
特開平9−311822号公報
しかしながら、電子機器に対して上述のような対策を施すためには、サブCPU、バス切替部、不正処理部、リチウム電池、不正開放検知スイッチ等が必要となり、回路規模及び製造コストの増大を来たす結果となる。
本発明は、上記問題点に鑑みてなされたものであり、第三者によって不正に取り外された不揮発性記憶装置のデータが不正に利用されることを防止するとともに、当該データ不正利用を防止するために、リチウム電池、不正開放検知スイッチ等を追加することなく、回路規模及び製造コストの増大を抑制することを目的としている。
上記目的を達成するための本発明に係る不揮発性記憶装置は、不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイと、前記メモリセルアレイ内にデータを書き込み、前記メモリセルアレイ内のデータを消去する書き込み消去手段と、前記メモリセルアレイ内のデータを読み出す読み出し手段と、を備えてなる不揮発性記憶装置であって、電源電圧が所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段と、前記電源電圧検知手段からの前記検知信号を受けてセキュリティフラグがセットされる不揮発性レジスタと、前記セキュリティフラグがセットされた状態で電源投入された後に、前記メモリセルアレイに対する少なくともデータの読み出し動作を含むアクセス動作が実行されると、前記メモリセルアレイ内のデータの消去動作を実行する不正アクセス制御手段と、を更に備えることを特徴とする。
また、上記目的を達成するための本発明に係る不揮発性記憶装置は、不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイと、前記メモリセルアレイ内にデータを書き込み、前記メモリセルアレイ内のデータを消去する書き込み消去手段と、前記メモリセルアレイ内のデータを読み出す読み出し手段と、を備えてなる不揮発性記憶装置であって、電源電圧が所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段と、前記電源電圧検知手段からの前記検知信号を受けてセキュリティフラグがセットされる不揮発性レジスタと、前記セキュリティフラグがセットされた状態で電源投入された後に、前記セキュリティフラグをリセットする動作以外のアクセス動作が実行されると、前記メモリセルアレイ内のデータの消去動作を実行する不正アクセス制御手段と、を更に備えることを特徴とする。
上記何れかの特徴の本発明に係る不揮発性記憶装置は、更に、外部から入力されるコマンドに従ってアクセス動作が制御可能に構成され、前記セキュリティフラグがセットされた状態で電源投入された後に、前記セキュリティフラグをリセットするリセットコマンドが入力された場合にのみ、前記セキュリティフラグがリセットされ、前記セキュリティフラグがリセットされた状態においてのみ、前記リセットコマンド以外の通常コマンドが実行可能に構成されていることを特徴とする。
本発明に係る不揮発性記憶装置によれば、電源投入後、不正なアクセス入力があれば、記憶データを消去することにより、第三者によって不正にデータが利用されることを防止できる。更に、電子機器側に、上述の従来の不揮発性記憶装置を用いた電子機器のようにリチウム電池、不正開放検知スイッチ等を追加することなく、回路規模の小さな電源電圧検知回路及び不揮発性レジスタを不揮発性記憶装置側に追加するだけで済むので、製造コストの増大を抑制することができる。
また、本発明に係る電子機器は、何れかの特徴の本発明に係る不揮発性記憶装置を備えてなることを特徴とする。
本発明に係る電子機器によれば、本発明に係る不揮発性記憶装置による上記作用効果によって、電子機器内のデータが不正に利用されることを防止できる。また、電子機器側に、上述の従来の不揮発性記憶装置を用いた電子機器のようにリチウム電池、不正開放検知スイッチ等を追加することなく、回路規模の小さな電源電圧検知回路及び不揮発性レジスタを不揮発性記憶装置側に追加するだけで済むので、製造コストの増大を抑制することができる。
尚、本発明に係る不揮発性記憶装置を備えてなる電子機器としては、メモリカード、ICカード、種々の情報処理装置等が想定される。
次に、本発明に係る不揮発性記憶装置(以下、適宜「本発明装置」と称す。)の一実施形態につき、図面に基づいて説明する。
図1に、本発明装置の概略の回路構成を示す。図1に示すように、本発明装置は、フラッシュメモリセル、強誘電体メモリセル、或いは、MRAMセル等の不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイ1、Xデコーダ2、Yデコーダ3、アドレスバッファ4、読み出し回路5、消去/書き込み回路6、入出力回路7、制御回路8、コマンドデコーダ9、不揮発性レジスタ10、及び、電源電圧検知回路12を備えて構成される。
メモリセルアレイ1の周辺にXデコーダ2とYデコーダ3が設けられ、Xデコーダ3とYデコーダ2にはアドレスバッファ4が接続され、外部から入力されたアドレス信号13がアドレスバッファ4と制御回路8に入力される。
また、メモリセルアレイ1にはYデコーダ3を介して読み出し回路5と消去/書き込み回路6とが接続されている。読み出し回路5と消去/書き込み回路6には入出力回路7が接続されている。
コマンドデコーダ9には、外部からデータ信号14や制御信号/WE、/CE、/OEが入力され、それらの信号の組み合わせによって、コマンドデコーダ9においてコマンドの種類が判定され、コマンドの種類を示すコマンド信号15を制御回路8に送る。尚、各制御信号の先頭の記号「/」は、その制御信号の信号レベルが低電圧状態で活性化状態(アクティブ)となる制御信号であることを意味している。制御回路8では、このコマンドデコーダ9から出力されるコマンド信号15及び外部から入力されるアドレス信号13に応じてコマンド動作が制御され、読み出し回路5には読み出し制御信号が出力され、消去/書き込み回路6には消去/書き込み制御信号が出力される。
ここで、本発明装置で用いられるコマンドデコーダ9が判定するコマンドの一部を図2の表に示す。尚、後述の説明の便宜のために、各コマンドには1から7までの番号を付している。図2に示す「アレイ読み出し」以外の各コマンドは、2回のバスサイクルを用いて入力される。各バスサイクルでは、チップイネーブル信号/CE及びライトイネーブル信号/WEはともにアクティブ(低電圧レベル)になる。例えば、この図2において、1回目のバスサイクルで送られてきたデータがFFH(以下、データの最後尾の「H」はそのデータが16進表記であることを示す)であった場合には、コマンドデコーダ9はアレイ読み出しコマンドであると判定して、制御回路8に、1回目のバスサイクルで送られてきたアドレスXで指定されるメモリセルアレイ1内のメモリセルからのデータ読み出し動作を実行させる。
また、1回目のバスサイクルで送られてきたデータが40Hであった場合には、コマンドデコーダ9は書き込み(ワード書き込み)コマンドであると判定して、制御回路8に、2回目のバスサイクルで送られてきた書き込みアドレスWAと書き込みデータWDに基づいて、書き込みアドレスWAで指定されるメモリセルアレイ1内のメモリセルへのデータWDの書き込み動作を実行させる。
また、1回目のバスサイクルと2回目のバスサイクルで送られてきたデータが各々20HとD0Hであった場合には、コマンドデコーダ9はブロック消去コマンドであると判定して、制御回路8に、2回目のバスサイクルで送られてきたブロックアドレスBAに基づいて、メモリセルアレイ1のブロックアドレスBAで指定された消去ブロック内のデータのブロック消去動作を実行させる。
また、1回目のバスサイクルで送られてきたデータが90Hであった場合には、コマンドデコーダ9はIDコード読み出しコマンドであると判定して、制御回路8に、2回目のバスサイクルで送られてきたIDコードアドレスIAに基づいて所定の不揮発性記憶領域に記憶されたIDデータの読み出し動作を実行させる。
また、1回目のバスサイクルで送られてきたデータが70Hであった場合には、コマンドデコーダ9はステータス読み出しコマンドであると判定して、制御回路8に、2回目のバスサイクルで指定されたステータスレジスタからのデータSRDの読み出し動作を実行させる。
また、1回目のバスサイクルと2回目のバスサイクルで送られてきたデータが各々60Hと01Hであった場合には、コマンドデコーダ9はブロックロックビット設定コマンド(保護状態設定コマンド)であると判定して、制御回路8に2回目のバスサイクルで送られてきたブロックアドレスBAに基づいて、メモリセルアレイ1のブロックアドレスBAで指定された消去ブロックに書き換え保護状態を設定させる。
更に、1回目のバスサイクルと2回目のバスサイクルで送られてきたデータが各々60HとD0Hであった場合には、コマンドデコーダ9はブロックロックビット解除コマンド(保護状態解除コマンド)であると判定して、制御回路8に、全ての消去ブロックに書き換え保護状態を解除させる。
尚、図2において、アレイ読み出しコマンド及びブロックロックビット解除コマンドのアドレスXは、その値が任意で良いことを示す。
また、図1において、電源電圧検知回路12は内部の電源電圧VCCに接続し、電源電圧検知回路12からの出力が不揮発性レジスタ10の所定のビット11(Sフラグと呼ぶ)に入力され、ビット11のSフラグに電源電圧VCCの検知結果が保存される。ここで、本発明装置における電源電圧検知回路12と不揮発性レジスタ10以外の構成要素は、従来の不揮発性記憶装置に一般的に備えられているものと同じ機能及び同様の回路構成のものである。
図3に、電源電圧検知回路12の一回路構成例を示す。図3に示すように、内部電源電圧VCCとグラウンド(接地電圧)との間に、抵抗R1及びR2が直列に接続され、抵抗R1及びR2の接続点Cに比較器20の一方の入力が接続され、比較器の他方の入力に基準電圧VREF(例えば、0.6V)が入力される。内部電源電圧VCCが通常の電圧範囲にある場合には、接続点Cの電圧が基準電圧VREFより高くなるように、抵抗R1及びR2の抵抗値または基準電圧VREFの電圧値が設定されているため、比較器20の出力は高レベルとなり、電源電圧検知回路12の出力LVは低レベルとなる。内部電源電圧VCCが所定の電圧以下に低下すると、抵抗R1及びR2の接続点Cの電圧は基準電圧VREFより低くなり、電源電圧検知回路12の出力LVは高レベルとなる。従って、本発明装置の電源がオフ状態になると、不揮発性レジスタ10のSフラグがセットされる。
一方、電源電圧VCCが低下したことを検知した後、メモリセルアレイ1の全データを消去するには、大きな消費電流が流れ、電源電圧VCCがより急激に低下するので、その短時間に全データを消去することはほとんど不可能である。これに対して、このSフラグをセットする動作は非常に短時間(フラッシュメモリセルを用いた場合は数μsec、強誘電体メモリセル或いはMRAMセルを用いた場合100nsec程度)で行なわれ、その場合の消費電流も非常に少ない。また、図3より明らかなように、電源電圧検知回路12と不揮発性レジスタ10の回路規模は小さなものである。つまり、従来の不揮発性記憶装置に対して、大きな回路を追加することなく、製造コストの増大を抑制することができる。但し、本発明装置の場合は、電源がオフ状態になっても、メモリセルアレイ1に記憶されているデータは消去されていない。従って、電源がオフ状態で本発明装置が盗まれた場合、従来であれば、不揮発性記憶装置に電源を供給して、通常の読み出し方法で記憶データを読み出したり、書き換えたりすることが可能であった。
次に、電源電圧VCCが低下し一旦Sフラグがセットされた本発明装置に対して電源投入した時の制御回路8における処理手順の一例を、図4のフローチャートを参照して説明する。図4において、最初、電源をオンした後、コマンド番号として変数n及びN(図4の例では、夫々4と6)を設定しておき、外部からのコマンド入力を待つ。第1番目のコマンドが入力されると、Sフラグがセットされているかどうかを判定する。電源オフ時にSフラグがセットされおり、電源投入直後においてSフラグはセットされたままであるため、ここで入力されたコマンド番号nを判定し、入力されたコマンドがコマンド4でなければ、制御回路8(不正アクセス制御手段に相当)が信号からSフラグのリセット用のコマンド入力でないと判断して、この時点でデータを消去する。このコマンドがコマンド4であれば、変数nを1だけインクリメントする。第2番目のコマンドが入力されても、まだSフラグはセットされたままであるので、ここで入力されたコマンド番号nを判定し、この第2番目のコマンドがコマンド5でなければ、制御回路8が信号からSフラグのリセット用のコマンド入力でないと判断して、この時点でデータを消去する。この第2番目のコマンドがコマンド5であれば、変数nを1だけインクリメントする。第3番目のコマンドが入力されても、まだSフラグはセットされたままであるので、ここで入力されたコマンド番号nを判定し、この第3番目のコマンドがコマンド6でなければ、制御回路8が信号からSフラグのリセット用のコマンド入力でないと判断して、この時点でデータを消去する。この第3番目のコマンドがコマンド6であれば、コマンドNと一致するので、Sフラグをリセットし、次のコマンド入力を待つ。次のコマンドが入力され、Sフラグがリセットされているかどうかが判定され、Sフラグがリセットされている場合には、通常のコマンド入力と判断し、そのコマンドの内容を実行する。
即ち、電源投入直後には、コマンド4(IDコード読み出し)、コマンド5(ステータス読み出し)、コマンド6(ロックビットセット)の順にコマンド入力されない限り、不正なコマンドが入力されたと判断されてデータが消去され、メモリセルアレイ1からデータを読み出したり、書き換えたりできなくなるのである。そして、コマンド4、コマンド5、コマンド6の順にコマンド入力されて初めてSフラグがリセットされ、次のコマンド入力から正常なコマンド入力と看做され、そのコマンドが実行されるのである。
但し、上記のSフラグのリセット用のコマンド入力例は一例に過ぎず、コマンド4、コマンド5、コマンド6の順にコマンド入力される場合に限定されることはない。即ち、n及びNを夫々4と6以外の初期値を用いて電源投入直後のコマンドシーケンスを変えることもできるし、例えば、コマンド5、コマンド5、コマンド3、コマンド4、コマンド7、コマンド6の順に変えることもできる。
また、Sフラグのリセット用のコマンド入力を規定する変数n及びNの設定は、予め設定されたデフォルト値を使用しても構わないし、或いは、Sフラグがリセット状態において、任意の値に変更可能にするのも好ましい。
上記実施形態においては、Sフラグのリセット用のコマンド入力以外のコマンド入力に対して、全てメモリセルアレイ1のデータを消去する場合を説明したが、Sフラグがセット状態において、特定のコマンド、例えば、アレイ読み出しコマンド及び書き込みコマンドが入力された場合に、当該コマンドをアレイ消去コマンドと看做して、メモリセルアレイ1のデータを消去するようにしても構わない。
1: メモリセルアレイ
2: Xデコーダ
3: Yデコーダ
4: アドレスバッファ
5: 読み出し回路
6: 消去/書き込み回路
7: 入出力回路
8: 制御回路
9: コマンドデコーダ
10: 不揮発性レジスタ
11: Sフラグ
12: 電源電圧検知回路
13: アドレス信号
14: データ信号
15: コマンド信号
20: 比較器
LV: 電源電圧検知回路の出力
R1: 抵抗
R2: 抵抗
VCC: 電源電圧
VREF: 基準電圧
2: Xデコーダ
3: Yデコーダ
4: アドレスバッファ
5: 読み出し回路
6: 消去/書き込み回路
7: 入出力回路
8: 制御回路
9: コマンドデコーダ
10: 不揮発性レジスタ
11: Sフラグ
12: 電源電圧検知回路
13: アドレス信号
14: データ信号
15: コマンド信号
20: 比較器
LV: 電源電圧検知回路の出力
R1: 抵抗
R2: 抵抗
VCC: 電源電圧
VREF: 基準電圧
Claims (4)
- 不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイと、前記メモリセルアレイ内にデータを書き込み、前記メモリセルアレイ内のデータを消去する書き込み消去手段と、前記メモリセルアレイ内のデータを読み出す読み出し手段と、を備えてなる不揮発性記憶装置であって、
電源電圧が所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段と、
前記電源電圧検知手段からの前記検知信号を受けてセキュリティフラグがセットされる不揮発性レジスタと、
前記セキュリティフラグがセットされた状態で電源投入された後に、前記メモリセルアレイに対する少なくともデータの読み出し動作を含むアクセス動作が実行されると、前記メモリセルアレイ内のデータの消去動作を実行する不正アクセス制御手段と、
を更に備えることを特徴とする不揮発性記憶装置。 - 不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイと、前記メモリセルアレイ内にデータを書き込み、前記メモリセルアレイ内のデータを消去する書き込み消去手段と、前記メモリセルアレイ内のデータを読み出す読み出し手段と、を備えてなる不揮発性記憶装置であって、
電源電圧が所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段と、
前記電源電圧検知手段からの前記検知信号を受けてセキュリティフラグがセットされる不揮発性レジスタと、
前記セキュリティフラグがセットされた状態で電源投入された後に、前記セキュリティフラグをリセットする動作以外のアクセス動作が実行されると、前記メモリセルアレイ内のデータの消去動作を実行する不正アクセス制御手段と、
を更に備えることを特徴とする不揮発性記憶装置。 - 外部から入力されるコマンドに従ってアクセス動作が制御可能に構成され、
前記セキュリティフラグがセットされた状態で電源投入された後に、前記セキュリティフラグをリセットするリセットコマンドが入力された場合にのみ、前記セキュリティフラグがリセットされ、
前記セキュリティフラグがリセットされた状態においてのみ、前記リセットコマンド以外の通常コマンドが実行可能に構成されていることを特徴とする請求項1または2に記載の不揮発性記憶装置。 - 請求項1〜3の何れか1項に記載の不揮発性記憶装置を備えてなることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004315035A JP2006127648A (ja) | 2004-10-29 | 2004-10-29 | 不揮発性記憶装置及び電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004315035A JP2006127648A (ja) | 2004-10-29 | 2004-10-29 | 不揮発性記憶装置及び電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006127648A true JP2006127648A (ja) | 2006-05-18 |
Family
ID=36722222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004315035A Withdrawn JP2006127648A (ja) | 2004-10-29 | 2004-10-29 | 不揮発性記憶装置及び電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006127648A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008176390A (ja) * | 2007-01-16 | 2008-07-31 | Bitwallet Inc | 情報処理装置 |
JP2012178189A (ja) * | 2012-06-11 | 2012-09-13 | Rakuten Edy Inc | 情報処理装置 |
KR20140051685A (ko) * | 2012-10-23 | 2014-05-02 | 삼성전자주식회사 | 데이터 저장 장치 및 컨트롤러, 그리고 데이터 저장 장치의 동작 방법 |
JP2014146256A (ja) * | 2013-01-30 | 2014-08-14 | Lenovo Singapore Pte Ltd | 不揮発性メモリが記憶するデータを保護する方法およびコンピュータ |
US8809926B2 (en) | 2011-09-07 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including vertical transistor structures |
US8862809B2 (en) | 2011-09-13 | 2014-10-14 | Kabushiki Kaisha Toshiba | Memory device, control method for the memory device, and controller |
US9183909B2 (en) | 2011-08-22 | 2015-11-10 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device |
JP2016517332A (ja) * | 2013-03-15 | 2016-06-16 | ネイティヴィス、インコーポレイテッド | ガン治療などの治療を施すためのコントローラ及び可撓性コイル |
KR20170033227A (ko) * | 2015-09-16 | 2017-03-24 | 삼성전자주식회사 | 전력 관리 메커니즘을 갖는 솔리드 스테이트 메모리 시스템 및 그것의 동작 방법 |
US10235070B2 (en) | 2015-08-28 | 2019-03-19 | Toshiba Memory Corporation | Memory system having a semiconductor memory device with protected blocks |
JP2020004207A (ja) * | 2018-06-29 | 2020-01-09 | 日本電産サンキョー株式会社 | 情報処理装置及び情報処理方法 |
US10732863B2 (en) | 2016-07-22 | 2020-08-04 | Toshiba Memory Corporation | Memory system storing block protection information |
US11125787B2 (en) | 2018-12-11 | 2021-09-21 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor system comprising the same |
US11216323B2 (en) | 2015-09-16 | 2022-01-04 | Samsung Electronics Co., Ltd. | Solid state memory system with low power error correction mechanism and method of operation thereof |
US11379590B2 (en) | 2018-10-08 | 2022-07-05 | Samsung Electronics Co., Ltd. | Monitoring circuit, an operation method of the monitoring circuit, and a semiconductor system including the same |
-
2004
- 2004-10-29 JP JP2004315035A patent/JP2006127648A/ja not_active Withdrawn
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008176390A (ja) * | 2007-01-16 | 2008-07-31 | Bitwallet Inc | 情報処理装置 |
US9183909B2 (en) | 2011-08-22 | 2015-11-10 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device |
US8809926B2 (en) | 2011-09-07 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including vertical transistor structures |
US8862809B2 (en) | 2011-09-13 | 2014-10-14 | Kabushiki Kaisha Toshiba | Memory device, control method for the memory device, and controller |
US9298240B2 (en) | 2011-09-13 | 2016-03-29 | Kabushiki Kaisha Toshiba | Memory device, control method for the memory device, and controller |
US9996278B2 (en) | 2011-09-13 | 2018-06-12 | Toshiba Memory Corporation | Memory device, control method for the memory device, and controller |
JP2012178189A (ja) * | 2012-06-11 | 2012-09-13 | Rakuten Edy Inc | 情報処理装置 |
CN103778959B (zh) * | 2012-10-23 | 2019-04-16 | 三星电子株式会社 | 数据存储设备、控制器以及数据存储设备的操作方法 |
KR20140051685A (ko) * | 2012-10-23 | 2014-05-02 | 삼성전자주식회사 | 데이터 저장 장치 및 컨트롤러, 그리고 데이터 저장 장치의 동작 방법 |
CN103778959A (zh) * | 2012-10-23 | 2014-05-07 | 三星电子株式会社 | 数据存储设备、控制器以及数据存储设备的操作方法 |
KR102031661B1 (ko) | 2012-10-23 | 2019-10-14 | 삼성전자주식회사 | 데이터 저장 장치 및 컨트롤러, 그리고 데이터 저장 장치의 동작 방법 |
JP2014146256A (ja) * | 2013-01-30 | 2014-08-14 | Lenovo Singapore Pte Ltd | 不揮発性メモリが記憶するデータを保護する方法およびコンピュータ |
US11103721B2 (en) | 2013-03-15 | 2021-08-31 | Natives, Inc. | Controller and flexible coils for administering therapy, such as for cancer therapy |
JP2016517332A (ja) * | 2013-03-15 | 2016-06-16 | ネイティヴィス、インコーポレイテッド | ガン治療などの治療を施すためのコントローラ及び可撓性コイル |
US10235070B2 (en) | 2015-08-28 | 2019-03-19 | Toshiba Memory Corporation | Memory system having a semiconductor memory device with protected blocks |
US10310755B2 (en) | 2015-08-28 | 2019-06-04 | Toshiba Memory Corporation | Memory system having a semiconductor memory device with protected blocks |
KR20170033227A (ko) * | 2015-09-16 | 2017-03-24 | 삼성전자주식회사 | 전력 관리 메커니즘을 갖는 솔리드 스테이트 메모리 시스템 및 그것의 동작 방법 |
US11216323B2 (en) | 2015-09-16 | 2022-01-04 | Samsung Electronics Co., Ltd. | Solid state memory system with low power error correction mechanism and method of operation thereof |
KR102351660B1 (ko) | 2015-09-16 | 2022-01-14 | 삼성전자주식회사 | 전력 관리 메커니즘을 갖는 솔리드 스테이트 메모리 시스템 및 그것의 동작 방법 |
US10732863B2 (en) | 2016-07-22 | 2020-08-04 | Toshiba Memory Corporation | Memory system storing block protection information |
JP2020004207A (ja) * | 2018-06-29 | 2020-01-09 | 日本電産サンキョー株式会社 | 情報処理装置及び情報処理方法 |
JP7085918B2 (ja) | 2018-06-29 | 2022-06-17 | 日本電産サンキョー株式会社 | 情報処理装置及び情報処理方法 |
US11379590B2 (en) | 2018-10-08 | 2022-07-05 | Samsung Electronics Co., Ltd. | Monitoring circuit, an operation method of the monitoring circuit, and a semiconductor system including the same |
US11125787B2 (en) | 2018-12-11 | 2021-09-21 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor system comprising the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101110994B1 (ko) | 에러 동작으로부터 집적 회로를 보호하는 방법 및 장치 | |
US8041912B2 (en) | Memory devices with data protection | |
JP2006127648A (ja) | 不揮発性記憶装置及び電子機器 | |
JPH10301855A (ja) | 半導体装置及び電子機器 | |
JPH1050078A (ja) | 電気的に消去およびプログラムが可能なリード・オンリ・メモリの消去およびプログラミング保護方法および装置 | |
US6948041B2 (en) | Permanent memory block protection in a flash memory device | |
KR910006995A (ko) | 전기적 소거 및 기입 가능형 불휘발성 반도체 기억장치 | |
JPH0962584A (ja) | データ処理装置 | |
WO2009105055A1 (en) | Memory area protection system and methods | |
CN113569297A (zh) | 安全存储器装置、安全存储器系统及管理篡改侦测的方法 | |
JP2002015584A (ja) | 不揮発性メモリのリードプロテクト回路 | |
TW550807B (en) | Semiconductor memory device | |
JP3197865B2 (ja) | マイクロコンピュータ | |
JP4655244B2 (ja) | 最初の有効なコマンドに基づくコンフィギュレーションの終了 | |
US6842371B2 (en) | Permanent master block lock in a memory device | |
JP3824295B2 (ja) | 不揮発性半導体記憶装置 | |
JP2005078489A (ja) | マイクロコントローラ装置及びその制御方法 | |
KR100965079B1 (ko) | 불휘발성 메모리 장치 | |
JP2005085398A (ja) | 不揮発性メモリ | |
CN109684239B (zh) | 防止系统芯片的非易失性存储器被复制的方法 | |
JP3695931B2 (ja) | マイクロコンピュータ | |
JP2003216499A (ja) | 不正読み出し防止機能付き半導体不揮発性メモリ | |
JP3510780B2 (ja) | マイクロコンピュータ | |
JP2854610B2 (ja) | 携帯可能電子装置 | |
JP4018085B2 (ja) | 不揮発性メモリ、およびそれを用いたメモリカード、情報処理装置、ならびに不揮発性メモリのソフトウェアライトプロテクト制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |