JP2854610B2 - 携帯可能電子装置 - Google Patents
携帯可能電子装置Info
- Publication number
- JP2854610B2 JP2854610B2 JP1169662A JP16966289A JP2854610B2 JP 2854610 B2 JP2854610 B2 JP 2854610B2 JP 1169662 A JP1169662 A JP 1169662A JP 16966289 A JP16966289 A JP 16966289A JP 2854610 B2 JP2854610 B2 JP 2854610B2
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- Japan
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- data
- write
- control element
- memory
- memory unit
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、たとえば不揮発性のデータメモリおよびCP
Uなどの制御素子を有するIC（集積回路）チップを内蔵
した、いわゆるICカードと称される携帯可能電子装置に
係り、特にそのデータメモリへのデータ書込み制御方法
を改良した携帯可能電子装置に関する。
Uなどの制御素子を有するIC（集積回路）チップを内蔵
した、いわゆるICカードと称される携帯可能電子装置に
係り、特にそのデータメモリへのデータ書込み制御方法
を改良した携帯可能電子装置に関する。
（従来の技術） 近年、新たな携帯可能なデータ記憶媒体として、消去
可能な不揮発性のデータメモリ（メモリ部）および、こ
れらを制御するCPUなどの制御素子を有するICチップを
内蔵した、いわゆるICカードが開発されている。
可能な不揮発性のデータメモリ（メモリ部）および、こ
れらを制御するCPUなどの制御素子を有するICチップを
内蔵した、いわゆるICカードが開発されている。
通常、この種のICカードは、外部装置（たとえば端末
装置）から動作電源、リセット信号、およびクロックパ
ルスなどの供給を受けて動作し、内蔵する制御素子によ
って内蔵するデータメモリをアクセスすることにより、
選択的に外部とのデータの入出力を行なうようになって
いる。
装置）から動作電源、リセット信号、およびクロックパ
ルスなどの供給を受けて動作し、内蔵する制御素子によ
って内蔵するデータメモリをアクセスすることにより、
選択的に外部とのデータの入出力を行なうようになって
いる。
さて、このようなICカードにおいて、従来のデータメ
モリへのデータの書込制御は、制御素子から出力される
書込み信号によって行なっていた。
モリへのデータの書込制御は、制御素子から出力される
書込み信号によって行なっていた。
（発明が解決しようとする課題） 上記したように、制御素子から出力される書込み信号
によってメモリ部へのデータ書込みを行なっていたた
め、たとえば電源の異常動作、外部装置と通信するため
のコンタクト部のチャタリングや、信号ラインのノイズ
などにより、制御素子の誤動作が生じ、それに伴ないメ
モリ部への不当な書込みや、メモリ部の内容変化が発生
する可能性があるという問題があった。
によってメモリ部へのデータ書込みを行なっていたた
め、たとえば電源の異常動作、外部装置と通信するため
のコンタクト部のチャタリングや、信号ラインのノイズ
などにより、制御素子の誤動作が生じ、それに伴ないメ
モリ部への不当な書込みや、メモリ部の内容変化が発生
する可能性があるという問題があった。
そこで、本発明は、たとえば電源の異常動作、外部装
置と通信するためのコンタクト部のチャタリング、信号
ラインのノイズなどにより制御素子が誤動作し、メモリ
部に対して不当な書込みを行なったり、メモリ部の内容
変化が発生することを確実に防止できる携帯可能電子装
置を提供することを目的とする。
置と通信するためのコンタクト部のチャタリング、信号
ラインのノイズなどにより制御素子が誤動作し、メモリ
部に対して不当な書込みを行なったり、メモリ部の内容
変化が発生することを確実に防止できる携帯可能電子装
置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の携帯可能電子装置は、メモリ部と、このメモ
リ部に対してデータの書込みおよび読出しを行なうため
の制御素子を有し、選択的に外部とのデータの入出力を
行なう携帯可能電子装置において、前記制御素子から出
力されるアドレス信号により第１の信号を出力するアク
セスジェネレータと、前記制御素子とメモリ部との間に
設けられ、前記制御素子から出力されるライト信号、リ
ード信号および前記アクセスジェネレータから出力され
る第１の信号とに基いて前記メモリ部に対するライトイ
ネーブル信号を出力し前記メモリ部に対するデータの書
込みを制御する書込み制御部とを有し、前記書込み制御
部は、前記制御素子から出力されるライト信号および前
記アクセスジェネレータから出力される第１の信号に基
いて書込み許可状態を保持する保持手段と、この保持手
段の出力と前記制御素子から出力されるライト信号とに
より前記メモリ部に対するライトイネーブル信号を出力
する手段と、前記制御素子から出力されるリード信号に
より前記書込み許可状態を保持する保持手段をリセット
することで前記メモリ部からのデータ読出時に書込み動
作を禁止状態にする書込禁止手段とを具備している。
リ部に対してデータの書込みおよび読出しを行なうため
の制御素子を有し、選択的に外部とのデータの入出力を
行なう携帯可能電子装置において、前記制御素子から出
力されるアドレス信号により第１の信号を出力するアク
セスジェネレータと、前記制御素子とメモリ部との間に
設けられ、前記制御素子から出力されるライト信号、リ
ード信号および前記アクセスジェネレータから出力され
る第１の信号とに基いて前記メモリ部に対するライトイ
ネーブル信号を出力し前記メモリ部に対するデータの書
込みを制御する書込み制御部とを有し、前記書込み制御
部は、前記制御素子から出力されるライト信号および前
記アクセスジェネレータから出力される第１の信号に基
いて書込み許可状態を保持する保持手段と、この保持手
段の出力と前記制御素子から出力されるライト信号とに
より前記メモリ部に対するライトイネーブル信号を出力
する手段と、前記制御素子から出力されるリード信号に
より前記書込み許可状態を保持する保持手段をリセット
することで前記メモリ部からのデータ読出時に書込み動
作を禁止状態にする書込禁止手段とを具備している。
（作 用） 制御素子からの書込み信号を書込み制御部を介してメ
モリ部へ与えることによりメモリ部へのデータ書込みを
制御し、かつメモリ部からのデータ読出時、上記書込み
制御部による書込み動作を禁止状態に制御することによ
り、たとえば電源の異常動作、外部装置と通信するため
のコンタクト部のチャタリング、信号ラインのノイズな
どにより制御素子が誤動作しても、メモリ部に対して不
当な書込みを行なったり、メモリ部の内容変化が発生す
ることを確実に防止し、メモリ部内のデータを確保でき
る。
モリ部へ与えることによりメモリ部へのデータ書込みを
制御し、かつメモリ部からのデータ読出時、上記書込み
制御部による書込み動作を禁止状態に制御することによ
り、たとえば電源の異常動作、外部装置と通信するため
のコンタクト部のチャタリング、信号ラインのノイズな
どにより制御素子が誤動作しても、メモリ部に対して不
当な書込みを行なったり、メモリ部の内容変化が発生す
ることを確実に防止し、メモリ部内のデータを確保でき
る。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。
する。
第１図は、本発明に係る携帯可能電子装置としてのIC
カードの構成を示すものである。すなわち、１は外部装
置（たとえば端末装置）と電気的な接触を得るためのコ
ンタクト部で、電源電圧Vccが供給される電源端子11、
接地（GND）端子12、データの入出力（I/O）端子13、ク
ロックパルスCLKが入力されるパルス入力端子14、リセ
ット信号RSTが入力されるリセット信号入力端子15を備
えている。
カードの構成を示すものである。すなわち、１は外部装
置（たとえば端末装置）と電気的な接触を得るためのコ
ンタクト部で、電源電圧Vccが供給される電源端子11、
接地（GND）端子12、データの入出力（I/O）端子13、ク
ロックパルスCLKが入力されるパルス入力端子14、リセ
ット信号RSTが入力されるリセット信号入力端子15を備
えている。
２は全体的な制御を司る制御素子、３は各種データを
記憶するEEPROMなどのデータメモリ（メモリ部）、４は
アクセスジェネレータ、５はメモリアクセス制御部（書
込み制御部）、６は電源検知回路である。制御素子２
は、CPUと、その動作用プログラムを記憶するプログラ
ムマスクROMと、外部装置との間でデータ伝送を行なう
シリアル入出力制御部を備えている。そして、制御素子
２、データメモリ３、アクスジェネレータ４、メモリア
クセス制御部５、および電源検知回路６の相互間は、ア
ドレスバス７とデータバス８および各種制御信号ライン
で結合している。
記憶するEEPROMなどのデータメモリ（メモリ部）、４は
アクセスジェネレータ、５はメモリアクセス制御部（書
込み制御部）、６は電源検知回路である。制御素子２
は、CPUと、その動作用プログラムを記憶するプログラ
ムマスクROMと、外部装置との間でデータ伝送を行なう
シリアル入出力制御部を備えている。そして、制御素子
２、データメモリ３、アクスジェネレータ４、メモリア
クセス制御部５、および電源検知回路６の相互間は、ア
ドレスバス７とデータバス８および各種制御信号ライン
で結合している。
制御素子２は、外部装置との間で選択的にデータの入
出力を行なう機能、およびデータメモリ３とアクセスジ
ェネレータ４とメモリアクセス制御部５を制御する機能
を有する。電源検知回路６は、外部装置から電源端子11
に供給される電源電圧Vccを検知して判定し、その判定
結果をメモリアクセス制御部５へ送る。メモリアクセス
制御部５は、制御素子２の判断結果と、データメモリ３
の書込みサイクル情報と、外部装置からリセット信号入
力端子15に供給されるリセット信号RST、および電源検
知回路６の判定結果によりデータメモリ３のライトイネ
ーブル端子WEを制御する。
出力を行なう機能、およびデータメモリ３とアクセスジ
ェネレータ４とメモリアクセス制御部５を制御する機能
を有する。電源検知回路６は、外部装置から電源端子11
に供給される電源電圧Vccを検知して判定し、その判定
結果をメモリアクセス制御部５へ送る。メモリアクセス
制御部５は、制御素子２の判断結果と、データメモリ３
の書込みサイクル情報と、外部装置からリセット信号入
力端子15に供給されるリセット信号RST、および電源検
知回路６の判定結果によりデータメモリ３のライトイネ
ーブル端子WEを制御する。
第２図は、メモリアクセス制御部５を詳細に示す回路
図である。すなわち、メモリアセス許可／禁止制御用の
Ｄ形フリップフロップ回路（記憶素子、以後単にFF回路
と略称する）11は、たとえばメモリ空間の特定アドレス
で、かつ特定データビット上に割当てられ、制御素子２
によって管理されている。なお、第２図において、12は
ノア回路、13,14,15はオア回路、16はスリーステートバ
スドライバ、17はインヒビット回路、18,19はアンド回
路である。
図である。すなわち、メモリアセス許可／禁止制御用の
Ｄ形フリップフロップ回路（記憶素子、以後単にFF回路
と略称する）11は、たとえばメモリ空間の特定アドレス
で、かつ特定データビット上に割当てられ、制御素子２
によって管理されている。なお、第２図において、12は
ノア回路、13,14,15はオア回路、16はスリーステートバ
スドライバ、17はインヒビット回路、18,19はアンド回
路である。
本実施例では、アドレスOUT1でデータビットDOに“1"
を書込むと、FF回路11はセットされ、データメモリ３へ
の書込み許可状態となり、また“0"を書込むと、FF回路
11はリセットされ、データメモリ３への書込み禁止状態
となる。FF回路11の禁止条件は、外部からのリセット信
号RSTと、電源検知回路６の判定結果（RDET）と、デー
タメモリ３のリードアクセス時およびデータメモリ書込
み状態の情報（WRCYC）の終了時に対応する。
を書込むと、FF回路11はセットされ、データメモリ３へ
の書込み許可状態となり、また“0"を書込むと、FF回路
11はリセットされ、データメモリ３への書込み禁止状態
となる。FF回路11の禁止条件は、外部からのリセット信
号RSTと、電源検知回路６の判定結果（RDET）と、デー
タメモリ３のリードアクセス時およびデータメモリ書込
み状態の情報（WRCYC）の終了時に対応する。
第３図は、データメモリ３に対するデータの読出時に
書込み動作を禁止するタイミングチャートである。たと
えばアドレス「AAAA」時、アクセスジェネレータ４から
アドレスOUT1が発生し、データバス８のビット「０」に
“1"を書込むと、FF回路11がセットし、書込み許可状態
となる。次に、アドレス「X000」時、アクセスジェネレ
ータ４からアドレスOUT2が発生し、データバス８上のデ
ータを書込むと、FF回路11が許可状態であれば、書込み
パルスWRENBを出力し、データバス８上のデータをデー
タメモリ３に書込む。このとき、書込みパルスWRENBの
立下りでデータメモリ３から書込み状態情報WRCYCが出
力される。
書込み動作を禁止するタイミングチャートである。たと
えばアドレス「AAAA」時、アクセスジェネレータ４から
アドレスOUT1が発生し、データバス８のビット「０」に
“1"を書込むと、FF回路11がセットし、書込み許可状態
となる。次に、アドレス「X000」時、アクセスジェネレ
ータ４からアドレスOUT2が発生し、データバス８上のデ
ータを書込むと、FF回路11が許可状態であれば、書込み
パルスWRENBを出力し、データバス８上のデータをデー
タメモリ３に書込む。このとき、書込みパルスWRENBの
立下りでデータメモリ３から書込み状態情報WRCYCが出
力される。
次に、アドレス「X001」、「X002」とアクセスジェネ
レータ４からOUT2が発生し、データバス８上データを順
次書込むと、FF回路11が許可状態であれば、書込みパル
スWRENBを出力し、データメモリ３に順次書込む。そし
て、制御素子２からの読出しパルスRDによりアドレス
「X000」を読出した時点でFF回路11をリセットし、書込
み禁止状態にする。以降、アドレス「X003」にデータバ
ス８上のデータを書込むと、FF回路11が書込み禁止状態
であり、書込みパルスWRENBが発生しない。
レータ４からOUT2が発生し、データバス８上データを順
次書込むと、FF回路11が許可状態であれば、書込みパル
スWRENBを出力し、データメモリ３に順次書込む。そし
て、制御素子２からの読出しパルスRDによりアドレス
「X000」を読出した時点でFF回路11をリセットし、書込
み禁止状態にする。以降、アドレス「X003」にデータバ
ス８上のデータを書込むと、FF回路11が書込み禁止状態
であり、書込みパルスWRENBが発生しない。
［発明の効果］ 以上詳述したように本発明によれば、制御素子からの
書込み信号を書込み制御部を介してメモリ部へ与えるこ
とによりメモリ部へのデータ書込みを制御し、かつメモ
リ部からのデータ読出時、上記書込み制御部による書込
み動作を禁止状態に制御することにより、たとえば電源
の異常動作、外部装置と通信するためのコンタクト部の
チャタリング、信号ラインのノイズなどにより制御素子
が誤動作しても、メモリ部に対して不当な書込みを行な
ったり、メモリ部の内容変化が発生することを確実に防
止し、メモリ部内のデータを確保できる携帯可能電子装
置を提供できる。
書込み信号を書込み制御部を介してメモリ部へ与えるこ
とによりメモリ部へのデータ書込みを制御し、かつメモ
リ部からのデータ読出時、上記書込み制御部による書込
み動作を禁止状態に制御することにより、たとえば電源
の異常動作、外部装置と通信するためのコンタクト部の
チャタリング、信号ラインのノイズなどにより制御素子
が誤動作しても、メモリ部に対して不当な書込みを行な
ったり、メモリ部の内容変化が発生することを確実に防
止し、メモリ部内のデータを確保できる携帯可能電子装
置を提供できる。
図は本発明の一実施例を示すもので、第１図はICカード
の構成を示すブロック図、第２図はメモリアクセス制御
部の構成を示すブロック図、第３図はデータ読出時に書
込み動作を禁止するタイミングチャートである。 １……コンタクト部、２……制御素子、３……データメ
モリ（メモリ部）、４……アクセスジェネレータ、５…
…メモリアクセス制御部（書込み制御部）、６……電源
検知回路、７……アドレスバス、８……データバス。
の構成を示すブロック図、第２図はメモリアクセス制御
部の構成を示すブロック図、第３図はデータ読出時に書
込み動作を禁止するタイミングチャートである。 １……コンタクト部、２……制御素子、３……データメ
モリ（メモリ部）、４……アクセスジェネレータ、５…
…メモリアクセス制御部（書込み制御部）、６……電源
検知回路、７……アドレスバス、８……データバス。
Claims (1)
- 【請求項１】メモリ部と、このメモリ部に対してデータ
の書込みおよび読出しを行なうための制御素子を有し、
選択的に外部とのデータの入出力を行なう携帯可能電子
装置において、 前記制御素子から出力されるアドレス信号により第１の
信号を出力するアクセスジェネレータと、 前記制御素子とメモリ部との間に設けられ、前記制御素
子から出力されるライト信号、リード信号および前記ア
クセスジェネレータから出力される第１の信号とに基い
て前記メモリ部に対するライトイネーブル信号を出力し
前記メモリ部に対するデータの書込みを制御する書込み
制御部とを有し、 前記書込み制御部は、前記制御素子から出力されるライ
ト信号および前記アクセスジェネレータから出力される
第１の信号に基いて書込み許可状態を保持する保持手段
と、 この保持手段の出力と前記制御素子から出力されるライ
ト信号とにより前記メモリ部に対するライトイネーブル
信号を出力する手段と、 前記制御素子から出力されるリード信号により前記書込
み許可状態を保持する保持手段をリセットすることで前
記メモリ部からのデータ読出時に書込み動作を禁止状態
にする書込禁止手段と、 を具備したことを特徴とする携帯可能電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169662A JP2854610B2 (ja) | 1989-06-30 | 1989-06-30 | 携帯可能電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169662A JP2854610B2 (ja) | 1989-06-30 | 1989-06-30 | 携帯可能電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0335386A JPH0335386A (ja) | 1991-02-15 |
| JP2854610B2 true JP2854610B2 (ja) | 1999-02-03 |
Family
ID=15890607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169662A Expired - Fee Related JP2854610B2 (ja) | 1989-06-30 | 1989-06-30 | 携帯可能電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854610B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110132553A (ko) | 2009-02-23 | 2011-12-08 | 소니 주식회사 | 메모리 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325230Y2 (ja) * | 1986-12-19 | 1991-05-31 |
-
1989
- 1989-06-30 JP JP1169662A patent/JP2854610B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0335386A (ja) | 1991-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071120 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081120 Year of fee payment: 10 |
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| LAPS | Cancellation because of no payment of annual fees |