KR100615406B1 - 반도체 기억 장치 및 그 제어 방법 - Google Patents

반도체 기억 장치 및 그 제어 방법 Download PDF

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KR100615406B1
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마츠노유즈루
요시모토다츠야
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Abstract

본 발명은 어드레스 공간이 2n(n은 양의 정수)보다 크고 2(n+1)보다 작은 반도체 기억 장치에 관한 것으로, 무효 어드레스 신호를 수신한 것을 외부로 전달함으로써, 반도체 기억 장치를 탑재하는 시스템 장치의 오동작을 미연에 방지하는 것을 목적으로 한다.
본 발명은 복수의 메모리 셀과, 무효 어드레스 검출 회로 및 무효 신호 출력 회로를 포함한다. 무효 어드레스 검출 회로는 외부로부터 공급되는 어드레스 신호가 어드레스 공간에 대응하고 있지 않은 것을 검출한다. 무효 신호 출력 회로는 무효 어드레스 검출 회로의 검출을 수신하여 무효 신호를 외부로 출력한다. 이 때문에, 반도체 기억 장치를 탑재하는 시스템 장치는 무효 어드레스 신호가 반도체 기억 장치에 공급된 것을 용이하게 인식할 수 있다. 이 결과, 오동작이 미연에 방지되고 시스템 장치의 신뢰성이 향상된다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CONTROLLING SAME}
도 1은 본 발명의 제1 실시예의 반도체 집적 회로를 도시한 블록도.
도 2는 제1 실시예의 반도체 집적 회로를 탑재한 시스템 장치의 어드레스 맵.
도 3은 제1 실시예의 반도체 집적 회로의 독출 동작을 도시한 타이밍도.
도 4는 본 발명의 제2 실시예의 반도체 집적 회로를 도시한 블록도.
도 5는 제2 실시예의 반도체 집적 회로를 탑재한 시스템 장치의 어드레스 맵.
도 6은 제2 실시예의 반도체 집적 회로의 독출 동작을 도시한 타이밍도.
도 7은 본 발명의 제3 실시예의 반도체 집적 회로를 도시한 블록도.
도 8은 제3 실시예의 반도체 집적 회로의 커맨드 입력 처리를 도시한 제어 플로우.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 36 : 커맨드 레지스터
12, 38 : 메모리 제어 회로
14 : 어드레스 버퍼
16 : 무효 어드레스 검출 회로
18 : 출력 제어 회로
20 : 무효 신호 출력 회로
22 : 어드레스 디코더
24 : 메모리 셀 어레이
26, 32 : 센스 증폭기
28 : 출력 래치
30, 34 : 출력 버퍼
AD : 어드레스 신호, 어드레스 단자
/CE : 칩 인에이블 신호
DQ : 데이터 입출력 신호, 데이터 입출력 단자
DTCT : 검출 신호
FLAG : 무효 신호
IAD : 내부 어드레스 신호
LTC : 래치 신호
M : 플래시 메모리
MC : 메모리 셀
/OE : 출력 인에이블 신호
/WE : 기록 인에이블 신호
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 그 어드레스 공간이 2n(n은 양의 정수)보다 크고 2(n+1)보다 작은 반도체 기억 장치 및 그 제어 방법에 관한 것이다.
일반적으로, 플래시 메모리, SRAM 및 DRAM 등의 반도체 기억 장치는 2n의 어드레스 공간을 가지며, 이들 어드레스 공간에 대응하는 복수의 메모리 셀을 구비하고 있다. 예컨대, 16개의 입출력 단자(I/0=16 비트)를 갖는 64메가 비트의 플래시 메모리는 22개의 어드레스 단자로 어드레스 신호를 받아서 4메가의 어드레스 공간을 제어하고 있다. 이와 같이 어드레스 공간을 2n으로 함으로써 반도체 기억 장치에 공급되는 모든 어드레스에 대응하여 메모리 셀의 기록 및 판독이 실행된다.
한편, 반도체 제조 공정의 세분화에 따라 반도체 기억 장치의 메모리 용량은 증가하고 있다. 이 결과, 일부의 시스템 장치에서는, 탑재하는 반도체 기억 장치의 메모리 용량이 실제로 사용하는 메모리 용량보다 커지는 경우가 있다. 즉, 사용되지 않는 쓸데 없는 어드레스 공간이 탑재하는 반도체 기억 장치에 존재하게 된다. 이러한 상황에서, 2n이 아닌 어드레스 공간을 갖는 반도체 기억 장치가 요구되고 있다.
예컨대, 3메가의 어드레스 공간을 갖는 반도체 기억 장치의 경우, 4메가의 어드레스 공간에 대응하는 22개의 어드레스 단자를 형성할 필요가 있다. 이 결과, 어드레스 신호의 일부는 메모리 셀에 대응하지 않는 무효 어드레스가 된다. 무효 어드레스가 반도체 기억 장치에 공급되었을 경우, 독출 동작에서는, 에러 데이터가 출력될 우려가 있고, 기록 동작에서는, 에러 데이터가 메모리 셀에 기록될 우려가 있다.
일본 특허 공개 공보 제95-78466호에서는 무효 어드레스 신호가 공급된 것을 검출하는 검출 회로를 설치하여 검출시에 데이터의 출력을 억지하는 제어 신호를 생성하고 있다.
그러나, 상술한 무효 어드레스는 반도체 기억 장치를 탑재하는 시스템 장치가 의도적으로 출력하는 것이 아니라, 전원 노이즈, 잘못된 프로그램 등으로 발생하는 경우가 많다. 이 경우, 시스템 장치는 무효 어드레스가 반도체 기억 장치에 공급된 것을 인식할 수 없다. 예컨대, 독출 동작에 있어서, 반도체 기억 장치가 무효 어드레스를 받아서 입출력 단자를 고임피던스로 하여도 시스템 장치는 고임피던스 상태의 레벨(시스템 장치상에서 데이터 버스를 풀업하고 있는 경우, H 레벨)을 정상적인 데이터로서 취입하게 된다. 즉, 무효 어드레스를 검출하고, 데이터의 출력을 억지시키는 것 만으로는 시스템 장치는 정상적으로 동작하지 않는다. 정상적으로 동작하기 위해 시스템 장치는 무효 어드레스가 반도체 기억 장치에 공급된 것을 검출해야만 한다.
또한, 기록 동작에 있어서, 반도체 기억 장치가 무효 어드레스를 받은 경우, 시스템 장치가 의도하는 본래의 어드레스에는 데이터는 기록되지 않는다. 이 결과, 그 후의 독출 동작에 있어서, 시스템 장치는 당연히 기록해야 할 데이터를 정확하게 독출할 수 없다.
본 발명의 목적은 무효 어드레스 신호를 받은 것을 외부로 전달함으로써, 반도체 기억 장치를 탑재하는 시스템 장치의 오동작을 미연에 방지하는 데에 있다.
본 발명의 다른 목적은 무효 어드레스 신호를 받았을 때, 그 동작 사이클을 무효로 하는 데에 있다.
본 발명의 또 다른 목적은 무효 어드레스 신호를 받았을 때, 쓸데없는 전력 소비를 방지하는 데에 있다.
본 발명의 반도체 기억 장치는 2n(n은 양의 정수)보다 크고, 2(n+1)보다 작은 어드레스 공간에 대응하는 복수의 메모리 셀과, 무효 어드레스 검출 회로와, 무효 신호 출력 회로를 갖고 있다. 무효 어드레스 검출 회로는 외부로부터 공급되는 어드레스 신호가 어드레스 공간에 대응하지 않는 것을 검출한다. 무효 신호 출력 회로는 무효 어드레스 검출 회로의 검출을 받아 무효 신호를 외부로 출력한다.
이 때문에, 반도체 기억 장치를 탑재하는 시스템 장치는 무효 어드레스 신호가 반도체 기억 장치에 공급된 것을 용이하게 인식할 수 있다. 이 결과, 오동작이 미연에 방지되어 시스템 장치의 신뢰성이 향상된다.
또한, 본 발명의 반도체 기억 장치는 출력 제어 회로를 구비하고 있다. 출력 제어 회로는 독출 동작에 있어서, 무효 어드레스 검출 회로의 검출시에 직전의 독출 동작 사이클로 독출된 데이터 신호를 외부로 출력하는 제어를 행한다. 무효 어드레스 신호의 공급시에 데이터 단자의 신호 레벨을 변화시키지 않음으로써, 소비 전력이 저감된다.
또, 본 발명의 반도체 기억 장치는 메모리 셀로부터의 독출 데이터 신호를 취입하여, 취입한 데이터를 외부로 출력하는 출력 회로를 구비하고 있다. 출력 회로는 독출 동작에 있어서, 무효 어드레스 검출 회로의 검출시에 출력 제어 회로의 제어를 받아서 취입하고 있는 데이터를 계속해서 출력한다. 이 때문에, 본 발명을 독출 동작이 연속하여 실행되는 플래시 메모리, EPROM 등에 적용함으로써, 보다 소비 전력이 저감된다.
또, 본 발명의 반도체 기억 장치는 독출 동작에 있어서의 상기 무효 어드레스 검출 회로의 상기 검출시에 데이터 단자를 고임피던스로 하는 출력 제어 회로를 구비하고 있다. 무효 어드레스 신호의 공급시에 데이터 출력 단자가 고임피던스가 되기 때문에 소비 전력이 저감된다.
또한, 본 발명의 반도체 기억 장치는 2n보다 크고, 2(n+1)보다 작은 어드레스 공간에 대응하는 복수의 메모리 셀과, 무효 어드레스 검출 회로와, 출력 제어 회로를 구비하고 있다. 무효 어드레스 검출 회로는 외부로부터 공급되는 어드레스 신호가 어드레스 공간 밖을 나타내는 것을 검출한다. 출력 제어 회로는 독출 동작에 있어서, 무효 어드레스 검출 회로의 검출시에 직전의 독출 동작 사이클로 독출된 데이터 신호를 계속해서 출력하는 제어를 행한다. 무효 어드레스 신호의 공급시에 데이터 단자의 신호 레벨을 변화시키지 않음으로써, 소비 전력이 저감된다.
또, 본 발명의 반도체 기억 장치는 메모리 셀로부터의 독출 데이터 신호를 취입하여, 취입한 그 데이터를 외부로 출력하는 출력 회로를 구비하고 있다. 출력 회로는 독출 동작에 있어서, 무효 어드레스 검출 회로의 검출시에 출력 제어 회로의 제어를 받아 취입하고 있는 데이터를 계속해서 출력한다. 이 반도체 기억 장치를 탑재하는 시스템 장치는 연속하여 독출한 데이터 신호가 변화하지 않는 것을 검출함으로써, 무효 어드레스 신호가 반도체 기억 장치에 공급된 것을 인식할 수 있다. 즉, 오동작이 미연에 방지되어 시스템 장치의 신뢰성이 향상된다.
또한, 본 발명의 반도체 기억 장치는 2n보다 크고, 또한 2(n+1)보다 작은 어드레스 공간에 대응하는 복수의 비휘발성 메모리 셀과, 커맨드 제어 회로와, 무효 어드레스 검출 회로를 구비하고 있다. 커맨드 제어 회로는 외부로부터의 커맨드 입력에 따라 메모리 셀로의 기록 동작 또는 소거 동작을 내부에서 자동적으로 실행한다. 무효 어드레스 검출 회로는 커맨드 입력으로서 공급되는 어드레스 신호가 어드레스 공간 밖을 나타내는 것을 검출한다. 그리고, 무효 어드레스 검출 회로의 검출시에 커맨드 입력은 무효가 된다.
이 때문에, 무효 어드레스의 공급시에는 내부 회로는 활성화되지 않고, 기록 동작 또는 소거 동작이 잘못 실행되는 것이 방지된다. 내부 회로가 동작하지 않기 때문에, 소비 전력이 저감된다.
또한, 본 발명의 반도체 기억 장치는 무효 어드레스 검출 회로의 검출시에 외부로 무효 신호를 출력하는 무효 신호 출력 회로를 구비하고 있다. 이 때문에, 반도체 기억 장치를 탑재하는 시스템 장치는 무효 어드레스 신호가 반도체 기억 장치에 공급된 것을 용이하게 인식할 수 있다. 따라서, 오동작이 미연에 방지되어 시스템 장치의 신뢰성이 향상된다.
또, 본 발명의 반도체 기억 장치의 제어 방법에서는, 외부로부터 공급되는 어드레스 신호가 어드레스 공간 밖을 나타내는 것을 검출했을 때, 무효 신호가 외부로 출력된다. 이 때문에, 2n보다 크고, 또한 2(n+1)보다 작은 어드레스 공간에 대응하는 복수의 메모리 셀을 갖는 반도체 집적 회로를 탑재하는 시스템 장치는 무효 어드레스 신호가 반도체 기억 장치에 공급된 것을 용이하게 인식할 수 있다. 이 결과, 오동작이 미연에 방지되어 시스템 장치의 신뢰성이 향상된다.
또한, 본 발명의 반도체 기억 장치의 제어 방법에서는, 커맨드 입력시에 외부로부터 공급되는 어드레스 신호가 상기 어드레스 공간 밖을 나타내는 것을 검출했을 때, 그 커맨드 입력은 무효가 된다. 따라서, 2n보다 크고, 또한 2(n+1)보다 작은 어드레스 공간에 대응하는 복수의 메모리 셀을 갖는 반도체 집적 회로에 있어서, 무효 어드레스의 공급시에 내부 회로는 활성화되지 않고, 기록 동작 또는 소거 동작이 잘못 실행되는 것이 방지된다. 내부 회로가 동작하지 않기 때문에, 소비 전력이 대폭 저감된다.
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다.
도 1은 본 발명의 반도체 기억 장치 및 그 제어 방법의 제1 실시 형태를 나타내고 있다. 또한, 이후의 설명에서는, "어드레스 단자 AD"를 "어드레스 신호 AD"와 같이, 단자를 통해 공급되는 신호에는 단자명과 같은 부호를 사용한다. 또한, "어드레스 신호 AD"를 "AD 신호"와 같이, 신호명을 생략하는 경우가 있다. 신호명에 "/"가 붙은 신호는 부논리 신호이다. 각 도면에 있어서 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있는 것을 나타내고 있다. 또한, 굵은 선이 접속된 블록의 일부는 복수의 회로로 구성되어 있다.
이 실시 형태의 반도체 기억 장치는 22개의 어드레스 단자 AD와 16개의 데이터 입출력 단자 DQ(I/0=16 비트)를 가지며, 48메가 비트의 플래시 메모리(M)로서 형성되어 있다. 즉, 플래시 메모리(M)는 3메가의 어드레스 공간을 갖고 있다.
도 2는 이 플래시 메모리(M)를 탑재하는 시스템 장치의 어드레스 맵의 예를 나타내고 있다. 시스템 장치는 (000000)h에서 (2FFFFF)h까지를 플래시 메모리(M)의 어드레스 공간에 할당하고 있다. 말미의 "h"는 각 어드레스가 16진수인 것을 나타내고 있다. (300000)h에서 (3FFFFF)h의 어드레스 공간은 사용 금지 영역이 되고 있다. (4000000)h 이후의 어드레스 공간은 SRAM 등의 다른 디바이스가 할당되고 있다.
도 1에 도시된 바와 같이, 플래시 메모리(M)는 커맨드 레지스터(10), 메모리 제어 회로(12), 어드레스 버퍼(14), 무효 어드레스 검출 회로(16), 출력 제어 회로(18), 무효 신호 출력 회로(20), 어드레스 디코더(22), 메모리 셀 어레이(24), 센스 증폭기(26) 및 출력 회로인 출력 래치(28), 출력 버퍼(30)를 갖고 있다.
커맨드 레지스터(10)는 칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE) 등을 입력 커맨드로서 받아서 입력 커맨드에 따른 제어 신호(CNT)를 출력하고 있다. 메모리 제어 회로(12)는 제어 신호(CNT)를 받아서 칩의 동작을 제어하는 타이밍 신호(TIM) 등을 출력하고 있다. 여기서, 메모리 제어 회로(12)는 기록 제어 회로, 독출 제어 회로 및 소거 제어 회로를 포함하고 있다.
어드레스 버퍼(14)는 어드레스 신호(AD)를 받아서 받은 신호를 내부 어드레스 신호(IAD)로서 출력하고 있다. 무효 어드레스 검출 회로(16)는 IAD 신호를 받아서 무효 어드레스의 검출 신호(DTCT)를 출력하고 있다. DTCT 신호는 IAD 신호에 대응하는 메모리 셀(MC)이 없는 경우에 활성화된다.
출력 제어 회로(18)는 DTCT 신호를 받아서 래치 신호(LTCH)를 출력하고 있다. LTCH 신호는 DTCT 신호의 비활성화시(L 레벨)에 활성화되고, DTCT 신호의 활성화시(H 레벨)에 비활성화된다. 무효 신호 출력 회로(20)는 DTCT 신호의 활성화시(H 레벨)에 공급된 AD 신호가 어드레스 공간 밖(무효 어드레스)인 것을 나타내는 무효 신호(FLAG)를 출력하고 있다.
어드레스 디코더(22)는 L 레벨의 DTCT 신호에 의해 활성화되고, IAD 신호에 따른 디코드 신호(도시하지 않음)를 메모리 셀 어레이(24)에 출력하고 있다. 어드레스 디코더(22)는 특별히 도시하지 않지만 로우 어드레스 디코더와 칼럼 어드레스 디코더를 갖고 있다. 로우 어드레스 디코더에 의해, 워드선이 선택되고, 칼럼 어드레스 디코더에 의해, 칼럼 선택선이 선택된다. 그리고, 메모리 셀 어레이(24)내에 종횡으로 레이아웃된 메모리 셀(MC)이 워드선 및 칼럼 선택선에 의해 선택되며, 독출 동작, 기록 동작, 소거 동작이 실행된다.
센스 증폭기(26)는 독출 동작시에 L 레벨의 DTCT 신호를 받아 활성화된다. 센스 증폭기(26)는 비트선(도시하지 않음)을 통해 전달되는 메모리 셀(MC)로부터의 독출 데이터를 증폭하여, 증폭한 데이터를 출력 래치(28)에 전달한다.
출력 래치(28)는 센스 증폭기(26)로부터의 독출 데이터를 LTCH 신호에 동기하여 취입하고, 취입한 데이터를 출력하고 있다. 출력 버퍼(30)는 출력 인에이블 신호(/OE)의 활성화시(L 레벨)에 출력 래치(28)로부터의 독출 데이터를 데이터 입출력 신호(DQ)로서 출력하고 있다.
다음에, 상술한 플래시 메모리(M)의 동작을 설명한다. 일반적으로, 플래시 메모리(M)의 독출 동작은 랜덤인 어드레스 신호를 받아 실행되고, 기록 동작 및 소거 동작은 커맨드 입력에 의해 소정 바이트 수의 블록을 지정하여 실행된다. 이 실시 형태에서는, 독출 동작에 대해서 상세히 설명한다. 기록 동작 및 소거 동작에 대해서는 후술하는 제3 실시 형태에서 상세히 설명한다.
도 3은 플래시 메모리(M)의 /CE 신호, /OE 신호가 L 레벨로 고정되고, /WE 신호가 H 레벨이 된 상태에서의 독출 동작을 나타내고 있다.
우선, 동작 사이클(C1)에 있어서, 예컨대, 어드레스(1FFFFF)h가 플래시 메모리(M)에 공급된다. 도 1에 도시된 무효 어드레스 검출 회로(16)는 받은 IAD 신호를 유효로 판정하고, L 레벨의 DTCT 신호를 출력한다. DTCT 신호를 받아 어드레스 디코더(22) 및 센스 증폭기(26)는 활성화되고, 출력 제어 회로(18)는 LTCH 신호를 활성화한다. 그리고, 메모리 셀(MC)로부터 독출된 데이터는 출력 래치(28)에 취입 되고, 출력 버퍼(30)로부터 DQ 신호(유효 데이터)로서 출력된다.
다음에, 동작 사이클(C2)에 있어서, 어드레스(3FFFFF)h가 플래시 메모리(M)에 공급된다. 이 어드레스는 플래시 메모리(M)를 탑재하는 시스템 장치가 의도적으로 공급한 것이 아니라, 전원 노이즈 또는 크로스토크 등에 의해 발생한 것이다. 실제로, 시스템 장치는 예컨대, 어드레스(2FFFFF)h를 출력하고 있다.
무효 어드레스 검출 회로(16)는 받은 IAD 신호를 무효로 판정하고, H 레벨의 DTCT 신호를 출력한다. 어드레스 디코더(22) 및 센스 증폭기(26)는 DTCT 신호를 받아 비활성화된다. 즉, 무효 어드레스 신호를 받은 경우, 메모리 셀의 선택은 금지되고, 독출 동작은 실행되지 않는다. 출력 제어 회로(18)는 DTCT 신호를 받아 LTCH 신호의 비활성 상태를 유지한다. 따라서, 출력 래치(28)는 비활성화된 센스 증폭기(26)로부터의 불확정한 데이터를 취입하지 않는다. 그리고, 직전의 독출 동작으로 취입한 독출 데이터가 DQ 단자로부터 계속해서 출력된다. 이 때, 어드레스 디코더(22) 및 센스 증폭기(26) 등의 내부 회로가 동작하지 않기 때문에, 소비 전력이 저감된다. 또한, 각 DQ 단자의 상태(전압)가 변화하지 않기 때문에, 시스템 장치상의 데이터 버스의 전류가 저감되고, 소비 전력이 더 저감된다.
또한, 무효 신호 출력 회로(20)는 DTCT 신호를 받아 FLAG 신호를 활성화(H 레벨)한다. 즉, 공급된 어드레스 신호(AD)가 무효 어드레스 공간을 나타내고 있는 것이 시스템 장치에 전달된다. 시스템 장치는 FLAG 신호를 받아 예컨대, 에러 처리 등을 실행한다. 따라서, FLAG 신호에 의해, 시스템 장치의 오동작이 방지된다.
다음에, 동작 사이클(C3)에 있어서, 시스템 장치는 H 레벨의 FLAG 신호를 받 아 재차, 어드레스(2FFFFF)h를 플래시 메모리(M)에 공급하고, 독출 동작을 실행한다. DTCT 신호는 유효한 어드레스 신호(AD)에 의해 L 레벨로 변화된다. 이 변화를 받아 FLAG 신호는 L 레벨로 변화되고, 유효한 독출 데이터가 DQ 단자로부터 출력된다.
또한, 동작 사이클(C2)에 있어서의 무효 어드레스가 시스템 장치의 잘못된 프로그램이 원인으로 발생한 경우, 플래시 메모리(M)는 동작 사이클(C3)에 있어서도 무효 어드레스(3FFFFF)h를 받아 FLAG 신호를 H 레벨로 한다. 이 때, 시스템 장치는 복수회의 FLAG 신호를 검출함으로써, 무효 어드레스가 노이즈 이외에 발생하고 있는 것을 인식할 수 있다.
이상, 본 발명의 반도체 기억 장치 및 그 제어 방법은 동작 사이클에 있어서, 외부로부터 공급되는 어드레스 신호가 어드레스 공간에 대응하지 않는 것을 검출했을 때, 외부로 무효 신호(FLAG)를 출력하였다. 이 때문에, 2n보다 크고, 2(n+1)보다 작은 어드레스 공간을 갖는 플래시 메모리(M)를 탑재하는 시스템 장치는 무효 어드레스 신호가 플래시 메모리(M)에 공급된 것을 용이하게 인식할 수 있다. 이 결과, 오동작을 미연에 방지할 수 있어 시스템 장치의 신뢰성을 향상시킬 수 있다.
또한, 무효 어드레스의 검출시에 출력 래치(28)에 취입되어 있는 전회의 독출 데이터를 외부로 계속해서 출력하였다. 무효 어드레스 신호의 공급시에 데이터 단자의 신호 레벨을 변화시키지 않기 때문에, 소비 전력이 저감된다.
또한, 플래시 메모리(M)를 탑재하는 시스템 장치는 연속하여 독출한 데이터 신호가 변화하지 않는 것을 검출함으로써, 무효 어드레스가 플래시 메모리(M)에 공급된 것을 인식할 수 있다.
도 4는 본 발명의 반도체 기억 장치 및 그 제어 방법의 제2 실시 형태를 나타내고 있다. 또한, 제1 실시 형태에서 설명한 회로와 동일한 회로에 대해서는 동일한 부호를 붙이고, 이들 회로에 대한 상세한 설명을 생략한다.
이 실시 형태의 반도체 기억 장치는 제1 실시 형태와 동일한 어드레스 공간을 갖는 플래시 메모리(M)로서 형성되어 있다. 즉, 플래시 메모리(M)는 3메가의 어드레스 공간을 가지고 있다.
이 실시 형태에서는, 센스 증폭기(32), 출력 버퍼(34)가 제1 실시 형태와 다르다. 또한, 제1 실시 형태의 출력 제어 회로(18) 및 출력 래치(28)는 존재하지 않는다. 기타 구성은 제1 실시 형태와 동일하다.
센스 증폭기(32)는 독출 데이터의 취입 기능을 갖고 있다. 또한, 센스 증폭기(32)는 H 레벨의 DTCT 신호를 받아 비활성화된다. 출력 버퍼(34)는 H 레벨의 DTCT 신호를 받았을 때, /OE 신호의 상태에 관계없이 항상 DQ 단자를 고임피던스로 한다.
도 5는 이 플래시 메모리(M)를 탑재하는 시스템 장치의 어드레스 맵의 예를 나타내고 있다. 시스템 장치는 제1 실시 형태와 같이, (000000)h에서 (2FFFFF)h까지를 플래시 메모리(M)의 어드레스 공간에 할당하고 있다. 플래시 메모리(M)가 무 효 어드레스 공간인 어드레스 (300000)h에서 (3FFFFF)h 및 어드레스 (400000)h 이후는 SRAM 등의 다른 디바이스가 할당되고 있다.
도 6은 상술한 플래시 메모리(M)의 독출 동작을 나타내고 있다. 이 실시 형태의 플래시 메모리(M)는 무효 어드레스 신호를 받았을 때, 출력 버퍼(34)를 비활성화하고, DQ 단자가 고임피던스(Hi-Z)로 한다. 그 이외의 동작은 제1 실시 형태와 동일하다.
이 실시 형태에 있어서도, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 흔히, 이 실시 형태에서는 무효 어드레스의 공급시에 DQ 단자를 고임피던스로 하였기 때문에, 시스템 장치상의 데이터 버스의 전류를 저감할 수 있고, 소비 전력을 저감할 수 있다. 또한, 플래시 메모리(M)의 무효 어드레스 공간을 다른 디바이스의 어드레스 공간에 할당할 수 있기 때문에, 시스템 장치의 어드레스 공간을 낭비없이 효율적으로 사용할 수 있다.
도 7은 본 발명의 반도체 기억 장치 및 그 제어 방법의 제3 실시 형태를 나타내고 있다. 또한, 제1 및 제2 실시 형태에서 설명한 회로와 동일한 회로에 대해서는 동일한 부호를 붙이고, 이들 회로에 대한 상세한 설명을 생략한다.
이 실시 형태의 반도체 기억 장치는 제1 실시 형태와 동일한 어드레스 공간을 갖는 플래시 메모리(M)로서 형성되어 있다. 즉, 플래시 메모리(M)는 3메가의 어드레스 공간을 갖고 있다.
이 실시 형태에서, 커맨드 레지스터(36) 및 메모리 제어 회로(38)는 DTCT 신 호로 제어되어 있다. 기타 구성은 제2 실시 형태와 동일하다.
도 8은 플래시 메모리(M)의 기록 동작 및 소거 동작에 있어서의 커맨드 입력 처리의 제어 플로우를 나타내고 있다.
우선, 단계 S1에 있어서, /CE 신호, /WE 신호 등이 커맨드로서 입력된다.
단계 S2에 있어서, 도 7에 도시된 커맨드 레지스터(36)는 받은 커맨드가 올바른지의 여부를 판정한다. 올바른 커맨드를 받은 경우, 제어는 단계 S3으로 이행한다. 잘못된 커맨드를 받은 경우, 제어는 단계 S7로 이행한다.
단계 S3에 있어서, 기록 어드레스 또는 소거 어드레스가 입력된다.
다음에, 단계 S4에 있어서, 무효 어드레스 검출 회로(16)는 받은 어드레스 신호가 유효한지의 여부를 판정한다. 유효 어드레스를 받은 경우, 제어는 단계 S5로 이행한다. 무효 어드레스를 받은 경우, 무효 어드레스 검출 회로(16)는 H 레벨의 DTCT 신호를 출력한다. 그리고, 제어는 단계 S6으로 이행한다.
단계 S5에 있어서, 플래시 메모리(M)는 받은 커맨드에 따라 기록 동작 또는 소거 동작을 내부에서 자동적으로 실행한다. 이 후, 플래시 메모리(M)는 다시 커맨드 입력 대기가 된다.
한편, 단계 S6에 있어서, 도 7에 도시된 무효 신호 출력 회로(20)는 H 레벨의 DTCT 신호를 받아 FLAG 신호를 H 레벨로 변화한다. 그리고, 제어는 단계 S7로 이행한다.
단계 S7에 있어서, 커맨드 레지스터(36) 및 메모리 제어 회로(38)는 H 레벨의 DTCT 신호를 받아 리셋하고, 단계 S1에서 받아 커맨드 입력을 무효로 한다. 따 라서, 플래시 메모리(M)는 기록 동작 또는 소거 동작을 실행하지 않는다. 이 후, 플래시 메모리(M)는 다시 커맨드 입력 대기가 된다.
또한, 이 실시 형태의 독출 동작은 제2 실시 형태와 동일하게 실행된다.
이 실시 형태에 있어서도, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 무효 어드레스의 공급시에 커맨드 레지스터(36) 및 메모리 제어 회로(38)를 리셋하였다. 이 때문에, 무효 어드레스에 대한 기록 동작 및 소거 동작의 실행을 방지할 수 있다. 이 결과, 플래시 메모리(M)를 탑재하는 시스템 장치의 신뢰성을 향상할 수 있다. 무효 어드레스의 공급시에 내부 회로가 동작하지 않으므로, 소비 전력을 저감할 수 있다.
또한, 상술한 실시 형태에서는, 본 발명을 데이터 입출력 단자(DQ)를 갖는 플래시 메모리(M)에 적용한 예에 대해서 설명하였다. 이것에 한정되지 않고, 본 발명을 출력 단자 및 입력 단자를 각각 갖는 플래시 메모리(M)에 적용하여도 좋다.
또한, 상술한 실시 형태에서는, 본 발명을 플래시 메모리에 적용한 예에 대해서 설명하였다. 이것에 한정되지 않고, 본 발명을 EPROM, DRAM, SRAM 등에 적용하여도 좋다. 이 때, 무효 어드레스의 공급시에 직전의 데이터 신호를 계속하여 출력하는 제1 실시 형태는 독출 동작을 연속하여 실행하는 EPROM 등에 적용하면, 보다 큰 효과를 얻을 수 있다.
상술한 제1 및 제2 실시 형태에서는, 독출 동작이 연속하여 실행되는 경우에 대해서 설명하였다. 이것에 한정되지 않고, 기록 동작후의 독출 동작 및 기록 동작에 있어서, 무효 어드레스의 공급시에 무효 신호(FLAG)를 출력하여도 동일한 효 과를 얻을 수 있다.
이상, 본 발명에 대해서 상세히 설명하였지만, 상기 실시 형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되지 않는다. 본 발명의 범위내에서 본 발명이 변형 가능한 것은 분명하다.
본 발명의 반도체 기억 장치 및 그 반도체 기억 장치의 제어 방법에서는, 반도체 기억 장치를 탑재하는 시스템 장치는 무효 어드레스 신호가 반도체 기억 장치에 공급된 것을 용이하게 인식할 수 있다. 이 결과, 오동작을 미연에 방지할 수 있다.
또한, 본 발명의 반도체 기억 장치에서는 소비 전력을 저감할 수 있다.
또, 본 발명의 반도체 기억 장치 및 그 반도체 기억 장치의 제어 방법에서는, 무효 어드레스의 공급시에 기록 동작 또는 소거 동작이 잘못 실행되는 것을 방지할 수 있다. 내부 회로가 동작하지 않기 때문에, 소비 전력을 대폭 저감할 수 있다.

Claims (12)

  1. 2n(n은 양의 정수)보다 크고 2(n+1) 보다 작은 어드레스 공간에 대응하는 복수의 메모리 셀과;
    외부로부터 공급되는 어드레스 신호가 상기 어드레스 공간 이외의 어드레스 공간을 나타내는 것을 검출하는 무효 어드레스 검출 회로와;
    상기 무효 어드레스 검출 회로의 상기 검출의 실행 시에 무효 신호를 전용 단자를 통해 반도체 기억 장치의 외부로 출력하는 무효 신호 출력 회로와;
    각각의 독출 동작에 있어서 상기 메모리 셀로부터 독출되는 독출 데이터를 래치하는 래치 회로와;
    독출 동작에 있어서 상기 무효 어드레스 검출 회로의 상기 검출의 실행 시에 상기 메모리 셀에 액세스하지 않고서 이전의 독출 동작에 의하여 상기 래치 회로에서 래치된 독출 데이터를 출력하는 출력 제어 회로
    를 포함하는 반도체 기억 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    외부로부터의 커맨드 입력에 응답하여 상기 메모리 셀로의 기록 동작이나 소거 동작을 실행하는 커맨드 제어 회로를 더 포함하고,
    상기 커맨드 제어 회로는 상기 무효 어드레스 검출 회로에 의하여 커맨드 입력으로서 외부로부터 공급되는 어드레스 신호가 상기 어드레스 공간 이외의 어드레스 공간을 나타내는 것을 검출했을 때, 상기 커맨드 입력을 무효로 함으로써 기록 동작이나 소거 동작을 금지시키는 것인 반도체 기억 장치.
  8. 삭제
  9. 2n(n은 양의 정수)보다 크고 2(n+1) 보다 작은 어드레스 공간에 대응하는 복수의 메모리 셀을 구비한 반도체 기억 장치의 제어 방법으로서,
    각각의 독출 동작에 있어서 상기 메모리 셀로부터 독출되는 독출 데이터를 래치하는 단계와;
    무효 신호를 전용 단자를 통해 상기 반도체 기억 장치의 외부로 출력하고, 상기 어드레스 공간 이외의 어드레스 공간을 나타내는 외부로부터 공급되는 어드레스 신호가 검출된 경우, 상기 메모리 셀에 액세스하지 않고서 이전의 독출 동작에 의하여 래치된 독출 데이터를 출력하는 단계
    를 포함하는 반도체 기억 장치의 제어 방법.
  10. 제9항에 있어서,
    외부로부터의 커맨드 입력에 응답하여 상기 메모리 셀로의 기록 동작이나 소거 동작을 자동으로 실행하는 단계와;
    상기 어드레스 공간 이외의 어드레스 공간을 나타내는 외부로부터 공급되는 어드레스 신호가 검출된 경우, 상기 커맨드 입력을 무효로 함으로써 상기 기록 동작이나 소거 동작을 금지시키는 단계를 더 포함하는 반도체 기억 장치의 제어 방법.
  11. 제1항에 있어서, 상기 어드레스 신호를 디코딩하고, 상기 무효 어드레스 검출 회로의 상기 검출의 실행 시에 비활성화되는 디코더를 더 포함하는 반도체 기억 장치.
  12. 제1항에 있어서, 상기 메모리 셀로부터 독출되는 데이터 신호를 증폭하고, 상기 무효 어드레스 검출 회로의 상기 검출의 실행 시에 비활성화되는 센스 증폭기를 더 포함하는 반도체 기억 장치.
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