JP4778321B2 - 半導体メモリ、メモリシステム - Google Patents

Description

本発明は、内部設定を変更できる半導体メモリやメモリシステムに関する。

一般に、半導体メモリを含む半導体集積回路では、製品完成等に際して機能テストが行なわれる。そのため各種内部設定を変更できる必要がある。また半導体メモリ等は使用される形態やニーズによって、ＢＬ（Ｂｕｒｓｔ−Ｌｅｎｇｔｈ）やＲＬ（Ｒｅａｄ−Ｌａｔｅｎｃｙ）など、各種内部設定を変更できた方が望ましい。

しかし半導体集積回路は、近年の高集積化・微細化に伴って、外部端子の削減が要請されており、テスト実施のためや種々の動作モード設定のための信号入力用に特別な外部端子を設けない傾向にある。そのため、専用の端子を設けずに、各種設定を変更できるようにするための様々な工夫が提案されている。

例えば一般的な半導体メモリでは、動作モードを切り替えるレジスタを備え、そのレジスタ情報を外部から電気的に書き換えることによって動作モードを変更する。そして多くの場合、このレジスタの書き換えは、ＲＤ（読み出し）、ＷＴ（書き込み）、Ｒｅｆ（リフレッシュ）といった通常用いられるコマンドとは異なるイリーガルなコマンドを複数回アドレスコードを組み合わせて入力することによって行なう。

また特許文献１には、特定のアドレス値をモード設定用に割り当て、そのアドレス値にデータを書き込むことにより、設定値の変更を行なう構成が開示されている。
特開平７−９２２４２号公報

上記したような、通常はイリーガルなコマンドを動作モードを設定するときに有効にして設定を変更する構成としたり、特許文献１のメモリのように特定のアドレス値にデータを書き込むことによってメモリの設定を変更する構成は、メモリシステムの設計が複雑になる。

以上の点を鑑み、本発明は、簡単な手続きによりメモリの内部設定を変更でき、またその回路構成も簡単なメモリシステムを提供することを課題とする。
また特に画像を扱うメモリシステムのように、メモリコントローラからメモリに与えられるアドレス入力で指定できるアドレス空間のうち、実メモリが実装されておらず使用されないアドレスがある場合に、そのアドレスコードを用いてメモリを使用する際の動作モードを設定できるシンプルなメモリシステムを提供することを課題とする。

本発明による、メモリコントローラはメモリに接続されており、アドレス受付部及びコマンド変換部を備える。
アドレス受付部は、外部からコマンドと共に入力されるアドレスコードを受け付ける。

コマンド変換部は、第１のコマンドと共に入力される前記アドレスコードが、前記メモリが実装されていないアドレス空間を指すとき、前記アドレスコードに基づいてメモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力する。

この構成により、アドレスコードの値の設定のみにより、メモリの内部設定を変更することが出来る。
また電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイから復帰後に前記第１のコマンドが、前記メモリが実装されていないアドレス空間を指す前記アドレスコードと共に最初に入力されたとき、前記コマンド変換部は、前記ＭＲＳコマンドを前記メモリに出力する構成とすることも出来る。

あるいは電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイから復帰してから、前記メモリが実装されているアドレス空間を指す前記アドレスコードが前記コマンドと共に入力されるまでの間、前記コマンド変換部は、前記第１のコマンドと共に入力される前記アドレスコードが、前記メモリが実装されていないアドレス空間を指すとき、メモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力する構成とすることも出来る。

更には電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイから復帰してから、書き込みコマンドが入力されるまでの間、前記コマンド変換部は、前記第１のコマンドと共に入力される前記アドレスコードが、前記メモリが実装されていないアドレス空間を指すとき、メモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力する構成とすることも出来る。

これらの構成により、ＭＲＳコマンドが出力される期間が限定されるので、メモリの内部設定を誤設定するのを防ぐことが出来る。
また前記第１のコマンドがＮ回（Ｎは２以上の自然数）連続して、前記メモリが実装されていないアドレス空間を指す前記アドレスコードと共に入力されたとき、前記コマンド変換部は、前記ＭＲＳコマンドを前記メモリに出力する構成とすることも出来る。

この構成により、よりメモリの内部設定を誤設定するのを防ぐことが出来る。
更には、前記Ｎ回連続して入力された第１のコマンドのうち、最初のＮ−１回と共に入力された前記アドレスコードが予め定められた値であるとき、前記コマンド変換部は、前記ＭＲＳコマンドを前記メモリに出力する構成とすることも出来る。

このような構成にすることにより、より一層メモリの内部設定を誤設定するのを防ぐことが出来る。
また前記第１のコマンドとは異なる第２のコマンドと共に入力される前記アドレスコードが、前記メモリが実装されていないアドレス空間を指すとき、前記コマンド変換部は、メモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力することを特徴とする構成にすることが出来る。

この構成により、より多くの内部設定を変更することが出来る。
また本発明は、メモリコントローラのみならず、半導体メモリ及びメモリシステムもその範囲に含む。

本発明によれば、通常動作と同じコマンド入力で、アドレス入力だけを決められたアドレスコードによって、メモリの動作設定を変更できる。
従って、動作設定変更のための構成を通常のメモリアクセスの動作／構成を用いて行えるので、回路構成を簡易にすることが出来る。

また、データコードを用いず、アドレスコードのみを指定することによって設定変更を行えるので、従来の方式より回路構成を簡易にすることが出来る。

まず本実施形態におけるメモリシステムで用いられる半導体メモリによるメモリ空間について説明する。
画像などに用いられる半導体メモリは、例えば、９６ｋ ｗｏｒｄ×３２ｂｉｔ（３Ｍｂｉｔ）というように２のベキ乗ではなく、３の倍数のアドレス空間が割り当てられることが多い。この場合、図１に示すように残りの１／４のアドレス空間は使われていない。

本実施形態では、この使用されていないアドレス空間のアドレス値を用いて、ＢＬ（Ｂｕｒｓｔ−Ｌｅｎｇｔｈ）やＲＬ（Ｒｅａｄ−Ｌａｔｅｎｃｙ）、ＷＬ（Ｗｒｉｔｅ−Ｌａｔｅｎｃｙ）等の半導体メモリの内部設定を変更する。

なお以下の説明では、本実施形態におけるメモリシステムの一例として、メモリシステムは画像用のメモリで、００Ｈ〜ＦＦＨまでのアドレス空間を持ち、図１に示したように００Ｈ〜ＢＦＨまでのアドレス空間１１にメモリが実装され、上位１／４のＣ０Ｈ〜ＦＦＨのアドレス空間１２には、メモリが実装されていないものとする。なお本実施形態のメモリシステムは、このようなものアドレス空間のものに限定されるものではない。またメモリは、同期式のメモリとして説明するが本実施形態のメモリは非同期式のメモリでもよい。

またメモリに種々の内部設定を変更するコマンドをＭＲＳ（Ｍｏｄｅ−Ｒｅｇｉｓｔｅｒ−Ｓｅｔ）コマンドという。
本実施形態では、ＭＲＳコマンドとして特別なイリーガルなコマンドを設けるのではなく、上記したメモリが未実装のアドレス空間１２に対してＲＤ（読み出し）コマンド等の通常の読み出し／書き込みで用いられるコマンドを実行した場合を、ＭＲＳコマンドとして認識する。（なお以下の例では、メモリが未実装のアドレス空間に対してＲＤコマンドを実行した場合をＭＲＳコマンドとする。）具体的には、最上位アドレスＡ＜１６：１５＞対し、アドレス入力Ａ＜１６：１５＞＝（Ｈ，Ｈ）を指定してＲＤコマンドが入力された場合、これをＭＲＳコマンドとして認識する。

なお上記説明では、ＭＲＳコマンドには、ＲＤコマンドを割り当てるとしたが、ＲＤコマンドに限らずＷＴ（書き込み）コマンド（ＷＴ）やＲｅｆ（リフレッシュ）コマンドなど他のコマンドに割り当てても問題ない。しかし揮発性のメモリでは、一番最初にＷＴコマンドが実行されて書き込みが行われることになるので、最初のＷＴコマンド以前に入力されたＲＤコマンドやＲｅｆコマンドのデータは保証する必要がないため、ＲＤコマンドあるいはＲＥＦコマンドといったＷＴコマンド以外のコマンドをＭＲＳコマンドに割り当てるのが望ましい。

図２は、ＭＲＳコマンドとＲＤコマンドを入力した際の、各入力端子の状態を示す図である。
ＭＲＳコマンドの入力は、／ＣＥ（Ｃｈｉｐ−Ｅｎａｂｌｅ）入力は“Ｌ”，／ＷＥ（Ｗｒｉｔｅ−Ｅｎａｂｌｅ）入力は“Ｈ”と、ＲＤコマンドと同じである。しかしアドレス入力がＡ＜１６：１５＞＝（Ｈ，Ｈ）と実メモリが非実装で、メモリとしては使用されていないアドレスを指定している。なお、アドレス入力Ａ＜１６：１５＞＝（Ｈ，Ｈ）以外の値をとるとＲＤコマンドとして認識される。

ＭＲＳコマンドでは、Ａ＜１６：１５＞以外のアドレスコード２１ａで各動作モードの設定値を選択、設定する。例えば、アドレスコード２１ａのＡ＜１４：１３＞にＲＬの設定値を割り振り、Ａ＜１４：１３＞＝（Ｌ，Ｈ）の場合ＲＬ＝２とし、Ａ＜１４：１３＞＝（Ｈ，Ｈ）の場合にはＲＬ＝４と設定入力する。またそれとは独立に、アドレスコード２１ａのＡ＜８：７＞にはＢＬの設定値を割り振り、例えばＡ＜８：７＞＝（Ｌ，Ｈ）と入力した場合（ＢＬ）＝２とし、Ａ＜８：７＞＝（Ｈ，Ｈ）の場合にはＢＬ＝８と設定値を設定入力するものとする。

ＭＲＳコマンドが入力されたのときは、同時に入力されるアドレス入力のアドレス空間には実メモリは実装されていないので、該当するメモリセルは存在しない。よってメモリコアは動作しない。

なお、ＭＲＳコマンド実行せずに、メモリセルにアクセスを開始した場合には、メモリは、あらかじめモードレジスタ（後述）に初期値として設定されている値に基づいた動作モードで動作することになる。

次に、ＭＲＳコマンドによる誤設定を防止する手法について説明する。
図３は、電源投入後、イニシャライズ（リセット）後、あるいは、ローパワースタンバイからの復帰後の、最初のＲＤコマンドのみでＭＲＳを行なう場合を示している。

同図の場合、最初のＭＲＳコマンドは受け付け、アドレスコード２１ｂによって設定を変更するが、一度ＭＲＳコマンドが入力され受け付けられたら、それ以降に入力されたＭＲＳコマンドを受け付けないようにすることで、不慮の動作によって、動作モードが切り替わることを防ぐ。このため、２番目のＭＲＳコードのアドレスコード２２では、設定は変更されない。

上述したように、ＤＲＡＭやＳＲＡＭ等の揮発性メモリはＷＴコマンドから通常の有意な動作が開始されるので、アドレス入力によらずＷＴコマンドが入力された場合、あるいは、ＷＴコマンドに限らずメモリセルの存在するアドレスを指定するコマンドが入力された場合、たとえその間一度もＭＲＳコマンドを受け付けていなくても、それ以降はＭＲＳコマンドを受け付けないようにするのが望ましい。

なお、ＭＲＳコマンドにＲＤコマンドを割り当てた場合を例に説明したが、他のコマンドに割り当てた場合も同様である。
次に、ＭＲＳコマンドによる誤設定を防止する第２の手法について説明する。

図４に示す第２の手法では、電源投入後、イニシャライズ（リセット）後、あるいは、ローパワースタンバイからの復帰後、対応するメモリセルが存在するアドレスへのコマンドが入るまでの間、ＭＲＳコマンドを受付け続けるものである。

図３の場合では、最初の１回目のＭＲＳコマンドのみを有効としたが、図４の手法では、通常の動作が開始されるまでの間に入力されたＭＲＳコマンドを全て有効としている。
複数回のＭＲＳコマンドを有効にすることで、ＭＲＳの不慮の設定がなされた場合の再設定が可能となる。この場合、メモリの動作モードは最後のＭＲＳコマンドによる設定値で決まることになる。

同図の場合ＲＤコマンドが入力されるまでの間に、３回ＭＲＳコマンドが入力されているが、各ＭＲＳコマンドと共に入力されたアドレスコード２１ｃ、２１ｄ及び２１ｅによってメモリの設定が変更され、最終的にはアドレスコード２１ｅによる設定値が設定される。

この手法においても、実メモリの存在するアドレスへのコマンド（ＭＲＳコマンド以外のコマンド）が入力されたら、それ以降のＭＲＳコマンドは無効とすることで、通常のメモリアクセスを行なっている最中に動作モードが間違って切り替わることを防ぐことができる。

次に、ＭＲＳコマンドによる誤設定を防止する第３の手法について説明する。
図５に示す第３の手法では、動作モードの不慮の動作による設定が行なわれにくくするため、メモリセルの存在しないアドレスに対するアクセスが連続して３回なされた場合、すなわちＭＲＳコマンドが連続３回入力された場合に、ＭＲＳコマンドを受け付けて設定変更を行う。

この場合３番目のＭＲＳコマンドと共に入力されるアドレスコード２１ｆに基づいて動作モードを設定する。
なお図５ではＭＲＳコマンドが連続３回入力されるとＭＲＳコマンドを受け付けているが、３回に限定されるものではなく、２回若しくは４回以上の入力によってＭＲＳコマンドを受け付けるように構成してもよい。

また図３に示したように、３番目のＭＲＳコマンドのみによって設定が行われ、４番目以降のＭＲＳコマンドは受け付けないように制限したり、あるいは図４で説明したように、実メモリが実装されているアドレスを指定するコマンドが入力されるまで、３番目のＭＲＳコマンド以降、何度でもＭＲＳコマンドを受け付けて、設定を変更できるように構成してもよい。なお図５の場合は、後者の場合を示している。

次に、ＭＲＳコマンドによる誤設定を防止する第４の手法について説明する。
図６に示す第４の手法は、図５に示した第３の手法より、さらに動作モードの不慮の設定が行なわれにくくしたものである。

第３の手法では、複数回のＭＲＳコマンドが入力されると、ＭＲＳコマンドを受け付ける構成となっていたが、第４の実施形態では複数回のＭＲＳコマンドと共に入力されるアドレスコードを、予め定められた値と比較し、一致したときにＭＲＳコマンドを受け付ける構成とする。

図６の場合には、連続して入力される１回目のＭＲＳコマンド（ＭＲＳ−１）、及び２回目のＭＲＳコマンド（ＭＲＳ−２）と同時にアドレス＜１４：１＞として入力されるアドレスコード２１ｇ及び２１ｈの値が予め決められた値と一致したとき、３回目のＭＲＳコマンド（ＭＲＳ−ｃｏｄｅ）と共に入力されるアドレスコード２１ｉによって、動作モードの設定を変更する。

なお、図６の構成においても、図５の第３の手法の場合と同様、３番目のＭＲＳコマンドのみによって設定が行われ、４番目以降のＭＲＳコマンドは受け付けないように制限したり、あるいは実メモリが実装されているアドレスを指定するコマンドが入力されるまで、３番目のＭＲＳコマンド以降、何度でもＭＲＳコマンドを受け付けて、設定を変更できるように構成してもよい。

また図６では、上位２ビット以外全てのアドレスコードを特定値との比較に用いていたが、必ずしも全てのビットのアドレスコードを用いる必要は無い。
次に、ＭＲＳコマンドによる誤設定を防止する第５の手法について説明する。

図７に示す第５の手法では、ＭＲＳコマンドを複数設ける。この設け方としては、第１〜第４の手法では、アドレスコードとしてメモリが非実装のアドレスを指定したＲＤコマンドをＭＲＳコマンドとしていたが、第５の手法では、これに加え、アドレスコードとしてメモリが非実装のアドレスを指定したＷＴコマンドもＭＲＳコマンドとする。この場合、前者をＭＲＳ−Ａとし、後者をＭＲＳ−Ｂとする。

第５の手法では、２つのＭＲＳコマンドをそれぞれ異なる動作モードの設定を行わせるコマンドとする。例えばＭＲＳ−ＡはＲＬやＢＬの設定を行うコマンドであり、ＭＲＳ−Ｂはメモリコア内部の出力トランジスタの各種電圧レベルや動作タイミング等の能力切り替えを行なうコマンドとする。

図７では、ＲＤコマンドによるＭＲＳコマンドであるＭＲＳ−Ａのアドレスコード２１ｊによって、ＲＬ、ＷＬ及びＢＬ等の設定を行ない、ＷＴコマンドによるＭＲＳコマンドであるＭＲＳ−Ａのアドレスコード２１ｊによって、内部トランジスタの各種能力の切換を行っている。

次に本実施形態のメモリシステムの構成について説明する。
図８は、本実施形態におけるメモリシステムの第１の構成例を示す図である。
本実施形態のメモリシステムは、メモリコントローラ３１ａ及びメモリ３２ａより構成されている。

メモリコントローラ３１ａは、デバイス外部から入力されるアドレスコードを受け付けるアドレス受付部３３ａと、アドレスコードと／ＷＲ、／ＣＥ等の制御信号の入力値からメモリ３２ａが解釈できる命令ｃｍｄを生成して出力するコマンド変換部３４ａを備えている。例えば、これまで説明してきたような実メモリを実装していないアドレス空間に対するアドレスコードを指定してＲＤ命令が入力されると、コマンド変換部３４ａは、メモリ３２ａが理解できる命令であるＭＲＳコマンドに変換する。

メモリ３２ａは、グラフィック用メモリ等、全アドレス空間に対してメモリセルが未対応の部分を持つメモリで、ラッチ＆コマンドデコーダ３５ａ、Ｄｉｎ／Ｄｏｕｔコントローラ３６ａ、モードレジスタ３７ａ、モードコントローラ３８ａ、及びメモリコア３９ａを備えている。

ラッチ＆コマンドデコーダ３５ａは、メモリコントローラ３１ａからの命令ｃｍｄをラッチすると共にデコードし、デコード結果に基づいてメモリコア３９ａに対するデータの読み出し／書き込みを制御し、及びメモリレジスタ３８ａにデータを書き込む。Ｄｉｎ／Ｄｏｕｔコントローラ３６ａは、メモリコントローラ３１ａから受け取った書き込みデータをメモリコア３９ａに書き込み、またメモリコア３９ａから読み出したデータをメモリコントローラ３１ａに出力する。モードレジスタ３７ａは、メモリ３２ａの各種設定がセットされるレジスタで、このモードレジスタ３７ａにセットされている値を変更することにより、メモリは、ＲＬ、ＢＬなどの各種内部設定が変更される。モードコントローラ３８ａは、モードレジスタ３７ａにセットされた値に基づいて、メモリコア３９ａ等の制御を行ない、各種内部設定の変更を実現する。メモリコア３９ａはメモリセルアレーやセンスアンプ等からなり、アドレスコードによって指定された位置のセルからデータを読み出し／書き込みが行われるものである。

図８の構成では、メモリ３２ａにメモリコントローラ３１ａを接続することにより本実施形態の各種動作を実現する。
図９は、本実施形態におけるメモリシステムの第２の構成例を示す図である。

図９に示す第２の構成例は、メモリコントローラ３１ｂをメモリ３２ｂ内に内蔵した構成である。
同図の構成では、メモリコントローラ３１ｂ、アドレス受付部３３ｂ及びコマンド変換部３３ｂを備え、メモリコントローラ３１ｂは、基本的には図８のメモリコントローラ３１ａと同じ動作を行う。

またラッチ＆コマンドデコーダ３５ａ、Ｄｉｎ／Ｄｏｕｔコントローラ３６ｂ、モードレジスタ３７ｂ、モードコントローラ３８ｂ、及びメモリコア３９ｂは、その基本的構成や動作は図８の場合と同じである。

この構成の場合、メモリコントローラ３１ｂをメモリ３２ｂに内蔵しているので、新たにメモリ３２ｂにデバイスを外付けしなくても、本実施形態の各種動作を実現することが出来る。

図１０は、本実施形態におけるメモリシステムの第３の構成例を示す図である。
図１０に示す第３の構成例では、図８の構成において、モードレジスタ３７ｃをメモリ３２ｃではなく、メモリコントローラ３１ｃ側に備える構成としたものである。この場合メモリコントローラ３１ｃからメモリ３２ｃに動作モードを示す信号が渡される。この動作モードを示す信号はデコードされたものでもよいが、メモリ３２ｃ内にデコーダをもつことでメモリコントローラ３１ｃとメモリ３２ｃ間でやりとりするモード信号の数を減らす構成とすることも出来る。

この構成により、メモリコントローラ３１ｃ、メモリレジスタ３７ｃを備えないメモリ３２ｃに対しても対応することが出来る。
図１１は、本実施形態におけるメモリシステムの第４の構成例を示す図である。

図１１に示す第４の構成例では、メモリコントローラ３１ｄ及びメモリ３２ｄ共にモードレジスタを備えない構成で、代わりに、メモリコントローラ３１ｄ及びメモリ３２ｄの外部に不揮発性メモリ４０を備えている。

この不揮発性メモリ４０は、上記した図８乃至図１０のモードレジスタ３７（３７ａ〜３７ｄ）と基本的には、同じ機能を果たす。図１１の構成では、モードレジスタ３７の機能を不揮発性メモリ４０により実現しているので、一度設定されたＢＬ、ＲＬ等の内部設定は、電源を再投入しても消去されずに残っているので、起動する度に設定をし直す必要が無い。

なおメモリコントローラ３１ａ、３１ｃ、３１ｄに接続するメモリ３２ａ、３２ｃ、３２ｄは、汎用のメモリデバイスであってもよい。
図１２は、本実施形態のメモリシステムの別形態として示す、グラフィックコントローラの構成例を示す。

本実施形態のメモリシステムは、図８、図１０、図１１に示したようなメモリコントローラ３１とメモリ３２のみによる構成に限らず図１２のグラフィックコントローラのように、他の周辺機器を含む構成であってもよい。

図１２のグラフィックコントローラ４１は、メモリコントローラ４３とメモリ４４の他に入力データを加工してビデオ信号を生成するグラフィックコア４２、グラフィックコントローラ４１の内部クロックを生成するクロックジェネレータ、ビデオ信号を入出力するビデオインタフェース４６、及び情報処理装置のバスとの接続を司る外部バスインタフェース４７を備えている。

この構成の場合、メモリ４４はグラフィック用のメモリなので３の倍数のアドレス空間に実メモリが割り当てられている。
このようなグラフィックコントローラ４１においても、メモリ４４の内部設定を変更したいときは、メモリコントローラ４３に対して、実メモリが割り当てられていないアドレス空間を指定してコマンドを送ることにより、ＲＬ、ＢＬ等の内部設定を変更することが出来る。

なおグラフィックコントローラは、その使用目的や使用環境によって、様々な構成が考えられ、図１２の構成は一例に過ぎない。
なお上記説明では、メモリとしてグラフィックに用いられるものを想定し、３の倍数のアドレス空間に実メモリが割り当てられているものとしたが、本実施形態のメモリシステムはこのような構成に限定されるものではなく、アドレス空間に実アドレスが実装されていない部分が存在すれば、他の構成でもよい。

また上記説明では、メモリシステムに用いられるメモリをＤＲＡＭとしたが、ＳＲＡＭ等の他のメモリでもよい。
（付記１）
メモリに接続されたメモリコントローラであって、
外部からコマンドと共に入力されるアドレスコードを受け付けるアドレス受付部と、
第１のコマンドと共に入力される前記アドレスコードが、前記メモリが実装されていないアドレス空間を指すとき、前記アドレスコードに基づいてメモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力するコマンド変換部と、
を備えるメモリコントローラ。
（付記２）
電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイから復帰後に前記第１のコマンドが、前記メモリが実装されていないアドレス空間を指す前記アドレスコードと共に最初に入力されたとき、前記コマンド変換部は、前記ＭＲＳコマンドを前記メモリに出力することを特徴とする付記１に記載のメモリコントローラ。
（付記３）
電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイから復帰してから、前記メモリが実装されているアドレス空間を指す前記アドレスコードが前記コマンドと共に入力されるまでの間、前記コマンド変換部は、前記第１のコマンドと共に入力される前記アドレスコードが、前記メモリが実装されていないアドレス空間を指すとき、メモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力することを特徴とする付記１に記載のメモリコントローラ。
（付記４）
電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイから復帰してから、書き込みコマンドが入力されるまでの間、前記コマンド変換部は、前記第１のコマンドと共に入力される前記アドレスコードが、前記メモリが実装されていないアドレス空間を指すとき、メモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力することを特徴とする付記１に記載のメモリコントローラ。
（付記５）
前記第１のコマンドがＮ回（Ｎは２以上の自然数）連続して、前記メモリが実装されていないアドレス空間を指す前記アドレスコードと共に入力されたとき、前記コマンド変換部は、前記ＭＲＳコマンドを前記メモリに出力することを特徴とする付記１に記載のメモリコントローラ。
（付記６）
前記Ｎ回連続して入力された第１のコマンドのうち、最初のＮ−１回と共に入力された前記アドレスコードが予め定められた値であるとき、前記コマンド変換部は、前記ＭＲＳコマンドを前記メモリに出力することを特徴とする付記５に記載のメモリコントローラ。
（付記７）
前記第１のコマンドは、読み出しコマンドであることを特徴とする付記１に記載のメモリコントローラ。
（付記８）
前記第１のコマンドとは異なる第２のコマンドと共に入力される前記アドレスコードが、前記メモリが実装されていないアドレス空間を指すとき、前記コマンド変換部は、メモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力することを特徴とする付記１に記載のメモリコントローラ。
（付記９）
前記第１のコマンドは読み出しコマンドであり、前記第２のコマンドは書き込みコマンドであることを特徴とする付記８に記載のメモリコントローラ。
（付記１０）
複数のメモリセルを備えるメモリコアと、
内部動作の設定値をセットするモードレジスタと、
外部からコマンドと共に入力されるアドレスコードを受け付けるアドレス受付部と、
前記メモリコアが第１のコマンドと共に入力される前記アドレスコードが指すアドレス空間に対応する前記メモリセルを備えないとき、前記アドレスコードの値に基づいて前記モードレジスタの値を書き換えるコマンド変換部と、
を備える半導体メモリ。
（付記１１）
前記メモリコアは、２のべき乗分でないメモリセルを備えることを特徴とする付記１０に記載の半導体メモリ。
（付記１２）
前記メモリコアは、３の倍数分のメモリセルを備えることを特徴とする付記１１に記載の半導体メモリ。
（付記１３）
電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイから復帰してから、書き込みコマンドが入力されるまでの間、前記コマンド変換部は、前記第１のコマンドと共に入力される前記アドレスコードが指すアドレス空間に対応するメモリセルを前記メモリが備えないとき、前記モードレジスタの値を書き換えることを特徴とする付記１１に記載の半導体メモリ。
（付記１４）
前記第１のコマンドがＮ回（Ｎは２以上の自然数）連続して、前記メモリがメモリセルを備えないアドレス空間を指す前記アドレスコードと共に入力されたとき、前記コマンド変換部は、前記モードレジスタの値を書き換えることを特徴とする付記１１に記載のメ半導体メモリ。
（付記１５）
複数のメモリセルを備えるメモリコアを有するメモリと、
前記メモリが、第１のコマンドと共に入力される前記アドレスコードが指すアドレス空間に対応する前記メモリセルを備えないとき、前記アドレスコードの値に基づいて前記メモリの内部設定を変更するメモリコントローラと、
を備えるメモリシステム。
（付記１６）
前記メモリは、当該メモリの内部動作の設定値をセットするモードレジスタを更に有することを特徴とする付記１５のメモリシステム。
（付記１７）
前記メモリコントローラは、当該メモリの内部動作の設定値をセットするモードレジスタを更に有することを特徴とする付記１５のメモリシステム。
（付記１８）
前記メモリの内部動作の設定値をセットするモードレジスタを更に備えることを特徴とする付記１５のメモリシステム。
（付記１９）
前記モードレジスタは、不揮発性メモリにより構成されることを特徴とする付記１８に記載のメモリシステム。
（付記２０）
前記メモリシステムは、グラフィックコントローラとして構成されることを特徴とする付記１５に記載のメモリシステム。

グラフィックに用いられるメモリ空間を示す図である。 ＭＲＳコマンドとＲＤコマンドを入力した際の、各入力端子の状態を示す図である。 電源投入後、イニシャライズ（リセット）後、あるいは、ローパワースタンバイからの復帰後の、最初のＲＤコマンドのみでＭＲＳを行なう場合を示す図である。 ＭＲＳコマンドによる誤設定を防止する第２の手法について示す図である。 ＭＲＳコマンドによる誤設定を防止する第３の手法について示す図である。 ＭＲＳコマンドによる誤設定を防止する第４の手法について示す図である。 ＭＲＳコマンドによる誤設定を防止する第５の手法について示す図である。 本実施形態におけるメモリシステムの構成例を示す図である。 本実施形態におけるメモリシステムの第２の構成例を示す図である。 本実施形態におけるメモリシステムの第３の構成例を示す図である。 本実施形態におけるメモリシステムの第４の構成例を示す図である。 グラフィックコントローラの構成例を示す図である。

符号の説明

２１ａ〜２１ｋ、２２ アドレスコード
３１ａ〜３１ｄ、４３ メモリコントローラ
３２ａ〜３２ｄ、４４ メモリ
３３ａ〜３３ｄ アドレス受付部
３４ａ〜３４ｄ コマンド変換部
３５ａ〜３５ｄ ラッチ＆コマンドデコーダ
３６ａ〜３６ｄ Ｄｉｎ／Ｄｏｕｔコントローラ
３７ａ〜３７ｄ モードレジスタ
３８ａ〜３８ｄ モードコントローラ
３９ａ〜３９ｄ メモリコア
４０ 不揮発性メモリ
４１ グラフィックコントローラ
４２ グラフィックコア
４５ クロックジェネレータ
４６ ビデオインタフェース
４７ 外部バスインタフェース

Claims (4)

1. メモリに接続されたメモリコントローラであって、
   外部からコマンドと共に入力されるアドレスコードを受け付けるアドレス受付部と、
   前記アドレス受付部が第１のコマンドと共に受け付けた前記アドレスコードが、前記メモリが実装されていないアドレス空間を指しており、且つ、該第１のコマンドが読み出しコマンド、書き込みコマンド、及びリフレッシュコマンドのいずれかであったとき、前記アドレスコードに基づいてメモリの内部設定の変更を指示するＭＲＳコマンドを前記メモリに出力するコマンド変換部と、
   を備え、
   前記コマンド変換部は、前記メモリが実装されていないアドレス空間を指している前記アドレスコードを前記第１のコマンドと共に前記アドレス受付部が受け付けた時が、電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイからの復帰後における最初であった場合にのみ、前記ＭＲＳコマンドを前記メモリに出力することを特徴とするメモリコントローラ。
2. 複数のメモリセルを備えるメモリコアと、
   内部動作の設定値をセットするモードレジスタと、
   外部からコマンドと共に入力されるアドレスコードを受け付けるアドレス受付部と、
   前記アドレス受付部が第１のコマンドと共に受け付けた前記アドレスコードが指すアドレス空間に対応する前記メモリセルを前記メモリコアが備えておらず、且つ、該第１のコマンドが読み出しコマンド、書き込みコマンド、及びリフレッシュコマンドのいずれかであったとき、前記アドレスコードの値に基づいて前記モードレジスタの値を書き換えるコマンド変換部と、
   を備え、
   前記コマンド変換部は、前記メモリコアが備えていないメモリセルに対応するアドレス空間を指している前記アドレスコードを前記第１のコマンドと共に前記アドレス受付部が受け付けた時が、電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイからの復帰後における最初であった場合にのみ、前記モードレジスタの値を書き換えることを特徴とする半導体メモリ。
3. 前記メモリコアは、２のべき乗分でないメモリセルを備えることを特徴とする請求項２に記載の半導体メモリ。
4. 複数のメモリセルを備えるメモリコアを有するメモリと、
   前記メモリが、第１のコマンドと共に入力される前記アドレスコードが指すアドレス空間に対応する前記メモリセルを備えておらず、且つ、該第１のコマンドが読み出しコマンド、書き込みコマンド、及びリフレッシュコマンドのいずれかであったとき、前記アドレスコードの値に基づいて前記メモリの内部設定を変更するメモリコントローラと、
   を備え、
   前記メモリコントローラは、前記メモリコアが備えていないメモリセルに対応するアドレス空間を指している前記アドレスコードが前記第１のコマンドと共に入力された時が、電源投入後、イニシャライズリセット後、あるいは、ローパワースタンバイからの復帰後における最初であった場合にのみ、前記メモリの内部設定を変更することを特徴とするメモリシステム。