KR102160607B1 - 반도체 메모리 및 그의 구동 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리에 관한 것으로서, 로우 커맨드 동작 이후 다음 로우 커맨드 동작의 최소 동작 간격을 저장하기 위한 저장부, 외부에서 연속적으로 입력되는 상기 로우 커맨드 신호가 상기 최소 동작 간격 이내에 활성화됨을 검출하기 위한 검출부, 상기 로우 커맨드 신호를 래칭하여 플래그 신호를 생성하기 위한 래칭부 및 상기 검출부의 출력신호에 응답하여 상기 플래그 신호를 상기 최소 동작 간격에 대응하여 쉬프팅하여 내부 로우 커맨드 신호를 생성하기 위한 쉬프팅부가 제공된다.

Description

반도체 메모리 및 그의 구동 방법{SEMICONDUCTOR MEMORY AND METHOD FOR OPERATING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 커맨드를 입력받아 내부 동작을 수행하는 반도체 메모리에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory; 이하 'DRAM'이라 함) 동작을 제어하는 시스템 칩셋(System chipset)에서 DRAM 쪽으로 커맨드(Command)를 입력할 때 비동기 파라미터(Parameter)의 차이로 인해 커맨드를 입력할 수 있는 타이밍(Timing)이 충돌이 발생할 수 있다. 이러한 경우, 정상적으로 입력되어야 하는 클록(Clock)에 커맨드가 입력되지 않고 다음 클록에 커맨드를 입력해야 하는 상황이 발생한다.
예를 들어 연속적인 액티브 커맨드 입력시 첫 번째 액티브 커맨드가 입력되고 다음 액티브 커맨드가 입력되기까지의 구간인 라스-투-라스 딜레이(RAS to RAS Delay; tRRD, 이하 'tRRD'라 함)가 2tCK이고, 첫 번째 액티브 커맨드가 입력되고 리드 또는 라이트 커맨드 등을 포함하는 컬럼 커맨드가 입력되기까지의 구간인 라스-투-카스 딜레이(RAS to CAS Delay; tRCD, 이하 'tRCD'라 함)가 4tCK일 경우, 리드 커맨드와 액티브 커맨드가 동일한 시점에 입력되어야 하는 상황이 발생한다. 그러나 한 클록 당 한 개의 커맨드만 입력할 수 있으므로 리드 커맨드 또는 액티브 커맨드가 다음 클록에 입력되어 내부 동작이 정상적인 타이밍보다 늦어질 수 있는 문제가 발생한다.
본 발명의 실시예들이 해결하고자 하는 과제는, 내부 동작 구간보다 짧은 간격으로 커맨드를 입력 받더라도 정상적인 내부 동작이 가능한 반도체 메모리를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리는, 로우 커맨드 동작 이후 다음 로우 커맨드 동작의 최소 동작 간격을 저장하기 위한 저장부; 외부에서 연속적으로 입력되는 상기 로우 커맨드 신호가 상기 최소 동작 간격 이내에 활성화됨을 검출하기 위한 검출부; 상기 로우 커맨드 신호를 래칭하여 플래그 신호를 생성하기 위한 래칭부; 및 상기 검출부의 출력신호에 응답하여 상기 플래그 신호를 상기 최소 동작 간격에 대응하여 쉬프팅하여 내부 로우 커맨드 신호를 생성하기 위한 쉬프팅부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리는, 로우 커맨드 동작 이후 컬럼 커맨드 동작의 최소 동작 간격을 저장하기 위한 저장부; 외부에서 입력되는 컬럼 커맨드 신호가 로우 커맨드 신호 입력 이후 상기 최소 동작 간격보다 앞선 시점에 활성화됨을 검출하기 위한 검출부; 상기 로우 커맨드 신호 및 상기 컬럼 커맨드 신호를 래칭하여 플래그 신호를 생성하기 위한 래칭부; 및 상기 검출부의 출력신호에 응답하여 상기 플래그 신호를 상기 최소 동작 간격에 대응하여 쉬프팅하여 내부 커맨드 신호를 생성하기 위한 쉬프팅부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리의 구동 방법은, 제1 커맨드 신호를 입력받아 상기 제1 커맨드 신호에 대응하는 내부 동작을 수행하기 위한 제1 내부 커맨드 신호를 생성하는 단계; 상기 제1 커맨드 신호가 활성화되고 이후 제2 커맨드 신호가 활성화되기까지의 간격을 예정된 활성화 간격과 비교하는 단계; 및 상기 비교 결과에 응답하여 상기 제2 커맨드 신호를 상기 예정된 활성화 간격에 대응하도록 쉬프팅하여 상기 제2 내부 커맨드 신호를 생성하는 단계를 포함할 수 있다.
바람직하게, 상기 예정된 활성화 간격은 상기 제1 내부 커맨드 신호가 활성화되고 이후 상기 제2 내부 커맨드 신호가 활성화되는 간격으로 정의될 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템은, 커맨드를 입력받아 래칭하기 위한 복수의 래칭부를 포함하며, 상기 래칭부의 개수 정보를 출력하는 반도체 메모리; 및 상기 반도체 메모리로부터 입력된 상기 래칭부의 개수 정보에 응답하여 예정된 커맨드 입력 간격동안 상기 커맨드의 개수를 조절하는 컨트롤러를 포함할 수 있다.
상술한 실시예들에 의한 반도체 메모리 장치에 의하면, 내부 동작 구간보다 짧은 간격으로 커맨드를 입력받더라도 커맨드의 쉬프팅 동작을 통해 정상적인 타이밍에 동작될 수 있도록 함으로써 효율적인 동작 타이밍을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 도 1에 도시된 액티브 커맨드가 tRRD에 맞게 입력되는 경우를 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 도 1에 도시된 액티브 커맨드가 tRRD보다 빠르게 입력되는 경우를 도시한 타이밍 다이어그램이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 5는 본 발명의 다른 실시예에 따른 도 4에 도시된 리드 커맨드가 tRCD보다 빠르게 입력되는 경우를 도시한 타이밍 다이어그램이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 1을 참조하면, 반도체 메모리는 커맨드 디코더(110), 래칭부(120), 모드 레지스터 셋(130), 검출부(140), 쉬프팅부(150) 및 뱅크 제어부(160)를 포함할 수 있다.
도 1에서 반도체 메모리는 로우 커맨드 동작인 액티브 커맨드(ACT) 동작을 일례로 설명하기로 한다.
커맨드 디코더(110)는 외부로부터 입력받은 커맨드(CMD)를 디코딩하여 액티브 커맨드(ACT) 및 모드 레지스터 셋 커맨드(MRS)를 생성한다. 여기서 커맨드(CMD)는 /CS, /RAS, /CAS, /WE 등을 포함하며, 외부 컨트롤러로부터 제공받을 수 있다.
래칭부(120)는 커맨드 디코더(110)로부터 생성된 액티브 커맨드(ACT)를 래칭하여 플래그 신호(ACT1_FLAG, ACT2_FLAG)를 생성한다. 여기서 액티브 커맨드(ACT)가 연속적으로 입력되는 경우 래칭부(120)는 연속적으로 입력되는 액티브 커맨드(ACT)에 따라서 순차적으로 플래그 신호(ACT1_FLAG, ACT2_FLAG)를 생성한다. 도 1에서는 액티브 커맨드(ACT)가 두 번 연속으로 입력되는 경우에 대한 실시예를 도시하였으므로 플래그 신호(ACT1_FLAG, ACT2_FLAG)가 두 개가 생성되었으며, 그 이상의 액티브 커맨드(ACT)가 입력되는 경우, 그에 따라 생성되는 플래그 신호(ACT1_FLAG, ACT2_FLAG)의 개수도 늘어날 것이다.
모드 레지스터 셋(120)은 커맨드 디코더(110)로부터 생성된 모드 레지스터 셋 커맨드(MRS)에 응답하여 외부로부터 입력된 어드레스(ADD)를 디코딩하여 액티브 커맨드(ACT) 동작 이후 다음 액티브 커맨드(ACT) 동작의 최소 동작 간격을 저장한다. 다시 말하면, 첫 번째 액티브 커맨드(ACT)가 입력되고 다음 액티브 커맨드(ACT)가 입력되기까지의 구간인 라스-투-라스 딜레이(RAS to RAS Delay; tRRD, 이하 'tRRD'라 함) 또는 액티브 커맨드(ACT)가 입력되고 리드 또는 라이트 등의 컬럼 커맨드가 입력되기까지의 구간인 라스-투-카스 딜레이(RAS to CAS Delay; tRCD, 이하 'tRCD'라 함) 등을 포함하는 비동기 파라미터 정보(PARA_INFO)를 저장한다.
한편, 여기서 모드 레지스터 셋(130)은 비동기 파라미터 정보(PARA_INFO)를 저장하기 위한 저장부의 일례로, 모드 레지스터 셋(130)이 아닌 다른 유형의 저장부가 사용될 수 있다.
검출부(140)는 액티브 커맨드(ACT)가 입력되는 시점과 tRRD 구간을 비교하여 플래그 신호(ACT1_FLAG, ACT2_FLAG)를 쉬프팅하기 위한 제어신호(CMD_CTRL)를 생성한다. 여기서 tRRD 구간에 대한 정보는 모드 레지스터 셋(130)으로부터 제공받는 비동기 파라미터 정보(PARA_INFO)에 포함된다.
쉬프팅부(150)는 검출부(140)로부터 출력된 제어신호(CMD_CTRL)에 응답하여 플래그 신호(ACT1_FLAG, ACT2_FLAG)를 비동기 파라미터 정보(PARA_INFO)에 대응하여 쉬프팅하여 내부 액티브 커맨드(INT_ACT1, INT_ACT2)를 생성한다. 따라서 내부 액티브 커맨드(INT_ACT1, INT_ACT2)는 tRRD를 지켜 생성될 수 있다.
뱅크 제어부(160)는 쉬프팅부(150)로부터 생성된 내부 액티브 커맨드(INT_ACT1, INT_ACT2) 및 뱅크 어드레스(BK_ADD)에 응답하여 뱅크의 활성화를 순차적으로 제어하기 위한 뱅크 제어신호(BKACT1, BKACT2)를 생성한다. 여기서 내부 액티브 커맨드(INT_ACT1, INT_ACT2)는 tRRD 구간을 지켜 생성되므로, 그에 따라서 뱅크 제어신호(BKACT1, BKACT2)가 활성화된다. 따라서 뱅크 제어신호(BKACT1, BKACT2) 역시 tRRD를 지켜 활성화되며, 그에 따라 뱅크의 활성화를 제어할 수 있다.
본 발명의 실시예에 따른 반도체 메모리는 tRRD를 무시하고 액티브 커맨드(ACT)가 입력되는 경우, 내부 동작을 통해 tRRD를 유지한 내부 액티브 커맨드(INT_ACT1, INT_ACT2)를 생성하여 정상적인 타이밍에 뱅크의 활성화를 제어할 수 있다.
도 2는 본 발명의 실시예에 따른 도 1에 도시된 액티브 커맨드가 tRRD에 맞게 입력되는 경우를 도시한 타이밍 다이어그램이다.
도 1에는 도시하지 않았지만, 커맨드 디코더(110)는 클록 신호(CLK)에 동기화하여 커맨드(CMD)를 디코딩한다.
도 1 및 도 2를 참조하면, t5, t7 타이밍에 커맨드 디코더(110)로부터 클록 신호(CLK)에 동기화하여 생성된 제1 액티브 커맨드(ACT1) 및 제2 액티브 커맨드(ACT2)가 순차적으로 입력되고 그에 따라서 래칭부(120)로부터 제1 플래그 신호(ACT1_FLAG) 및 제2 플래그 신호(ACT2_FLAG)가 활성화된다.
한편, 도 2는 tRRD=2tCK인 경우를 도시한 타이밍 다이어그램이다. 따라서 제1 액티브 커맨드(ACT1)가 입력되고 2tCK 이후 제2 액티브 커맨드(ACT2)가 입력되는 것을 볼 수 있다. 그러므로 그에 따라 생성된 플래그 신호(ACT1_FLAG, ACT2_FLAG) 및 내부 액티브 커맨드(INT_ACT1, INT_ACT2)는 쉬프팅 동작을 하지 않아도 되며, 그로 인해 정상적인 타이밍에 뱅크의 활성화를 제어하기 위한 뱅크 제어신호(BKACT1, BKACT2)에 의해 뱅크의 활성화를 순차적으로 제어할 수 있다.
도 3은 본 발명의 실시예에 따른 도 1에 도시된 액티브 커맨드가 tRRD보다 빠르게 입력되는 경우를 도시한 타이밍 다이어그램이다.
도 1 및 도 3을 참조하면, t5 타이밍에 커맨드 디코더(110)로부터 생성된 제1 액티브 커맨드(ACT1)가 입력되고 tRRD=2tCK를 지키지 않고 1tCK 이후 t6 타이밍에 제2 액티브 커맨드(ACT2)가 입력된다.
제1 액티브 커맨드(ACT1) 및 제2 액티브 커맨드(ACT2)가 입력됨에 따라 래칭부(120)에 의해 순차적으로 제1 플래그 신호(ACT1_FLAG) 및 제2 플래그 신호(ACT2_FLAG)가 활성화된다. 이후, 검출부(140)로부터 제2 액티브 커맨드(ACT2)가 tRRD 구간 이내에 입력된 것을 검출하고, 쉬프팅부(150)의 동작에 따라 미리 입력된 제2 액티브 커맨드(ACT2)를 tRRD 정보(PARA_INFO)에 대응하는 만큼 쉬프팅하여 제2 내부 액티브 커맨드(INT_ACT2)를 생성한다.
따라서 제1 및 제2 액티브 커맨드(ACT1, ACT2)가 tRRD를 지키지 않고 tRRD 이내에 입력되었어도 내부 동작을 통해 제1 및 제2 내부 액티브 커맨드(INT_ACT1, INT_ACT2)는 tRRD를 지켜 생성된다. 그러므로 뱅크 제어신호(BKACT1, BKACT2) 또한 tRRD를 지켜 생성되므로 정상적인 타이밍에 뱅크를 제어할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 4를 참조하면, 반도체 메모리는 커맨드 디코더(410), 래칭부(420), 모드 레지스터 셋(430), 검출부(440), 쉬프팅부(450) 및 뱅크 제어부(460)를 포함할 수 있다.
여기서 커맨드 디코더(410), 래칭부(420), 모드 레지스터 셋(430) 및 뱅크 제어부(460)는 도 1에 도시된 커맨드 디코더(110), 래칭부(120), 모드 레지스터 셋(130) 및 뱅크 제어부(160)의 구성과 대응되며, 각 구성에 대한 동작 설명은 생략하기로 한다.
한편, 도 1은 연속적인 액티브 커맨드(ACT) 동작에 따른 실시예이며, 도 4는 액티브 커맨드(ACT) 및 리드 커맨드(RD) 동작에 따른 실시예이다. 따라서 리드 커맨드(RD)가 tRCD 구간을 무시하고 tRCD 구간 이내에 입력되는 경우, 내부 동작을 통해 tRCD를 지켜 내부 커맨드를 생성한다. 따라서 뱅크의 활성화 및 리드 동작을 tRCD를 지켜 제어할 수 있다.
검출부(440)는 액티브 커맨드(ACT) 입력 후 tRCD 구간 이내에 리드 커맨드(RD)가 입력됨을 검출하여 플래그 신호(ACT_FLAG, RD_FLAG)를 쉬프팅하기 위한 제어신호(CMD_CTRL)를 생성한다. 이후, 쉬프팅부(450)는 제어신호(CMD_CTRL)에 응답하여 플래그 신호(ACT_FLAG, RD_FLAG)를 tRCD 구간 정보(PARA_INFO)에 대응하여 쉬프팅하여 내부 커맨드(INT_ACT, INT_RD)를 생성한다. 여기서 tRCD 구간에 대한 정보는 모드 레지스터 셋(430)으로부터 제공받는 비동기 파라미터 정보(PARA_INFO)에 포함된다. 따라서 내부 커맨드(INT_ACT, INT_RD)는 tRCD를 지켜 뱅크의 활성화 및 리드 동작을 제어할 수 있다.
한편, 도 4에서는 뱅크의 액티브 및 리드 동작에 대한 실시예를 도시하였지만 리드 동작은 컬럼 동작의 일례로써 리드 동작 이외의 컬럼 동작에 대해서도 제어가 가능하다.
도 5는 본 발명의 다른 실시예에 따른 도 4에 도시된 리드 커맨드가 tRCD보다 빠르게 입력되는 경우를 도시한 타이밍 다이어그램이다.
도 4 및 도 5를 참조하면, t5 타이밍에 커맨드 디코더(410)로부터 생성된 액티브 커맨드(ACT)가 입력되고 tRCD=4tCK를 지키지 않고 1tCK 이후 t6 타이밍에 리드 커맨드(RD)가 입력된다.
액티브 커맨드(ACT) 및 리드 커맨드(RD)가 입력됨에 따라 래칭부(420)에 의해 순차적으로 액티브 플래그 신호(ACT_FLAG) 및 리드 플래그 신호(RD_FLAG)가 활성화된다. 이후, 검출부(440)로부터 tRCD 구간 이내에 입력된 리드 커맨드(RD)를 검출하고, 쉬프팅부(450)에 의해서 tRCD 구간 정보(PARA_INFO)에 대응하여 미리 입력된 리드 커맨드(RD)를 쉬프팅하여 내부 리드 커맨드(INT_RD)를 생성한다.
따라서 액티브 커맨드(ACT) 및 리드 커맨드(RD)가 tRCD를 지키지 않고 tRCD 구간 이내에 입력되었어도 내부 동작을 통해 내부 액티브 커맨드(INT_ACT) 및 내부 리드 커맨드(INT_RD)는 tRCD를 지켜 생성된다. 그러므로 뱅크는 tRCD를 지켜 정상적인 타이밍에 액티브 및 리드 동작을 수행할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리는 액티브 커맨드(ACT) 입력 이후 tRCD를 무시하고 리드 커맨드(RD)가 입력되는 경우, 내부 동작을 통해 tRCD를 유지한 내부 액티브 커맨드 및 내부 리드 커맨드(INT_ACT, INT_RD)를 생성하여 정상적인 타이밍에 뱅크의 활성화 및 리드 동작을 제어할 수 있다.
이와 같이 tRRD 또는 tRCD 등의 비동기 파라미터에 따라 커맨드 충돌이 발생하는 경우 정상적인 타이밍에 커맨드 동작이 어려울 수 있다. 이러한 경우, 커맨드를 tRRD 또는 tRCD 구간 이내에 입력받아 내부적으로 타이밍을 제어하여 정상적인 타이밍에 동작할 수 있도록 함으로써 효율적으로 타이밍을 제어할 수 있다.
한편, 본 발명의 실시예에 따른 반도체 메모리에서 커맨드를 입력함에 있어서 제1 커맨드 입력 후 제2 커맨드가 입력되기까지의 커맨드 입력 간격은 제1 커맨드에 의해 생성되는 제1 내부 커맨드 생성 후, 제2 커맨드에 의해 생성되는 제2 내부 커맨드가 생성되기까지의 간격에 의해 결정될 수 있다.
도 2를 참조하여 설명하면, 제1 액티브 커맨드(ACT1) 입력 후 제2 액티브 커맨드(ACT2)가 입력되기까지는 2tCK가 걸린다. 이후, 제1 및 제2 액티브 커맨드(ACT1, ACT2)에 의해 생성되는 제1 내부 액티브 커맨드(INT_ACT1)와 제2 내부 액티브 커맨드(INT_ACT2) 또한 2tCK가 걸린다. 여기서 입력되는 제1 및 제2 액티브 커맨드(ACT1, ACT2)는 동일한 동작을 위한 커맨드이다. 따라서 내부 동작 시간이 동일할 수 있으므로 제1 및 제2 액티브 커맨드(ACT1, ACT2) 입력 간격과 제1 및 제2 내부 액티브 커맨드(INT_ACT1, INT_ACT2) 생성 간격이 동일할 수 있다. 하지만 서로 다른 커맨드가 연속적으로 입력되는 경우에는 각 커맨드의 내부 커맨드가 생성되기까지의 시간이 서로 다를 수 있다. 그러한 경우에는 제1 및 제2 커맨드의 입력 간격과 제1 및 제2 내부 커맨드의 생성 간격이 서로 다르게 적용될 수 있는 것이다. 즉, 제1 및 제2 커맨드의 입력 간격은 제1 및 제2 내부 커맨드에 의해 결정될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램이다.
도 6을 참조하면, 메모리 시스템은 반도체 메모리(610) 및 컨트롤러(620)를 포함할 수 있다.
반도체 메모리(610)는 커맨드(CMD)의 래칭 동작을 위한 복수의 래칭부(611)를 포함하며, 래칭부(611)의 개수 정보(LAT_INFO)를 출력한다.
컨트롤러(620)는 반도체 메모리(610)로부터 입력된 래칭부(611)의 개수 정보(LAT_INFO)에 응답하여 예정된 커맨드 입력 간격동안 반도체 메모리(610)로 입력될 수 있는 커맨드(CMD)의 개수를 조절한다.
여기서 예정된 커맨드 입력 간격은 tRRD 또는 tRCD 등의 비동기 파라미터일 수 있다. 즉, tRRD 또는 tRCD 구간 동안 연속적으로 입력될 수 있는 커맨드(CMD)의 개수가 반도체 메모리(610)의 래칭부(611)의 개수로부터 정해질 수 있다. tRRD 또는 tRCD 구간 동안 커맨드(CMD)가 연속적으로 입력이 되어도 래칭부(611)가 커맨드(CMD)를 잡아주고 있으므로 내부적으로는 정상적인 타이밍에 동작하는 것이 가능하다.
한편, 도 6에는 도시하지 않았지만 반도체 메모리(610)는 도 1 또는 도 4에 도시된 반도체 메모리의 구성을 포함할 수 있다.
이상에서 설명한 본 발명의 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110 : 커맨드 디코더 120 : 래칭부
130 : 모드 레지스터 셋 140 : 검출부
150 : 쉬프팅부 160 : 뱅크 제어부

Claims (14)

  1. 로우 커맨드 동작 이후 다음 로우 커맨드 동작의 최소 동작 간격을 저장하기 위한 저장부;
    외부에서 연속적으로 입력되는 로우 커맨드 신호가 상기 최소 동작 간격 이내에 활성화됨을 검출하기 위한 검출부;
    상기 로우 커맨드 신호를 래칭하여 플래그 신호를 생성하기 위한 래칭부; 및
    상기 검출부의 출력신호에 응답하여 상기 플래그 신호를 상기 최소 동작 간격에 대응하여 쉬프팅하여 내부 로우 커맨드 신호를 생성하기 위한 쉬프팅부
    를 포함하는 반도체 메모리.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 로우 커맨드 신호는 액티브 커맨드 신호인 반도체 메모리.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 최소 동작 간격은 연속적으로 입력되는 상기 액티브 커맨드 신호 각각에 대응하는 뱅크의 최소 활성화 간격인 반도체 메모리.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 내부 로우 커맨드 신호에 응답하여 상기 뱅크의 상기 로우 커맨드 동작을 제어하기 위한 뱅크 제어부를 더 포함하는 반도체 메모리.
  5. 로우 커맨드 동작 이후 컬럼 커맨드 동작의 최소 동작 간격을 저장하기 위한 저장부;
    외부에서 입력되는 컬럼 커맨드 신호가 로우 커맨드 신호 입력 이후 상기 최소 동작 간격보다 앞선 시점에 활성화됨을 검출하기 위한 검출부;
    상기 로우 커맨드 신호 및 상기 컬럼 커맨드 신호를 래칭하여 플래그 신호를 생성하기 위한 래칭부; 및
    상기 검출부의 출력신호에 응답하여 상기 플래그 신호를 상기 최소 동작 간격에 대응하여 쉬프팅하여 내부 커맨드 신호를 생성하기 위한 쉬프팅부
    를 포함하는 반도체 메모리.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 로우 커맨드 신호는 액티브 커맨드 신호이며, 상기 컬럼 커맨드 신호는 리드 커맨드 또는 라이트 커맨드 신호인 반도체 메모리.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 최소 동작 간격은 상기 액티브 커맨드에 응답하여 뱅크가 활성화된 이후 상기 리드 커맨드 또는 상기 라이트 커맨드에 응답하여 데이터가 출력되는 간격인 반도체 메모리.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 내부 커맨드 신호에 응답하여 상기 뱅크의 상기 로우 커맨드 동작 및 상기 컬럼 커맨드 동작을 제어하기 위한 뱅크 제어부를 더 포함하는 반도체 메모리.
  9. 제1 커맨드 신호를 입력받아 상기 제1 커맨드 신호에 대응하는 내부 동작을 수행하기 위한 제1 내부 커맨드 신호를 생성하는 단계;
    상기 제1 커맨드 신호가 활성화되고 이후 제2 커맨드 신호가 활성화되기까지의 간격을 예정된 활성화 간격과 비교하는 단계; 및
    상기 비교 결과에 응답하여 상기 제2 커맨드 신호를 상기 예정된 활성화 간격에 대응하도록 쉬프팅하여 제2 내부 커맨드 신호를 생성하는 단계를 포함하되,
    상기 예정된 활성화 간격은 상기 제1 내부 커맨드 신호가 활성화되고 이후 상기 제2 내부 커맨드 신호가 활성화되는 간격으로 정의되는 것을 특징으로 하는 반도체 메모리의 구동 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 및 제2 커맨드 신호를 래칭하여 플래그 신호를 생성하는 단계를 더 포함하는 반도체 메모리의 구동 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 및 제2 커맨드 신호는 로우 커맨드 신호인 것을 특징으로 하는 반도체 메모리의 구동 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 커맨드 신호는 로우 커맨드 신호이고, 상기 제2 커맨드 신호는 컬럼 커맨드 신호인 것을 특징으로 하는 반도체 메모리의 구동 방법.
  13. 커맨드를 입력받아 래칭하기 위한 복수의 래칭부를 포함하며, 상기 복수의 래칭부에 포함되는 래칭부의 개수 정보를 출력하는 반도체 메모리; 및
    상기 반도체 메모리로부터 입력된 상기 래칭부의 개수 정보에 응답하여 예정된 커맨드 입력 간격동안 상기 커맨드의 개수를 조절하는 컨트롤러
    를 포함하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 반도체 메모리는 제1항 또는 제5항을 포함하는 메모리 시스템.
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