CN105719685B - 半导体装置和驱动该半导体装置的方法 - Google Patents

半导体装置和驱动该半导体装置的方法 Download PDF

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Abstract

本发明涉及一种半导体装置，其包括：控制块，其适于响应于写训练信号和写相关信息信号而生成时钟控制信号；和输入块，其适于响应于所述时钟控制信号和时钟信号而接收用于写训练模式的数据信号。

Description

半导体装置和驱动该半导体装置的方法
相关申请的交叉引用
本申请请求2014年12月19日提交的申请号为10-2014-0184656的韩国专利申请的优先权，其通过引用方式整体并入本文。
技术领域
本发明的典型实施例涉及半导体设计技术，更具体地，涉及使用时钟信号的半导体装置和驱动所述半导体装置的方法。
背景技术
半导体装置使用时钟信号以便在预固定的时序下稳定运行。时钟信号一般连续地切换。然而，半导体装置不总是使用时钟信号。换句话讲，半导体装置在特定周期中使用时钟信号，或不同的时钟信号。
例如，当输入/输出数据信号时，半导体装置，比如动态随机访问存储器(DRAM)使用时钟信号。然而，即使当进入刷新模式时，半导体装置也接收时钟信号。由于不在刷新模式中输入/输出数据信号，所以在刷新模式期间半导体装置不需接收时钟信号。尽管如此，由于训练模式的存在，即使在刷新模式中半导体装置也可连续接收时钟信号。进入刷新模式时，半导体装置也可进入训练模式，并且可以在训练模式中输入/输出数据信号。
因此，在目标分段(section)期间的半导体装置需要选择性地接收时钟信号。
发明内容
本发明的典型实施例涉及一种半导体装置，所述半导体装置根据训练模式控制是否输入时钟信号，以及驱动该半导体装置的方法。
本发明的典型实施例涉及一种半导体装置，所述半导体装置基于延迟信息并根据刷新模式或训练模式控制是否输入时钟信号，以及驱动该半导体装置的方法。
根据本发明的实施例，半导体装置包括：响应于写训练信号和写相关信息信号而生成时钟控制信号的控制块；响应于时钟控制信号和时钟信号而接收用于写训练模式的数据信号的输入块。
写相关信息信号可包括写延迟信息和突发长度(burst length)信息。
控制块可包括：响应于写训练信号和写相关信息信号而生成写训练结束信号的第一控制单元；和响应于写训练信号和写训练结束信号而生成时钟控制信号的第二控制单元。
第一控制单元可包括移位寄存器。
第二控制单元可包括SR锁存器。
输入块可包括：时钟限制单元，其响应于时钟控制信号，通过限定时钟信号的切换分段(toggling section)而生成限制时钟信号；和输入缓冲单元，其响应于限制时钟信号而接收数据信号。
半导体装置还可包括：第一焊盘，其接收命令信号；指令解码块，其响应于命令信号而生成写训练信号；模式寄存器设置(MRS)电路块，其生成写相关信息信号；和第二焊盘，其接收数据信号。
根据本发明的另一个实施例，半导体装置包括：第一时钟控制块，其响应于写训练信号和写相关信息信号而生成第一控制信号；第二时钟控制块，其响应于刷新信号和预充电信号而生成第二控制信号；第三时钟控制块，其响应于写相关信息信号而通过选择第一和第二控制信号的其中一个生成时钟控制信号；和数据输入块，其响应于时钟控制信号和时钟信号而接收用于写训练模式的数据信号。
写相关信息信号可包括写延迟信息和突发长度信息。
第一时钟控制块可包括：第一控制单元，其响应于写训练信号和写相关信息信号而生成写训练结束信号；和第二控制单元，其响应于写训练信号和写训练结束信号而生成第一控制信号。
第一控制单元可包括移位寄存器。
第二控制单元可包括SR锁存器。
第二时钟控制块可包括SR锁存器。
第三时钟控制块可包括：选择控制单元，其根据写延迟信息和介于写训练信号和第一控制信号之间的飞行时间(flight time)上的分段信息而生成选择控制信号；和选择输出单元，其响应于选择控制信号，通过选择第一和第二控制信号的其中一个而输出时钟控制信号。
选择控制单元可包括用于存储分段信息的存储部件。
数据输入块可包括：时钟限制单元，其响应于时钟控制信号，通过限定时钟信号的切换分段而生成限制时钟信号；和输入缓冲单元，其响应于限制时钟信号而接收数据信号。
半导体装置还可包括：第一焊盘，其接收命令信号；指令解码块，其响应于命令信号而生成写训练信号、刷新信号和预充电信号；模式寄存器设置(MRS)电路块，其生成写相关信息信号；和第二焊盘，其接收数据信号。
根据本发明的另一个实施例，能够进入写训练模式同时进入刷新模式的半导体装置的驱动方法包括：通过比较写延迟信息和从进入写训练模式时至生成第一控制信号时的范围的分段上的分段信息，选择对应于写训练模式的第一控制信号和对应于刷新模式的第二控制信号的其中一个；当进入写训练模式或刷新模式时，响应于第一控制信号或第二控制信号而生成时钟控制信号；响应于时钟控制信号，通过限定时钟信号的切换分段而生成限制时钟信号；和响应于限制时钟信号而接收用于写训练模式的数据信号。
当半导体装置进入写训练模式时，根据写延迟信息和突发长度信息可以生成第一控制信号。
当半导体装置进入刷新模式时，响应于刷新信号和预充电信号可以生成第二控制信号。
附图说明
图1为例示根据本发明一个实施例的半导体装置的框图。
图2为例示如图1所示的时钟控制块的框图。
图3为例示如图1所示的数据输入块的框图。
图4为例示如图3所示的时钟限制单元的电路图。
图5为描述驱动如图1所示半导体装置的方法的时序图。
图6为例示根据本发明另一个实施例的半导体装置的框图。
图7为例示如图6所示的第一时钟控制块的框图。
图8为例示如图6所示的第三时钟控制块的框图。
图9为例示如图6所示的数据输入块的框图。
图10为例示如图9所示的时钟限制单元的电路图。
图11和12为描述驱动如图6所示的半导体装置的方法的时序图。
具体实施方式
下面参考所附附图对本发明的典型实施例进行更详细的描述。这些实施例的提供使得该公开内容深入和全面，并向本领域技术人员充分表述了本发明的范围。在该公开内容中涉及的所有“实施例”指的是在此处公开的发明构思的实施例。所提出的实施例仅仅是举例，并且不用于限制发明构思。
在本发明的实施例中，写训练模式和自动刷新模式作为实例进行描述。
图1为例示根据本发明实施例的半导体装置的框图。
参考图1，半导体装置100可包括命令焊盘CMD0至CMDm，指令解码块110，模式寄存器设置(MRS)电路块120，时钟控制块130，数据焊盘DQ0至DQn和数据输入块140。
命令焊盘CMD0至CMDm接收命令信号。指令解码块110响应于命令信号而生成写训练信号WTTR。MRS电路块120生成写相关信息信号WTINs。时钟控制块130响应于写训练信号WTTR和写相关信息信号WTINs而生成时钟控制信号WCK_CTRL_FLAG。数据焊盘DQ0至DQn接收用于写训练模式的数据信号。数据输入块140响应于时钟控制信号WCK_CTRL_FLAG和时钟信号WCK而接收数据信号。
指令解码块110可通过解码命令信号而生成写训练信号WTTR。尽管未示出，MRS电路块120可根据命令信号和地址信号的结合而生成写相关信息信号WTINs。这里，写相关信息信号WTINs可包括写延迟信息、突发长度信息等。由于命令解码块110和MRS电路块120对本领域技术人员而言是普遍知道的，因此省略了对其的详细描述。
图2为例示如图1所示时钟控制块130的框图。
参考图2，时钟控制块130可包括第一控制单元131和第二控制单元133。第一控制单元131响应于写训练信号WTTR和写相关信息信号WTINs而生成写训练结束信号WTTR_END。第二控制单元133响应于写训练信号WTTR和写训练结束信号WTTR_END而生成时钟控制信号WCK_CTRL_FLAG。
第一控制单元131可根据包含在写相关信息信号WTINs中的写延迟信息和突发长度信息，通过移动写训练信号WTTR而生成写训练结束信号WTTR_END。例如，第一控制单元131可包括移位寄存器。
第二控制单元133可响应于写训练信号WTTR启动时钟控制信号WCK_CTRL_FLAG并且响应于写训练结束信号WTTR_END而停用时钟控制信号WCK_CTRL_FLAG。例如，第二控制单元133可包括SR锁存器。
图3为例示如图1所示的数据输入块140的框图。图4为例示如图3所示的时钟限制单元141的电路图。
参考图3，数据输入块140可包括时钟限制单元141和输入缓冲单元143_1至143_n+1。时钟限制单元141响应于时钟控制信号WCK_CTRL_FLAG通过限定时钟信号WCK的切换分段而生成限制时钟信号WCK’。输入缓冲单元143_1至143_n+1响应于限制时钟信号WCK’而接收数据信号。
时钟限制单元141可包括AND门，以用于对如图4所示的时钟控制信号WCK_CTRL_FLAG和时钟信号WCK执行AND操作。此处，时钟信号WCK可以是用于同步数据信号的专用时钟信号。
尽管在附图中未示出，输入缓冲单元143_1至143_n+1的每一个可包括用于使数据信号与限制时钟信号WCK’同步并传输被同步的数据信号的触发器。
下面将参考图1至5，对具有根据本发明的实施例的上述结构的半导体装置100的驱动方法进行描述。
图5为描述如图1所示的半导体装置100的驱动方法的时序图。
参考图5，当在连续输入时钟信号WCK的状态下从指令解码块110生成写训练信号WTTR时，时钟控制块130可根据包含在写相关信息信号WTINs中的写延迟信息WL和突发长度信息BL，生成时钟控制信号WCK_CTRL_FLAG。例如，时钟控制块130可通过以对应于写延迟信息WL、突发长度信息BL和预定时钟信息N*CLK的给定延迟量移动写训练信号WTTR，从而生成写训练结束信号WTTR_END。另外，时钟控制块130可生成时钟控制信号WCK_CTRL_FLAG，其响应于写训练信号WTTR而启用并且响应于写训练结束信号WTTR_END而停用。
数据输入块140可以响应于时钟控制信号WCK_CTRL_FLAG和时钟信号WCK而接收从数据焊盘DQ0至DQn输入的数据信号。例如，数据输入块140可以响应于时钟控制信号WCK_CTRL_FLAG限定时钟信号WCK的切换分段，从而生成限制时钟信号WCK’，使数据信号与限制时钟信号WCK’同步，并传输被同步的数据信号至半导体装置100的内部电路。
根据上述本发明的实施例，半导体装置具有在对应于写训练模式的分段期间严格使用时钟信号的优势。
图6为例示根据本发明的另一个实施例的半导体装置的框图。
参考图6，半导体装置200可包括命令焊盘CMD0至CMDm、指令解码块210、模式寄存器设置(MRS)电路块220、第一时钟控制块230、第二时钟控制块240、第三时钟控制块250、数据焊盘DQ0至DQn和数据输入块260。
命令焊盘CMD0至CMDm接收命令信号。指令解码块210响应于命令信号生成写训练信号WTTR、自动刷新信号AREF和预充电信号PCG。MRS电路块220生成写相关信息信号WTINs。第一时钟控制块230响应于写训练信号WTTR和写相关信息信号WTINs而生成第一控制信号WCK_CTRL0。第二时钟控制块240响应于自动刷新信号AREF和预充电信号PCG而生成第二控制信号WCK_CTRL1。第三时钟控制块250响应于写相关信息信号WTINs，通过选择第一和第二控制信号WCK_CTRL0和WCK_CTRL1的其中一个而生成时钟控制信号WCK_CTRL_FLAG。数据焊盘DQ0至DQn接收用于写训练模式的数据信号。数据输入块260响应于时钟控制信号WCK_CTRL_FLAG和时钟信号WCK而接收数据信号。
指令解码块210可以通过对命令信号解码而生成写训练信号WTTR、自动刷新信号AREF和预充电信号PCG。尽管在附图中未示出，但是MRS电路块220可基于命令信号和地址信号的组合而生成写相关信息信号WTINs。此处，写相关信息信号WTINs可包括写延迟信息、突发长度信息等。由于指令解码块210和MRS电路块220对本领域技术人员而言是普遍知道的，因此省略了对其的详细描述。
第二时钟控制块240可响应于自动刷新信号AREF而启用第二控制信号WCK_CTRL1，并且响应于预充电信号PCG而停用第二控制信号WCK_CTRL1。例如，第二时钟控制块240可包括SR锁存器。
图7为例示如图6所示的第一时钟控制块230的框图。
参考图7，第一时钟控制块230可包括第一控制单元231和第二控制单元233。第一控制单元231响应于写训练信号WTTR和写相关信息信号WTINs而生成写训练结束信号WTTR_END。第二控制单元233响应于写训练信号WTTR和写训练结束信号WTTR_END而生成第一控制信号WCK_CTRL0。
第一控制单元231可基于包含在写相关信息信号WTINs中的写延迟信息和突发长度信息，通过移动写训练信号WTTR而生成写训练结束信号WTTR_END。例如，第一控制单元231可包括移位寄存器。
第二控制单元233可以响应于写训练信号WTTR而启用第一控制信号WCK_CTRL0，并且响应于写训练结束信号WTTR_END而停用第一控制信号WCK_CTRL0。例如，第二控制单元233可包括SR锁存器。
图8为例示如图6所示的第三时钟控制块250的框图。
参考图8，第三时钟控制块250可包括选择控制单元251和选择输出单元253。选择控制单元251根据包含在写相关信息信号WTINs中的写延迟信息和分段信息FT，生成选择控制信号WL_CTRL_DET。选择输出单元253响应于选择控制信号WL_CTRL_DET和第一和第二控制信号WCK_CTRL0和WCK_CTRL1而输出时钟控制信号WCK_CTRL_FLAG。
选择控制单元251可将分段信息FT与写延迟信息比较，从而生成选择控制信号WL_CTRL_DET。选择控制单元251可包括用于存储分段信息FT的存储部件251A。分段信息FT可包括介于写训练信号WTTR和第一控制信号WCK_CTRL0之间的分段上的信息，即飞行时间信息。
选择输出单元253可响应于选择控制信号WL_CTRL_DET选择第一控制信号WCK_CTRL0和第二控制信号WCK_CTRL1的其中一个，并输出被选择的控制信号作为时钟控制信号WCK_CTRL_FLAG。
图9为例示如图6所示的数据输入块260的框图。图10为例示如图9所示的时钟限制单元261的电路图。
参考图9，数据输入块260可包括时钟限制单元261和输入缓冲单元263_1至263_n+1。时钟限制单元261响应于时钟控制信号WCK_CTRL_FLAG，通过限定时钟信号WCK的切换分段，生成限制时钟信号WCK’。输入缓冲单元263_1至263_n+1响应于限制时钟信号WCK’而接收数据信号。
时钟限制单元261可包括AND门，以用于执行如图10所示的对时钟控制信号WCK_CTRL_FLAG和时钟信号WCK的AND操作。此处，时钟信号WCK可以是用于同步数据信号的专用时钟信号。
尽管未在附图中示出，输入缓冲单元263_1至263_n+1的每一个可包括用于将数据信号与限制时钟信号WCK’同步并传输被同步的数据信号的触发器。
下面，参考图6至12，对具有根据本发明的实施例如上所述的结构的半导体装置200的驱动方法进行描述。
图11为描述在第一种条件下如图6所示的半导体装置200的驱动方法的时序图。
图12描述在第二种条件下如图6所示的半导体装置200的驱动方法的时序图。
第三时钟控制块250可将事先存储的分段信息FT与包含在写相关信息信号WTINs中的写延迟信息WL比较，并确定第一控制信号WCK_CTRL0和第二控制信号WCK_CTRL1中的哪一个被输出作为时钟控制信号WCK_CTRL_FLAG。分段信息FT可包括介于写训练信号WTTR和基于写训练信号WTTR生成的第一控制信号WCK_CTRL0之间的分段上的信息，即飞行时间信息。换句话讲，分段信息FT可包括从当半导体装置进入写训练模式时至当第一控制信号WCK_CTRL0被启用时的范围的分段上的信息。
当包含在分段信息FT中的飞行时间小于包含在写延迟信息WL中的写延迟时间时(WL>飞行时间)，第三时钟控制块250可输出第一控制信号WCK_CTRL0作为时钟控制信号WCK_CTRL_FLAG。当包含在分段信息FT中的飞行时间大于包含在写延迟信息WL中的写延迟时间时(WL<飞行时间)，第三时钟控制块250可输出第二控制信号WCK_CTRL1作为时钟控制信号WCK_CTRL_FLAG。下面，当第一控制信号WCK_CTRL0被输出作为时钟控制信号WCK_CTRL_FLAG时被称作第一种条件，并且当第二控制信号WCK_CTRL1被输出作为时钟控制信号WCK_CTRL_FLAG时被称作第二种条件。
下面对对应于第一种条件的结构和操作进行描述。
参考图11，当在连续输入时钟信号WCK的状态下从指令解码块210中生成写训练信号WTTR时，第一时钟控制块230可根据包含在写相关信息信号WTINs中的写延迟信息WL和突发长度信息BL，生成第一控制信号WCK_CTRL0。例如，第一时钟控制块230可通过以对应于写延迟信息WL、突发长度信息BL和预定时钟信息N*CLK的给定延迟量移动写训练信号WTTR，生成写训练结束信号WTTR_END。另外，第一时钟控制块230可生成响应于写训练信号WTTR被启用和响应于写训练结束信号WTTR_END被停用的第一控制信号WCK_CTRL0。
在第一种条件下，第三时钟控制块250可输出第一控制信号WCK_CTRL0作为时钟控制信号WCK_CTRL_FLAG。
数据输入块260数可响应于时钟控制信号WCK_CTRL_FLAG和时钟信号WCK而接收从数据焊盘DQ0至DQn输入的数据信号。例如，数据输入块260可响应于时钟控制信号WCK_CTRL_FLAG，限定时钟信号WCK的切换分段，从而生成限制时钟信号WCK’，使数据信号与限制时钟信号WCK’同步，并传输被同步的数据信号至半导体装置200的内部电路。
下面对对应于第二种条件的结构和操作进行描述。
参考图12，当在连续输入时钟信号WCK的状态下半导体装置200进入自动刷新模式时，第二时钟控制块240可响应于从指令解码块210中顺序生成的自动刷新信号AREF和预充电信号PCG，而生成第二控制信号WCK_CTRL1。例如，第二时钟控制块240可响应于自动刷新信号AREF而启用第二控制信号WCK_CTRL1，并且响应于预充电信号PCG而停用第二控制信号WCK_CTRL1。
在第二种条件下，第三时钟控制块250可输出第二控制信号WCK_CTRL1作为时钟控制信号WCK_CTRL_FLAG。
数据输入块260可响应于时钟控制信号WCK_CTRL_FLAG和时钟信号WCK而接收从数据焊盘DQ0至DQn输入的数据信号。例如，数据输入块260可响应于时钟控制信号WCK_CTRL_FLAG限定时钟信号WCK的切换分段，从而生成限制时钟信号WCK’，使数据信号与限制时钟信号WCK’同步，并传输被同步的数据信号至半导体装置200的内部电路。
根据上述本发明的实施例，半导体装置具有在对应于自动刷新模式或写训练模式的分段期间，根据与写训练模式相关的分段信息，即飞行时间而严格使用时钟信号的优势。
根据本发明的实施例，由于在使用时钟信号的分段期间输入时钟信号，可降低能量消耗。
尽管已描述了本发明的具体实施例，但所述实施例并不旨在限制而是进行描述。另外，应注意到，在不背离如权利要求限定的本发明范围的情况下，本发明可以通过替代、变化和修改，由本领域技术人员以各种方式实施。

Claims (19)

1.一种半导体装置，其包括：
控制块，其适于响应于写训练信号和写相关信息信号而生成时钟控制信号；和
输入块，其适于响应于所述时钟控制信号和时钟信号而接收用于写训练模式的数据信号；
其中所述控制块包括：
第一控制单元，其适于响应于所述写训练信号和所述写相关信息信号而生成写训练结束信号；和
第二控制单元，其适于响应于所述写训练信号和所述写训练结束信号而生成所述时钟控制信号。
2.如权利要求1所述的半导体装置，其中所述写相关信息信号包括写延迟信息和突发长度信息。
3.如权利要求1所述的半导体装置，其中所述第一控制单元包括移位寄存器。
4.如权利要求1所述的半导体装置，其中所述第二控制单元包括SR锁存器。
5.如权利要求1所述的半导体装置，其中所述输入块包括：
时钟限制单元，其适于响应于所述时钟控制信号，通过限定所述时钟信号的切换分段而生成限制时钟信号；和
输入缓冲单元，其适于响应于所述限制时钟信号而接收所述数据信号。
6.如权利要求1所述的半导体装置，进一步包括：
第一焊盘，其适于接收命令信号；
指令解码块，其适于响应于所述命令信号而生成所述写训练信号；
模式寄存器设置(MRS)电路块，其适于生成所述写相关信息信号；以及
第二焊盘，其适于接收所述数据信号。
7.一种半导体装置，其包括：
第一时钟控制块，其适于响应于写训练信号和写相关信息信号而生成第一控制信号；
第二时钟控制块，其适于响应于刷新信号和预充电信号而生成第二控制信号；
第三时钟控制时钟，其适于响应于所述写相关信息信号，通过选择所述第一和第二控制信号中的一个而生成时钟控制信号；以及
数据输入块，其适于响应于所述时钟控制信号和时钟信号而接收用于写训练模式的数据信号。
8.如权利要求7所述的半导体装置，其中所述写相关信息信号包括写延迟信息和突发长度信息。
9.如权利要求7所述的半导体装置，其中所述第一时钟控制块包括：
第一控制单元，其适于响应于所述写训练信号和所述写相关信息信号而生成写训练结束信号；和
第二控制单元，其适于响应于所述写训练信号和所述写训练结束信号而生成第一控制信号。
10.如权利要求9所述的半导体装置，其中所述第一控制单元包括移位寄存器。
11.如权利要求9所述的半导体装置，其中所述第二控制单元包括SR锁存器。
12.如权利要求7所述的半导体装置，其中所述第二时钟控制块包括SR锁存器。
13.如权利要求8所述的半导体装置，其中所述第三时钟控制块包括：
选择控制单元，其适于根据所述写延迟信息和介于所述写训练信号和所述第一控制信号之间的飞行时间上的分段信息而生成选择控制信号；和
选择输出单元，其适于响应于所述选择控制信号，通过选择所述第一和第二控制信号的其中一个而输出所述时钟控制信号。
14.如权利要求13所述的半导体装置，其中所述选择控制单元包括用于存储所述分段信息的存储部。
15.如权利要求7所述的半导体装置，其中所述数据输入块包括：
时钟限制单元，其适于响应于所述时钟控制信号，通过限定所述时钟信号的切换分段而生成限制时钟信号；和
输入缓冲单元，其适于响应于所述限制时钟信号而接收所述数据信号。
16.如权利要求7所述的半导体装置，进一步包括：
第一焊盘，其接收命令信号；
指令解码块，其响应于所述命令信号而生成所述写训练信号、所述刷新信号和所述预充电信号；
模式寄存器设置(MRS)电路块，其生成所述写相关信息信号；和
第二焊盘，其接收所述数据信号。
17.一种能够进入写训练模式同时进入刷新模式的半导体装置的驱动方法，其包括：
通过比较写延迟信息和从进入所述写训练模式时至生成第一控制信号时的范围的分段上的分段信息，选择对应于所述写训练模式的第一控制信号和对应于所述刷新模式的第二控制信号的中的一个；
当进入所述写训练模式或所述刷新模式时，响应于所述第一控制信号或所述第二控制信号而生成时钟控制信号；
响应于所述时钟控制信号，通过限定时钟信号的切换分段而生成限制时钟信号；和
响应于所述限制时钟信号而接收用于所述写训练模式的数据信号。
18.如权利要求17所述的方法，其中当所述半导体装置进入所述写训练模式时，根据所述写延迟信息和突发长度信息而生成所述第一控制信号。
19.如权利要求17所述的方法，其中当所述半导体装置进入所述刷新模式时，响应于刷新信号和预充电信号而生成所述第二控制信号。
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