CN102262900A - 半导体存储器件及其操作方法 - Google Patents

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Abstract

本发明公开了一种半导体存储器件，包括：数据对齐单元，被配置为响应于数据选通信号来将顺序输入的数据对齐；锁存操作控制单元，被配置为接收数据选通信号，并在经过写入操作与下一个写入操作之间的时间间隔之后产生锁存控制信号；数据锁存单元，被配置为响应于锁存控制信号来锁存数据对齐单元的输出信号；以及数据同步输出单元，被配置为响应于数据输入选通信号来将数据锁存单元的输出信号同步，并将同步了的信号输出至多个数据线。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2010年5月28日提交的韩国专利申请No.10-2010-0050441的优先权，其全部内容通过引用并入本文中。
技术领域
本发明的示例性实施例涉及半导体设计技术，更具体而言，涉及接收从芯片组传送来的数据和数据选通信号并利用所述数据执行写入操作的半导体存储器件。
背景技术
通常，诸如双数据速率同步动态随机存取存储(DDR SDRAM)的半导体存储器件使用数据选通信号来准确地辨识输入数据。数据选通信号与来自于诸如存储控制器的芯片组的数据一起输出，且与数据一起触发。从芯片组传送至半导体存储器件的信号包括外部时钟信号。由于外部时钟信号和数据是经由具有不同负载的传输线传送的，因此这两个信号可能是以不同的速度传送的。因此，不易通过使用外部时钟信号来辨识数据。因此，芯片组经由具有与传送数据所用的传输线的负载相似的负载的传送线，将数据选通信号传送至半导体存储器件。半导体存储器件可以通过使用以此方式传送的数据选通信号来准确地辨识数据。数据选通信号应当保证相对于数据的建立时间和保持时间，并且数据选通信号通常由数据选通信号和取反的数据选通信号组成。
图1是描述写入操作对已知的半导体存储器件的信号的影响的时序图。
参见图1，半导体存储器件从外部芯片组接收外部时钟信号CLK、数据选通信号DQS、取反的数据选通信号DQSB以及数据DAT。在空闲状态下，数据选通信号DQS和取反的数据选通信号DQSB保持为终端电平(termination level)，所述终端电平对应于电源电压的电压电平的一半。在前导时间段(preamble period)之后，数据选通信号DQS和取反的数据选通信号DQSB开始与数据DAT一起触发。作为参考，在前导时间段期间，数据选通信号DQS保持逻辑‘低’电平，且取反的数据选通信号DQSB保持逻辑‘高’电平。在触发时间段期间，数据选通信号DQS和取反的数据选通信号DQSB基于终端电平在窄范围内摆动。也就是说，终端电平是高电压电平与低电压电平的中心电压电平，数据选通信号DQS和取反的数据选通信号DQSB在所述高电压电平与所述低电压电平之间摆动或触发。
与此同时，半导体存储器件在内部缓冲从外部芯片组输入的数据选通信号DQS和取反的数据选通信号DQSB，并产生与数据选通信号DQS相对应的上升数据选通信号DQSR和与取反的数据选通信号DQSB相对应的下降数据选通信号DQSF。数据DAT根据上升数据选通信号DQSR和下降数据选通信号DQSF而被锁存和移位，并被输出作为第零对齐信号ALGN0至第三对齐信号ALGN3。
如图1所示，响应于上升数据选通信号DQSR，与上升数据选通信号DQSR相对应的数据DAT(即，数据R0、R1、R2和R3)被锁存。接着，响应于下降数据选通信号DQSF，锁存的数据被移位，并且与下降数据选通信号DQSF相对应的数据DAT(即，数据F0、F1、F2和F3)被锁存。换言之，响应于上升数据选通信号DQSR和下降数据选通信号DQSF，顺序输入的数据DAT被对齐为第零对齐信号ALGN0至第三对齐信号ALGN3。
与此同时，半导体存储器件执行与各种操作模式相对应的各种操作。这些操作模式可以视突发长度而定。突发长度对应于通过一个数据引脚一次接收的数据的数目。当突发长度为四时，意味着接收四个数据。当突发长度为八时，意味着接收八个数据。半导体器件根据所述突发长度而在内部产生信号。上述信号被称作为数据输入选通信号。
在下文中，将参照图1描述突发长度为八的情形。
响应于上升数据选通信号DQSR和下降数据选通信号DQSF，连续施加的数据DAT被锁存和移位。此时，当第一数据输入选通信号DISTBP_BL4被激活时，第零对齐信号ALGN0至第三对齐信号ALGN3的数据R0、F0、R1和F1被锁存为第四至第七对齐信号ALGN<4:7>。随后，响应于上升数据选通信号DQSR和下降数据选通信号DQSF，数据DAT被再次锁存和移位。此时，当第二数据输入选通信号DISTBP_BL8被激活时，第四至第七对齐信号ALGN<4:7>的数据R0、F0、R1和F1以及第零对齐信号ALGN0至第三对齐信号ALGN3的数据R2、F2、R3和F3被输出至相应的全局数据线GIO<0:7>。
作为参考，当突发长度为四时，响应于第二数据输入选通信号DISTBP_BL8，半导体存储器件将作为第零对齐信号ALGN0至第三对齐信号ALGN3而传送的数据R0、F0、R1和F1分别输出至相应的全局数据线。
如上所述，第零对齐信号ALGN0至第三对齐信号ALGN3的数据R0、F0、R1和F1响应于第一数据输入选通信号DISTBP_BL4而被同步，且数据R2、F2、R3和F3响应于第二数据输入选通信号DISTBP_BL8而被同步。理想情况下，第一数据输入选通信号DISTBP_BL4与第二数据输入选通信号DISTBP_BL8之间的时间段为外部时钟信号CLK的一个周期(1tCK)。然而，值得注意的是，在数据选通信号DQS和取反的数据选通信号DQSB中发生了相对于外部时钟信号CLK的歪斜(skew)。在下文中，本说明书将数据选通信号DQS比外部时钟信号CLK滞后或超前的时间余量称作为‘tDQSS’。另外，下文中，tDQSS被限定为是外部时钟信号CLK的一个周期(1tCK)的±1/4。因此，可以通过第一数据输入选通信号DISTBP_BL4和第二数据输入选通信号DISTBP_BL8在0.5tCK的时间余量内执行同步操作。
0.5tCK的时间余量可能使得难以执行根据第一数据输入选通信号DISTBP_BL4和第二数据输入选通信号DISTBP_BL8的同步操作。另外，随着半导体存储器件的操作频率提高，与1tCK相对应的脉冲周期逐渐减小。因此，实际的时间余量进一步减小。因此，当未正常地执行根据第一数据输入选通信号DISTBP_BL4和第二数据输入选通信号DISTBP_BL8的同步操作时，可能导致半导体存储器件的操作错误。
发明内容
本发明的示例性实施例涉及一种能够保证在对齐的数据与数据输入选通信号之间的足够时间余量的半导体存储器件。
本发明的示例性实施例涉及一种能够根据操作模式来控制锁存控制信号的激活时间并锁存对齐了的数据的半导体存储器件。
根据本发明的一个示例性实施例，一种半导体存储器件包括：数据对齐单元，被配置为响应于数据选通信号来将顺序输入的数据对齐；锁存操作控制单元，被配置为接收数据选通信号，并响应于指示写入操作与下一个写入操作之间的时间间隔的信息来产生锁存控制信号；数据锁存单元，被配置为响应于锁存控制信号来锁存数据对齐单元的输出信号；以及数据同步输出单元，被配置为响应于数据输入选通信号来将数据锁存单元的输出信号同步，并同步了的信号输出至多个数据线。
根据本发明的另一个示例性实施例，一种半导体存储器件包括：数据对齐单元，被配置为响应于数据选通信号来将顺序输入的数据对齐；锁存操作控制单元，被配置为在写入操作期间接收数据选通信号，并响应于操作模式信息来产生锁存控制信号；数据锁存单元，被配置为响应于锁存控制信号来锁存数据对齐单元的输出信号；以及数据同步输出单元，被配置为响应于数据输入选通信号来将数据锁存单元的输出信号同步，并同步了的信号输出至多个数据线。
根据本发明的又一个实施例，一种用于操作半导体存储器件的方法包括以下步骤：响应于数据选通信号来将顺序输入的数据对齐；在写入操作期间接收数据选通信号，并响应于操作模式信息来产生锁存控制信号；响应于锁存控制信号来锁存对齐了的数据；以及响应于数据输入选通信号来将锁存了的数据输出至多个数据线。
附图说明
图1是说明写入操作对已知的半导体存储器件的信号的影响的时序图。
图2是说明根据本发明的一个示例性实施例的存储系统的框图。
图3是说明图2的上升/下降选通信号发生单元的框图。
图4是说明图3的上升/下降选通信号发生单元的操作的波形图。
图5是说明图2的数据对齐单元的框图。
图6是说明图2的数据锁存单元的框图。
图7是说明图2的数据同步输出单元的框图。
图8是说明写入操作对图2的半导体存储器件的信号的影响的时序图。
图9是说明根据本发明的另一个示例性实施例的半导体存储器件的一部分的框图。
图10是说明图9的锁存操作控制单元的框图。
图11和图12是共同说明图10的模式选择器的框图和电路图。
图13是说明图10的控制信号发生器的框图。
图14至图16是说明图9的锁存操作控制单元的操作的时序图。
具体实施方式
下面将参照附图来更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，且不应解释为限于本文中所提出的实施例。确切地说，提供这些实施例以使得本说明书将是清楚且完整的，且将完整地将本发明的范围传达给本领域技术人员。在本说明书中，在本发明的各幅附图和各个实施例中，相同的附图标记涉及相同的部件。
图2是说明根据本发明的一个示例性实施例的存储系统的框图。
参见图2，存储系统包括芯片组210和半导体存储器件220。
芯片组210包括第一传输单元211A至第三传输单元213A以及第一传输侧终端单元211B至第三传输侧终端单元213B。第一传输单元211A被配置为传输数据DAT，第二传输单元212A被配置为传输数据选通信号DQS和取反的数据选通信号DQSB，且第三传输单元213A被配置为传输外部时钟信号CLK和取反的外部时钟信号CLKB。第一传输侧终端单元211B至第三传输侧终端单元213B被配置为将第一传输单元211A至第三传输单元213A的各自的输出信号驱动为对应于电源电压VDDQ的终端电平。第一传输侧终端单元211B至第三传输侧终端单元213B可以被实现为插在电源电压(VDDQ)端子与用于传输数据DAT、数据选通信号DQS、取反的数据选通信号DQSB、外部时钟信号CLK以及取反的外部时钟信号CLKB的传输线之间的电阻器。
半导体存储器件220根据从芯片组210输入的信号来将数据DAT对齐，并执行写入操作。半导体存储器件220包括第一接收单元221A至第三接收单元223A及第一接收侧终端单元221B至第三接收侧终端单元223B。第一接收单元221A被配置为接收从芯片组210输入的数据DAT，第二接收单元222A被配置为接收数据选通信号DQS和取反的数据选通信号DQSB，且第三接收单元223A被配置为接收外部时钟信号CLK和取反的外部时钟信号CLKB。第一接收侧终端单元221B至第三接收侧终端单元223B被配置为将第一接收单元221A至第三接收单元223A的各自的输入信号驱动至终端电平。第一接收侧终端单元221B至第三接收侧终端单元223B可以被实现为插在电源电压(VDDQ)端子与用于传输数据DAT、数据选通信号DQS、取反的数据选通信号DQSB、外部时钟信号CLK以及外部时钟信号CLKB的传输线之间的电阻器。
半导体存储器件220包括上升/下降选通信号发生单元224、数据对齐单元225、锁存操作控制单元226、数据锁存单元227、输入选通信号发生单元228以及数据同步输出单元229。
上升/下降选通信号发生单元224被配置为接收数据选通信号DQS和取反的数据选通信号DQSB，并产生与数据选通信号DQS相对应的上升数据选通信号DQSR以及与取反的数据选通信号DQSB相对应的下降数据选通信号DQSF。
图3是说明图2的上升/下降选通信号发生单元224的框图。
参见图3，上升/下降选通信号发生单元224包括缓冲单元310、延迟单元320、激活控制器330以及输出控制器340。
缓冲单元310被配置为缓冲数据选通信号DQS和取反的数据选通信号DQSB，并包括第一缓冲部311及第二缓冲部312。第一缓冲部311被配置为经由正(+)端子接收数据选通信号DQS且经由负(-)端子接收取反的数据选通信号DQSB，且第二缓冲部312被配置为经由正(+)端子接收取反的数据选通信号DQSB且经由负(-)端子接收数据选通信号DQS。
延迟单元320被配置为将缓冲单元310的输出信号延迟特定的时间，且延迟单元320包括第一延迟部321和第二延迟部322。第一延迟部321被配置为延迟第一缓冲部311的输出信号，且第二延迟部322被配置为延迟第二缓冲部312的输出信号。第一延迟部321和第二延迟部322用以补偿在产生以下描述的时间段控制信号DISDQS时的延迟。
激活控制器330被配置为将数据选通信号DQS和取反的数据选通信号DQSB与参考电压VREF相比较，并产生与比较结果相对应的时间段控制信号DISDQS。激活控制器330包括第三缓冲部331、第四缓冲部332和输出部333。第三缓冲部331被配置为经由正(+)端子接收数据选通信号DQS且经由负(-)端子接收参考电压VREF。第四缓冲部332被配置为经由正(+)端子接收取反的数据选通信号DQSB且经由负(-)端子接收参考电压VREF。输出部333被配置为响应于分别从第三缓冲部331和第四缓冲部332输出的信号B_DQS和B_DQSB来产生时间段控制信号DISDQS。例如，输出部333可以是对信号B_DQS和B_DQSB执行‘与’操作并输出时间段控制信号DISDQS的与门。参考电压VREF用于辨别并输出数据选通信号DQS和取反的数据选通信号DQSB。参考电压VREF可以具有与数据选通信号DQS及取反的数据选通信号DQSB的摆幅的1/2相对应的电压电平。
输出控制器340被配置为响应于时间段控制信号DISDQS来限制分别从第一延迟部321和第二延迟部322输出的输出信号D_DQS和D_DQSB，并将限制的信号输出作为上升数据选通信号DQSR和下降数据选通信号DQSF。输出控制器340包括第一输出部341和第二输出部342。第一输出部341被配置为接收第一延迟部321的输出信号D_DQS和时间段控制信号DISDQS，并输出上升数据选通信号DQSR。例如，第一输出部341可以是对第一延迟部321的输出信号D_DQS和时间段控制信号DISDQS执行‘与’操作并输出上升数据选通信号DQSR的与门。第二输出部342被配置为接收第二延迟部322的输出信号D_DQSB和时间段控制信号DISDQS，并输出下降数据选通信号DQSF。例如，第二输出部342可以是对第二延迟部322的输出信号D_DQSB和时间段控制信号DISDQS执行‘与’操作并输出下降数据选通信号DQSF的与门。
图4是说明图3的上升/下降选通信号发生单元224的操作的波形图。在图4中，以数据选通信号DQS和取反的数据选通信号DQSB在前导时间段期间触发一次的模式为例。供作参考，如上所述，根据本发明的一个示例性实施例的存储系统在与电源电压相对应的终端电平下执行发送/接收操作。在这种情况下，在数据选通信号DQS和取反的数据选通信号DQSB中可能会出现噪声A和噪声B。因此，根据本发明的一个示例性实施例的半导体存储器件220包括激活控制器330，所述激活控制器330可以实质上防止在上升数据选通信号DQSR和下降数据选通信号DQSF中发生噪声A和噪声B。
在空闲状态下，数据选通信号DQS和取反的数据选通信号DQSB保持与电源电压相对应的终端电平。在前导时间段之后，数据选通信号DQS和取反的数据选通信号DQSB开始与数据一起触发。接着，参见图3和图4，第一缓冲部311和第二缓冲部312缓冲数据选通信号DQS和取反的数据选通信号DQSB。此时，噪声A及噪声B可能会导致分别在第一延迟部321和第二延迟部322的输出信号D_DQS和D_DQSB中出现不希望的脉冲。
与此同时，激活控制器330的第三缓冲部331和第四缓冲部332将数据选通信号DQS和取反的数据选通信号DQSB与参考电压VREF相比较，且输出部333响应于第三缓冲部331的输出信号B_DQS和第四缓冲部332的输出信号B_DQSB而产生时间段控制信号DISDQS。在时间段控制信号DISDQS的激活时间段期间，输出控制器340输出第一延迟部321的输出信号D_DQS作为上升数据选通信号DQSR，并输出第二延迟部322的输出信号D_DQSB作为下降数据选通信号DQSF。换言之，第一延迟部321的输出信号D_DQS和第二延迟部322的输出信号D_DQSB的触发操作受时间段控制信号DISDQS的限制。结果，由噪声A和噪声B引起的不希望的脉冲并未反映在上升数据选通信号DQSR和下降数据选通信号DQSF中。
参见图2，数据对齐单元225被配置为响应于上升数据选通信号DQSR及下降数据选通信号DQSF而将经由第一接收单元221A顺序输入的数据DAT对齐。
图5是说明图2的数据对齐单元225的框图。
参见图2和图5，数据对齐单元225包括第一同步部510至第七同步部570，所述第一同步部510至第七同步部570被配置为响应于上升数据选通信号DQSR和下降数据选通信号DQSF而将数据DAT移位。同步部510至570中的每一个均可以包括触发器。各个同步部510至570响应于上升数据选通信号DQSR或下降数据选通信号DQSF，将输入的数据同步化并输出。
换言之，第一同步部510响应于上升数据选通信号DQSR，将数据DAT中的第一数据同步化并输出。接着，第二同步部520响应于下降数据选通信号DQSF，将第一同步部510的输出信号同步化，并输出第二同步信号SYN_A2。此时，第三同步部530响应于下降数据选通信号DQSF，将数据DAT中的第二数据(即，在第一数据之后的下一数据)同步化，并输出第三同步信号SYN_A3。第四同步部540和第五同步部550分别接收第二同步部520和第三同步部530的输出，且响应于上升数据选通信号DQSR而将输入的信号同步化并输出。第六同步部560和第七同步部570分别接收第四同步部540和第五同步部550的输出，且响应于下降数据选通信号DQSF而将输入的信号同步化并输出。第六同步部560的输出为第零同步信号SYN_A0，且第七同步部570的输出为第一同步信号SYN_A1。以下参见图8更详细地描述数据对齐单元225的电路操作。
参见图2，锁存操作控制单元226被配置为对上升/下降选通信号发生单元224在写入操作与下一次写入操作之间的时间间隔期间所产生的上升数据选通信号DQSR和下降数据选通信号DQSF进行计数，并产生锁存控制信号CTR_LAT。锁存操作控制单元226可以用各种部件来实现。例如，锁存操作控制单元226可以包括计数器，所述计数器被配置为响应于在第一写入操作期间被激活的写入信息INF_WT和在第二写入操作期间被激活的写入信息INF_WT，对上升数据选通信号DQSR和下降数据选通信号DQSF进行计数。以下参见图8来描述锁存操作控制单元226产生的锁存控制信号CTR_LAT的操作波形。为了减小数据DAT与数据选通信号DQS之间的歪斜，可以使锁存控制信号CTR_LAT与下降数据选通信号DQSF同步，并接着将锁存控制信号CTR_LAT输出。
数据锁存单元227被配置为响应于锁存控制信号CTR_LAT来锁存从数据对齐单元225输出的第零至第三同步信号SYN_A<0:3>。根据本发明的一个示例性实施例的半导体存储器件包括锁存操作控制单元226和数据锁存单元227。因此，顺序输入的数据DAT可以在对齐操作终端的时间点被锁存。
图6是解释图2的数据锁存单元227的框图。
参见图2和图6，数据锁存单元227包括第一数据锁存部610至第四数据锁存部640。第一数据锁存部610被配置为响应于锁存控制信号CTR_LAT锁存第二同步信号SYN_A2，并输出第二对齐信号ALGN2。第二数据锁存部620被配置为响应于锁存控制信号CTR_LAT来锁存第零同步信号SYN_A0，并输出第零对齐信号ALGN0。第三数据锁存部630被配置为响应于锁存控制信号CTR_LAT来锁存第一同步信号SYN_A1，并输出第一对齐信号ALGN1。第四数据锁存部640被配置为响应于锁存控制信号CTR_LAT来锁存第三同步信号SYN_A3，并输出第三对齐信号ALGN3。参见图8来更加详细地描述数据锁存单元227的电路操作。
参见图2，输入选通信号发生单元228被配置为响应于在写入操作期间被激活的写入信息INF_WT来产生第一数据输入选通信号DINSTBP_BL4和第二数据输入选通信号DINSTBP_BL8。第一数据输入选通信号DINSTBP_BL4和第二数据输入选通信号DINSTBP_BL8对应于外部时钟信号CLK和CLKB，并包括突发长度信息INF_BL。
数据同步输出单元229被配置为响应于第一数据输入选通信号DINSTBP_BL4和第二数据输入选通信号DINSTBP_BL8，而将从数据锁存单元227输出的第零至第三对齐信号ALGN<0:3>同步，并将同步的信号输出至多个全局数据线GIO<0:7>。
图7是说明图2的数据同步输出单元229的框图。
参见图2和图7，数据同步输出单元229包括第一同步组710和第二同步组720。第一同步组710被配置为响应于第一数据输入选通信号DINSTBP_BL4而将第零至第三对齐信号ALGN<0:3>同步，并输出第四至第七对齐信号ALGN<4:7>。第二同步组720被配置为响应于第二数据输入选通信号DINSTBP_BL8而将第零至第三对齐信号ALGN<0:3>与第四至第七对齐信号ALGN<4:7>同步，并将同步的信号输出至多个全局数据线GIO<0:7>。
第一同步群组710包括第一同步块711至第四同步块714，所述第一同步块711至第四同步块714被配置为响应于第一数据输入选通信号DINSTBP_BL4而将第零至第三对齐信号ALGN<0:3>同步，并输出第四至第七对齐信号ALGN<4:7>。第二同步组720包括第五同步块721至第十二同步块728，所述第五同步块721至第十二同步块728被配置为响应于第二数据输入选通信号DINSTBP_BL8而将第零至第七对齐信号ALGN<0:7>同步，并将同步的信号输出至全局数据线GIO<0:7>。
图8是说明写入操作对图2的半导体存储器件的信号的影响的时序图。在图8中，以数据选通信号DQS和取反的数据选通信号DQSB在前导时间段期间触发一次的情形为例。
参见图2和图8，半导体存储器件220接收来自于外部芯片组210的外部时钟信号CLK、数据选通信号DQS、取反的数据选通信号DQSB以及数据DAT。已经参照图3和图4描述了通过利用数据选通信号DQS和取反的数据选通信号DQSB来产生上升数据选通信号DQSR和下降数据选通信号DQSF的电路和操作。因此，将省略其描述。
在下文，描述数据对齐单元225的操作。另外，在此，数据DAT例如包括按顺序连续输入的以下数据：第一数据R0、第二数据F0、第三数据RI、第四数据F1、第五数据R2、第六数据F2、第七数据R3和第八数据F3。数据对齐单元225响应于上升数据选通信号DQSR和下降数据选通信号DQSF，而将连续输入的数据DAT对齐。也就是说，第一数据R0和第二数据F0响应于上升数据选通信号DQSR和下降数据选通信号DQSF而分别被输出作为第二同步信号SYN_A2和第三同步信号SYN_A3。接着，第二同步信号SYN_A2和第三同步信号SYN_A3响应于上升数据选通信号DQSR和下降数据选通信号DQSF而分别被输出作为第零同步信号SYN_A0和第一同步信号SYN_A1，而第三数据R1和第四数据F1分别被输出作为第零同步信号SYN_A0和第一同步信号SYN_A1。
此时，根据本发明的一个示例性实施例的半导体存储器件220对上升数据选通信号DQSR或下降数据选通信号DQSF进行计数以产生锁存控制信号CTR_LAT，且数据锁存单元227响应于锁存控制信号CTR_LAT来锁存第零至第三同步信号SYN_A<0:3>并将它们输出至第零至第三对齐信号ALGN<0:3>。当第一数据输入选通信号DINSTBP_BP4被激活时，数据同步输出单元229锁存第零至第三对齐信号ALGN<0:3>。
以与如上所述的方式类似的方式使数据R2、F2、R3和F3与上升数据选通信号DQSR以及下降数据选通信号DQSF同步并将它们输出至第零至第三对齐信号ALGN<0:3>。接着，数据同步输出单元229响应于第二数据输入选通信号DINSTBP_BL8来锁存数据R2、F2、R3和F3。结果，数据R0、F0、R1、F1、R2、F2、R3以及F3响应于第二数据输入选通信号DINSTBP_BL8而被输出至多条全局数据线GIO<0:7>。
如图8所示，数据R0、F0、R1以及F1在第零至第三对齐信号ALGN<0:3>中被锁存足够的时间。因此，提供了用于激活第一数据输入选通信号DINSTBP_BL4的足够的时间余量。另外，由于数据R2、F2、R3以及F3在第零至第三对齐信号ALGN<0:3>中被锁存足够的时间，因此提供了用于激活第二数据输入选通信号DINSTBP_BL8的足够的时间余量。因此，根据本发明的一个示例性实施例的半导体存储器件220可以通过提供这种足够的时间余量来补偿tDQSS。因此，对齐了的数据可以稳定地被输出至多个全局数据线GIO<0:7>。
近来，半导体存储器件被设计为根据不同的请求而执行各种操作。这些请求可以包括关于数据选通信号DQS和取反的数据选通信号DQSB在前导时间段期间触发多少次、循环冗余校验(CRC)数据信息是否输入等信息。应当将半导体存储器件设计为满足这些请求。以下所描述的根据本发明的另一个示例性实施例的半导体存储器件可以执行适应这些请求的写入操作。
图9是说明根据本发明的另一个示例性实施例的半导体存储器件的一部分的框图。
参见图9，半导体存储器件包括上升/下降选通信号发生单元910、数据对齐单元920、锁存操作控制单元930、数据锁存单元940、输入选通信号发生单元950、数据同步输出单元960、CRC锁存单元970和CRC同步输出单元980。采用与图2的组件相同的配置方式来配置上升/下降选通信号发生单元910、数据对齐单元920、数据锁存单元940、输入选通信号发生单元950和数据同步输出单元960。因此，省略对这些部件的电路结构和操作的详细描述。在下文中，以下的描述除了进一步描述输入选通信号发生单元950之外，描述主要是集中在与图2的部件不同的部件。具体地，输入选通信号发生单元950在有CRC数据输入的CRC模式下，激活与CRC数据相对应的CRC输入选通信号DINSTBP_CRC。CRC输入选通信号DINSTBP_CRC被传送至CRC同步输出单元980。
与此同时，锁存操作控制单元930根据写入操作期间的操作模式，来对上升数据选通信号DQSR和下降数据选通信号DQSF进行计数，并产生数据锁存控制信号LAT_DAT和CRC锁存控制信号LAT_CRC。另外，锁存操作控制单元930还接收在上升/下降选通信号发生单元910产生上升数据选通信号DQSR和下降数据选通信号DQSF时所使用的时间段控制信号DISDQS。
图10是说明图9的锁存操作控制单元930的框图。
参见图9和图10，锁存操作控制单元930包括模式选择器1010和控制信号发生器1020。
模式选择器1010被配置为响应于写入信息INF_WT和作为操作模式信息的前导信息INF_PR来产生第零模式选择信号GAP0至第二模式选择信号GAP2。更具体而言，模式选择器1010响应于前导信息INF_PR和在写入操作期间激活的写入信息INF_WF来产生第零模式选择信号GAP0至第二模式选择信号GAP2，所述前导信息INF_PR与数据选通信号DQS和取反的数据选通信号DQSB在前导时间段期间触发多少次相对应。
图11和图12是说明图10的模式选择器1010的电路图。
参见图11，模式选择器1010包括信息发生器1010A，所述信息发生器1010A被配置为接收写入信息INF_WT并产生第零至第三附加写入时间间隔信息INF_GAP0、INF_GAP1、INF_GAP2和INF_GAPINIT。信息发生器1010A包括移位部1110和信息输出部1120。附加写入时间间隔是通过将第一写入命令与第二写入命令之间的时间减去tCCD而计算出的时间，其中tCCD是执行写入操作所需的最小时间间隔，且tCCD是以外部时钟的周期为单位来计量的(即，一个单位为1tCK)。
在下文中，为了描述方便起见，将以tCCD为4的情形为例。
当tCCD为4时，理想情况下，以4tCK的时间间隔输入写入命令。也就是说，理想情况下，在写入操作与下一个写入操作之间经过外部时钟的4个周期(4tCK)。然而，尽管tCCD为4，但可以以5tCK或6tCK的时间间隔输入写入命令。当以5tCK的时间间隔输入写入命令时，附加写入时间间隔变为1。当在为6tCK的时间间隔中输入写入命令时，附加写入时间间隔变为2。因此，当第零附加写入时间间隔信息INF_GAP0是有效的时，意味着附加写入时间间隔为0，且写入命令是以4tCK的时间间隔输入的。当第一附加写入时间间隔信息INF_GAP1是有效的时，意味着附加写入时间间隔为1tCK。当第二附加写入时间间隔信息INF_GAP2是有效的时，意味着附加写入时间间隔为2tCK。
与此同时，信息发生器1010A的移位部1110包括第一移位器1111至第六移位器1116。第一移位器1111被配置为响应于内部时钟信号CLK_INN而将写入信息INF_WT移位。第二移位器1112至第六移位器1116被配置为接收前一个移位器的输出信号，并响应于内部时钟信号CLK_INN将所接收的信号移位并输出经移位的信号。内部时钟信号CLK_INN是与外部时钟信号CLK相对应的时钟信号。
信息输出部1120包括第一同步部1121至第三同步部1123以及输出部1124。第一同步部1121至第三同步部1123被配置为响应于写入信息INF_WT，分别将第四移位器1114至第六移位器1116的输出信号同步。另外，第一同步部1121至第三同步部1123将同步的信号分别输出作为第零至第二附加写入时间间隔信息INF_GAP0、INF_GAP1和INF_GAP2。输出部1124被配置为响应于第零至第二附加写入时间间隔信息INF_GAP0、INF_GAP1以及INF_GAP2，来输出第三附加写入时间间隔信息INF_GAPINIT。例如，输出部1124可以利用对第零至第二附加写入时间间隔信息INF_GAP0至INF_GAP2执行‘或非’操作并输出第三附加写入时间间隔信息INF_GAPINIT的或非门来实施。
在此结构中，以tCCD为4的情形作为例子。因此，当在第一写入命令输入之后的4tCK处输入下一写入命令时，第零附加写入时间间隔信息INF_GAP0被激活。然而，当在5tCK之后输入下一个写入命令时，第一附加写入时间间隔信息INF_GAP1被激活。或者，当在6tCK之后输入下一个写入命令时，第二附加写入时间间隔信息INF_GAP2被激活。换言之，当第零附加写入时间间隔信息INF_GAP0是有效的时，意味着第一写入命令与第二写入命令之间的时间间隔为tCCD，该tCCD为最小时间间隔。当第一附加写入时间间隔信息INF_GAP1是有效的时，意味着第一写入命令与第二写入命令之间的时间间隔为tCCD+1tCK。当第二附加写入时间间隔信息INF_GAP2是有效的时，意味着第一写入命令与第二写入命令之间的时间间隔为tCCD+2tCK。最后，当第三附加写入时间间隔信息INF_GAPINIT是有效的时，意味着第一写入命令与第二写入命令之间的时间间隔等于或大于tCCD+3tCK。
参见图10和图12，模式选择器1010包括译码器1010B，所述译码器1010B被配置为对第零至第三附加写入时间间隔信息INF_GAP0、INF_GAP1、INF_GAP2以及INF_GAPINIT以及作为操作模式信息的前导信息INF_PR进行译码，并产生第零模式选择信号GAP0至第二模式选择信号GAP2。前导信息INF_PR是从模式电阻器组(未示出)输出的信号，并且可以包括第一前导信息INF_PR_1TG和第二前导信息INF_PR_2TG。当上升数据选通信号DQSR和下降数据选通信号DQSF在前导时间段期间7要触发一次时，第一前导信息INF_PR_1TG被激活并输入。当上升数据选通信号DQSR和下降数据选通信号DQSF在前导时间段期间要触发两次时，第二前导信息INF_PR_2TG被激活并输入。
也就是说，译码器1010B接收并译码第零至第三附加写入时间间隔信息INF_GAP0、INF_GAP1、INF_GAP2和INF_GAPINIT以及第一前导信息INF_PR_1TG和第二前导信息INF_PR_2TG，并激活第零模式选择信号GAP0至第二模式选择信号GAP2中的相应的模式选择信号。
参见图10，控制信号发生器1020受第零模式选择信号GAP0至第二模式选择信号GAP2控制，并且响应于上升数据选通信号DQSR和下降数据选通信号DQSF来产生数据锁存控制信号LAT_DAT和CRC锁存控制信号LAT_CRC。
图13是说明图10的控制信号发生器1020的图。
参见图10和图13，控制信号发生器1020包括路径控制移位部1310、控制信号输出部1320、CRC移位部1330、反馈部1340以及复位部1350。
路径控制移位部1310被配置为设置与第零模式选择信号GAP0至第二模式选择信号GAP2相对应的移位路径，并且响应于上升数据选通信号DQSR，经由设置的移位路径来执行移位操作。路径控制移位部1310包括路径设置部1317和用于移位数据的第一移位器1311至第六移位器1316。
第一移位器1311被配置为接收反馈部1340的输出信号，并响应于上升数据选通信号DQSR而将所接收的信号移位。接着，第一移位器1311将移位的信号输出至路径设置部1317。路径设置部1317响应于第零模式选择信号GAP0至第二模式选择信号GAP2，设置移位路径。更具体而言，路径设置部1317根据第零模式选择信号GAP0至第二模式选择信号GAP2将从第一移位器1311输出的经移位的信号输出至第一路径、第二路径或第三路径。第一路径是对第二移位器1312的输入的传输线。第二路径是对第一逻辑门(例如，或门)的传输线，所述第一逻辑门用于将第二移位器的输出信号与第一移位器1311的输出进行组合。接着，第一逻辑门将组合的结果输出至第三移位器1313。第三路径是对第二逻辑门(例如，或门)的传输线，所述第二逻辑门用于将第三移位器1313的输出信号与第一移位器1311的输出进行组合。接着，第二逻辑门将组合的结果输出至第四移位器1314。第四移位器1314对第五移位器1315输出信号，且第五移位器1315对第六移位器1316输出信号。第一移位器1311至第六移位器1316响应于时间段控制信号DISDQS而执行复位操作。
控制信号输出部1320被配置为将第四移位器1314的输出信号以及第六移位器1316的输出信号与下降数据选通信号DQSF同步，并输出数据锁存控制信号LAT_DAT。此外，控制信号输出部1320将CRC移位部1330的输出信号与下降数据选通信号DQSF同步，并输出CRC锁存控制信号LAT_CRC，其中所述CRC移位部1330可以通过第七移位器来实现。这是与CRC模式相对应的操作，且下文将更加详细地对其进行描述。
在下文中，描述根据本发明的一个示例性实施例的控制信号发生器1020的电路操作。
首先，当第零模式选择信号GAP0被激活时，第一移位器1311的输出信号经由路径设置部1317的输出端子‘0’而被输出至第三路径，且接着被输入至第四移位器1314。第四移位器1314响应于上升数据选通信号DQSR而将输入的信号移位。移位了的信号被输入至控制信号输出部1320，并响应于下降数据选通信号DQSF而被输出作为数据锁存控制信号LAT_DAT。第四移位器1314的输出信号经由第五移位器1315和第六移位器1316而被移位。由第六移位器1316移位了的信号被输入至控制信号输出部1320，并响应于下降数据选通信号DQSF而被输出作为数据锁存控制信号LAT_DAT。也就是说，在对应于一个写入命令的上升数据选通信号DQSR及下降数据选通信号DQSF的触发时间段期间，数据锁存控制信号LAT_DAT被激活两次。
当第一模式选择信号GAP1被激活时，第一移位器1311的输出信号经由路径设置部1317的输出端子‘1’而被输出至第二路径，并被输入至第三移位器1313。接着，由第三移位器1313移位了的信号传输经过第四移位器1314，并激活数据锁存控制信号LAT_DAT。另外，该信号传输经过第五移位器1315和第六移位器1316，并再次激活数据锁存控制信号LAT_DAT。
最后，当第二模式选择信号GAP2被激活时，第一移位器1311的输出信号经由路径设置部1317的输出端子‘2’而被输出至第一路径，且被输入至第二移位器1312。接着，由第二移位器1312移位了的信号传输经过第三移位器1313至第六移位器1316，并激活数据锁存控制信号LAT_DAT两次。
如上所述，路径设置部1317响应于第零模式选择信号GAP0至第二模式选择信号GAP2开设置移位路径。相应地，可以调整在特定的时间间隔内操作的移位器的数目。因此，可以根据第零模式选择信号GAP0至第二模式选择信号GAP2来控制数据锁存控制信号LAT_DAT的激活次数。
与此同时，当CRC模式被请求时，根据本发明的一个示例性实施例的半导体存储器件可以执行相应的操作。为了执行这种操作，还另外提供了CRC移位部1330和反馈部1340。
CRC移位部1330被配置为使第六移位器1316的输出信号与上升数据选通信号DQSR同步，并将同步的信号输出至反馈部1340和控制信号输出部1320。CRC移位部1330包括第七移位器1330，所述第七移位器1330响应于时间段控制信号DISDQS而被复位。当根据本发明的一个示例性实施例的半导体存储器执行CRC模式时，控制信号输出部1320将第七移位器1330的输出信号与下降数据选通信号DQSF同步，并输出同步的信号作为CRC锁存控制信号LAT_CRC。
反馈部1340被配置为响应于具有依赖于CRC模式的逻辑值的CRC选择信号SEL_CRC来选择第六移位器1316的输出信号和第七移位器1330的输出信号，并将选择的信号反馈至第一移位器1311。当不执行CRC模式时，第六移位器1316的输出信号被反馈至第一移位器1311。当执行CRC模式时，第七移位器1330的输出信号被反馈至第一移位器1311。
在本发明的此示例性实施例中，控制信号发生器1020包括复位部1350，以平滑地执行移位操作。复位部1350可以在路径控制移位部1310的移位操作之前响应于时间段控制信号DISDQS而被设置，并将输入至第一移位器1311的信号复位。
参见图9，CRC锁存单元970被配置为响应于由锁存操作控制单元930产生的CRC锁存控制信号LAT_CRC来锁存从数据对齐单元920输出的第三同步信号SYN_A3，并输出锁存了的信号作为CRC对齐信号ALGN_CRC。CRC同步输出单元980被配置为响应于CRC输入选通信号DINSTBP_CRC来将CRC对齐信号ALGN_CRC同步化并输出。作为参考，CRC数据在与写入命令相对应的数据之后被施加至第三同步信号SYN_A3。参见图14至图16更详细地描述了这种情形。
图14至图16是说明图9的锁存操作控制单元930的操作的时序图。在图14至图16中，考虑了上升数据选通信号DQSR和下降数据选通信号DQSF在前导时间段期间触发一次且半导体存储器件220处于CRC模式的情形。因此，在写入操作之前，第一模式选择信号GAP1被设置为逻辑‘高’电平，且第零模式选择信号GAP0和第二模式选择信号GAP2被设置为逻辑‘低’电平。
图14示出附加写入时间间隔为0的情形。如图14所示，与第一写入命令相对应的数据0、数据1、数据2和数据3以及CRC数据C被输入，且与下一个写入命令相对应的数据0、数据1、数据2及数据3被输入。因此，第零模式选择信号GAP0变为逻辑‘高’电平，且第一模式选择信号GAP1变为逻辑‘低’电平。
参见图13和图14，当第零模式选择信号GAP0是有效的时，意味着路径控制移位部1310的第二移位器1312和第三移位器1313被排除在移位路径之外。因此，在上升数据选通信号DQSR触发两次之后，与第二写入命令相对应的数据锁存控制信号LAT_DAT响应于下降数据选通信号DQSF而被激活。
图15示出附加写入时间间隔为1的情形。如图15所示，与第一写入命令相对应的的数据0、数据1、数据2及数据3以及CRC数据C被输入，且在一个附加写入时间间隔G之后，与下一个写入命令相对应的数据0、数据1、数据2及数据3被输入。因此，第零模式选择信号GAP0至第二模式选择信号GAP2保持它们的原始状态。
参见图13和图15，当第一模式选择信号GAP1是有效的时，意味着路径控制移位部1310的第二移位器1312被排除在移位路径之外。因此，在上升数据选通信号DQSR触发三次之后，与第二写入命令相对应的数据锁存控制信号LAT_DAT响应于下降数据选通信号DQSF而被激活。
图16示出附加写入时间间隔为2的情形。如图16所示，与第一写入命令相对应的数据0、数据1、数据2及数据3以及CRC数据C被输入。在两个附加写入时间间隔G之后，与下一个写入命令相对应的数据0、数据1、数据2及数据3被输入。因此，第零模式选择信号GAP0至第二模式选择信号GAP2保持它们的原始状态。
参见图13和图16，当第一模式选择信号GAP1是有效的时，意味着路径控制移位部1310的第二移位器1312被排除在移位路径之外。因此，如图15的情形一样，在上升数据选通信号DQSR触发三次之后，与第二写入命令相对应的数据锁存控制信号LAT_DAT响应于下降数据选通信号DQSF而被激活。
根据本发明的一个示例性实施例的半导体存储器件可以根据前导信息和附加写入时间间隔来控制数据锁存控制信号LAT_DAT的激活次数。如参见图13所描述的，可以通过调整包括在移位路径中的移位器的数目来控制数据锁存控制信号LAT_DAT的激活次数。对移位器的数目的调整意味着在对上升数据选通信号DQSR进行计数期间初始的计数值受到控制。
如上所述，根据本发明的一个示例性实施例的半导体存储器件可以保证对齐的数据与数据输入选通信号之间足够的时间余量。因此，可以保证对齐的数据与数据输入选通信号之间的稳定的同步操作。另外，可以根据半导体存储器件的操作模式来控制锁存控制信号的激活次数。因此，可以在期望的时间点处锁存对齐的数据。另外，即便是在半导体存储器件处于CRC模式时，仍能够保证稳定的操作。
根据本发明的示例性实施例，通过数据输入选通信号以足够的时间余量来执行期望的同步操作，这使得有可能提高半导体存储器件的可靠性。
另外，根据操作模式来控制对齐的数据的锁存时间。因此，有可能平稳地执行与操作模式相对应的操作。
尽管已经参照具体的实施例描述了本发明，但对于本领域技术人员而言将清楚的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (30)

1.一种半导体存储器件，包括：
数据对齐单元，所述数据对齐单元被配置为响应于数据选通信号来将顺序输入的数据对齐；
锁存操作控制单元，所述锁存操作控制单元被配置为接收所述数据选通信号，并响应于指示写入操作与下一写入操作之间的时间间隔的信息来产生锁存控制信号；
数据锁存单元，所述数据锁存单元被配置为响应于所述锁存控制信号来锁存所述数据对齐单元的输出信号；以及
数据同步输出单元，所述数据同步输出单元被配置为响应于数据输入选通信号来将所述数据锁存单元的输出信号同步，并将同步了的信号输出至多个数据线。
2.如权利要求1所述的半导体存储器件，其中，所述数据对齐单元响应于所述数据选通信号来移位所述数据。
3.如权利要求1所述的半导体存储器件，其中，所述数据锁存单元包括多个锁存部，每个锁存部都被配置为响应于所述锁存控制信号来锁存输入信号。
4.如权利要求1所述的半导体存储器件，其中，所述数据输入选通信号为多个数据输入选通信号中之一，其中数据输入选通信号的数目与突发长度信息相对应。
5.如权利要求4所述的半导体存储器件，其中，所述数据同步输出单元包括：
第一同步组，所述第一同步组被配置为响应于所述多个数据输入选通信号中的第一数据输入选通信号来将所述数据锁存单元的输出信号同步；以及
第二同步组，所述第二同步组被配置为响应于所述多个数据输入选通信号中的第二数据输入选通信号来将所述数据锁存单元的输出信号与所述第一同步群组的输出信号同步，并将同步了的信号输出至所述多个数据线。
6.如权利要求1所述的半导体存储器件，还包括上升/下降选通信号发生单元，所述上升/下降选通信号发生单元被配置为接收所述数据选通信号，产生上升数据选通信号和下降数据选通信号，并将所述上升数据选通信号和所述下降数据选通信号输出至所述数据对齐单元。
7.如权利要求6所述的半导体存储器件，其中，所述锁存控制信号与所述下降数据选通信号同步并输出。
8.如权利要求6所述的半导体存储器件，其中，所述上升/下降选通信号发生单元包括：
缓冲单元，所述缓冲单元被配置为缓冲所述数据选通信号；
激活控制器，所述激活控制器被配置为将所述数据选通信号与参考电压进行比较，并产生与所述比较结果相对应的时间段控制信号；以及
输出控制器，所述输出控制器被配置为响应于所述时间段控制信号而将所述缓冲单元的输出信号输出至所述数据对齐单元。
9.如权利要求8所述的半导体存储器件，其中，所述时间段控制信号限制所述数据选通信号的触发时间段。
10.一种半导体存储器件，包括：
数据对齐单元，所述数据对齐单元被配置为响应于数据选通信号来将顺序输入的数据对齐；
锁存操作控制单元，所述锁存操作控制单元被配置为在写入操作期间接收所述数据选通信号，并响应于操作模式信息来产生锁存控制信号；
数据锁存单元，所述数据锁存单元被配置为响应于所述锁存控制信号来锁存所述数据对齐单元的输出信号；以及
数据同步输出单元，所述数据同步输出单元被配置为响应于数据输入选通信号来将所述数据锁存单元的输出信号同步，并将同步了的信号输出至多个数据线。
11.如权利要求10所述的半导体存储器件，其中，所述锁存操作控制单元包括：
模式选择器，所述模式选择器被配置为响应于所述操作模式信息和在所述写入操作期间被激活的写入信息来产生模式选择信号；以及
控制信号发生器，所述控制信号发生器被配置为受所述模式选择信号控制并响应于所述数据选通信号来产生所述锁存控制信号。
12.如权利要求11所述的半导体存储器件，其中，所述操作模式信息包括关于所述数据选通信号在前导时间段中触发多少次的信息。
13.如权利要求11所述的半导体存储器件，其中，所述模式选择器包括：
信息发生器，所述信息发生器被配置为接收所述写入信息并产生附加写入时间间隔信息，所述附加写入时间间隔信息指示写入命令与下一个写入命令之间的时间间隔；以及
译码器，所述译码器被配置为对所述附加写入时间间隔信息和所述操作模式信息进行译码，并产生所述模式选择信号。
14.如权利要求13所述的半导体存储器件，其中，所述信息发生器包括：
多个移位部，所述多个移位部被配置为响应于时钟信号来将所述写入信息移位；以及
信息输出部，所述信息输出部被配置为响应于所述写入信息来将所述多个移位部的输出信号中的相应的输出信号同步，并输出所述附加写入时间间隔信息。
15.如权利要求11所述的半导体存储器件，其中，所述控制信号发生器包括：
路径控制移位部，所述路径控制移位部被配置为设置与所述模式选择信号相对应的移位路径，并响应于所述数据选通信号而经由所述移位路径执行移位操作；
反馈部，所述反馈部被配置为反馈所述路径控制移位部的输出信号；以及
控制信号输出部，所述控制信号输出部被配置为响应于所述数据选通信号来输出所述路径控制移位部的输出信号作为所述锁存控制信号。
16.如权利要求15所述的半导体存储器件，其中，所述路径控制移位部包括：
数据移位部，所述数据移位部被配置为响应于所述数据选通信号来将经由所述反馈部输入的信号移位；以及
路径设置部，所述路径设置部被配置为响应于所述模式选择信号来设置所述数据移位部的移位路径。
17.如权利要求16所述的半导体存储器件，还包括循环冗余校验移位部、即CRC移位部，所述CRC移位部被配置为响应于所述数据选通信号来将所述数据移位部的输出信号移位。
18.如权利要求17所述的半导体存储器件，其中，所述控制信号输出部响应于所述数据选通信号来输出所述CRC移位部的输出信号作为CRC锁存控制信号。
19.如权利要求17所述的半导体存储器件，其中，所述反馈部根据CRC操作模式来反馈所述数据移位部的输出信号或所述CRC移位部的输出信号。
20.如权利要求18所述的半导体存储器件，还包括：
附加锁存单元，所述附加锁存单元被配置为响应于所述CRC锁存控制信号来锁存所述数据对齐单元的输出信号；以及
附加同步输出单元，所述附加同步输出单元被配置为响应于CRC输入选通信号来将所述附加锁存单元的输出信号同步，并将同步了的信号输出。
21.如权利要求18所述的半导体存储器件，还包括复位部，所述复位部被配置为将在所述数据移位部的移位操作之前输入的信号复位。
22.如权利要求21所述的半导体存储器件，还包括上升/下降选通信号发生单元，所述上升/下降选通信号发生单元被配置为接收所述数据选通信号，产生上升数据选通信号和下降数据选通信号，并将所述上升数据选通信号和所述下降数据选通信号输出至所述数据对齐单元。
23.如权利要求22所述的半导体存储器件，其中，所述上升/下降选通信号发生单元包括：
缓冲器，所述缓冲器被配置为缓冲所述数据选通信号；
激活控制器，所述激活控制器被配置为将所述数据选通信号与参考电压进行比较，并产生与所述比较结果相对应的时间段控制信号；以及
输出控制器，所述输出控制器被配置为响应于所述时间段控制信号来将所述缓冲器的输出信号输出至所述数据对齐单元。
24.如权利要求23所述的半导体存储器件，其中，所述数据移位部响应于所述时间段控制信号而被复位。
25.如权利要求23所述的半导体存储器件，其中，所述附加锁存单元响应于所述时间段控制信号而被复位，且所述复位部响应于所述时间段控制信号而被设置。
26.一种操作半导体存储器件的方法，包括以下步骤：
响应于数据选通信号来将顺序输入的数据对齐；
在写入操作期间接收所述数据选通信号，并响应于操作模式信息来产生锁存控制信号；
响应于所述锁存控制信号来锁存对齐了的所述数据；以及
响应于数据输入选通信号来将锁存了的所述数据输出至多个数据线。
27.如权利要求26所述的方法，其中，所述操作模式信息包括关于所述数据选通信号在前导时间段期间触发多少次的信息。
28.如权利要求26所述的方法，其中，所述接收所述数据选通信号的步骤还包括以下步骤：
在所述写入操作期间接收所述数据选通信号；以及
从与所述操作模式信息相对应的初始计数值开始对所述数据选通信号进行计数，并在计数完成时产生所述锁存控制信号。
29.如权利要求28所述的方法，其中，所述初始计数值是根据附加写入时间间隔信息和所述操作模式而设置的，所述附加写入时间间隔信息指示写入命令与下一个写入命令之间的时间间隔。
30.如权利要求26所述的方法，还包括以下步骤：
在循环冗余校验CRC操作模式期间将所述锁存控制信号移位，并产生CRC锁存控制信号；
响应于所述CRC锁存控制信号来锁存在将数据对齐的步骤中对齐了的CRC数据；以及
响应于CRC输入选通信号来将锁存了的CRC数据同步，并输出同步了的CRC数据。
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