CN104425005A - 半导体器件 - Google Patents

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CN104425005A CN201410165518.0A CN201410165518A CN104425005A CN 104425005 A CN104425005 A CN 104425005A CN 201410165518 A CN201410165518 A CN 201410165518A CN 104425005 A CN104425005 A CN 104425005A
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Abstract

一种半导体器件，包括：数据总线转位DBI判定单元，适用于基于读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；输出控制单元，适用于在DBI操作模式中产生布置控制信号，用于判定的时间的延迟量被反映在所述布置控制信号中；数据同步单元，适用于：在DBI操作模式中，将读取数据与布置控制信号同步，并且输出同步的读取数据和同步的读取数据的反相信号；以及数据输出单元，适用于：在DBI操作模式中，响应于DBI判定信号、布置控制信号和输出控制信号而选择性地将同步的读取数据和同步的读取数据的反相信号输出至外部。

Description

半导体器件
相关申请的交叉引用
本申请要求2013年9月9日提交的申请号为10-2013-0107847的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种用于支持数据总线反相操作模式的半导体器件。
背景技术
包括动态随机存取存储器(DRAM)的半导体器件可以支持数据总线反相(DBI)操作模式，以减少在数据传输中产生的电流消耗。
例如，在DBI操作模式中，当数据中具有逻辑低电平的比特数目大于具有逻辑高电平的比特数目时，半导体器件将数据反相并且传送。这是因为在用于数据传输的传输线被端接至源电压VDDQ时，用于传输具有逻辑低电平的比特的电流消耗量大于用于传输具有逻辑高电平的比特的电流消耗量。
数据反相使得在数据经由传输线传送时具有逻辑低电平的比特数目小于数据的总比特数目的一半。
半导体器件可以适用于将命令和数据延迟在判定DBI时引起的延迟时间。命令和数据的这种延迟通过补偿在DBI操作模式中的数据传输时序来保证半导体器件的操作可靠性。
发明内容
本发明的各种实施例涉及一种可以将用于支持DBI操作模式的电路区域和电流消耗最小化的半导体器件。
根据本发明的一个实施例，一种半导体器件可以包括：数据总线转位(DBI)判定单元，适用于基于读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；输出控制单元，适用于在DBI操作模式中产生布置控制信号(arrangement control signal)，用于判定的时间的延迟量被反映在所述布置控制信号中；数据同步单元，适用于：在DBI操作模式中将读取数据与布置控制信号同步，并且输出同步的读取数据和同步的读取数据的反相信号；以及数据输出单元，适用于：在DBI操作模式中，响应于DBI判定信号、布置控制信号和输出控制信号而选择性地将同步的读取数据和同步的读取数据的反相信号输出。
根据本发明的一个实施例，一种半导体器件可以包括：命令控制单元，适用于基于读取命令来产生第一布置控制信号和输出控制信号；数据总线转位(DBI)判定单元，适用于：基于第一读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；DBI复制延迟单元，适用于通过将第一布置控制信号延迟用于判定的时间的量来产生第二布置控制信号；命令选择单元，适用于：响应于DBI模式信号而选择第一布置控制信号和第二布置控制信号中的一个，并且将选中的一个信号作为第三布置控制信号输出；数据同步单元，适用于：响应于DBI模式信号而将第一读取数据与第二布置控制信号同步，并且将同步的数据作为第二读取数据和反相的第二读取数据输出；数据选择单元，适用于：响应于DBI判定信号和DBI模式信号而选择性地将第一读取数据、第二读取数据和反相的第二读取数据中的一个输出；以及数据布置单元，适用于：响应于第三布置控制信号而布置从数据选择单元中输出的选中的读取数据，并且响应于输出控制信号而将布置的读取数据输出至外部。
根据本发明的一个实施例，一种半导体器件可以包括：数据总线转位(DBI)判定单元，适用于基于多个第一数据来判断是否将要传送的数据的比特反相；输出控制单元，适用于：响应于DBI模式信号而将第一布置控制信号和第二布置控制信号中的一个作为第三布置控制信号输出，所述第二布置控制信号通过将第一布置控制信号延迟用于判断是否将要传送的数据的比特反相的时间的量来产生；数据同步单元，适用于：响应于DBI模式信号而将多个第一数据与第二布置控制信号同步，并且输出同步的数据；数据选择单元，适用于：响应于从DBI判定单元中输出的DBI判定信号，而将多个第一数据、从数据同步单元输出的多个第二数据、和从多个第二数据反相的多个第三数据中的一种输出；以及数据布置单元，适用于：响应于第三布置控制信号而布置从数据选择单元输出的多个第四数据，并且响应于输出控制信号而将布置的多个第四数据输出至外部。
根据本发明的实施例，用于DBI操作模式的电路区域可以被最小化，并且用于DBI操作模式的电流消耗也可以被最小化。
附图说明
图1是说明根据比较性实例的半导体器件的框图。
图2是说明根据本发明的一个实施例的半导体器件的框图。
图3是图2中所示的数据同步单元的详细示图。
图4是图2中所示的数据选择单元的详细示图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征会对比例做夸大处理。在本公开中，相同的附图标记直接对应于在本发明的不同附图和实施例中相似的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
图1是说明根据比较性实例的半导体器件的框图。
图1示出如下的半导体器件作为一个实例，在8比特数据经由8个数据焊盘DQ0至DQ7(未示出)同时输入/输出的X8模式中，数据经由一个数据焊盘DQ被顺序输出8次(即，数据的突发长度为8)。在具有突发长度为8的半导体器件中，响应于读取命令，每个数据焊盘输出8次(即，8比特)，并且总共64比特的数据经由8个数据焊盘DQ0至DQ7从单元阵列输出。
参见图1，半导体器件100包括：命令控制单元110、输出控制单元120、DBI判定单元130、第二DBI复制延迟单元140和数据输出单元150。
作为一个实例，图1示出了与经由焊盘DQ0输出的一个比特第一读取数据DATA_IN<0>相对应的第二DBI复制延迟单元140和数据输出单元150。
命令控制单元110基于命令以及时钟CK和CKB来产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_OUT，所述命令包括与读取命令(未示出)相关的芯片选择信号(CS)、行地址选通信号(RAS)和列地址选通信号(CAS)。这里，时钟CKB可以是时钟CK的互补时钟。例如，命令控制单元110基于命令CS、RAS和CAS来产生读取命令，并且基于读取命令在预定的时间点产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_OUT。
输出控制单元120包括第一DBI复制延迟单元122和命令选择单元124。
第一DBI复制延迟单元122通过将第一布置控制信号PIPE_IN_PRE延迟用于DBI判定单元判断是否将要传送的数据的比特反相的时间(在下文中，被称作为“DBI判定时间”)的量，来产生第二布置控制信号PIPE_IN_D。
命令选择单元124响应于DBI模式信号DBI_ENABLE而将第一布置控制信号PIPE_IN_PRE和第二布置控制信号PIPE_IN_D中的一个作为第三布置控制信号PIPE_IN输出。例如，命令选择单元124包括多路复用器。
DBI判定单元130基于第一读取数据至第64读取数据DATA_IN<0:63>来判断是否将要传送的数据的比特反相，并且产生与判定的结果相对应的第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。
第二DBI复制延迟单元140通过将第一读取数据DATA_IN<0>延迟DBI判定时间的量来输出第一延迟数据DATA_IN<0>_D和反相的第一延迟数据DATA_IN<0>_D_INV，反相的第一延迟数据DATA_IN<0>_D_INV是第一延迟数据DATA_IN<0>_D的反相信号。
数据输出单元150包括数据选择单元152和数据布置单元154。
数据选择单元152响应于DBI模式信号DBI_ENABLE和DBI判定信号DBI_FLIP<0>而将第一选择信号DATA_IN<0>_S作为第一读取数据DATA_IN<0>、第一延迟数据DATA_IN<0>_D、和反相的第一延迟数据DATA_IN<0>_D_INV中的一个输出，所述反相的第一延迟数据DATA_IN<0>_D_INV是第一延迟数据DATA_IN<0>_D的反相信号。例如，尽管在图1中未示出，但是第二DBI复制延迟单元140和数据输出单元150被提供用于相应的第一读取数据至第64读取数据DATA_IN<0:63>。另外，第一读取数据至第八读取数据DATA_IN<0:7>被分配至第一DBI判定信号DBI_FLIP<0>。
数据布置单元154响应于第三布置控制信号PIPE_IN而布置第一选择信号DATA_IN<0>_S，并且响应于输出控制信号PIPE_OUT而将第一输出数据DQ0_DOUT<0>作为布置的第一选择信号经由数据焊盘DQ0(未示出)输出至外部(例如，存储器控制器)。
随着DBI模式信号DBI_ENABLE被激活，半导体器件100进入DBI操作模式。
这里，半导体器件100响应于命令CS、RAS和CAS以及时钟CK和CKB而执行读取操作。
在读取操作期间，命令控制单元110响应于命令CS、RAS和CAS以及时钟CK和CKB而产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_OUT。
第一DBI复制延迟单元122通过将第一布置控制信号PIPE_IN_PRE延迟DBI判定时间的量来产生第二布置控制信号PIPE_IN_D。
命令选择单元124选择第一布置控制信号PIPE_IN_PRE和第二布置控制信号PIPE_IN_D中的第二布置控制信号PIPE_IN_D并作为第三布置控制信号PIPE_IN输出至数据布置单元154。第二布置控制信号PIPE_IN_D被选择以补偿在DBI操作模式中的DBI判定时间。
在读取操作期间，第一读取数据至第64读取数据DATA_IN<0:63>从单元阵列(未示出)中输出。
DBI判定单元130基于第一读取数据至第64读取数据DATA_IN<0:63>来判断是否将要传送的数据的比特反相，并且产生与判定的结果相对应的第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。
具体地，DBI判定单元130根据数据极性来判定第一读取数据至第64读取数据DATA_IN<0:63>的多数值，根据多数值的判定结果来判定DBI判定信号DBI_FLIP<0:7>的激活/去激活，以及输出第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。
例如，在X8模式的情况下，第一读取数据至第64读取数据DATA_IN<0:63>从单元阵列中输出。DBI判定单元130判定每个8比特的第一读取数据至第64读取数据DATA_IN<0:63>中的多数值，并且产生第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。
8比特数据第一读取数据至第64读取数据DATA_IN<0:63>经由8个数据焊盘DQ0至DQ7在第一突发处输出。在第一突发处，当在8比特数据(例如，DATA_IN<0:7>)中具有第一电平(例如，逻辑低电平)的比特数目超过4时，第一DBI判定信号DBI_FLIP<0>被激活。在第一突发处，当在8比特数据中具有第一电平的比特的数目低于4时，第一DBI判定信号DBI_FLIP<0>被去激活。
同样地，第二DBI判定信号至第八DBI判定信号DBI_FLIP<1:7>分别根据第二突发至第八突发来被激活或去激活。
第二DBI复制延迟单元140通过将第一读取数据DATA_IN<0>延迟DBI判定时间的量来输出第一延迟数据DATA_IN<0>_D和反相的第一延迟数据DATA_IN<0>_D_INV。
数据选择单元152响应于第一DBI判定信号DBI_FLIP<0>和DBI模式信号DBI_ENABLE而在第一读取数据DATA_IN<0>、第一延迟数据DATA_IN<0>_D、以及反相的第一延迟数据DATA_IN<0>_D_INV之中选择第一延迟数据DATA_IN<0>_D或反相的第一延迟数据DATA_IN<0>_D_INV，并且将选中的一个作为第一选择信号DATA_IN<0>_S输出至数据布置单元154。当第一DBI判定信号DBI_FLIP<0>被激活时，数据选择单元152将反相的第一延迟数据DATA_IN<0>_D_INV选择作为第一选择信号DATA_IN<0>_S并且输出。当第一DBI判定信号DBI_FLIP<0>被去激活时，数据选择单元152将第一延迟数据DATA_IN<0>_D选择为第一选择信号DATA_IN<0>_S，并且输出至数据布置单元154。数据选择单元152将第一延迟数据DATA_IN<0>_D或反相的第一延迟数据DATA_IN<0>_D_INV选择作为第一选择信号DATA_IN<0>_S并且输出以补偿用于DBI判定单元130的DBI判定时间。
数据布置单元154响应于第三布置控制信号PIPE_IN而布置从数据选择单元152输出的第一选择信号DATA_IN<0>_S，并且响应于输出控制信号PIPE_OUT而将布置的第一选择信号DATA_IN<0>_S作为第一输出数据DQ0_DOUT<0>经由数据焊盘DQ0(未示出)输出至外部。
此外，半导体器件100当DBI模式信号DBI_ENABLE被去激活时从DBI操作模式中退出。
这里，半导体器件100响应于命令CS、RAS和CAS以及时钟CK和CKB而执行读取操作。
在读取操作期间，命令控制单元110响应于命令CS、RAS和CAS以及时钟CK和CKB而产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_OUT。
命令选择单元124响应于DBI模式信号DBI_ENABLE而将第一布置控制信号PIPE_IN_PRE和第二布置控制信号PIPE_IN_D中的第一布置控制信号PIPE_IN_PRE选择作为第三布置控制信号PIPE_IN并且输出至数据布置单元154。
在读取操作期间，第一读取数据至第64读取数据DATA_IN<0:63>从单元阵列(未示出)输出。
数据选择单元152响应于DBI模式信号DBI_ENABLE而在第一读取数据DATA_IN<0>、第一延迟数据DATA_IN<0>_D和反相的第一延迟数据DATA_IN<0>_D_INV之中选择第一读取数据DATA_IN<0>，并且将第一读取数据DATA_IN<0>作为第一选择信号DATA_IN<0>_S输出至数据布置单元154。
数据布置单元154响应于第三布置控制信号PIPE_IN而布置从数据选择单元152输出的第一选择信号DATA_IN<0>_S，并且响应于输出控制信号PIPE_OUT而将布置的第一选择信号DATA_IN<0>_S作为第一输出数据DQ0_DOUT<0>经由数据焊盘DQ0(未示出)输出至外部。
图2是说明根据本发明的一个实施例的半导体器件的框图。
作为一个实例，图2示出了如下的半导体器件，在数据经由8个数据焊盘DQ0至DQ7(未示出)输入/输出的X8模式中，8个数据经由一个数据焊盘DQ输出(即，突发长度为8)。在具有突发长度为8的半导体器件中，每个焊盘可以输出8个数据，并且总共64个数据可以经由8个数据焊盘DQ0至DQ7从单元阵列输出。
参见图2，半导体器件200可以包括：命令控制单元210、输出控制单元220、DBI判定单元230、数据同步单元240和数据输出单元250。
作为一个实例，图2示出了与经由焊盘DQ0输出的一个比特的第一读取数据DATA_IN<0>相对应的数据同步单元240和数据输出单元250。
命令控制单元210可以基于命令以及时钟CK和CKB来产生第一布置控制信号(或预布置控制信号)PIPE_IN_PRE并且输出控制信号PIPE_OUT，所述命令包括与读取命令(未示出)相关的芯片选择信号(CS)、行地址选通信号(RAS)和列地址选通信号(CAS)的命令。这里，时钟CKB可以是时钟CK的互补时钟。例如，命令控制单元210可以基于命令CS、RAS和CAS来产生读取命令，并且基于读取命令在预定的时间点产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_OUT。
输出控制单元220可以包括DBI复制延迟单元222和命令选择单元224。
DBI复制延迟单元222可以包括复制电路，所述复制电路可以通过将第一布置控制信号PIPE_IN_PRE延迟用于DBI判定单元230判断是否将要传送的数据的比特反相的时间(即，DBI判定时间)的量来产生第二布置控制信号PIPE_IN_D。
命令选择单元224可以响应于DBI模式信号DBI_ENABLE而将第一布置控制信号PIPE_IN_PRE和第二布置控制信号PIPE_IN_D中的一个作为第三布置控制信号PIPE_IN输出。命令选择单元124可以利用多路复用器来实施。
DBI判定单元230可以基于第一读取数据至第64读取数据DATA_IN<0:63>来判断是否将要传送的数据的比特反相，并且产生与判定的结果相对应的第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。
数据同步单元240可以响应于DBI模式信号DBI_ENABLE而将第一读取数据DATA_IN<0>与第二布置控制信号PIPE_IN_D同步，并且将同步的第一读取数据DATA_IN<0>作为第一锁存数据DATA_IN<0>_L输出。
数据输出单元250可以响应于DBI模式信号DBI_ENABLE、第一DBI判定信号DBI_FLIP<0>、第三布置控制信号PIPE_IN和输出控制信号PIPE_OUT而将第一输出数据DQ0_DOUT<0>作为第一读取数据DATA_IN<0>、第一锁存数据DATA_IN<0>_L和反相的第一锁存数据DATA_IN<0>_L_INV中的一个输出至外部。
数据输出单元250可以包括数据选择单元252和数据布置单元254。
数据选择单元252可以响应于DBI模式信号DBI_ENABLE和第一DBI判定信号DBI_FLIP<0>而将第一读取数据DATA_IN<0>、第一锁存数据DATA_IN<0>_L和反相的第一锁存数据DATA_IN<0>_L_INV中的一个作为第一选择信号DATA_IN<0>_S输出。供作参考，尽管在图2中未示出，第二DBI复制延迟单元240和数据输出单元250可以被提供用于相应的第一读取数据至第64读取数据DATA_IN<0:63>。另外，第一读取数据至第八读取数据DATA_IN<0:7>可以被分配至第一DBI判定信号DBI_FLIP<0>。
数据布置单元254可以响应于第三布置控制信号PIPE_IN而布置第一选择信号DATA_IN<0>_S，并且响应于输出控制信号PIPE_OUT而将布置的第一选择信号DATA_IN<0>_S作为第一输出数据DQ0_DOUT<0>经由数据焊盘DQ0(未示出)输出至外部。
例如，数据布置单元254可以包括管道寄存器。在这种情况下，第三布置控制信号PIPE_IN可以是管道输入控制信号，而输出控制信号PIPE_OUT可以是管道输出控制信号。
图3是图2中所示的数据同步单元240的详细示图。
参见图3，数据同步单元240可以包括输入单元242和数据锁存单元244。
输入单元242可以响应于DBI模式信号DBI_ENABLE而选择性地阻挡第一读取数据DATA_IN<0>。例如，输入单元242可以包括与非(NAND)门，接收DBI模式信号DBI_ENABLE和第一读取数据DATA_IN<0>。
数据锁存单元244可以将输入单元242的输出信号与第二布置控制信号PIPE_IN_D同步，并且将同步的信号作为第一锁存数据DATA_IN<0>_L输出。
例如，如图3中所示，数据锁存单元244可以包括：第一反相器INV0、传输门TG0、以及包括两个反相器INV1和INV2的反相器锁存器。第一反相器INV0可以将第二布置控制信号PIPE_IN_D反相。传输门TG0可以响应于第二布置控制信号PIPE_IN_D和第一反相器INV0的输出信号而传送输入单元242的输出信号。反相器锁存器可以将传输门TG0的输出信号(即，反相的第一锁存数据DATA_IN<0>_L_INV)作为第一锁存数据DATA_IN<0>_L锁存。尽管在图3中反相的第一锁存数据DATA_IN<0>_L_INV从传输门TG0中输出，然而，反相的第一锁存数据DATA_IN<0>_L_INV可以通过将第一锁存数据DATA_IN<0>_L经由插入至反相器锁存器的输出端的反相器反相来产生。
图4是图2中所示的数据选择单元252的详细示图。
参见图4，数据布置单元254可以包括选择控制单元252A和数据选择单元252C。
选择控制单元252A可以包括：第四反相器INV3、第五反相器INV4、第一或非(NOR)门NOR0和第二或非(NOR)门NOR1。第四反相器INV3可以将DBI模式信号DBI_ENABLE反相，并且产生第一选择控制信号DBI_OFF。第五反相器INV4可以将第一DBI判定信号DBI_FLIP<0>反相。第一或非门NOR0可以对第五反相器INV4的输出信号和第一选择控制信号DBI_OFF执行或非(NOR)运算，并且输出第二选择控制信号DBI_FLIP_D<0>。第二或非门NOR1可以对第一选择控制信号DBI_OFF和第二选择控制信号DBI_FLIP_D<0>执行或非(NOR)运算，并且产生第三选择控制信号DBI_PASS_D<0>。
数据选择单元252C可以包括：第二与非(NAND)门NAND1、第三与非门NAND2、第四与非门NAND3和第五与非门NAND4。第二与非门NAND1可以对第一读取数据DATA_IN<0>和第一选择控制信号DBI_OFF执行与非(NAND)运算。第三与非门NAND2可以对反相的第一锁存数据DATA_IN<0>_L_INV和第二选择控制信号DBI_FLIP_D<0>执行与非(NAND)运算。第四与非门NAND3可以对第一锁存数据DATA_IN<0>_L和第三选择控制信号DBI_PASS_D<0>执行与非(NAND)运算。第五与非门NAND4可以对第二与非门至第四与非门NAND1、NAND2和NAND3的输出信号执行与非(NAND)运算，并且输出第一选择信号DATA_IN<0>_S。
半导体器件200可以在DBI模式信号DBI_ENABLE被激活时进入DBI操作模式。
这里，半导体器件200可以响应于命令CS、RAS和CAS以及时钟CK和CKB而执行读取操作。
在读取操作期间，命令控制单元210可以响应于命令CS、RAS、和CAS以及时钟CK和CKB而产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_OUT。
DBI复制延迟单元222可以通过将第一布置控制信号PIPE_IN_PRE延迟DBI判定时间的量来产生第二布置控制信号PIPE_IN_D。
命令选择单元224可以选择第一布置控制信号PIPE_IN_PRE和第二布置控制信号PIPE_IN_D中的第二布置控制信号PIPE_IN_D并且作为第三布置控制信号PIPE_IN输出至数据布置单元254。第二布置控制信号PIPE_IN_D可以被选择以补偿在DBI操作模式中的DBI判定时间。
在读取操作期间，第一读取数据至第64读取数据DATA_IN<0:63>可以从单元阵列(未示出)输出。
DBI判定单元230可以基于第一读取数据至第64读取数据DATA_IN<0:63>来判断是否将要传送的数据比特反相，并且产生与判定的结果相对应的第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。
具体地，DBI判定单元230可以根据数据的极性来判定第一读取数据至第64读取数据DATA_IN<0:63>的多数值，根据多数值的判定结果来判定DBI判定信号DBI_FLIP<0:7>的激活/去激活，以及输出第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。
例如，在X8模式的情况下，第一读取数据至第64读取数据DATA_IN<0:63>可以从单元阵列输出。DBI判定单元230可以判定每个8比特的第一读取数据至第64读取数据DATA_IN<0:63>的多数值，并且产生8比特的第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。另外，DBI判定单元230可以判定每个8比特的第一读取数据至第64读取数据DATA_IN<0:63>的多数值(例如，具有逻辑低电平的计数数据)，并且产生第一DBI判定信号至第八DBI判定信号DBI_FLIP<0:7>。
数据同步单元240可以执行如下的操作：将第一读取数据至第64读取数据DATA_IN<0:63>中的第一读取数据DATA_IN<0>延迟DBI判定时间的量。
输入单元242当DBI模式信号DBI_ENABLE被去激活时可以阻挡第一读取数据DATA_IN<0>，并且当DBI模式信号DBI_ENABLE被激活时可以将第一读取数据DATA_IN<0>反相。
数据锁存单元244可以将数据锁存单元244的输出信号与第二布置控制信号PIPE_IN_D同步，并且将同步的信号作为第一锁存数据DATA_IN<0>_L输出。从另一个角度来看，数据锁存单元244可以响应于第二布置控制信号PIPE_IN_D而将数据锁存单元244的输出信号锁存，并且将锁存的数据作为第一锁存数据DATA_IN<0>_L输出。
数据选择单元252可以响应于第一DBI判定信号DBI_FLIP<0>和DBI模式信号DBI_ENABLE而选择第一读取数据DATA_IN<0>、第一锁存数据DATA_IN<0>_L和反相的第一锁存数据DATA_IN<0>_L_INV中的一个，并且将选中的一个作为第一选择信号DATA_IN<0>_S输出至数据布置单元254。
选择控制单元252A可以通过将DBI模式信号DBI_ENABLE反相来产生第一选择控制信号DBI_OFF。当第一DBI判定信号DBI_FLIP<0>被激活(即，第一选择控制信号DBI_OFF被去激活)时，选择控制单元252A可以将第二选择控制信号DBI_FLIP_D<0>激活。当第一DBI判定信号DBI_FLIP<0>被去激活时，选择控制单元252A可以将第三选择控制信号DBI_PASS_D<0>激活。
数据选择单元252C可以接收第一读取数据DATA_IN<0>、反相的第一锁存数据DATA_IN<0>_L_INV、和第一锁存数据DATA_IN<0>_L，并且响应于第一选择控制信号DBI_OFF、第二选择控制信号DBI_FLIP_D<0>和第三选择控制信号DBI_PASS_D<0>而将接收的信号中的一个作为第一选择信号DATA_IN<0>_S输出。
例如，当第二选择控制信号DBI_FLIP_D<0>被激活、且第一选择控制信号DBI_OFF和第三选择控制信号DBI_PASS_D<0>被去激活时，数据选择单元252C可以将反相的第一锁存数据DATA_IN<0>_L_INV作为第一选择信号DATA_IN<0>_S输出。另外，当第三选择控制信号DBI_PASS_D<0>被激活、且第一选择控制信号DBI_OFF和第二选择控制信号DBI_FLIP_D<0>被去激活时，数据选择单元252C可以将第一锁存数据DATA_IN<0>_L作为第一选择信号DATA_IN<0>_S输出。另外，当第一选择控制信号DBI_OFF被激活、且第二选择控制信号DBI_FLIP_D<0>和第三选择控制信号DBI_PASS_D<0>被去激活时，数据选择单元252C可以将第一读取数据DATA_IN<0>作为第一选择信号DATA_IN<0>_S输出。供作参考，在DBI操作模式下，第一选择控制信号DBI_OFF被去激活，且因而数据选择单元252C不可以将第一读取数据DATA_IN<0>作为第一选择信号DATA_IN<0>_S输出。
数据选择单元252C可以当DBI模式信号DBI_ENABLE被激活时选择第一延迟数据DATA_IN<0>_D或反相的第一锁存数据DATA_IN<0>_L_INV，补偿DBI判定时间的量。
数据布置单元254可以响应于第三布置控制信号PIPE_IN而布置从数据选择单元252输出的第一选择信号DATA_IN<0>_S，并且响应于输出控制信号PIPE_OUT而将布置的第一选择信号DATA_IN<0>_S作为第一输出数据DQ0_DOUT<0>输出至外部。
此外，半导体器件200可以在DBI模式信号DBI_ENABLE被去激活时从DBI操作模式中退出。
这里，半导体器件200可以响应于命令CS、RAS和CAS、以及时钟CK和CKB而执行读取操作。
在读取操作期间，命令控制单元210可以响应于命令CS、RAS、和CAS以及时钟CK和CKB而产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_OUT。
命令选择单元224可以响应于DBI模式信号DBI_ENABLE而将第一布置控制信号PIPE_IN_PRE和第二布置控制信号PIPE_IN_D中的第一布置控制信号PIPE_IN_PRE选择作为第三布置控制信号PIPE_IN，并且输出至数据布置单元254。
DBI复制延迟单元222可以被禁止。
在读取操作期间，第一读取数据至第64读取数据DATA_IN<0:63>从单元阵列(未示出)输出。
数据选择单元252可以在第一读取数据DATA_IN<0>、第一延迟数据DATA_IN<0>_D和反相的第一锁存数据DATA_IN<0>_L_INV之中选择第一读取数据DATA_IN<0>，并且将第一读取数据DATA_IN<0>作为第一选择信号DATA_IN<0>_S输出至数据布置单元254。
数据同步单元240响应于DBI模式信号DBI_ENABLE而被禁止。
在数据选择单元252中，第二选择控制信号DBI_FLIP_D<0>和第三选择控制信号DBI_PASS_D<0>可以根据DBI模式信号DBI_ENABLE的去激活而被去激活。因此，第一读取数据DATA_IN<0>可以响应于第一选择控制信号DBI_OFF而被作为第一选择信号DATA_IN<0>_S输出。
数据布置单元254可以响应于第三布置控制信号PIPE_IN而布置从数据选择单元252中输出的第一选择信号DATA_IN<0>_S，并且响应于输出控制信号PIPE_OUT而将布置的第一选择信号DATA_IN<0>_S作为第一输出数据DQ0_DOUT<0>输出至外部。
根据本发明的实施例，与比较性实例相比，用于支持DBI操作模式的电路区域可以被最小化，并且用于支持DBI操作模式的电流消耗也可以被最小化。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
数据总线转位DBI判定单元，适用于基于读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；
输出控制单元，适用于在DBI操作模式中产生布置控制信号，用于所述判定的时间的延迟量被反映在所述布置控制信号中；
数据同步单元，适用于：在所述DBI操作模式中，将所述读取数据与所述布置控制信号同步，并且输出同步的读取数据和所述同步的读取数据的反相信号；以及
数据输出单元，适用于：在所述DBI操作模式中，响应于所述DBI判定信号、所述布置控制信号和输出控制信号而选择性地将所述同步的读取数据和所述同步的读取数据的反相信号输出至外部。
技术方案2.如技术方案1所述的半导体器件，其中，所述数据同步单元包括：
数据锁存单元，适用于：在所述DBI操作模式中，响应于所述布置控制信号而锁存所述读取数据，并且将所述同步的读取数据和所述同步的读取数据的反相信号输出。
技术方案3.如技术方案1所述的半导体器件，还包括命令控制单元，所述命令控制单元适用于基于读取命令和时钟来产生预布置控制信号和所述输出控制信号。
技术方案4.如技术方案3所述的半导体器件，其中，所述数据锁存单元包括：
DBI复制延迟单元，适用于：在所述DBI操作模式中，通过将所述预布置控制信号延迟用于所述判定的时间的所述延迟量来产生所述布置控制信号。
技术方案5.如技术方案2所述的半导体器件，其中，所述数据锁存单元包括：
传输门，适用于响应于所述布置控制信号而传送所述读取数据；以及
反相器锁存器，适用于：锁存传送的读取数据，并且将锁存的读取数据作为所述同步的读取数据来输出。
技术方案6.一种半导体器件，包括：
命令控制单元，适用于基于读取命令来产生第一布置控制信号和输出控制信号；
数据总线转位DBI判定单元，适用于：基于第一读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；
DBI复制延迟单元，适用于通过将所述第一布置控制信号延迟用于所述判定的时间的量来产生第二布置控制信号；
命令选择单元，适用于：响应于DBI模式信号而选择所述第一布置控制信号和所述第二布置控制信号中的一个，并且将选中的一个作为第三布置控制信号输出；
数据同步单元，适用于：响应于所述DBI模式信号而将所述第一读取数据与所述第二布置控制信号同步，并且将同步的数据作为第二读取数据和反相的第二读取数据输出；
数据选择单元，适用于：响应于所述DBI判定信号和所述DBI模式信号而选择性地将所述第一读取数据、所述第二读取数据和所述反相的第二读取数据中的一个输出；以及
数据布置单元，适用于：响应于所述第三布置控制信号而布置从所述数据选择单元输出的选中的读取数据，并且响应于所述输出控制信号而将布置的读取数据输出至外部。
技术方案7.如技术方案6所述的半导体器件，其中，所述数据同步单元包括：
输入单元，适用于响应于所述DBI模式信号而选择性地传送所述第一读取数据；以及
数据锁存单元，适用于：响应于所述第二布置控制信号而锁存所述输入单元的输出信号，并且将锁存的信号作为所述第二读取数据和所述反相的第二读取数据输出。
技术方案8.如技术方案7所述的半导体器件，其中，所述数据锁存单元包括：
传输门，适用于响应于所述布置控制信号而传送所述输入单元的所述输出信号；以及
反相器锁存器，适用于：锁存传送的信号，并且将锁存的信号作为所述第二读取数据输出。
技术方案9.如技术方案6所述的半导体器件，其中，所述数据选择单元包括：
选择控制单元，适用于：响应于所述DBI模式信号而产生第一输出选择信号，并且响应于所述DBI模式信号和所述DBI判定信号而产生第二输出选择信号和第三输出选择信号，所述第二输出选择信号和所述第三输出选择信号当所述DBI模式信号被激活时被选择性地激活；以及
选择单元，适用于：响应于所述第一输出选择信号至所述第三输出选择信号，而将所述第一读取数据、所述第二读取数据、以及所述反相的第二读取数据中的一个作为所述选中的读取数据输出。
技术方案10.如技术方案6所述的半导体器件，其中，所述数据布置单元包括管道寄存器。
技术方案11.一种半导体器件，包括：
数据总线转位DBI判定单元，适用于基于多个第一数据来判断是否将要传送的数据的比特反相；以及
输出控制单元，适用于：响应于DBI模式信号而将第一布置控制信号和第二布置控制信号中的一个作为第三布置控制信号输出，所述第二布置控制信号是通过将所述第一布置控制信号延迟用于判断是否将要传送的数据的比特反相的时间的量来产生的；
数据同步单元，适用于：响应于所述DBI模式信号而将所述多个第一数据与第二布置控制信号同步，并且输出同步的数据；
数据选择单元，适用于：响应于从所述DBI判定单元输出的DBI判定信号，而将所述多个第一数据、从所述数据同步单元输出的多个第二数据、以及从所述多个第二数据反相的多个第三数据中的一种输出；以及
数据布置单元，适用于：响应于所述第三布置控制信号而布置从所述数据选择单元输出的多个第四数据，并且响应于输出控制信号而将布置的多个第四数据输出至外部。
技术方案12.如技术方案10所述的半导体器件，其中，所述输出控制单元包括：
DBI复制延迟单元，适用于响应于所述第一布置控制信号而产生所述第二布置控制信号；以及
命令选择单元，适用于响应于所述DBI模式信号而选择所述第一布置控制信号和所述第二布置控制信号中的一个。

Claims (10)

1.一种半导体器件，包括：
数据总线转位DBI判定单元，适用于基于读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；
输出控制单元，适用于在DBI操作模式中产生布置控制信号，用于所述判定的时间的延迟量被反映在所述布置控制信号中；
数据同步单元，适用于：在所述DBI操作模式中，将所述读取数据与所述布置控制信号同步，并且输出同步的读取数据和所述同步的读取数据的反相信号；以及
数据输出单元，适用于：在所述DBI操作模式中，响应于所述DBI判定信号、所述布置控制信号和输出控制信号而选择性地将所述同步的读取数据和所述同步的读取数据的反相信号输出至外部。
2.如权利要求1所述的半导体器件，其中，所述数据同步单元包括：
数据锁存单元，适用于：在所述DBI操作模式中，响应于所述布置控制信号而锁存所述读取数据，并且将所述同步的读取数据和所述同步的读取数据的反相信号输出。
3.如权利要求1所述的半导体器件，还包括命令控制单元，所述命令控制单元适用于基于读取命令和时钟来产生预布置控制信号和所述输出控制信号。
4.如权利要求3所述的半导体器件，其中，所述数据锁存单元包括：
DBI复制延迟单元，适用于：在所述DBI操作模式中，通过将所述预布置控制信号延迟用于所述判定的时间的所述延迟量来产生所述布置控制信号。
5.如权利要求2所述的半导体器件，其中，所述数据锁存单元包括：
传输门，适用于响应于所述布置控制信号而传送所述读取数据；以及
反相器锁存器，适用于：锁存传送的读取数据，并且将锁存的读取数据作为所述同步的读取数据来输出。
6.一种半导体器件，包括：
命令控制单元，适用于基于读取命令来产生第一布置控制信号和输出控制信号；
数据总线转位DBI判定单元，适用于：基于第一读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；
DBI复制延迟单元，适用于通过将所述第一布置控制信号延迟用于所述判定的时间的量来产生第二布置控制信号；
命令选择单元，适用于：响应于DBI模式信号而选择所述第一布置控制信号和所述第二布置控制信号中的一个，并且将选中的一个作为第三布置控制信号输出；
数据同步单元，适用于：响应于所述DBI模式信号而将所述第一读取数据与所述第二布置控制信号同步，并且将同步的数据作为第二读取数据和反相的第二读取数据输出；
数据选择单元，适用于：响应于所述DBI判定信号和所述DBI模式信号而选择性地将所述第一读取数据、所述第二读取数据和所述反相的第二读取数据中的一个输出；以及
数据布置单元，适用于：响应于所述第三布置控制信号而布置从所述数据选择单元输出的选中的读取数据，并且响应于所述输出控制信号而将布置的读取数据输出至外部。
7.如权利要求6所述的半导体器件，其中，所述数据同步单元包括：
输入单元，适用于响应于所述DBI模式信号而选择性地传送所述第一读取数据；以及
数据锁存单元，适用于：响应于所述第二布置控制信号而锁存所述输入单元的输出信号，并且将锁存的信号作为所述第二读取数据和所述反相的第二读取数据输出。
8.如权利要求7所述的半导体器件，其中，所述数据锁存单元包括：
传输门，适用于响应于所述布置控制信号而传送所述输入单元的所述输出信号；以及
反相器锁存器，适用于：锁存传送的信号，并且将锁存的信号作为所述第二读取数据输出。
9.如权利要求6所述的半导体器件，其中，所述数据选择单元包括：
选择控制单元，适用于：响应于所述DBI模式信号而产生第一输出选择信号，并且响应于所述DBI模式信号和所述DBI判定信号而产生第二输出选择信号和第三输出选择信号，所述第二输出选择信号和所述第三输出选择信号当所述DBI模式信号被激活时被选择性地激活；以及
选择单元，适用于：响应于所述第一输出选择信号至所述第三输出选择信号，而将所述第一读取数据、所述第二读取数据、以及所述反相的第二读取数据中的一个作为所述选中的读取数据输出。
10.一种半导体器件，包括：
数据总线转位DBI判定单元，适用于基于多个第一数据来判断是否将要传送的数据的比特反相；以及
输出控制单元，适用于：响应于DBI模式信号而将第一布置控制信号和第二布置控制信号中的一个作为第三布置控制信号输出，所述第二布置控制信号是通过将所述第一布置控制信号延迟用于判断是否将要传送的数据的比特反相的时间的量来产生的；
数据同步单元，适用于：响应于所述DBI模式信号而将所述多个第一数据与第二布置控制信号同步，并且输出同步的数据；
数据选择单元，适用于：响应于从所述DBI判定单元输出的DBI判定信号，而将所述多个第一数据、从所述数据同步单元输出的多个第二数据、以及从所述多个第二数据反相的多个第三数据中的一种输出；以及
数据布置单元，适用于：响应于所述第三布置控制信号而布置从所述数据选择单元输出的多个第四数据，并且响应于输出控制信号而将布置的多个第四数据输出至外部。
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