CN106024044B - 半导体器件 - Google Patents

Abstract

一种半导体器件可以包括数据输出电路和控制信号输出电路。数据输出电路可以将依次输入至其中的第一输入信号和第二输入信号转换为输出数据以及可以将第一输入信号和第二输入信号与储存数据相比较以产生第一比较信号和第二比较信号。控制信号输出电路可以检测包括在第一比较信号和第二比较信号中的比特位的逻辑电平以产生第一检测信号和第二检测信号，可以响应于储存标志信号而从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及可以将第一标志信号和第二标志信号依次输出为传送控制信号。

Description

半导体器件

相关申请的交叉引用

本申请要求2015年3月31日提交给韩国知识产权局的申请号为10-2015-0045751的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言涉及一种半导体器件，具体而言涉及一种采用数据反相方案的半导体器件。

背景技术

近来，多比特位预取方案已经广泛用于半导体器件。利用多比特位预取方案的半导体器件可以响应于单个命令而从存储单元并行地产生多比特位数据，以及可以经由单个数据输入/输出(I/O)引脚或多个I/O引脚来与时钟信号同步地输出多比特位数据。如果多比特位预取方案用在半导体器件中，那么可以以低频来驱动半导体器件的内核的列路径。所述低频等于或小于外部时钟信号频率的一半。因此，如果半导体器件采用多比特位预取方案，那么可以容易地设计半导体器件的内核和列路径。

同时，随着外部时钟信号的频率增大以及数据经由其输出的数据焊盘的数量增大，半导体器件可以被设计为具有宽I/O结构，所述宽I/O结构包括数据经由其被同步输出的三十二个或更多个数据焊盘。如果数据经由半导体器件的三十二个或更多个数据焊盘被同步输出，那么在输出数据中可以产生被称为“同步开关噪音(SSN)”的许多噪音，并且半导体器件可以受SSN之害。SSN可以使输出数据的波形失真而降低半导体器件的信号完整性。在这种情况下，获取具有高频系统所需的优秀I/O特性的高性能半导体器件可能是困难的。

发明内容

根据一个实施例，一种半导体器件可以包括数据输出电路和控制信号输出电路。数据输出电路可以将依次输入至其中的第一输入信号和第二输入信号转换为输出数据以及可以将第一输入信号和第二输入信号与储存数据相比较以产生第一比较信号和第二比较信号。控制信号输出电路可以检测包括在第一比较信号和第二比较信号中的比特位的逻辑电平以产生第一检测信号和第二检测信号，可以响应于储存标志信号而从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及可以将第一标志信号和第二标志信号依次输出为传送控制信号。

根据一个实施例，一种半导体器件可以包括：第一管道锁存单元，适用于响应于输入控制信号而依次锁存第一输入信号和第二输入信号，以及适用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号输出为管道锁存数据。半导体器件可以包括：数据储存单元，适用于将第二输入信号储存为储存数据；数据比较器，适用于比较第一输入信号与储存数据以产生第一比较信号，以及适用于比较第二输入信号与第一输入信号以产生第二比较信号。半导体器件可以包括控制信号输出电路，适用于检测包括在第一比较信号和第二比较信号中的比特位的逻辑电平以产生第一检测信号和第二检测信号，适用于响应于储存标志信号来从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及适用于将第一标志信号和第二标志信号依次输出为传送控制信号。

根据一个实施例，一种半导体器件可以包括：数据输出电路，适用于将依次输入至其中的第一输入信号和第二输入信号转换为输出数据，以及适用于将第一输入信号和第二输入信号与储存数据相比较以产生第一比较信号和第二比较信号。半导体器件可以包括比特位检测器，适用于检测包括在第一比较信号中的比特位的逻辑电平以产生第一检测信号，以及适用于检测包括在第二比较信号中的比特位的逻辑电平以产生第二检测信号。半导体器件可以包括标志发生器，适用于比较第一检测信号与储存标志信号以产生第一标志信号，以及适用于比较第一标志信号与第二检测信号以产生第二标志信号。半导体器件可以包括标志储存单元，适用于响应于延迟的储存控制信号来将第二标志信号储存为储存标志信号。半导体器件可以包括第一管道锁存单元，适用于响应于延迟的输入控制信号来依次锁存第一标志信号和第二标志信号，以及适用于响应于延迟的输出控制信号来将锁存的第一标志信号和锁存的第二标志信号输出为反相控制信号。半导体器件可以包括控制信号输出单元，适用于同步于内部时钟信号而从反相控制信号产生传送控制信号。传送控制信号可以经由控制焊盘输出。

附图说明

图1是示出根据实施例的半导体器件的配置的代表性示例的框图。

图2是示出包括在图1的半导体器件中的数据比较器的代表性示例的逻辑电路图。

图3是示出包括在图1的半导体器件的相位控制器的代表性示例的逻辑电路图。

图4是示出包括在图1的半导体器件中的比特位检测器的代表性示例的框图。

图5是示出包括在图1的半导体器件中的标志发生器的代表性示例的逻辑电路图。

图6、图7和图8是示出在图1的半导体器件中采用的数据反相方案的操作的示例的表格。

图9示出采用根据以上参照图1-图8讨论的各种实施例的半导体器件的系统的代表性示例的框图。

具体实施方式

一般而言，数据反相方案已经被用于半导体器件以改善在高频系统中所采用的半导体器件的I/O特性。

数据反相方案用于减少半导体器件的SSN。利用数据反相方案的半导体器件可以将当前输出数据(一般而言，具有八个比特位)和先前输出数据相比较以计数跳转的(toggled)比特位的数量，以及可以根据跳转的比特位的数量来实际上按原样输出当前输出数据或输出当前输出数据的反相数据。如果数据反相方案用在半导体器件中，那么在实际输出数据之中的跳转的比特位的数量可以总是小于输出数据所有比特位数量的一半。因此，可以减小SSN以改善半导体器件的信号完整性。结果，可以提高半导体器件的I/O特性以实现高性能半导体器件。

将在下文中参照附图来描述本公开的各种实施例。然而，这里所描述的实施例仅是出于说明的目的，而不意在限制本公开的范围。各种实施例可以是针对一种采用数据反相方案的半导体器件。

参照图1，根据一个实施例的半导体器件可以包括数据输出电路组11和控制信号输出电路12。数据输出电路组11可以包括第一数据输出电路至第八数据输出电路11_1、11_2…11_8。第一数据输出电路11_1可以包括数据储存单元111、数据比较器112、第一管道锁存单元113、相位控制器114、数据输出单元115和数据焊盘116。控制信号输出电路12可以包括比特位检测器121、标志发生器122、标志储存单元123、第二管道锁存单元124、控制信号输出单元125和控制焊盘126。

数据储存单元111可以响应于储存控制信号PINSUM来将第四输入信号DIN4<1>输出为储存数据S_DT。可以根据第一输入控制信号至第四输入控制信号PIN<1:4>的使能状态来使能储存控制信号PINSUM。例如，在第一输入控制信号至第四输入控制信号PIN<1:4>所有都被使能的同时，储存控制信号PINSUM可以在所有第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>、DIN4<1>都被输入至第一管道锁存单元113之后被使能。根据各种实施例，储存控制信号PINSUM的被使能的逻辑电平以及第一输入控制信号至第四输入控制信号PIN<1:4>的被使能的逻辑电平可以被设置为不同。

数据比较器112可以将储存数据S_DT与第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>、DIN4<1>依次相比较，从而产生第一比较信号至第四比较信号COM1<1>、COM2<1>、COM3<1>、COM4<1>。稍后将参照图2更充分地描述数据比较器112的配置和操作。

第一管道锁存单元113可以响应于第一输入控制信号至第四输入控制信号PIN<1:4>以及第一输出控制信号至第四输出控制信号POUT<1:4>来将第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>、DIN4<1>输出为管道锁存数据FL_DT。如果例如第一输入控制信号PIN<1>被使能，那么第一管道锁存单元113可以接收并且锁存第一输入信号DIN1<1>。如果例如第二输入控制信号PIN<2>被使能，那么第一管道锁存单元113可以接收并且锁存第二输入信号DIN2<1>。如果例如第三输入控制信号PIN<3>被使能，那么第一管道锁存单元113可以接收并且锁存第三输入信号DIN3<1>。如果例如第四输入控制信号PIN<4>被使能，那么第一管道锁存单元113可以接收并且锁存第四输入信号DIN4<1>。如果例如第一输出控制信号POUT<1>被使能，那么第一管道锁存单元113可以将锁存的第一输入信号DIN1<1>输出为管道锁存数据FL_DT。如果例如第二输出控制信号POUT<2>被使能，那么第一管道锁存单元113可以将锁存的第二输入信号DIN2<1>输出为管道锁存数据FL_DT。如果例如第三输出控制信号POUT<3>被使能，那么第一管道锁存单元113可以将锁存的第三输入信号DIN3<1>输出为管道锁存数据FL_DT。如果例如第四输出控制信号POUT<4>被使能，那么第一管道锁存单元113可以将锁存的第四输入信号DIN4<1>输出为管道锁存数据FL_DT。根据各种实施例，第一输入控制信号至第四输入控制信号PIN<1:4>的被使能的逻辑电平以及第一输出控制信号至第四输出控制信号POUT<1:4>的被使能的逻辑电平可以设置为不同。第一管道锁存单元113可以将并行输入至其中的第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>、DIN4<1>转换为从中串行输出的管道锁存数据FL_DT。

相位控制器114可以响应于反相控制信号IV_CON来确定管道锁存数据FL_DT的相位反相以产生相位数据P_DT。如果例如反相控制信号IV_CON被使能，那么相位控制器114可以将管道锁存数据FL_DT的相位反相以将管道锁存数据FL_DT的反相信号输出为相位数据P_DT。稍后将参照图3来描述相位控制器114的配置和操作。

数据输出单元115可以同步于内部时钟信号ICLK而将相位数据P_DT输出为第一输出数据DQ<1>。第一输出数据DQ<1>可以经由数据焊盘116从半导体器件输出。内部时钟信号ICLK可以产生在半导体器件中以输出数据。内部时钟信号ICLK可以产生自外部时钟信号。

第二数据输出电路至第八数据输出电路11_2…11_8可以接收输入信号DIN1<2:8>、DIN2<2:8>、DIN3<2:8>和DIN4<2:8>以产生并且输出第一比较信号至第四比较信号COM1<2:8>、COM2<2:8>、COM3<2:8>、COM4<2:8>以及第二输出数据至第八输出数据DQ<2:8>。第二数据输出电路至第八数据输出电路11_2、…以及11_8中的每个的配置和操作可以与上述第一数据输出电路11_1基本上相同。因此，在下文中将省略第二数据输出电路至第八数据输出电路11_2、…以及11_8的描述以避免重复解释。

比特位检测器121可以检测包括在第一比较信号COM1<1:8>中的比特位的逻辑电平以产生第一检测信号DET1。例如，如果包括在第一比较信号COM1<1:8>的比特位的逻辑电平之中的逻辑“高”(也称为“H”)电平的数量等于或大于五，那么比特位检测器121可以输出被使能为具有逻辑“高”电平的第一检测信号DET1。比特位检测器121可以检测包括在第二比较信号COM2<1:8>中的比特位的逻辑电平以产生第二检测信号DET2。比特位检测器121可以检测包括在第三比较信号COM3<1:8>中的比特位的逻辑电平以产生第三检测信号DET3。比特位检测器121可以检测包括在第四比较信号COM4<1:8>中的比特位的逻辑电平以产生第四检测信号DET4。稍后将参照图4来描述比特位检测器121的配置和操作。

标志发生器122可以比较第一检测信号DET1的逻辑电平与储存标志信号FLAG_S的逻辑电平以产生第一标志信号FLAG1。例如，如果第一检测信号DET1的逻辑电平与储存标志信号FLAG_S的逻辑电平不同，那么标志发生器122可以产生具有逻辑“高”电平的第一标志信号FLAG1。如果例如第一检测信号DET1的逻辑电平与储存标志信号FLAG_S的逻辑电平相同，那么标志发生器122可以产生具有逻辑“低”电平的第一标志信号FLAG1。标志发生器122可以比较第二检测信号DET2的逻辑电平与第一检测信号DET1的逻辑电平以产生第二标志信号FLAG2。标志发生器122可以比较第三检测信号DET3的逻辑电平与第二检测信号DET2的逻辑电平以产生第三标志信号FLAG3。标志发生器122可以比较第四检测信号DET4的逻辑电平与第三检测信号DET3的逻辑电平以产生第四标志信号FLAG4。稍后将参照图5来描述标志发生器122的配置和操作。

标志储存单元123可以响应于延迟的储存控制信号PINSUMD来将第四标志信号FLAG4储存在其中并且可以将储存的第四标志信号FLAG4输出为储存标志信号FLAG_S。延迟的储存控制信号PINSUMD可以通过将储存控制信号PINSUM延迟预定延迟时间而产生。用于产生延迟的储存控制信号PINSUMD的储存控制信号PINSUM的预定延迟时间可以设置为数据储存单元111、数据比较器112、比特位检测器121和标志发生器122的操作周期。

第二管道锁存单元124可以响应于第一延迟输入控制信号至第四延迟输入控制信号PIND<1:4>以及第一延迟输出控制信号至第四延迟输出控制信号POUTD<1:4>来将第一标志信号至第四标志信号FLAG1、FLAG2、FLAG3、FLAG4输出为反相控制信号IV_CON。如果例如第一延迟输入控制信号PIND<1>被使能，那么第二管道锁存单元124可以接收并且锁存第一标志信号FLAG1。如果第二延迟输入控制信号PIND<2>被使能，那么第二管道锁存单元124可以接收并且锁存第二标志信号FLAG2。如果例如第三延迟输入控制信号PIND<3>被使能，那么第二管道锁存单元124可以接收并且锁存第三标志信号FLAG3。如果例如第四延迟输入控制信号PIND<4>被使能，那么第二管道锁存单元124可以接收并且锁存第四标志信号FLAG4。如果例如第一延迟输出控制信号POUTD<1>被使能，那么第二管道锁存单元124可以将锁存的第一标志信号FLAG1输出为反相控制信号IV_CON。如果例如第二延迟输出控制信号POUTD<2>被使能，那么第二管道锁存单元124可以将锁存的第二标志信号FLAG2输出为反相控制信号IV_CON。如果例如第三延迟输出控制信号POUTD<3>被使能，那么第二管道锁存单元124可以将锁存的第三标志信号FLAG3输出为反相控制信号IV_CON。如果例如第四延迟输出控制信号POUTD<4>被使能，那么第二管道锁存单元124可以将锁存的第四标志信号FLAG4输出为反相控制信号IV_CON。可以通过将第一输入控制信号至第四输入控制信号PIN<1:4>延迟预定延迟时间来产生第一延伸输入控制信号至第四延迟输入控制信号PIND<1:4>。可以通过将第一输出控制信号至第四输出控制信号POUT<1:4>延迟预定延迟时间来产生第一延伸输出控制信号至第四延迟输出控制信号POUTD<1:4>。根据各种实施例，第一延迟输入控制信号至第四延迟输入控制信号PIND<1:4>的被使能的逻辑电平以及第一延伸输出控制信号至第四延迟输出控制信号POUTD<1:4>的被使能的逻辑电平可以设置为不同。第二管道锁存单元124可以将并行输入至其中的第一标志信号至第四标志信号FLAG1、FLAG2、FLAG3、FLAG4反相为从中串行输出的反相控制信号IV_CON。

控制信号输出单元125可以同步于内部时钟信号ICLK而将反相控制信号IV_CON输出为传送控制信号T_CON。传送控制信号T_CON可以经由控制焊盘126从半导体器件输出。

参照图2，数据比较器112可以包括逻辑元件XOR21～XOR24。逻辑元件XOR21可以执行储存数据S_DT与第一输入信号DIN1<1>的异或操作以产生并且输出第一比较信号COM1<1>。如果例如第一输入信号DIN1<1>与储存数据S_DT不同，那么逻辑元件XOR21可以输出具有逻辑“高”电平的第一比较信号COM1<1>，如果例如第一输入信号DIN1<1>与储存数据S_DT相同，那么可以输出具有逻辑“低”电平(即，L)的第一比较信号COM1<1>。逻辑元件XOR22可以执行第一输入信号DIN1<1>与第二输入信号DIN2<1>的异或操作以产生并且输出第二比较信号COM2<1>。如果例如第二输入信号DIN2<1>与第一输入信号DIN1<1>不同，那么逻辑元件XOR22可以输出具有逻辑“高”电平的第二比较信号COM2<1>，如果例如第二输入信号DIN2<1>与第一输入信号DIN1<1>相同，那么可以输出具有逻辑“低”电平的第二比较信号COM2<1>。逻辑元件XOR23可以执行第二输入信号DIN2<1>与第三输入信号DIN3<1>的异或操作以产生并且输出第三比较信号COM3<1>。如果例如第三输入信号DIN3<1>与第二输入信号DIN2<1>不同，那么逻辑元件XOR23可以输出具有逻辑“高”电平的第三比较信号COM3<1>，如果例如第三输入信号DIN3<1>与第二输入信号DIN2<1>相同，那么可以输出具有逻辑“低”电平的第三比较信号COM3<1>。逻辑元件XOR24可以执行第三输入信号DIN3<1>与第四输入信号DIN4<1>的异或操作以产生并且输出第四比较信号COM4<1>。如果例如第四输入信号DIN4<1>与第三输入信号DIN3<1>不同，那么逻辑元件XOR24可以输出具有逻辑“高”电平的第四比较信号COM4<1>，如果例如第四输入信号DIN4<1>与第三输入信号DIN3<1>相同，那么可以输出具有逻辑“低”电平的第四比较信号COM4<1>。

参照图3，相位控制器114可以包括反相器IV31、IV32、IV33和传输门T31。反相器IV31可以反相地缓冲管道锁存数据FL_DT并且可以将管道锁存数据FL_DT的反相缓冲的数据输出至节点ND31。反相器IV32可以反相地缓冲反相控制信号IV_CON并且可以输出反相控制信号IV_CON的反相缓冲的信号。如果例如反相控制信号IV_CON被禁止为具有逻辑“低”电平，那么反相器IV33可以反相地缓冲节点ND31的信号以将节点ND31的信号输出为相位数据P_DT。如果例如反相控制信号IV_CON被使能为具有逻辑“高”电平，那么传输门T31可以将节点ND31的信号输出为相位数据P_DT。如果例如反相控制信号IV_CON被禁止为具有逻辑“低”电平，那么相位控制器114可以利用反相器IV31和IV33来缓冲管道锁存数据FL_DT以将管道锁存数据FL_DT的缓冲的数据输出为相位数据P_DT。如果例如反相控制信号IV_CON被使能为具有逻辑“高”电平，那么相位控制器114可以利用反相器IV31来反相地缓冲管道锁存数据FL_DT并且利用传输门T31来将管道锁存数据FL_DT的反相缓冲的数据输出为相位数据P_DT。

参照图4，比特位检测器121可以包括第一检测信号发生器41、第二检测信号发生器42、第三检测信号发生器43和第三检测信号发生器44。第一检测信号发生器41可以包括第一电平计数器411、第二电平计数器412、第三电平计数器413、第四电平计数器414、第五电平计数器415、第六电平计数器416和第七电平计数器417。如果例如包括在第一比较信号COM1<1:8>中的第一比特位和第二比特位COM1<1:2>都不具有逻辑“高(H)”电平，那么第一电平计数器411可以产生被使能为具有逻辑“高”电平的第一计数信号CNT1。如果例如包括在第一比较信号COM1<1:8>中的第一比特位和第二比特位COM1<1:2>中的任意一个具有逻辑“高(H)”电平，那么第一电平计数器411可以产生被使能为具有逻辑“高”电平的第二计数信号CNT2。如果例如包括在第一比较信号COM1<1:8>中的第一比特位和第二比特位COM1<1:2>中的每个都具有逻辑“高”电平，那么第一电平计数器411可以产生被使能为具有逻辑“高”电平的第三计数信号CNT3。如果例如包括在第一比较信号COM1<1:8>中的第三比特位和第四比特位COM1<3:4>都不具有逻辑“高(H)”电平，那么第二电平计数器412可以产生被使能为具有逻辑“高”电平的第四计数信号CNT4。如果例如包括在第一比较信号COM1<1:8>中的第三比特位和第四比特位COM1<3:4>中的任意一个具有逻辑“高(H)”电平，那么第二电平计数器412可以产生被使能为具有逻辑“高”电平的第五计数信号CNT5。如果例如包括在第一比较信号COM1<1:8>中的第三比特位和第四比特位COM1<3:4>中的每个都具有逻辑“高”电平，那么第二电平计数器412可以产生被使能为具有逻辑“高”电平的第六计数信号CNT6。如果例如包括在第一比较信号COM1<1:8>中的第五比特位和第六比特位COM1<5:6>都不具有逻辑“高(H)”电平，那么第三电平计数器413可以产生被使能为具有逻辑“高”电平的第七计数信号CNT7。如果例如包括在第一比较信号COM1<1:8>中的第五比特位和第六比特位COM1<5:6>中的任意一个具有逻辑“高(H)”电平，那么第三电平计数器413可以产生被使能为具有逻辑“高”电平的第八计数信号CNT8。如果例如包括在第一比较信号COM1<1:8>中的第五比特位和第六比特位COM1<5:6>中的每个都具有逻辑“高”电平，那么第三电平计数器413可以产生被使能为具有逻辑“高”电平的第九计数信号CNT9。如果例如包括在第一比较信号COM1<1:8>中的第七比特位和第八比特位COM1<7:8>都不具有逻辑“高(H)”电平，那么第四电平计数器414可以产生被使能为具有逻辑“高”电平的第十计数信号CNT10。如果例如包括在第一比较信号COM1<1:8>中的第七比特位和第八比特位COM1<7:8>中的任意一个具有逻辑“高(H)”电平，那么第四电平计数器414可以产生被使能为具有逻辑“高”电平的第十一计数信号CNT11。如果例如包括在第一比较信号COM1<1:8>中的第七比特位和第八比特位COM1<7:8>中的每个都具有逻辑“高”电平，那么第四电平计数器414可以产生被使能为具有逻辑“高”电平的第十二计数信号CNT12。

如果例如包括在第一比较信号COM1<1:8>中的第一比特位至第四比特位COM1<1:4>都不具有逻辑“高(H)”电平，那么第五电平计数器415可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生被使能为具有逻辑“高”电平的第十三计数信号CNT13。如果例如包括在第一比较信号COM1<1:8>中的第一比特位至第四比特位COM1<1:4>中的一个具有逻辑“高(H)”电平，那么第五电平计数器415可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生被使能为具有逻辑“高”电平的第十四计数信号CNT14。如果例如包括在第一比较信号COM1<1:8>中的第一比特位至第四比特位COM1<1:4>中的两个具有逻辑“高(H)”电平，那么第五电平计数器415可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生被使能为具有逻辑“高”电平的第十五计数信号CNT15。如果例如包括在第一比较信号COM1<1:8>中的第一比特位至第四比特位COM1<1:4>中的三个具有逻辑“高(H)”电平，那么第五电平计数器415可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生被使能为具有逻辑“高”电平的第十六计数信号CNT16。如果例如包括在第一比较信号COM1<1:8>中的第一比特位至第四比特位COM1<1:4>中的每个都具有逻辑“高(H)”电平，那么第五电平计数器415可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生被使能为具有逻辑“高”电平的第十七计数信号CNT17。

如果例如包括在第一比较信号COM1<1:8>中的第五比特位至第八比特位COM1<4:8>都不具有逻辑“高(H)”电平，那么第六电平计数器416可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生被使能为具有逻辑“高”电平的第十八计数信号CNT18。如果例如包括在第一比较信号COM1<1:8>中的第五比特位至第八比特位COM1<4:8>中的一个具有逻辑“高(H)”电平，那么第六电平计数器416可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生被使能为具有逻辑“高”电平的第十九计数信号CNT19。如果例如包括在第一比较信号COM1<1:8>中的第五比特位至第八比特位COM1<4:8>中的两个具有逻辑“高(H)”电平，那么第六电平计数器416可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生被使能为具有逻辑“高”电平的第二十计数信号CNT20。如果例如包括在第一比较信号COM1<1:8>中的第五比特位至第八比特位COM1<4:8>中的三个具有逻辑“高(H)”电平，那么第六电平计数器416可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生被使能为具有逻辑“高”电平的第二十一计数信号CNT21。如果例如包括在第一比较信号COM1<1:8>中的第五比特位至第八比特位COM1<4:8>中的每个都具有逻辑“高(H)”电平，那么第六电平计数器416可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生被使能为具有逻辑“高”电平的第二十二计数信号CNT22。

如果例如包括在第一比较信号COM1<1:8>中的第一比特位至第八比特位之中的至少五个具有逻辑“高(H)”电平，那么第七电平计数器417可以接收第十三计数信号至第二十二计数信号CNT13、CNT14、CNT15、CNT16、CNT17、CNT18、CNT19、CNT20、CNT21和CNT22以产生被使能为具有逻辑“高”电平的第一检测信号DET1。

在下文中，将连同示例来描述比特位检测器121的操作，在所述示例中，第一比较信号COM1<1:8>的第一比特位至第八比特位被设置为分别具有逻辑“H”、“H”、“L”、“L”、“H”、“L”、“H”和“H”电平。由于第一比较信号COM1<1:8>的第一比特位和第二比特位COM1<1:2>都具有逻辑“H”电平，因此在第一计数信号至第三计数信号CNT1、CNT2、CNT3之中仅第三计数信号CNT3可以被产生为具有逻辑“H”电平。由于第一比较信号COM1<1:8>的第三比特位和第四比特位COM1<3:4>都不具有逻辑“H”电平，因此在第四计数信号至第六计数信号CNT4、CNT5、CNT6之中仅第四计数信号CNT4可以被产生为具有逻辑“H”电平。由于第一比较信号COM1<1:8>的第五比特位和第六比特位COM1<5:6>中的一个具有逻辑“H”电平，因此在第七计数信号至第九计数信号CNT7、CNT8、CNT9之中仅第八计数信号CNT8可以被产生为具有逻辑“H”电平。由于第一比较信号COM1<1:8>的第七比特位和第八比特位COM1<7:8>中的每个都具有逻辑“H”电平，因此在第十计数信号至第十二计数信号CNT10、CNT11、CNT12之中仅第十二计数信号CNT12可以被产生为具有逻辑“H”电平。由于第一比较信号COM1<1:8>的第一比特位至第四比特位COM1<1:4>之中的两个比特位(即，第一比特位和第二比特位COM1<1:2>)具有逻辑“H”电平，因此第十三计数信号至第十七计数信号CNT13、CNT14、CNT15、CNT16、CNT17之中仅第十五计数信号CNT15可以产生为具有逻辑“H”电平。由于第一比较信号COM1<1:8>的第五比特位至第八比特位COM1<5:8>之中的三个比特位(即，第五比特位、第七比特位和第八比特位COM1<5>、COM1<7>、COM1<8>)具有逻辑“H”电平，因此第十八计数信号至第二十二计数信号CNT18、CNT19、CNT20、CNT21、CNT22之中仅第二十一计数信号CNT21可以产生为具有逻辑“H”电平。由于第十五计数信号CNT15和第二十一计数信号CNT21具有逻辑“H”电平，因此第一比较信号COM1<1:8>的第一比特位至第八比特位之中的五个比特位可以被认为具有逻辑“H”电平。因此，第一检测信号DET1可以被使能为具有逻辑“H”电平。

如果例如包括在第二比较信号COM2<1:8>中的第一比特位至第八比特位COM2<1:8>之中的至少五个比特位具有逻辑“H”电平，那么第二检测信号发生器42可以产生被使能为具有逻辑“H”电平的第二检测信号DET2。如果例如包括在第三比较信号COM3<1:8>中的第一比特位至第八比特位COM3<1:8>之中的至少五个比特位具有逻辑“H”电平，那么第三检测信号发生器43可以产生被使能为具有逻辑“H”电平的第三检测信号DET3。如果例如包括在第四比较信号COM4<1:8>中的第一比特位至第八比特位COM4<1:8>之中的至少五个比特位具有逻辑“H”电平，那么第四检测信号发生器44可以产生被使能为具有逻辑“H”电平的第四检测信号DET4。第二检测信号发生器42、第三检测信号发生器43和第四检测信号发生器44中的每个可以具有与第一检测信号发生器41实质上相同的配置。因此，在下文中将省略第二检测信号发生器42、第三检测信号发生器43和第四检测信号发生器44的配置和操作。

参照图5，标志发生器122可以包括逻辑元件XOR51～XOR54。逻辑元件XOR51可以对储存标志信号FLAG_S和第一检测信号DET1执行异或操作以产生第一标志信号FLAG1。如果例如第一检测信号DET1和储存标志信号FLAG_S具有不同的逻辑电平，那么逻辑元件XOR51可以产生具有逻辑“高”电平的第一标志信号FLAG1。如果例如第一检测信号DET1和储存标志信号FLAG_S具有相同的逻辑电平，那么逻辑元件XOR51可以产生具有逻辑“低”电平的第一标志信号FLAG1。逻辑元件XOR52可以对第一标志信号FLAG1和第二检测信号DET2执行异或操作以产生第二标志信号FLAG2。如果例如第一标志信号FLAG1和第二检测信号DET2具有不同的逻辑电平，那么逻辑元件XOR52可以产生具有逻辑“高”电平的第二标志信号FLAG2。如果例如第一标志信号FLAG1和第二检测信号DET2具有相同的逻辑电平，那么逻辑元件XOR52可以产生具有逻辑“低”电平的第二标志信号FLAG2。逻辑元件XOR53可以对第二标志信号FLAG2和第三检测信号DET3执行异或操作以产生第三标志信号FLAG3。如果例如第二标志信号FLAG2和第三检测信号DET3具有不同的逻辑电平，那么逻辑元件XOR53可以产生具有逻辑“高”电平的第三标志信号FLAG3。如果例如第二标志信号FLAG2和第三检测信号DET3具有相同的逻辑电平，那么逻辑元件XOR53可以产生具有逻辑“低”电平的第三标志信号FLAG3。逻辑元件XOR54可以对第三标志信号FLAG3和第四检测信号DET4执行异或操作以产生第四标志信号FLAG4。如果例如第三标志信号FLAG3和第四检测信号DET4具有不同的逻辑电平，那么逻辑元件XOR54可以产生具有逻辑“高”电平的第四标志信号FLAG4。如果例如第三标志信号FLAG3和第四检测信号DET4具有相同的逻辑电平，那么逻辑元件XOR54可以产生具有逻辑“低”电平的第四标志信号FLAG4。标志发生器122可以接收储存标志信号FLAG_S并且可以依次将第一检测信号至第四检测信号DET1、DET2、DET3、DET4与储存标志信号FLAG_S比较以考虑传送控制信号T_CON的逻辑电平和从第一数据输出电路至第八数据输出电路11_1、11_2、…和11_8输出的第一输出数据至第八输出数据DQ<1:8>的逻辑电平而执行关于数据反相方案的操作。例如，如果传送控制信号T_CON和第一输出数据至第八输出数据DQ<1:8>之中的至少五个比特位的逻辑电平改变，那么所有第一输出数据至第八输出数据DQ<1:8>的相位都可以被反相并且可以输出第一输出数据至第八输出数据DQ<1:8>的反相数据。稍后将参照图6、图7和图8来扩展对数据反相方案的描述。

参照图6，执行数据反相操作之前可以确认从第一数据输出电路至第八数据输出电路11_1、11_2、…和11_8输出的第一输出数据至第八输出数据DQ<1:8>的逻辑电平以及传送控制信号T_CON的逻辑电平。图6示出了一个示例，在该示例中，依次输入至第一数据输出电路至第八数据输出电路11_1、11_2、…和11_8的输入信号DIN1<1:8>、DIN2<1:8>、DIN3<1:8>和DIN4<1:8>被无反相地输出为第一输出数据至第八输出数据DQ<1:8>。在第一输出数据DQ<1>中，“PRE OUT(输出前)”的电平“L”表示：在第一输出信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>被输入至第一数据输出电路11_1之前，所有第一输出信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>都具有逻辑“低”电平。在第一输出数据DQ<1>中，“1st_OUT(第一输出)”、“2nd_OUT(第二输出)”、“3rd_OUT(第三输出)”和“4th_OUT(第四输出)”的逻辑电平组合“H、H、H、L”表示：具有逻辑“高”电平的第一输入信号DIN1<1>、具有逻辑“高”电平的第二输入信号DIN2<1>、具有逻辑“高”电平的第三输入信号DIN3<1>以及具有逻辑“低”电平的第四输入信号DIN4<1>被依次输入至第一数据输出电路11_1。如图6所示，在“1st_OUT”包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量阶段是五，在“2nd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是四。在“3rd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是四。在“4th_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是五。而且，数据反相操作还没有发生。因此，所有传送控制信号T_CON可以具有逻辑“低”电平。因此，在“1st_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是五。在“2nd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四。在“3rd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四。在“4th_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是五。

参照图7，考虑到包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量而执行的数据反相操作可以被确认。如参照图6所述，在“1st_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是五；以及，在“4th_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是五。因此，在“1st_OUT”阶段的第一输出数据至第八输出数据DQ<1:8>的所有逻辑电平可以被反相，并且在“4th_OUT”阶段的第一输出数据至第八输出数据DQ<1:8>的所有逻辑电平也可以被反相。由于以上数据反相操作，在“1st_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是三；以及，在“2nd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是四。在“3rd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是四；以及，在“4th_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是三。在这样的例子中，因为在“1st_OUT”阶段和“4th_OUT”阶段执行数据反相操作，所以在“1st_OUT”阶段和“4th_OUT”阶段传送控制信号T_CON的逻辑电平可以变为逻辑“高”电平。因此，在“1st_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四；以及，在“2nd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是五。另外，在“3rd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四，并且在“4th_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四。即，虽然在“2nd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>中的比特位之中跳转比特位的数量是四，但是在“2nd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是五。

参照图8，考虑包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量而执行的数据反相操作可以被确认。如参照图7所述，在“2nd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是五。因此，在“2nd_OUT”阶段的第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON的所有逻辑电平可以被反相。由于以上数据反相操作，在“3rd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量可以是五。因此，在“3rd_OUT”阶段的第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON的所有逻辑电平可以被反相。由于以上数据反相操作，在“4th_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量可以是五。因此，在“4th_OUT”阶段的第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON的所有逻辑电平可以被反相。因此，在“1st_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四；以及，在“2nd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四。另外，在“3rd_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四；以及，在“4th_OUT”阶段，包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量是四。可以利用图5所示的标志发生器122来执行以上数据反相操作。

如上所述，根据实施例的半导体器件可以执行数据反相操作，所述数据反相操作考虑包括在第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON中的比特位之中跳转比特位的数量。这些数据反相操作可以减少由第一输出数据至第八输出数据DQ<1:8>和传送控制信号T_CON产生的SSN，从而改善半导体器件的信号完整性。

上面讨论的半导体器件(见图1-图8)在存储器件、处理器和计算机系统的设计中是特别有用的。例如，参照图9，示出了采用根据各种实施例的半导体器件的系统的框图，总体由附图标记1000表示。系统1000可以包括一个或更多个处理器(即，Processor)或例如但不限于中央处理单元(“CPU”)1100。处理器(即，CPU)1100可以单独使用或与其他处理器(即，CPU)结合使用。虽然处理器(即，CPU)1100将主要以单数提及，但是本领域技术人员应当明白，可以实施具有任意数目的物理或逻辑处理器(即，CPU)的系统1000。

芯片组1150可以可操作地耦接至处理器(即，CPU)1100。芯片组1150是处理器(即，CPU)1100和系统1000的其他组件之间的信号的通信路径，系统1000的其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动控制器1300。根据系统1000的结构，可以通过芯片组1150传送若干不同信号中的任何一种，本领域技术人员应当理解，贯穿系统1000的信号路径可以被容易地调整而不改变系统1000的根本性质。

如上所述，存储器控制器1200可以可操作地耦接至芯片组1150。存储器控制器1200可以包括以上参考图1-8所述的至少一个半导体器件。因此，存储器控制器1200可以通过芯片组1150接收从处理器(即，CPU)1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成至芯片组1150。存储器控制器1200可以可操作地耦接至一个或更多个存储器件1350。在实施例中，存储器件1350可以包括以上参考图1-8所述的至少一个半导体器件，存储器件1350可以包括用于定义多个存储器单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任何一种，包括但不限于单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。进一步，存储器件1350可以通过存储指令和数据二者而有助于外部数据储存器件的安全移除。

芯片组1150也可以耦接至I/O总线1250。I/O总线1250可以用作从芯片组1150至I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括，例如但不限于鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任何一种与I/O设备1410、1420和1430通信。在实施例中，I/O总线1250可以集成至芯片组1150。

盘驱动控制器1300可以可操作地耦接至芯片组1150。盘驱动控制器1300可以用作芯片组1150与一个内部盘驱动器1450或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过存储指令和数据二者而有助于外部数据存储器件的断开。盘驱动控制器1300和内部盘驱动器1450可以利用实质上任何类型的通信协议而与彼此通信或者与芯片组1150通信，所述通信协议包括，例如但不限于以上关于I/O总线1250提及的所有那些通信协议。

重要的是要注意，上述参考图9的系统1000只不过是利用以上参考图1-8所述的半导体器件的系统的一个例子。在可替选的实施例中，诸如例如但不限于蜂窝电话或数字照相机，组件可以与图9所示的实施例不同。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体器件，包括：

数据输出电路，适用于将依次输入至其中的第一输入信号和第二输入信号转换为输出数据，以及适用于将第一输入信号和第二输入信号与储存数据相比较以产生第一比较信号和第二比较信号；以及

控制信号输出电路，适用于检测包括在第一比较信号和第二比较信号中的比特位的逻辑电平以产生第一检测信号和第二检测信号，适用于响应于储存标志信号而从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及适用于将第一标志信号和第二标志信号依次输出为传送控制信号。

技术方案2.如技术方案1所述的半导体器件，其中，在第二输入信号被储存为储存数据之后，第一输入信号和第二输入信号被再次依次输入至数据输出电路。

技术方案3.如技术方案1所述的半导体器件，其中，数据输出电路包括数据比较器，所述数据比较器适用于比较第一输入信号与储存数据以产生第一比较信号，以及适用于比较第二输入信号与第一输入信号以产生第二比较信号。

技术方案4.如技术方案1所述的半导体器件，其中，数据输出电路包括管道锁存单元，所述管道锁存单元适用于响应于输入控制信号来依次锁存第一输入信号和第二输入信号，以及适用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号输出为管道锁存数据。

技术方案5.如技术方案4所述的半导体器件，其中，数据输出电路还包括：

相位控制器，适用于响应于反相控制信号来确定管道锁存数据的相位反相以产生相位数据；以及

数据输出单元，适用于同步于内部时钟信号而从相位数据产生所述输出数据，

其中，所述输出数据经由数据焊盘输出。

技术方案6.如技术方案1所述的半导体器件，其中，控制信号输出电路包括比特位检测器，所述比特位检测器适用于检测包括在第一比较信号中的比特位的逻辑电平以产生第一检测信号，以及适用于检测包括在第二比较信号中的比特位的逻辑电平以产生第二检测信号。

技术方案7.如技术方案1所述的半导体器件，其中，控制信号输出电路包括：

标志发生器，适用于比较第一检测信号与储存标志信号以产生第一标志信号，以及适用于比较第一标志信号与第二检测信号以产生第二标志信号；以及

标志储存单元，适用于响应于延迟的储存控制信号来将第二标志信号储存为储存标志信号。

技术方案8.如技术方案7所述的半导体器件，其中，控制信号输出电路还包括管道锁存单元，所述管道锁存单元适用于响应于延迟的输入控制信号来依次锁存第一标志信号和第二标志信号，以及适用于响应于延迟的输出控制信号来将锁存的第一标志信号和锁存的第二标志信号输出为反相控制信号。

技术方案9.如技术方案8所述的半导体器件，

其中，控制信号输出电路还包括控制信号输出单元，控制信号输出单元适用于同步于内部时钟信号而从反相控制信号产生传送控制信号；以及

其中，传送控制信号经由控制焊盘输出。

技术方案10.一种半导体器件，包括：

第一管道锁存单元，适用于响应于输入控制信号而依次锁存第一输入信号和第二输入信号，以及适用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号输出为管道锁存数据；

数据储存单元，适用于将第二输入信号储存为储存数据；

数据比较器，适用于比较第一输入信号与储存数据以产生第一比较信号，以及适用于比较第二输入信号与第一输入信号以产生第二比较信号；以及

控制信号输出电路，适用于检测包括在第一比较信号和第二比较信号中的比特位的逻辑电平以产生第一检测信号和第二检测信号，适用于响应于储存标志信号来从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及适用于将第一标志信号和第二标志信号依次输出为传送控制信号。

技术方案11.如技术方案10所述的半导体器件，还包括：

相位控制器，适用于响应于反相控制信号来确定管道锁存数据的相位反相以产生相位数据；以及

数据输出单元，适用于同步于内部时钟信号而从相位数据产生输出数据，

其中，输出数据经由数据焊盘输出。

技术方案12.如技术方案10所述的半导体器件，其中，控制信号输出电路包括比特位检测器，所述比特位检测器适用于检测包括在第一比较信号中的比特位的逻辑电平以产生第一检测信号，以及适用于检测包括在第二比较信号中的比特位的逻辑电平以产生第二检测信号。

技术方案13.如技术方案10所述的半导体器件，其中，控制信号输出电路包括：

标志发生器，适用于比较第一检测信号与储存标志信号以产生第一标志信号，以及适用于比较第一标志信号与第二检测信号以产生第二标志信号；以及

标志储存单元，适用于响应于延迟的储存控制信号来将第二标志信号储存为储存标志信号。

技术方案14.如技术方案13所述的半导体器件，其中，控制信号输出电路还包括第二管道锁存单元，所述第二管道锁存单元适用于响应于延迟的输入控制信号来依次锁存第一标志信号和第二标志信号，以及适用于响应于延迟的输出控制信号来将锁存的第一标志信号和锁存的第二标志信号输出为反相控制信号。

技术方案15.如技术方案14所述的半导体器件，

其中，控制信号输出电路还包括控制信号输出单元，控制信号输出单元适用于同步于内部时钟信号而从反相控制信号产生传送控制信号；以及

其中，传送控制信号经由控制焊盘输出。

技术方案16.一种半导体器件，包括：

数据输出电路，适用于将依次输入至其中的第一输入信号和第二输入信号转换为输出数据，以及适用于将第一输入信号和第二输入信号与储存数据相比较以产生第一比较信号和第二比较信号；

比特位检测器，适用于检测包括在第一比较信号中的比特位的逻辑电平以产生第一检测信号，以及适用于检测包括在第二比较信号中的比特位的逻辑电平以产生第二检测信号；

标志发生器，适用于比较第一检测信号与储存标志信号以产生第一标志信号，以及适用于比较第一标志信号与第二检测信号以产生第二标志信号；

标志储存单元，适用于响应于延迟的储存控制信号来将第二标志信号储存为储存标志信号；

第一管道锁存单元，适用于响应于延迟的输入控制信号来依次锁存第一标志信号和第二标志信号，以及适用于响应于延迟的输出控制信号来将锁存的第一标志信号和锁存的第二标志信号输出为反相控制信号；以及

控制信号输出单元，适用于同步于内部时钟信号而从反相控制信号产生传送控制信号，

其中，传送控制信号经由控制焊盘输出。

技术方案17.如技术方案16所述的半导体器件，其中，在第二输入信号被储存为储存数据之后，第一输入信号和第二输入信号被再次依次输入至数据输出电路。

技术方案18.如技术方案16所述的半导体器件，其中，数据输出电路包括数据比较器，所述数据比较器适用于比较第一输入信号与储存数据以产生第一比较信号，以及适用于比较第二输入信号与第一输入信号以产生第二比较信号。

技术方案19.如技术方案16所述的半导体器件，其中，数据输出电路包括第二管道锁存单元，所述第二管道锁存单元适用于响应于输入控制信号来依次锁存第一输入信号和第二输入信号，以及适用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号输出为管道锁存数据。

技术方案20.如技术方案19所述的半导体器件，其中，数据输出电路还包括：

相位控制器，适用于响应于反相控制信号来确定管道锁存数据的相位反相以产生相位数据；以及

数据输出单元，适用于同步于内部时钟信号而从相位数据产生输出数据，

其中，输出数据经由数据焊盘输出。

Claims (20)

1.一种半导体器件，包括：

数据输出电路，被配置用于将输入至其中的第一输入信号和第二输入信号转换为输出数据，以及被配置用于将第一输入信号和第二输入信号与储存数据相比较以产生第一比较信号和第二比较信号；以及

控制信号输出电路，被配置用于检测包括在第一比较信号和第二比较信号中的比特位的逻辑电平以产生第一检测信号和第二检测信号，被配置用于响应于储存标志信号而从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及被配置用于将第一标志信号和第二标志信号输出为传送控制信号。

2.如权利要求1所述的半导体器件，其中，在第二输入信号被储存为储存数据之后，第一输入信号和第二输入信号被再次输入至数据输出电路。

3.如权利要求1所述的半导体器件，其中，数据输出电路包括数据比较器，所述数据比较器被配置用于比较第一输入信号与储存数据以产生第一比较信号，以及被配置用于比较第二输入信号与第一输入信号以产生第二比较信号。

4.如权利要求1所述的半导体器件，其中，数据输出电路包括管道锁存单元，所述管道锁存单元被配置用于响应于输入控制信号来锁存第一输入信号和第二输入信号，以及被配置用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号输出为管道锁存数据。

5.如权利要求4所述的半导体器件，其中，数据输出电路还包括：

相位控制器，被配置用于响应于反相控制信号来确定管道锁存数据的相位反相以产生相位数据；以及

数据输出单元，被配置用于同步于内部时钟信号而从相位数据产生所述输出数据，

其中，所述输出数据经由数据焊盘输出。

6.如权利要求1所述的半导体器件，其中，控制信号输出电路包括比特位检测器，所述比特位检测器被配置用于检测包括在第一比较信号中的比特位的逻辑电平以产生第一检测信号，以及被配置用于检测包括在第二比较信号中的比特位的逻辑电平以产生第二检测信号。

7.如权利要求1所述的半导体器件，其中，控制信号输出电路包括：

标志发生器，被配置用于比较第一检测信号与储存标志信号以产生第一标志信号，以及被配置用于比较第一标志信号与第二检测信号以产生第二标志信号；以及

标志储存单元，被配置用于响应于延迟的储存控制信号来将第二标志信号储存为储存标志信号。

8.如权利要求7所述的半导体器件，其中，控制信号输出电路还包括管道锁存单元，所述管道锁存单元被配置用于响应于延迟的输入控制信号来锁存第一标志信号和第二标志信号，以及被配置用于响应于延迟的输出控制信号来将锁存的第一标志信号和锁存的第二标志信号输出为反相控制信号。

9.如权利要求8所述的半导体器件，

其中，控制信号输出电路还包括控制信号输出单元，控制信号输出单元被配置用于同步于内部时钟信号而从反相控制信号产生传送控制信号；以及

其中，传送控制信号经由控制焊盘输出。

10.一种半导体器件，包括：

第一管道锁存单元，被配置用于响应于输入控制信号而锁存第一输入信号和第二输入信号，以及被配置用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号输出为管道锁存数据；

数据储存单元，被配置用于将第二输入信号储存为储存数据；

数据比较器，被配置用于比较第一输入信号与储存数据以产生第一比较信号，以及被配置用于比较第二输入信号与第一输入信号以产生第二比较信号；以及

控制信号输出电路，被配置用于检测包括在第一比较信号和第二比较信号中的比特位的逻辑电平以产生第一检测信号和第二检测信号，被配置用于响应于储存标志信号来从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及被配置用于将第一标志信号和第二标志信号输出为传送控制信号。

11.如权利要求10所述的半导体器件，还包括：

相位控制器，被配置用于响应于反相控制信号来确定管道锁存数据的相位反相以产生相位数据；以及

数据输出单元，被配置用于同步于内部时钟信号而从相位数据产生输出数据，

其中，输出数据经由数据焊盘输出。

12.如权利要求10所述的半导体器件，其中，控制信号输出电路包括比特位检测器，所述比特位检测器被配置用于检测包括在第一比较信号中的比特位的逻辑电平以产生第一检测信号，以及被配置用于检测包括在第二比较信号中的比特位的逻辑电平以产生第二检测信号。

13.如权利要求10所述的半导体器件，其中，控制信号输出电路包括：

标志发生器，被配置用于比较第一检测信号与储存标志信号以产生第一标志信号，以及被配置用于比较第一标志信号与第二检测信号以产生第二标志信号；以及

标志储存单元，被配置用于响应于延迟的储存控制信号来将第二标志信号储存为储存标志信号。

14.如权利要求13所述的半导体器件，其中，控制信号输出电路还包括第二管道锁存单元，所述第二管道锁存单元被配置用于响应于延迟的输入控制信号来锁存第一标志信号和第二标志信号，以及被配置用于响应于延迟的输出控制信号来将锁存的第一标志信号和锁存的第二标志信号输出为反相控制信号。

15.如权利要求14所述的半导体器件，

其中，控制信号输出电路还包括控制信号输出单元，控制信号输出单元被配置用于同步于内部时钟信号而从反相控制信号产生传送控制信号；以及

其中，传送控制信号经由控制焊盘输出。

16.一种半导体器件，包括：

数据输出电路，被配置用于将输入至其中的第一输入信号和第二输入信号转换为输出数据，以及被配置用于将第一输入信号和第二输入信号与储存数据相比较以产生第一比较信号和第二比较信号；

比特位检测器，被配置用于检测包括在第一比较信号中的比特位的逻辑电平以产生第一检测信号，以及被配置用于检测包括在第二比较信号中的比特位的逻辑电平以产生第二检测信号；

标志发生器，被配置用于比较第一检测信号与储存标志信号以产生第一标志信号，以及被配置用于比较第一标志信号与第二检测信号以产生第二标志信号；

标志储存单元，被配置用于响应于延迟的储存控制信号来将第二标志信号储存为储存标志信号；

第一管道锁存单元，被配置用于响应于延迟的输入控制信号来锁存第一标志信号和第二标志信号，以及被配置用于响应于延迟的输出控制信号来将锁存的第一标志信号和锁存的第二标志信号输出为反相控制信号；以及

控制信号输出单元，被配置用于同步于内部时钟信号而从反相控制信号产生传送控制信号，

其中，传送控制信号经由控制焊盘输出。

17.如权利要求16所述的半导体器件，其中，在第二输入信号被储存为储存数据之后，第一输入信号和第二输入信号被再次输入至数据输出电路。

18.如权利要求16所述的半导体器件，其中，数据输出电路包括数据比较器，所述数据比较器被配置用于比较第一输入信号与储存数据以产生第一比较信号，以及被配置用于比较第二输入信号与第一输入信号以产生第二比较信号。

19.如权利要求16所述的半导体器件，其中，数据输出电路包括第二管道锁存单元，所述第二管道锁存单元被配置用于响应于输入控制信号来锁存第一输入信号和第二输入信号，以及被配置用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号输出为管道锁存数据。

20.如权利要求19所述的半导体器件，其中，数据输出电路还包括：

相位控制器，被配置用于响应于反相控制信号来确定管道锁存数据的相位反相以产生相位数据；以及

数据输出单元，被配置用于同步于内部时钟信号而从相位数据产生输出数据，

其中，输出数据经由数据焊盘输出。

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