CN106024045B - 半导体器件 - Google Patents

Abstract

一种半导体器件可以包括数据输出电路和控制信号输出电路。数据输出电路可以将第一输入信号或第二输入信号与储存数据进行比较以产生第一比较选择信号，并且可以将第一输入信号与第二输入信号进行比较以产生第二比较选择信号。控制信号输出电路可以检测第一比较选择信号和第二比较选择信号中包括的位的逻辑电平以产生第一检测信号和第二检测信号，响应于储存标志信号来从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及顺序地输出第一标志信号和第二标志信号作为传输控制信号。

Description

半导体器件

相关申请的交叉引用

本申请要求2015年3月31日向韩国知识产权局提交的申请号为10-2015-0045750的韩国申请的优先权，其全部内容通过引用合并于此，如全文阐述一样。

技术领域

各种实施例总体涉及一种半导体器件，更具体地，涉及一种采用数据反相方案的半导体器件。

背景技术

近来，多位预取方案已经广泛用在半导体器件中。使用多位预取方案的半导体器件可以响应于单个命令来从存储单元并行产生多位数据，并且可以通过单个数据输入/输出(I/O)引脚或多个I/O引脚来与时钟信号同步地输出多位数据。如果在半导体器件中使用了多位预取方案，则可以以低频率来驱动半导体器件的内部核心的列路径。该低频率等于或小于外部时钟信号的频率的一半。因此，如果半导体器件采用多位预取方案，则可以容易地设计半导体器件的内部核心和列路径。

同时，随着外部时钟信号的频率增大以及数据被输出所经由的数据焊盘的数目增加，半导体器件可以被设计为具有包括32个或更多个数据焊盘(通过其数据被同时输出)的宽I/O结构。如果通过半导体器件的32个或更多个数据焊盘来同时输出数据，则在输出数据中可以产生被称为“同步开关噪声(SSN)”的大量噪声，并且半导体器件会遭受SSN。SSN可以使输出数据的波形畸变而降低半导体器件的信号完整性。在这种情况下，可能难以获得具有高频系统所需要的优异I/O特性的高性能半导体器件。

发明内容

根据实施例，一种半导体器件可以包括数据输出电路和控制信号输出电路。在第一输入信号和第二输入信号被顺序地输出作为输出数据的第一输出顺序模式中，数据输出电路可以将第一输入信号与储存数据进行比较以产生第一比较选择信号，并且可以将第二输入信号与第一输入信号进行比较以产生第二比较选择信号。在第二输入信号和第一输入信号被顺序地输出作为输出数据的第二输出顺序模式中，数据输出电路可以将第二输入信号与储存数据进行比较以产生第一比较选择信号，并且可以将第二输入信号与第一输入信号进行比较以产生第二比较选择信号。控制信号输出电路可以检测第一比较选择信号和第二比较选择信号中包括的位的逻辑电平以产生第一检测信号和第二检测信号，可以响应于储存标志信号来从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及可以顺序地输出第一标志信号和第二标志信号作为传输控制信号。

根据实施例，一种半导体器件可以包括第一管道锁存单元，第一管道锁存单元适用于响应于输入控制信号来顺序地锁存第一输入信号和第二输入信号，以及适用于响应于输出控制信号来输出锁存的第一输入信号和锁存的第二输入信号作为管道锁存数据。半导体器件可以包括数据储存单元，数据储存单元适用于在第一输出顺序模式中储存第二输入信号作为储存数据，以及适用于在第二输出顺序模式中储存第一输入信号作为储存数据。半导体器件可以包括数据比较器，数据比较器适用于将第一输入信号与储存数据进行比较以产生第一比较信号，适用于将第二输入信号与第一输入信号进行比较以产生第二比较信号，以及适用于将第二输入信号与储存数据进行比较以产生第三比较信号。半导体器件可以包括比较信号选择器，比较信号选择器适用于在第一输出顺序模式中输出第一比较信号作为第一比较选择信号并且输出第二比较信号作为第二比较选择信号，以及适用于在第二输出顺序模式中输出第三比较信号作为第一比较选择信号并且输出第二比较信号作为第二比较选择信号。半导体器件可以包括控制信号输出电路，控制信号输出电路适用于检测第一比较选择信号和第二比较选择信号中包括的位的逻辑电平以产生第一检测信号和第二检测信号，适用于响应于储存标志信号来从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及适用于顺序地输出第一标志信号和第二标志信号作为传输控制信号。

根据实施例，一种半导体器件可以包括数据输出电路、位检测器、标志发生器、标志储存单元、选择标志发生器、第一管道锁存单元以及控制信号输出单元。在第一输入信号和第二输入信号被顺序地输出作为输出数据的第一输出顺序模式中，数据输出电路可以将第一输入信号与储存数据进行比较以产生第一比较选择信号，并且可以将第二输入信号与第一输入信号进行比较以产生第二比较选择信号。在第二输入信号和第一输入信号被顺序地输出作为输出数据的第二输出顺序模式中，数据输出电路可以将第二输入信号与储存数据进行比较以产生第一比较选择信号，并且可以将第二输入信号与第一输入信号进行比较以产生第二比较选择信号。位检测器可以检测第一比较选择信号中包括的位的逻辑电平以产生第一检测信号，并且检测第二比较选择信号中包括的位的逻辑电平以产生第二检测信号。标志发生器可以将第一检测信号与储存标志信号进行比较以产生第一标志信号，并且将第一标志信号与第二检测信号进行比较以产生第二标志信号。标志储存单元可以响应于延迟储存控制信号来储存第二标志信号作为储存标志信号。在第一输出顺序模式中，选择标志发生器可以输出第一标志信号作为第一选择标志信号并且可以输出第二标志信号作为第二选择标志信号。在第二输出顺序模式中，选择标志发生器可以输出第二标志信号作为第一选择标志信号并且可以输出第一标志信号作为第二选择标志信号。第一管道锁存单元可以响应于延迟输入控制信号来顺序地锁存第一选择标志信号和第二选择标志信号，并且可以响应于延迟输出控制信号来输出锁存的第一选择标志信号和锁存的第二选择标志信号作为反相控制信号。控制信号输出单元可以同步于内部时钟信号来从反相控制信号产生传输控制信号。传输控制信号可以经由控制焊盘来输出。

附图说明

图1是图示根据实施例的半导体器件的配置的示例代表的框图。

图2是图示根据图1中示出的半导体器件的突发顺序而通过数据焊盘输出的数据的输出顺序的各种组合的示例的表格。

图3是图示包括在图1的半导体器件中的数据比较器的示例代表的逻辑电路图。

图4是图示包括在图1的半导体器件中的比较信号选择器的示例代表的框图。

图5是图示包括在图1的半导体器件中的相位控制器的示例代表的逻辑电路图。

图6是图示包括在图1的半导体器件中的位检测器的示例代表的框图。

图7是图示包括在图1的半导体器件中的标志发生器的示例代表的逻辑电路图。

图8是图示包括在图1的半导体器件中的选择标志发生器的示例代表的框图。

图9、图10和图11是图示在图1的半导体器件中采用的数据反相方案的操作的示例的表格。

图12图示采用根据以上关于图1-图11讨论的各种实施例的半导体器件的系统的代表示例的框图。

具体实施方式

一般地，数据反相方案可以用在半导体器件中以改善高频系统中采用的半导体器件的I/O特性。

数据反相方案可以用于减少半导体器件的SSN。使用数据反相方案的半导体器件可以将当前输出数据(通常地，具有8位)与先前输出数据进行比较以对切换位的数目计数，并且可以根据切换位的数目来实际上原样输出当前输出数据或输出当前输出数据的反相数据。如果在半导体器件中使用了数据反相方案，则实际输出数据之中的切换位的数目可以总是小于输出数据的所有位的数目的一半。因此，SSN可以被降低以改善半导体器件的信号完整性。结果，半导体器件的I/O特性可以被增强以实现高性能的半导体器件。

在下文中将参照附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，而非意在限制本公开的范围。各种实施例可以针对采用数据反相方案的半导体器件。

参照图1，根据实施例的半导体器件可以包括数据输出电路组11和控制信号输出电路12。数据输出电路组11可以包括第一数据输出电路至第八数据输出电路11_1、11-2…和11_8。第一数据输出电路11_1可以包括数据选择器111、数据储存单元112、数据比较器113、比较信号选择器114、第一管道锁存单元115、相位控制器116、数据输出单元117和数据焊盘118。控制信号输出电路12可以包括位检测器121、标志发生器122、标志储存单元123、选择标志发生器124、第二管道锁存单元125、控制信号输出单元126和控制焊盘127。

数据选择器111可以响应于选择控制信号S_CON来选择顺序地输入至其的第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>之中的任意一个作为最终数据F_DT。选择控制信号S_CON可以具有根据突发顺序设置的逻辑电平，该突发顺序包括关于第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>经由第一管道锁存单元115、相位控制器116和数据输出单元117传输至数据焊盘118的顺序的信息。

数据储存单元112可以响应于储存控制信号PINSUM来输出最终数据F_DT作为储存数据S_DT。储存控制信号PINSUM可以被设置为根据第一输入控制信号至第四输入控制信号PIN<1:4>的使能状态来使能。例如，在第一输入控制信号至第四输入控制信号PIN<1:4>全部被使能时，储存控制信号PINSUM可以在第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>全部被输入至第一管道锁存单元115之后被使能。储存控制信号PINSUM的使能的逻辑电平和第一输入控制信号至第四输入控制信号PIN<1:4>的使能的逻辑电平可以根据各种实施例而被设置为不同。

数据比较器113可以根据突发序列来将从储存数据S_DT和第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>中选择的两个信号进行比较，从而产生第一比较信号至第六比较信号COM<1:6>。之后将参照图2和图3来更完全地描述数据比较器113的配置和操作。

比较信号选择器114可以响应于选择控制信号S_CON来选择第一比较信号至第六比较信号COM<1:6>之中的一些信号以将选中信号输出分别作为第一比较选择信号至第四比较选择信号C_SEL1<1>、C_SEL2<1>、C_SEL3<1>和C_SEL4<1>。例如，比较信号选择器114可以根据突发顺序来从第一比较信号至第六比较信号COM<1:6>选择与第一比较选择信号至第四比较选择信号C_SEL1<1>、C_SEL2<1>、C_SEL3<1>和C_SEL4<1>相对应的一些信号。之后将参照图4来描述比较信号选择器114的配置和操作。

第一管道锁存单元115可以响应于第一输入控制信号至第四输入控制信号PIN<1:4>和第一输出控制信号至第四输出控制信号POUT<1:4>来输出第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>作为管道锁存数据FL_DT。如果第一输入控制信号PIN<1>被使能，则第一管道锁存单元115可以接收并锁存第一输入信号DIN1<1>。如果第二输入控制信号PIN<2>被使能，则第一管道锁存单元115可以接收并锁存第二输入信号DIN2<1>。如果第三输入控制信号PIN<3>被使能，则第一管道锁存单元115可以接收并锁存第三输入信号DIN3<1>。如果第四输入控制信号PIN<4>被使能，则第一管道锁存单元115可以接收并锁存第四输入信号DIN4<1>。如果第一输出控制信号POUT<1>被使能，则第一管道锁存单元115可以输出锁存的第一输入信号DIN1<1>作为管道锁存数据FL_DT。如果第二输出控制信号POUT<2>被使能，则第一管道锁存单元115可以输出锁存的第二输入信号DIN2<1>作为管道锁存数据FL_DT。如果第三输出控制信号POUT<3>被使能，则第一管道锁存单元115可以输出锁存的第三输入信号DIN3<1>作为管道锁存数据FL_DT。如果第四输出控制信号POUT<4>被使能，则第一管道锁存单元115可以输出锁存的第四输入信号DIN4<1>作为管道锁存数据FL_DT。第一输入控制信号至第四输入控制信号PIN<1:4>的使能的逻辑电平和第一输出控制信号至第四输出控制信号POUT<1:4>的使能的逻辑电平可以根据各种实施例而被设置为不同。第一管道锁存单元115可以将并行输入至其的第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>转变为从其串行输出的管道锁存数据FL_DT。被输出作为管道锁存数据FL_DT的第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>的顺序可以根据突发顺序来确定。

相位控制器116可以响应于反相控制信号IV_CON来确定对管道锁存数据FL_DT的反相以产生相位数据P_DT。如果反相控制信号IV_CON被使能，则相位控制器116可以将管道锁存数据FL_DT的相位反相以输出管道锁存数据FL_DT的反相信号作为相位数据P_DT。之后将参照图5来描述相位控制器116的配置和操作。

数据输出单元117可以同步于内部时钟信号ICLK来输出相位数据P_DT作为第一输出数据DQ<1>。第一输出数据DQ<1>可以经由数据焊盘118而从半导体器件输出。可以在半导体器件中产生内部时钟信号ICLK以输出数据。可以从外部时钟信号产生内部时钟信号ICLK。

第二数据输出电路至第八数据输出电路11_2、…、11_8可以接收输入信号DIN1<2:8>、DIN2<2:8>、DIN3<2:8>和DIN4<2:8>以产生并输出第一比较选择信号至第四比较选择信号C_SEL1<2:8>、C_SEL2<2:8>、C_SEL3<2:8>和C_SEL4<2:8>以及第二输出数据至第八输出数据DQ<2:8>。第二数据输出电路至第八数据输出电路11_2、…、11_8中的每个的配置和操作可以与以上描述的第一数据输出电路11_1基本上相同。因此，在下文中将省略对第二数据输出电路至第八数据输出电路11_2、…、11_8的详细描述以避免重复解释。

位检测器121可以检测第一比较选择信号C_SEL1<1:8>中包括的位的逻辑电平以产生第一检测信号DET1。例如，如果第一比较选择信号C_SEL1<1:8>中包括的位的逻辑电平之中的逻辑“高(也称为‘H’)”电平的数目等于或大于5，则位检测器121可以输出被使能为具有逻辑“高”电平的第一检测信号DET1。位检测器121可以检测第二比较选择信号C_SEL2<1:8>中包括的位的逻辑电平以产生第二检测信号DET2。位检测器121可以检测第三比较选择信号C_SEL3<1:8>中包括的位的逻辑电平以产生第三检测信号DET3。位检测器121可以检测第四比较选择信号C_SEL4<1:8>中包括的位的逻辑电平以产生第四检测信号DET4。之后将参照图6来描述位检测器121的配置和操作。

标志发生器122可以将第一检测信号DET1的逻辑电平与储存标志信号FLAG_S的逻辑电平进行比较以产生第一标志信号FLAG1。例如，如果第一检测信号DET1的逻辑电平与储存标志信号FLAG_S的逻辑电平不同，则标志发生器122可以产生具有逻辑“高”电平的第一标志信号FLAG1。如果第一检测信号DET1的逻辑电平与储存标志信号FLAG_S的逻辑电平相同，则标志发生器122可以产生具有逻辑“低”电平的第一标志信号FLAG1。标志发生器122可以将第二检测信号DET2的逻辑电平与第一检测信号DET1的逻辑电平进行比较以产生第二标志信号FLAG2。标志发生器122可以将第三检测信号DET3的逻辑电平与第二检测信号DET2的逻辑电平进行比较以产生第三标志信号FLAG3。标志发生器122可以将第四检测信号DET4的逻辑电平与第三检测信号DET3的逻辑电平进行比较以产生第四标志信号FLAG4。之后将参照图7来描述标志发生器122的配置和操作。

标志储存单元123可以响应于延迟储存控制信号PINSUMD来在其中储存第四标志信号FLAG4并且可以将储存的第四标志信号FLAG4输出作为储存标志信号FLAG_S。可以通过将储存控制信号PINSUM推迟预定延迟时间来产生延迟储存控制信号PINSUMD。用于产生延迟储存控制信号PINSUMD的对储存控制信号PINSUM的预定延迟时间可以被设置为数据储存单元112、数据比较器113、比较信号选择器114、位检测器121和标志发生器122的操作时段。

选择标志发生器124可以响应于延迟选择控制信号S_COND来将顺序地输入至其的第一标志信号至第四标志信号FLAG1、FLAG2、FLAG3和FLAG4输出作为第一选择标志信号至第四选择标志信号S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4。例如，选择标志发生器124可以根据通过延迟选择控制信号S_COND而设置的突发顺序来将第一标志信号至第四标志信号FLAG1、FLAG2、FLAG3和FLAG4中的每个输出作为第一选择标志信号至第四选择标志信号S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4中的任意一个。可以通过将选择控制信号S_CON推迟预定延迟时间来产生延迟选择控制信号S_COND。用于产生延迟选择控制信号S_COND的对选择控制信号S_CON的预定延迟时间可以被设置为数据选择器111、数据储存单元112、数据比较器113、比较信号选择器114、位检测器121和标志发生器122的操作时段。之后将参照图8来描述选择标志发生器124的配置和操作。

第二管道锁存单元125可以响应于第一延迟输入控制信号至第四延迟输入控制信号PIND<1:4>和第一延迟输出控制信号至第四延迟输出控制信号POUTD<1:4>来输出第一选择标志信号至第四选择标志信号S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4作为反相控制信号IV_CON。如果第一延迟输入控制信号PIND<1>被使能，则第二管道锁存单元125可以接收并锁存第一选择标志信号S_FLAG1。如果第二延迟输入控制信号PIND<2>被使能，则第二管道锁存单元125可以接收并锁存第二选择标志信号S_FLAG2。如果第三延迟输入控制信号PIND<3>被使能，则第二管道锁存单元125可以接收并锁存第三选择标志信号S_FLAG3。如果第四延迟输入控制信号PIND<4>被使能，则第二管道锁存单元125可以接收并锁存第四选择标志信号S_FLAG4。如果第一延迟输出控制信号POUTD<1>被使能，则第二管道锁存单元125可以将锁存的第一选择标志信号S_FLAG1输出作为反相控制信号IV_CON。如果第二延迟输出控制信号POUTD<2>被使能，则第二管道锁存单元125可以将锁存的第二选择标志信号S_FLAG2输出作为反相控制信号IV_CON。如果第三延迟输出控制信号POUTD<3>被使能，则第二管道锁存单元125可以将锁存的第三选择标志信号S_FLAG3输出作为反相控制信号IV_CON。如果第四延迟输出控制信号POUTD<4>被使能，则第二管道锁存单元125可以将锁存的第四选择标志信号S_FLAG4输出作为反相控制信号IV_CON。可以通过将第一输入控制信号至第四输入控制信号PIN<1:4>推迟预定延迟时间来产生第一延迟输入控制信号至第四延迟输入控制信号PIND<1:4>。可以通过将第一输出控制信号至第四输出控制信号POUT<1:4>推迟预定延迟时间来产生第一延迟输出控制信号至第四延迟输出控制信号POUTD<1:4>。第一延迟输入控制信号至第四延迟输入控制信号PIND<1:4>的使能的逻辑电平和第一延迟输出控制信号至第四延迟输出控制信号POUTD<1:4>的使能的逻辑电平可以根据各种实施例而被设置为不同。第二管道锁存单元125可以将并行输入至其的第一选择标志信号至第四选择标志信号S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4转变为从其串行输出的反相控制信号IV_CON。被输出作为反相控制信号IV_CON的第一选择标志信号至第四选择标志信号S_FLAG1、S_FLAG2、S_FLAG3和S_FLAG4的顺序可以根据突发顺序来确定。

控制信号输出单元126可以同步于内部时钟信号ICLK来输出反相控制信号IV_CON作为传输控制信号T_CON。传输控制信号T_CON可以经由控制焊盘127而从半导体器件输出。

参照图2，根据选择控制信号S_CON的电平而列出了突发顺序，即关于顺序地输入至第一数据输出电路11_1的第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>经由第一管道锁存单元115、相位控制器116和数据输出单元117而传输至数据焊盘118的顺序的信息。例如，如果选择控制信号S_CON具有逻辑“低”电平(即，L)，则顺序地输入至第一数据输出电路11_1的第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>可以以与第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>输入至第一数据输出电路11_1的顺序相同的顺序传输至数据焊盘118。在这个示例中，最后输入至第一数据输出电路11_1的第四输入信号DIN4<1>可以被储存作为储存数据S_DT。在第四输入信号DIN4<1>被储存作为储存数据S_DT之后，第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>可以经由第一管道锁存单元115、相位控制器116和数据输出单元117而传输至数据焊盘118。例如，如果选择控制信号S_CON具有逻辑“高”电平(即，H)时，顺序地输入至第一数据输出电路11_1的第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>可以通过第一管道锁存单元115而被转变为包括从第一管道锁存单元115顺序地输出的第三输入信号DIN3<1>、第四输入信号DIN4<1>、第一输入信号DIN1<1>和第二输入信号DIN2<1>的管道锁存数据FL_DT。管道锁存数据FL_DT可以经由相位控制器116和数据输出单元117而传输至数据焊盘118。在这个示例中，从第一管道锁存单元115最后输出的第二输入信号DIN2<1>可以被储存作为储存数据S_DT。在第二输入信号DIN2<1>被储存作为储存数据S_DT之后，第一管道锁存单元115可以将顺序地输入至其的第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>转变为包括从其顺序地输出的第三输入信号DIN3<1>、第四输入信号DIN4<1>、第一输入信号DIN1<1>和第二输入信号DIN2<1>的管道锁存数据FL_DT。

参照图3，数据比较器113可以包括逻辑元件XOR31-XOR36。逻辑元件XOR31可以对储存数据S_DT和第一输入信号DIN1<1>执行异或运算以产生并输出第一比较信号COM<1>。如果第一输入信号DIN1<1>与储存数据S_DT不同，则逻辑元件XOR31可以输出具有逻辑“高”电平的第一比较信号COM<1>。如果第一输入信号DIN1<1>与储存数据S_DT相同，则逻辑元件XOR31可以输出具有逻辑“低”电平的第一比较信号COM<1>。逻辑元件XOR32可以对第一输入信号DIN1<1>和第二输入信号DIN2<1>执行异或运算以产生并输出第二比较信号COM<2>。如果第二输入信号DIN2<1>与第一输入信号DIN1<1>不同，则逻辑元件XOR32可以输出具有逻辑“高”电平的第二比较信号COM<2>。如果第二输入信号DIN2<1>与第一输入信号DIN1<1>相同，则逻辑元件XOR32可以输出具有逻辑“低”电平的第二比较信号COM<2>。逻辑元件XOR33可以对第二输入信号DIN2<1>和第三输入信号DIN3<1>执行异或运算以产生并输出第三比较信号COM<3>。如果第三输入信号DIN3<1>与第二输入信号DIN2<1>不同，则逻辑元件XOR33可以输出具有逻辑“高”电平的第三比较信号COM<3>。如果第三输入信号DIN3<1>与第二输入信号DIN2<1>相同，则逻辑元件XOR33可以输出具有逻辑“低”电平的第三比较信号COM<3>。逻辑元件XOR34可以对第三输入信号DIN3<1>和第四输入信号DIN4<1>执行异或运算以产生并输出第四比较信号COM<4>。如果第四输入信号DIN4<1>与第三输入信号DIN3<1>不同，则逻辑元件XOR34可以输出具有逻辑“高”电平的第四比较信号COM<4>。如果第四输入信号DIN4<1>与第三输入信号DIN3<1>相同，则逻辑元件XOR34可以输出具有逻辑“低”电平的第四比较信号COM<4>。逻辑元件XOR35可以对第三输入信号DIN3<1>和储存数据S_DT执行异或运算以产生并输出第五比较信号COM<5>。如果第三输入信号DIN3<1>与储存数据S_DT不同，则逻辑元件XOR35可以输出具有逻辑“高”电平的第五比较信号COM<5>。如果第三输入信号DIN3<1>与储存数据S_DT相同，则逻辑元件XOR35可以输出具有逻辑“低”电平的第五比较信号COM<5>。逻辑元件XOR36可以对第四输入信号DIN4<1>和第一输入信号DIN1<1>执行异或运算以产生并输出第六比较信号COM<6>。如果第四输入信号DIN4<1>与第一输入信号DIN1<1>不同，则逻辑元件XOR36可以输出具有逻辑“高”电平的第六比较信号COM<6>。如果第四输入信号DIN4<1>与第一输入信号DIN1<1>相同，则逻辑元件XOR36可以输出具有逻辑“低”电平的第六比较信号COM<6>。

参照图4，比较信号选择器114可以包括第一选择/输出单元41、第二选择/输出单元42、第三选择/输出单元43和第四选择/输出单元44。如果例如选择控制信号S_CON具有逻辑“低”电平，则第一选择/输出单元41可以输出第一比较信号COM<1>作为第一比较选择信号C_SEL1<1>。如果例如选择控制信号S_CON具有逻辑“高”电平，则第一选择/输出单元41可以输出第五比较信号COM<5>作为第一比较选择信号C_SEL1<1>。如果例如选择控制信号S_CON具有逻辑“低”电平，则第二选择/输出单元42可以输出第二比较信号COM<2>作为第二比较选择信号C_SEL2<1>。如果例如选择控制信号S_CON具有逻辑“高”电平，则第二选择/输出单元42可以输出第四比较信号COM<4>作为第二比较选择信号C_SEL2<1>。如果例如选择控制信号S_CON具有逻辑“低”电平，则第三选择/输出单元43可以输出第三比较信号COM<3>作为第三比较选择信号C_SEL3<1>。如果例如选择控制信号S_CON具有逻辑“高”电平，则第三选择/输出单元43可以输出第六比较信号COM<6>作为第三比较选择信号C_SEL3<1>。如果例如选择控制信号S_CON具有逻辑“低”电平，则第四选择/输出单元44可以输出第四比较信号COM<4>作为第四比较选择信号C_SEL4<1>。如果例如选择控制信号S_CON具有逻辑“高”电平，则第四选择/输出单元44可以输出第二比较信号COM<2>作为第四比较选择信号C_SEL4<1>。

参照图5，相位控制器116可以包括反相器IV51、IV52和IV53以及传输门T51。反相器IV51可以反相地缓冲管道锁存数据FL_DT。反相器IV51可以将管道锁存数据FL_DT的反相缓冲数据输出至节点nd51。反相器IV52可以反相地缓冲反相控制信号IV_CON。反相器IV52可以将反相控制信号IV_CON的反相缓冲信号输出。如果例如反相控制信号IV_CON被禁止为具有逻辑“低”电平，则反相器IV53可以反相地缓冲节点nd51的信号以将节点nd51的反相缓冲信号输出作为相位数据P_DT。如果例如反相控制信号IV_CON被使能为具有逻辑“高”电平，则传输门T51可以输出节点nd51的信号作为相位数据P_DT。如果例如反相控制信号IV_CON被禁止为具有逻辑“低”电平，则相位控制器116可以使用反相器IV51和IV53来缓冲管道锁存数据FL_DT以输出管道锁存数据FL_DT的缓冲数据作为相位数据P_DT。如果例如反相控制信号IV_CON被使能为具有逻辑“高”电平，则相位控制器116可以使用反相器IV51来反相地缓冲管道锁存数据FL_DT并且可以使用传输门T51来输出管道锁存数据FL_DT的反相缓冲数据作为相位数据P_DT。

参照图6，位检测器121可以包括第一检测信号发生器61、第二检测信号发生器62、第三检测信号发生器63和第四检测信号发生器64。第一检测信号发生器61可以包括第一电平计数器611、第二电平计数器612、第三电平计数器613、第四电平计数器614、第五电平计数器615、第六电平计数器616和第七电平计数器617。如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位和第二位C_SEL1<1:2>都不具有逻辑“高(H)”电平，则第一电平计数器611可以产生被使能为具有逻辑“高”电平的第一计数信号CNT1。如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位和第二位C_SEL1<1:2>中的任意一个具有逻辑“高(H)”电平，则第一电平计数器611可以产生被使能为具有逻辑“高”电平的第二计数信号CNT2。如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位和第二位C_SEL1<1:2>中的每个都具有逻辑“高(H)”电平，则第一电平计数器611可以产生被使能为具有逻辑“高”电平的第三计数信号CNT3。如果例如第一比较选择信号C_SEL1<1:8>中包括的第三位和第四位C_SEL1<3:4>都不具有逻辑“高(H)”电平，则第二电平计数器612可以产生被使能为具有逻辑“高”电平的第四计数信号CNT4。如果例如第一比较选择信号C_SEL1<1:8>中包括的第三位和第四位C_SEL1<3:4>中的任意一个具有逻辑“高(H)”电平，则第二电平计数器612可以产生被使能为具有逻辑“高”电平的第五计数信号CNT5。如果例如第一比较选择信号C_SEL1<1:8>中包括的第三位和第四位C_SEL1<3:4>中的每个都具有逻辑“高(H)”电平，则第二电平计数器612可以产生被使能为具有逻辑“高”电平的第六计数信号CNT6。如果例如第一比较选择信号C_SEL1<1:8>中包括的第五位和第六位C_SEL1<5:6>都不具有逻辑“高(H)”电平，则第三电平计数器613可以产生被使能为具有逻辑“高”电平的第七计数信号CNT7。如果例如第一比较选择信号C_SEL1<1:8>中包括的第五位和第六位C_SEL1<5:6>中的任意一个具有逻辑“高(H)”电平，则第三电平计数器613可以产生被使能为具有逻辑“高”电平的第八计数信号CNT8。如果例如第一比较选择信号C_SEL1<1:8>中包括的第五位和第六位C_SEL1<5:6>中的每个都具有逻辑“高(H)”电平，则第三电平计数器613可以产生被使能为具有逻辑“高”电平的第九计数信号CNT9。如果例如第一比较选择信号C_SEL1<1:8>中包括的第七位和第八位C_SEL1<7:8>都不具有逻辑“高(H)”电平，则第四电平计数器614可以产生被使能为具有逻辑“高”电平的第十计数信号CNT10。如果例如第一比较选择信号C_SEL1<1:8>中包括的第七位和第八位C_SEL1<7:8>中的任意一个具有逻辑“高(H)”电平，则第四电平计数器614可以产生被使能为具有逻辑“高”电平的第十一计数信号CNT11。如果例如第一比较选择信号C_SEL1<1:8>中包括的第七位和第八位C_SEL1<7:8>中的每个都具有逻辑“高(H)”电平，则第四电平计数器614可以产生被使能为具有逻辑“高”电平的第十二计数信号CNT12。

第五电平计数器615可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生第十三计数信号CNT13，如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位至第四位C_SEL1<1:4>都不具有逻辑“高(H)”电平，则第十三计数信号CNT13被使能为具有逻辑“高”电平。第五电平计数器615可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生第十四计数信号CNT14，如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位至第四位C_SEL1<1:4>中的一个具有逻辑“高(H)”电平，则第十四计数信号CNT14被使能为具有逻辑“高”电平。第五电平计数器615可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生第十五计数信号CNT15，如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位至第四位C_SEL1<1:4>中的两个具有逻辑“高(H)”电平，则第十五计数信号CNT15被使能为具有逻辑“高”电平。第五电平计数器615可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生第十六计数信号CNT16，如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位至第四位C_SEL1<1:4>中的三个具有逻辑“高(H)”电平，则第十六计数信号CNT16被使能为具有逻辑“高”电平。第五电平计数器615可以接收第一计数信号至第六计数信号CNT1、CNT2、CNT3、CNT4、CNT5和CNT6以产生第十七计数信号CNT17，如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位至第四位C_SEL1<1:4>中的每个都具有逻辑“高(H)”电平，则第十七计数信号CNT17被使能为具有逻辑“高”电平。

第六电平计数器616可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生第十八计数信号CNT18，如果例如第一比较选择信号C_SEL1<1:8>中包括的第五位至第八位C_SEL1<5:8>都不具有逻辑“高(H)”电平，则第十八计数信号CNT18被使能为具有逻辑“高”电平。第六电平计数器616可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生第十九计数信号CNT19，如果例如第一比较选择信号C_SEL1<1:8>中包括的第五位至第八位C_SEL1<5:8>中的一个具有逻辑“高(H)”电平，则第十九计数信号CNT19被使能为具有逻辑“高”电平。第六电平计数器616可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生第二十计数信号CNT20，如果例如第一比较选择信号C_SEL1<1:8>中包括的第五位至第八位C_SEL1<5:8>中的两个具有逻辑“高(H)”电平，则第二十计数信号CNT20被使能为具有逻辑“高”电平。第六电平计数器616可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生第二十一计数信号CNT21，如果例如第一比较选择信号C_SEL1<1:8>中包括的第五位至第八位C_SEL1<5:8>中的三个具有逻辑“高(H)”电平，则第二十一计数信号CNT21被使能为具有逻辑“高”电平。第六电平计数器616可以接收第七计数信号至第十二计数信号CNT7、CNT8、CNT9、CNT10、CNT11和CNT12以产生第二十二计数信号CNT22，如果例如第一比较选择信号C_SEL1<1:8>中包括的第五位至第八位C_SEL1<5:8>中的每个都具有逻辑“高(H)”电平，则第二十二计数信号CNT22被使能为具有逻辑“高”电平。

第七电平计数器617可以接收第十三计数信号至第二十二计数信号CNT13、CNT14、CNT15、CNT16、CNT17、CNT18、CNT19、CNT20、CNT21和CNT22以产生第一检测信号DET1，如果例如第一比较选择信号C_SEL1<1:8>中包括的第一位至第八位C_SEL1<1:8>之中的至少五个具有逻辑“高(H)”电平，则第一检测信号DET1被使能为具有逻辑“高”电平。

在下文中，将结合示例来描述位检测器121的操作，在该示例中，第一比较选择信号C_SEL1<1:8>的第一位至第八位分别被设置为具有逻辑“H”、“H”、“L”、“L”、“H”、“L”、“H”和“H”电平。由于第一比较选择信号C_SEL1<1:8>的第一位和第二位C_SEL1<1:2>全部都具有逻辑“H”电平，因此在第一计数信号至第三计数信号CNT1、CNT2和CNT3之中仅第三计数信号CNT3可以被产生为具有逻辑“H”电平。由于第一比较选择信号C_SEL1<1:8>的第三位和第四位C_SEL1<3:4>都不具有逻辑“H”电平，因此在第四计数信号至第六计数信号CNT4、CNT5和CNT6之中仅第四计数信号CNT4可以被产生为具有逻辑“H”电平。由于第一比较选择信号C_SEL1<1:8>的第五位和第六位C_SEL1<5:6>中的一个具有逻辑“H”电平，因此在第七计数信号至第九计数信号CNT7、CNT8和CNT9之中仅第八计数信号CNT8可以被产生为具有逻辑“H”电平。由于第一比较选择信号C_SEL1<1:8>的第七位和第八位C_SEL1<7:8>中的每个都具有逻辑“H”电平，因此在第十计数信号至第十二计数信号CNT10、CNT11和CNT12之中仅第十二计数信号CNT12可以被产生为具有逻辑“H”电平。由于第一比较选择信号C_SEL1<1:8>的第一位至第四位C_SEL1<1:4>之中的两位(即，第一位和第二位C_SEL1<1:2>)具有逻辑“H”电平，因此在第十三计数信号至第十七计数信号CNT13、CNT14、CNT15、CNT16和CNT17之中仅第十五计数信号CNT15可以被产生为具有逻辑“H”电平。由于第一比较选择信号C_SEL1<1:8>的第五位至第八位C_SEL1<5:8>之中的三位(即，第五位C_SEL1<5>、第七位C_SEL1<7>和第八位C_SEL1<8>)具有逻辑“H”电平，因此在第十八计数信号至第二十二计数信号CNT18、CNT19、CNT20、CNT21和CNT22之中仅第二十一计数信号CNT21可以被产生为具有逻辑“H”电平。由于第十五计数信号CNT15和第二十一计数信号CNT21具有逻辑“H”电平，因此第一比较选择信号C_SEL1<1:8>的第一位至第八位之中的五位可以被认为具有逻辑“H”电平。因此，第一检测信号DET1可以被使能为具有逻辑“H”电平。

如果例如第二比较选择信号C_SEL2<1:8>中包括的第一位至第八位C_SEL2<1:8>之中的至少五位具有逻辑“H”电平，则第二检测信号发生器62可以产生被使能为具有逻辑“H”电平的第二检测信号DET2。如果例如第三比较选择信号C_SEL3<1:8>中包括的第一位至第八位C_SEL3<1:8>之中的至少五位具有逻辑“H”电平，则第三检测信号发生器63可以产生被使能为具有逻辑“H”电平的第三检测信号DET3。如果例如第四比较选择信号C_SEL4<1:8>中包括的第一位至第八位C_SEL4<1:8>之中的至少五位具有逻辑“H”电平，则第四检测信号发生器64可以产生被使能为具有逻辑“H”电平的第四检测信号DET4。第二检测信号发生器62、第三检测信号发生器63和第四检测信号发生器64中的每个可以与第一检测信号发生器61具有基本上相同的配置。因此，在下文中将省略第二检测信号发生器62、第三检测信号发生器63和第四检测信号发生器64的详细配置和操作。

参照图7，标志发生器122可以包括逻辑元件XOR71～XOR74。逻辑元件XOR71可以对储存标志信号FLAG_S和第一检测信号DET1执行异或运算以产生第一标志信号FLAG1。如果例如第一检测信号DET1与储存标志信号FLAG_S具有不同的逻辑电平，则逻辑元件XOR71可以产生具有逻辑“高”电平的第一标志信号FLAG1。如果例如第一检测信号DET1与储存标志信号FLAG_S具有相同的逻辑电平，则逻辑元件XOR71可以产生具有逻辑“低”电平的第一标志信号FLAG1。逻辑元件XOR72可以对第一标志信号FLAG1和第二检测信号DET2执行异或运算以产生第二标志信号FLAG2。如果例如第一标志信号FLAG1与第二检测信号DET2具有不同的逻辑电平，则逻辑元件XOR72可以产生具有逻辑“高”电平的第二标志信号FLAG2。如果例如第一标志信号FLAG1与第二检测信号DET2具有相同的逻辑电平，则逻辑元件XOR72可以产生具有逻辑“低”电平的第二标志信号FLAG2。逻辑元件XOR73可以对第二标志信号FLAG2和第三检测信号DET3执行异或运算以产生第三标志信号FLAG3。如果例如第二标志信号FLAG2与第三检测信号DET3具有不同的逻辑电平，则逻辑元件XOR73可以产生具有逻辑“高”电平的第三标志信号FLAG3。如果例如第二标志信号FLAG2与第三检测信号DET3具有相同的逻辑电平，则逻辑元件XOR73可以产生具有逻辑“低”电平的第三标志信号FLAG3。逻辑元件XOR74可以对第三标志信号FLAG3和第四检测信号DET4执行异或运算以产生第四标志信号FLAG4。如果例如第三标志信号FLAG3与第四检测信号DET4具有不同的逻辑电平，则逻辑元件XOR74可以产生具有逻辑“高”电平的第四标志信号FLAG4。如果例如第三标志信号FLAG3与第四检测信号DET4具有相同的逻辑电平，则逻辑元件XOR74可以产生具有逻辑“低”电平的第四标志信号FLAG4。标志发生器122可以接收储存标志信号FLAG_S，并且可以顺序地将第一检测信号至第四检测信号DET1、DET2、DET3和DET4与储存标志信号FLAG_S进行比较以鉴于传输控制信号T_CON的逻辑电平以及从第一数据输出电路至第八数据输出电路11_1、11_2…和11_8输出的第一输出数据至第八输出数据DQ<1:8>的逻辑电平来执行与数据反相方案相关的操作。例如，如果传输控制信号T_CON和第一输出数据至第八输出数据DQ<1:8>之中的至少五位的逻辑电平被改变，则第一输出数据至第八输出数据DQ<1:8>全部的相位可以被反相，且第一输出数据至第八输出数据DQ<1:8>的反相数据可以被输出。之后将参照图9、图10和图11来进行对数据反相方案的描述。

参照图8，选择标志发生器124可以包括第一标志选择器81、第二标志选择器82、第三标志选择器83和第四标志选择器84。如果例如延迟选择控制信号S_COND具有逻辑“低”电平，则第一标志选择器81可以输出第一标志信号FLAG1作为第一选择标志信号S_FLAG1。如果例如延迟选择控制信号S_COND具有逻辑“高”电平，则第一标志选择器81可以输出第三标志信号FLAG3作为第一选择标志信号S_FLAG1。如果例如延迟选择控制信号S_COND具有逻辑“低”电平，则第二标志选择器82可以输出第二标志信号FLAG2作为第二选择标志信号S_FLAG2。如果例如延迟选择控制信号S_COND具有逻辑“高”电平，则第二标志选择器82可以输出第四标志信号FLAG4作为第二选择标志信号S_FLAG2。如果例如延迟选择控制信号S_COND具有逻辑“低”电平，则第三标志选择器83可以输出第三标志信号FLAG3作为第三选择标志信号S_FLAG3。如果例如延迟选择控制信号S_COND具有逻辑“高”电平，则第三标志选择器83可以输出第一标志信号FLAG1作为第三选择标志信号S_FLAG3。如果例如延迟选择控制信号S_COND具有逻辑“低”电平，则第四标志选择器84可以输出第四标志信号FLAG4作为第四选择标志信号S_FLAG4。如果例如延迟选择控制信号S_COND具有逻辑“高”电平，则第四标志选择器84可以输出第二标志信号FLAG2作为第四选择标志信号S_FLAG4。在根据实施例的半导体器件中，因为第一标志FLAG1至第四标志FLAG4从第一比较选择信号至第四比较选择信号C_SEL1<1>、C_SEL2<1>、C_SEL3<1>和C_SEL4<1>(其从比较信号选择器114输出并且其输出顺序根据突发顺序而改变)产生，所以选择标志发生器124可以用于根据突发顺序转变其输出信号的输出顺序来恢复输入至第二管道锁存单元125的第一选择标志信号S_FLAG1至第四选择标志信号S_FLAG4的输入顺序。

参照图9，从第一数据输出电路至第八数据输出电路11_1、11_2…和11_8输出的第一输出数据至第八输出数据DQ<1:8>的逻辑电平以及传输控制信号T_CON的逻辑电平可以在执行数据反相操作之前被确定。即，图9图示了在其中将顺序地输入到第一数据输出电路至第八数据输出电路11_1、11_2…和11_8的输入信号DIN1<1:8>、DIN2<1:8>、DIN3<1:8>和DIN4<1:8>在不反相的情况下输出作为第一输出数据至第八输出数据DQ<1:8>的示例。在第一输出数据DQ<1>中，“输出前”的逻辑电平“L”意味着在第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>被输入至第一数据输出电路11_1之前，第一输入信号至第四输入信号DIN1<1>、DIN2<1>、DIN3<1>和DIN4<1>全部都具有逻辑“低”电平。在第一输出数据DQ<1>中，“第一输出”、“第二输出”、“第三输出”和“第四输出”的逻辑电平组合“H、H、H、L”意味着具有逻辑“高”电平的第一输入信号DIN1<1>、具有逻辑“高”电平的第二输入信号DIN2<1>、具有逻辑“高”电平的第三输入信号DIN3<1>和具有逻辑“低”电平的第四输入信号DIN4<1>被顺序地输入至第一数据输出电路11_1。如图9中所示，在“第一输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是5，而在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是4。此外，在“第三输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是4，而在“第四输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是5。另外，还未发生数据反相操作。因此，所有的传输控制信号T_CON可以具有逻辑“低”电平。因此，在“第一输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是5，而在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是4(即，“DQ+T_CON”的电平转变的数目)。此外，在“第三输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是4，而在“第四输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是5。

参照图10，可以确定鉴于第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目而执行的数据反相操作。如参照图9所描述的，在“第一输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是5，而在“第四输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是5。因此，可以反相“第一输出”阶段处的第一输出数据至第八输出数据DQ<1:8>全部的逻辑电平，且也可以反相“第四输出”阶段处的第一输出数据至第八输出数据DQ<1:8>全部的逻辑电平。作为上面的数据反相操作的结果，在“第一输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是3，而在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是4。此外，在“第三输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是4，而在“第四输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是3。在这种示例中，因为在“第一输出”阶段和“第四输出”阶段处执行数据反相操作，因此，在“第一输出”阶段和“第四输出”阶段处传输控制信号T_CON的逻辑电平可以被改变为逻辑“高”电平。因此，在“第一输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是4，而在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是5。此外，在“第三输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是4，而在“第四输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是4。例如，当在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>中包括的位之中的切换位的数目是4时，在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是5。

参照图11，可以确定鉴于第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目而执行的数据反相操作。如参照图10所描述的，在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是5。因此，在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON的逻辑电平全部都可以被反相。作为上面的数据反相操作的结果，在“第三输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目可以是5。因此，在“第三输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON的逻辑电平全部都可以被反相。作为上面的数据反相操作的结果，在“第四输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目可以是5。因此，在“第四输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON的逻辑电平全部都可以被反相。因此，在“第一输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是4，以及在“第二输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是4。此外，在“第三输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目是4，以及在“第四输出”阶段处第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目4。上面的数据反相操作可以通过图7中图示的标志发生器122来执行。

如上所述，根据实施例的半导体器件可以鉴于第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目来执行数据反相操作。这些数据反相操作可以移除通过第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON而产生的SSN，从而改善半导体器件的信号完整性。

在下文中，将结合选择控制信号S_CON具有逻辑“低”电平的示例来描述半导体器件的根据突发顺序的数据反相方案。

如参照图2所描述的，如果选择控制信号S_CON具有逻辑“低”电平，则第一输入信号DIN1<1>、第二输入信号DIN2<1>、第三输入信号DIN3<1>和第四输入信号DIN4<1>可以经由第一管道锁存单元115、相位控制器116和数据输出单元117而顺序地传输至数据焊盘118。第四输入信号DIN4<1>可以被选择作为最后数据F_DT，且最后数据F_DT可以被输出作为储存数据S_DT。通过将第一输入信号DIN1<1>与储存数据S_DT进行比较而产生的第一比较信号COM<1>可以被输出作为第一比较选择信号C_SEL1<1>，而通过将第二输入信号DIN2<1>与第一输入信号DIN1<1>进行比较而产生的第二比较信号COM<2>可以被输出作为第二比较选择信号C_SEL2<1>。通过将第三输入信号DIN3<1>与第二输入信号DIN2<1>进行比较而产生的第三比较信号COM<3>可以被输出作为第三比较选择信号C_SEL3<1>。通过将第四输入信号DIN4<1>与第三输入信号DIN3<1>进行比较而产生的第四比较信号COM<4>可以被输出作为第四比较选择信号C_SEL4<1>。类似地，在第二数据输出电路至第八数据输出电路11_2…和11_8中，也可以从输入信号DIN1<2:8>、DIN2<2:8>、DIN3<2:8>和DIN4<2:8>产生比较选择信号C_SEL1<2:8>、C_SEL2<2:8>、C_SEL3<2:8>和C_SEL4<2:8>。

如果第一比较选择信号C_SEL1<1:8>中包括的位的逻辑电平之中的逻辑“H”电平的数目等于或大于5，则可以产生被使能的第一检测信号DET1，以及如果第二比较选择信号C_SEL2<1:8>中包括的位的逻辑电平之中的逻辑“H”电平的数目等于或大于5，则可以产生被使能的第二检测信号DET2。类似地，如果第三比较选择信号C_SEL3<1:8>中包括的位的逻辑电平之中的逻辑“H”电平的数目等于或大于5，则可以产生被使能的第三检测信号DET3，以及如果第四比较选择信号C_SEL4<1:8>中包括的位的逻辑电平之中的逻辑“H”电平的数目等于或大于5，则可以产生被使能的第四检测信号DET4。

可以对储存标志信号FLAG_S和第一检测信号DET1执行异或运算以产生第一标志信号FLAG1，以及可以对第一标志信号FLAG1和第二检测信号DET2执行异或运算以产生第二标志信号FLAG2。可以对第二标志信号FLAG2和第三检测信号DET3执行异或运算以产生第三标志信号FLAG3，以及可以对第三标志信号FLAG3和第四检测信号DET4执行异或运算以产生第四标志信号FLAG4。可以鉴于第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目而通过上面的异或运算来执行数据反相操作。

第一标志信号FLAG1可以被输出作为第一选择标志信号S_FLAG1，以及第二标志信号FLAG2可以被输出作为第二选择标志信号S_FLAG2。第三标志信号FLAG3可以被输出作为第三选择标志信号S_FLAG3，以及第四标志信号FLAG4可以被输出作为第四选择标志信号S_FLAG4。与并行信号相对应的第一选择标志信号S_FLAG1、第二选择标志信号S_FLAG2、第三选择标志信号S_FLAG3和第四选择标志信号S_FLAG4可以被转变为串行传输的反相控制信号IV_CON，以及反相控制信号IV_CON可以经由控制焊盘127而被输出作为传输控制信号T_CON。

在下文中，将结合选择控制信号S_CON具有逻辑“高”电平的示例来描述半导体器件的根据突发顺序的数据反相方案。

如参照图2所描述的，如果选择控制信号S_CON具有逻辑“高”电平，则第三输入信号DIN3<1>、第四输入信号DIN4<1>、第一输入信号DIN1<1>和第二输入信号DIN2<1>可以经由第一管道锁存单元115、相位控制器116和数据输出单元117而顺序地传输至数据焊盘118。第二输入信号DIN2<1>可以被选择作为最后数据F_DT，且最后数据F_DT可以被输出作为储存数据S_DT。通过将第三输入信号DIN3<1>与储存数据S_DT进行比较而产生的第五比较信号COM<5>可以被输出作为第一比较选择信号C_SEL1<1>，以及通过将第四输入信号DIN4<1>与第三输入信号DIN3<1>进行比较而产生的第四比较信号COM<4>可以被输出作为第二比较选择信号C_SEL2<1>。通过将第四输入信号DIN4<1>与第一输入信号DIN1<1>进行比较而产生的第六比较信号COM<6>可以被输出作为第三比较选择信号C_SEL3<1>，以及通过将第二输入信号DIN2<1>与第一输入信号DIN1<1>进行比较而产生的第二比较信号COM<2>可以被输出作为第四比较选择信号C_SEL4<1>。类似地，在第二数据输出电路至第八数据输出电路11_2…和11_8中，也可以从输入信号DIN1<2:8>、DIN2<2:8>、DIN3<2:8>和DIN4<2:8>产生比较选择信号C_SEL1<2:8>、C_SEL2<2:8>、C_SEL3<2:8>和C_SEL4<2:8>。

如果第一比较选择信号C_SEL1<1:8>中包括的位的逻辑电平之中的逻辑“H”电平的数目等于或大于5，则可以产生被使能的第一检测信号DET1。如果第二比较选择信号C_SEL2<1:8>中包括的位的逻辑电平之中的逻辑“H”电平的数目等于或大于5，则可以产生被使能的第二检测信号DET2。类似地，如果第三比较选择信号C_SEL3<1:8>中包括的位的逻辑电平之中的逻辑“H”电平的数目等于或大于5，则可以产生被使能的第三检测信号DET3。如果第四比较选择信号C_SEL4<1:8>中包括的位的逻辑电平之中的逻辑“H”电平的数目等于或大于5，则可以产生被使能的第四检测信号DET4。

可以对储存标志信号FLAG_S和第一检测信号DET1执行异或运算以产生第一标志信号FLAG1，以及可以对第一标志信号FLAG1和第二检测信号DET2执行异或运算以产生第二标志信号FLAG2。可以对第二标志信号FLAG2和第三检测信号DET3执行异或运算以产生第三标志信号FLAG3，以及可以对第三标志信号FLAG3和第四检测信号DET4执行异或运算以产生第四标志信号FLAG4。可以鉴于第一输出数据至第八输出数据DQ<1:8>以及传输控制信号T_CON中包括的位之中的切换位的数目而通过上面的异或运算来执行数据反相操作。

第三标志信号FLAG3可以被输出作为第一选择标志信号S_FLAG1，以及第四标志信号FLAG4可以被输出作为第二选择标志信号S_FLAG2。第一标志信号FLAG1可以被输出作为第三选择标志信号S_FLAG3，以及第二标志信号FLAG2可以被输出作为第四选择标志信号S_FLAG4。与并行信号相对应的第一选择标志信号S_FLAG1、第二选择标志信号S_FLAG2、第三选择标志信号S_FLAG3和第四选择标志信号S_FLAG4可以被转变为串行传输的反相控制信号IV_CON，以及反相控制信号IV_CON可以经由控制焊盘127而被输出作为传输控制信号T_CON。

如上所述，根据实施例的半导体器件可以包括可以在不改变设计的情况下根据突发顺序来执行数据反相操作。

如上讨论的半导体器件(参见图1-图11)在存储器件、处理器和计算机系统的设计中特别有用。例如，参照图12，采用根据各种实施例的半导体器件的系统的框图被图示并且总体上通过附图标记1000来指定。系统1000可以包括一个或更多个处理器(即，“处理器”)或，例如但不限于，中央处理单元(CPU)1100。处理器(即，CPU)1100可以单独使用或与其它处理器(即，CPU)结合使用。虽然将主要以单数形式提及处理器(即，CPU)1100，但是本领域技术人员将理解的是，可以实施具有任何数目的物理或逻辑处理器(即，CPU)的系统1000。

芯片组1150可以可操作地耦接至处理器(即，CPU)1100。芯片组1150是用于处理器(即，CPU)1100与系统1000的其它组件之间的信号的通信路径。系统1000的其它组件可以包括存储器控制器1200、输入/输出(I/O)总线1250和磁盘驱动器控制器1300。根据系统1000的配置，若干不同信号中的任何一个可以经由芯片组1150来传输，且本领域技术人员将认识到在不改变系统1000的基本性质的情况下，可以容易地调节贯穿系统1000的信号的路线。

如上所述，存储器控制器1200可以可操作地耦接至芯片组1150。存储器控制器1200可以包括至少一种如以上参照图1-图11讨论的半导体器件。因此，存储器控制器1200能够经由芯片组1150来接收从处理器(即，CPU)1100提供的请求。在可替代的实施例中，存储器控制器1200可以集成在芯片组1150中。存储器控制器1200可以可操作地耦接至一个或更多个存储器件1350。在实施例中，存储器件1350可以包括至少一种如以上关于图1-图11讨论的半导体器件，存储器件1350可以包括用于定义多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型(包括但不限于，单列直插式存储模块(SIMM)和双列直插式存储模块(DIMM))中的任意一种。此外，存储器件1350可以通过储存指令和数据两者来辅助外部数据储存设备的安全移除。

芯片组1150也可以耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括，例如但不限于，鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用若干通信协议中的任意一种来与I/O设备1410、1420和1430通信。在实施例中，I/O总线1250可以集成在芯片组1150中。

磁盘驱动器控制器1300可以可操作地耦接至芯片组1150。磁盘驱动器控制器1300可以用作芯片组1150与一个内部磁盘驱动器1450或多于一个内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过储存指令和数据两者来辅助外部数据储存设备的断开。磁盘驱动控制器1300和内部磁盘驱动器1450可以使用几乎任何类型的通信协议(包括但不限于，以上关于I/O总线所提及的所有通信协议)来彼此通信或与芯片组1150通信。

重要的是，注意以上关于图12而描述的系统1000仅是采用如以上关于图1-图11所讨论的半导体器件的系统1000的一个示例。在可替代实施例(诸如，例如但不限于，蜂窝电话或数字相机)中，组件可以与图12中示出的实施例不同。

Claims (30)

1.一种半导体器件，包括：

数据输出电路，适用于在第一输入信号和第二输入信号被顺序地输出作为输出数据的第一输出顺序模式中，将第一输入信号与储存数据进行比较以产生第一比较选择信号，并且将第二输入信号与第一输入信号进行比较以产生第二比较选择信号，以及适用于在第二输入信号和第一输入信号被顺序地输出作为输出数据的第二输出顺序模式中，将第二输入信号与储存数据进行比较以产生第一比较选择信号，并且将第二输入信号与第一输入信号进行比较以产生第二比较选择信号；以及

控制信号输出电路，适用于检测第一比较选择信号和第二比较选择信号中包括的位的逻辑电平以产生第一检测信号和第二检测信号，适用于响应于储存标志信号来从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及适用于顺序地输出第一标志信号和第二标志信号作为传输控制信号。

2.如权利要求1所述的半导体器件，其中，在第一输出顺序模式中，在第二输入信号被储存作为储存数据之后，第一输入信号和第二输入信号再次顺序地输入至数据输出电路。

3.如权利要求1所述的半导体器件，其中，在第二输出顺序模式中，在第一输入信号被储存作为储存数据之后，第二输入信号和第一输入信号再次顺序地输入至数据输出电路。

4.如权利要求1所述的半导体器件，其中，数据输出电路包括数据储存单元，所述数据储存单元适用于在第一输出顺序模式中将第二输入信号储存作为储存数据，以及适用于在第二输出顺序模式中将第一输入信号储存作为储存数据。

5.如权利要求1所述的半导体器件，其中，数据输出电路包括数据比较器，所述数据比较器适用于将第一输入信号与储存数据进行比较以产生第一比较信号，适用于将第二输入信号与第一输入信号进行比较以产生第二比较信号，以及适用于将第二输入信号与储存数据进行比较以产生第三比较信号。

6.如权利要求5所述的半导体器件，其中，数据输出电路还包括比较信号选择器，所述比较信号选择器适用于在第一输出顺序模式中输出第一比较信号作为第一比较选择信号并且输出第二比较信号作为第二比较选择信号，以及适用于在第二输出顺序模式中输出第三比较信号作为第一比较选择信号并且输出第二比较信号作为第二比较选择信号。

7.如权利要求1所述的半导体器件，其中，数据输出电路包括管道锁存单元，所述管道锁存单元适用于响应于输入控制信号来顺序地锁存第一输入信号和第二输入信号，以及适用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号作为管道锁存数据输出。

8.如权利要求7所述的半导体器件，

其中，在第一输出顺序模式中，管道锁存单元在将锁存的第一输入信号作为管道锁存数据输出之后将锁存的第二输入信号作为管道锁存数据输出；以及

其中，在第二输入顺序模式中，管道锁存单元在将锁存的第二输入信号作为管道锁存数据输出之后将锁存的第一输入信号作为管道锁存数据输出。

9.如权利要求7所述的半导体器件，其中，数据输出电路还包括：

相位控制器，适用于响应于反相控制信号来确定对管道锁存数据的反相以产生相位数据；以及

数据输出单元，适用于同步于内部时钟信号来从相位数据产生输出数据，

其中，所述输出数据经由数据焊盘来输出。

10.如权利要求1所述的半导体器件，其中，控制信号输出电路包括位检测器，所述位检测器适用于检测第一比较选择信号中包括的位的逻辑电平以产生第一检测信号，以及适用于检测第二比较选择信号中包括的位的逻辑电平以产生第二检测信号。

11.如权利要求1所述的半导体器件，其中，控制信号输出电路包括：

标志发生器，适用于将第一检测信号与储存标志信号进行比较以产生第一标志信号，以及适用于将第一标志信号与第二检测信号进行比较以产生第二标志信号；以及

标志储存单元，适用于响应于延迟储存控制信号来储存第二标志信号作为储存标志信号。

12.如权利要求1所述的半导体器件，其中，控制信号输出电路包括选择标志发生器，所述选择标志发生器适用于在第一输出顺序模式中输出第一标志信号作为第一选择标志信号并且输出第二标志信号作为第二选择标志信号，以及适用于在第二输出顺序模式中输出第二标志信号作为第一选择标志信号并且输出第一标志信号作为第二选择标志信号。

13.如权利要求12所述的半导体器件，其中，控制信号输出电路还包括管道锁存单元，所述管道锁存单元适用于响应于延迟输入控制信号来顺序地锁存第一选择标志信号和第二选择标志信号，以及适用于响应于延迟输出控制信号来输出锁存的第一选择标志信号和锁存的第二选择标志信号作为反相控制信号。

14.如权利要求13所述的半导体器件，

其中，在第一输出顺序模式中，管道锁存单元在锁存的第一选择标志信号被输出作为反相控制信号之后输出锁存的第二选择标志信号作为反相控制信号；以及

其中，在第二输出顺序模式中，管道锁存单元在锁存的第二选择标志信号被输出作为反相控制信号之后输出锁存的第一选择标志信号作为反相控制信号。

15.如权利要求13所述的半导体器件，

其中，控制信号输出电路还包括控制信号输出单元，所述控制信号输出单元适用于同步于内部时钟信号来从反相控制信号产生传输控制信号；以及

其中，传输控制信号经由控制焊盘来输出。

16.一种半导体器件，包括：

第一管道锁存单元，适用于响应于输入控制信号来顺序地锁存第一输入信号和第二输入信号，以及适用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号作为管道锁存数据输出；

数据储存单元，适用于在第一输出顺序模式中储存第二输入信号作为储存数据，以及适用于在第二输出顺序模式中储存第一输入信号作为储存数据；

数据比较器，适用于将第一输入信号与储存数据进行比较以产生第一比较信号，适用于将第二输入信号与第一输入信号进行比较以产生第二比较信号，以及适用于将第二输入信号与储存数据进行比较以产生第三比较信号；

比较信号选择器，适用于在第一输出顺序模式中输出第一比较信号作为第一比较选择信号并且输出第二比较信号作为第二比较选择信号，以及适用于在第二输出顺序模式中输出第三比较信号作为第一比较选择信号并且输出第二比较信号作为第二比较选择信号；以及

控制信号输出电路，适用于检测第一比较选择信号和第二比较选择信号中包括的位的逻辑电平以产生第一检测信号和第二检测信号，适用于响应于储存标志信号来从第一检测信号和第二检测信号产生第一标志信号和第二标志信号，以及适用于顺序地输出第一标志信号和第二标志信号作为传输控制信号。

17.如权利要求16所述的半导体器件，

其中，在第一输出顺序模式中，第一管道锁存单元在将锁存的第一输入信号作为管道锁存数据输出之后将锁存的第二输入信号作为管道锁存数据输出；以及

其中，在第二输入顺序模式中，第一管道锁存单元在将锁存的第二输入信号作为管道锁存数据输出之后将锁存的第一输入信号作为管道锁存数据输出。

18.如权利要求16所述的半导体器件，还包括：

相位控制器，适用于响应于反相控制信号来确定对管道锁存数据的反相以产生相位数据；以及

数据输出单元，适用于同步于内部时钟信号来从相位数据产生输出数据，

其中，所述输出数据经由数据焊盘来输出。

19.如权利要求16所述的半导体器件，其中，控制信号输出电路包括位检测器，所述位检测器适用于检测第一比较选择信号中包括的位的逻辑电平以产生第一检测信号，以及适用于检测第二比较选择信号中包括的位的逻辑电平以产生第二检测信号。

20.如权利要求16所述的半导体器件，其中，控制信号输出电路包括：

标志发生器，适用于将第一检测信号与储存标志信号进行比较以产生第一标志信号，以及适用于将第一标志信号与第二检测信号进行比较以产生第二标志信号；以及

标志储存单元，适用于响应于延迟储存控制信号来储存第二标志信号作为储存标志信号。

21.如权利要求16所述的半导体器件，其中，控制信号输出电路包括选择标志发生器，所述选择标志发生器适用于在第一输出顺序模式中输出第一标志信号作为第一选择标志信号并且输出第二标志信号作为第二选择标志信号，以及适用于在第二输出顺序模式中输出第二标志信号作为第一选择标志信号并且输出第一标志信号作为第二选择标志信号。

22.如权利要求21所述的半导体器件，其中，控制信号输出电路还包括第二管道锁存单元，所述第二管道锁存单元适用于响应于延迟输入控制信号来顺序地锁存第一选择标志信号和第二选择标志信号，以及适用于响应于延迟输出控制信号来输出锁存的第一选择标志信号和锁存的第二选择标志信号作为反相控制信号。

23.如权利要求22所述的半导体器件，

其中，在第一输出顺序模式中，第二管道锁存单元在锁存的第一选择标志信号被输出作为反相控制信号之后输出锁存的第二选择标志信号作为反相控制信号；以及

其中，在第二输出顺序模式中，第二管道锁存单元在锁存的第二选择标志信号被输出作为反相控制信号之后输出锁存的第一选择标志信号作为反相控制信号。

24.如权利要求22所述的半导体器件，

其中，控制信号输出电路还包括控制信号输出单元，所述控制信号输出单元适用于同步于内部时钟信号来从反相控制信号产生传输控制信号；以及

其中，传输控制信号经由控制焊盘来输出。

25.一种半导体器件，包括：

数据输出电路，适用于在第一输入信号和第二输入信号被顺序地输出作为输出数据的第一输出顺序模式中，将第一输入信号与储存数据进行比较以产生第一比较选择信号，并且将第二输入信号与第一输入信号进行比较以产生第二比较选择信号，以及适用于在第二输入信号和第一输入信号被顺序地输出作为输出数据的第二输出顺序模式中，将第二输入信号与储存数据进行比较以产生第一比较选择信号，并且将第二输入信号与第一输入信号进行比较以产生第二比较选择信号；

位检测器，适用于检测第一比较选择信号中包括的位的逻辑电平以产生第一检测信号，以及适用于检测第二比较选择信号中包括的位的逻辑电平以产生第二检测信号；

标志发生器，适用于将第一检测信号与储存标志信号进行比较以产生第一标志信号，以及适用于将第一标志信号与第二检测信号进行比较以产生第二标志信号；

标志储存单元，适用于响应于延迟储存控制信号来储存第二标志信号作为储存标志信号；

选择标志发生器，适用于在第一输出顺序模式中输出第一标志信号作为第一选择标志信号并且输出第二标志信号作为第二选择标志信号，以及适用于在第二输出顺序模式中输出第二标志信号作为第一选择标志信号并且输出第一标志信号作为第二选择标志信号；

第一管道锁存单元，适用于响应于延迟输入控制信号来顺序地锁存第一选择标志信号和第二选择标志信号，以及适用于响应于延迟输出控制信号来输出锁存的第一选择标志信号和锁存的第二选择标志信号作为反相控制信号；以及

控制信号输出单元，适用于同步于内部时钟信号来从反相控制信号产生传输控制信号，

其中，传输控制信号经由控制焊盘来输出。

26.如权利要求25所述的半导体器件，其中，数据输出电路包括数据比较器，所述数据比较器适用于将第一输入信号与储存数据进行比较以产生第一比较信号，适用于将第二输入信号与第一输入信号进行比较以产生第二比较信号，以及适用于将第二输入信号与储存数据进行比较以产生第三比较信号。

27.如权利要求26所述的半导体器件，其中，数据输出电路还包括比较信号选择器，所述比较信号选择器适用于在第一输出顺序模式中输出第一比较信号作为第一比较选择信号并且输出第二比较信号作为第二比较选择信号，以及适用于在第二输出顺序模式中输出第三比较信号作为第一比较选择信号并且输出第二比较信号作为第二比较选择信号。

28.如权利要求25所述的半导体器件，其中，数据输出电路包括第二管道锁存单元，所述第二管道锁存单元适用于响应于输入控制信号来顺序地锁存第一输入信号和第二输入信号，以及适用于响应于输出控制信号来将锁存的第一输入信号和锁存的第二输入信号作为管道锁存数据输出。

29.如权利要求28所述的半导体器件，其中，数据输出电路还包括：

相位控制器，适用于响应于反相控制信号来确定对管道锁存数据的反相以产生相位数据；以及

数据输出单元，适用于同步于内部时钟信号来从相位数据产生输出数据，

其中，所述输出数据经由数据焊盘来输出。

30.如权利要求25所述的半导体器件，

其中，在第一输出顺序模式中，第一管道锁存单元在锁存的第一选择标志信号被输出作为反相控制信号之后输出锁存的第二选择标志信号作为反相控制信号；以及

其中，在第二输出顺序模式中，第一管道锁存单元在锁存的第二选择标志信号被输出作为反相控制信号之后输出锁存的第一选择标志信号作为反相控制信号。

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