KR20080100549A - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 테스트시 사용하는 핀의 수를 줄인 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 테스트모드와 노멀모드에서 모두 사용되며, 테스트모드시에 노멀모드에서 보다 많은 어드레스를 입력받는 제1어드레스 버퍼; 및 노멀모드에서 사용되며, 테스트모드시에 디스에이블 되는 제2어드레스 버퍼를 포함한다.
Figure P1020070046379
어드레스, 버퍼, 테스트모드

Description

반도체 메모리장치{Semiconductor Memory Device}
도 1은 DDR2 반도체 메모리장치의 액티브(active)와 리드(read) 동작의 타이밍을 나타낸 도면.
도 2는 종래의 반도체 메모리장치에서 어드레스를 받아들이는 어드레스 버퍼를 도시한 도면.
도 3은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.
도 4는 도 3의 반도체 메모리장치의 테스트모드시의 동작을 나타내는 타이밍도.
*도면의 주요 부분에 대한 부호의 설명
310: 제1어드레스 버퍼 320: 제2어드레스 버퍼
330: 전달부
ADDR_A: 제1어드레스 핀 ADDR_B; 제2어드레스 핀
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 반도체 메모리장치의 어드레스를 입력받는 어드레스 버퍼에 관한 것이다.
도 1은 DDR2 반도체 메모리장치의 액티브(active)와 리드(read) 동작의 타이밍을 나타낸 도면이다.
도면에 도시된 바와 같이, DDR2 반도체 메모리장치의 경우 데이터는 클럭의 라이징(rising) 및 폴링(falling) 에지(edge)에서 모두 입력되는 DDR 모드(double data rate mode)로 입력되고, 어드레스(address)와 커맨드(command) 신호는 SDRAM과 같이 클럭의 라이징 에지에서만 입력되는 SDR 모드(single data rate mode)로 입력된다.
도면에는 2개의 뱅크 어드레스(BA<0:1>)와 14개의 어드레스(ADDR<0:13>)를 입력받는 메모리장치를 도시하고 있다. 즉, 어드레스를 입력받는데 16비트(bit)가 사용되며 어드레스를 입력받는데 16개의 채널(channel)과 핀(pin)을 필요로 한다.
도 2는 종래의 반도체 메모리장치에서 어드레스를 받아들이는 어드레스 버퍼를 도시한 도면이다.
도면에는 어드레스 A(ADDR_A)와 어드레스 B(ADDR_B)를 받아들이는 어드레스 버퍼 2개(210, 220)를 도시하고 있다. 도 1과 같이 총 16개의 어드레스를 사용하는 메모리장치의 경우에는 어드레스 버퍼는 총 16개가 필요할 것이다.
각각의 어드레스 버퍼(210, 220)는 2개의 래치(211, 212, 221, 222)를 포함하여 구성된다. 첫번째 래치(211, 221)는 클럭(CLK)이 '로우'일 때 어드레 스(ADDR_A, ADDR_B)를 입력받아 래치하고(CLKB에 동기), 두번째 래치(212, 222)는 클럭(CLK)이 '하이'일 때 첫번째 래치(211, 221)로부터 어드레스(TLA_A, TLA_B)를 입력받아 래치한다. 도 1에 도시된 바와 같이 어드레스(BA, ADDR)는 클럭의 라이징 에지에 중앙이 정렬되어서 입력되기 때문에 이러한 어드레스를 입력받기 위해서 클럭이 '로우'일 때 어드레스를 입력받는 것이다.
각각의 래치(211, 212, 221, 222)의 출력(TLA, LAA)에 대한 동작 타이밍은 도 1에 도시되어 있다.
정리하면, 종래의 반도체 메모리장치에서 어드레스는 클럭의 라이징 에지에 정렬되어 입력되기 때문에 어드레스 버퍼(210, 220) 또한 클럭의 라이징 에지에서 정렬되어 있는 어드레스를 입력받을 수 있도록 설계되어 있다.
잘 알려진 바와 같이 반도체 메모리장치의 제조에 있어서 테스트는 매우 중요한 과정이며, 테스트 타임(test time)은 곧 제조비용(cost)의 문제와 직결된다. 반도체 메모리장치의 테스트시 테스트장비를 통해 여려 가지의 신호를 인가하여 테스트를 하게 되는데, 테스트장비의 채널(channel) 수는 제한적이다. 따라서 테스트시 필요한 채널의 수를 줄이는 것은 반도체 메모리장치에 있어서 중요한 이슈이다.
즉, 테스트시 필요한 채널(핀)의 수가 줄어들수록 동일한 장비로 한번에 테스트할 수 있는 칩(chip)의 갯수가 많아지고 이는 테스트타임을 감소시키고 제조비용도 감소시키게 된다.
본 발명은 반도체 메모리장치의 테스트시 필요한 어드레스 핀(address pin)의 갯수를 줄여 테스트시간(test time)을 단축하고, 테스트비용(test cost)을 줄이는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 테스트모드와 노멀모드에서 모두 사용되며, 테스트모드시에 노멀모드에서 보다 많은 어드레스를 입력받는 제1어드레스 버퍼; 및 노멀모드에서 사용되며, 테스트모드시에 디스에이블 되는 제2어드레스 버퍼를 포함하며, 노멀모드에서는 상기 제1어드레스 버퍼와 상기 제2어드레스 버퍼를 통해 입력받은 어드레스를 전달하고, 테스트모드에서는 상기 제1어드레스 버퍼로 입력받은 어드레스를 전달하는 어드레스 전달부를 더 포함할 수 있다.
즉, 노멀동작에서는 제1어드레스 버퍼와 제2어드레스 버퍼를 사용하여 어드레스를 입력받지만, 테스트모드시에는 제1어드레스 버퍼만을 사용하여 어드레스를 입력받는다. 이는 곧 테스트시 필요한 어드레스 핀의 갯수가 반으로 줄어든다는 것을 의미한다.
본 발명에 따른 반도체 메모리장치는 어드레스 핀의 측면에서, 노멀모드에서 어드레스를 입력받으며, 테스트모드에서는 어드레스를 입력받지 않는 제2어드레스 핀; 및 노멀모드에서 어드레스를 입력받으며, 테스트모드시에는 상기 제2어드레스 핀에 노멀모드에서 입력되던 어드레스를 더 입력받는 제1어드레스 핀을 포함한다.
즉, 노멀모드에서는 제1어드레스 핀과 제2어드레스 핀을 사용하여 어드레스를 입력받지만, 테스트모드시에는 제1어드레스 핀만을 사용하여 어드레스를 입력받는다. 이 역시 반도체 메모리장치의 테스트시 필요한 어드레스 핀의 갯수가 반으로 줄어든다는 것을 의미한다.
정리하면 본 발명에 따른 반도체 메모리장치는, 클럭의 제1시점에서 어드레스를 입력받는 제1입력부와, 클럭의 제2시점에서 어드레스를 입력받으며 제어신호에 의해 인에이블 여부가 결정되는 제2입력부를 구비하는 어드레스 핀(상술한 제1어드레스 핀)을 포함하여 테스트시 필요한 어드레스 핀의 수를 반으로 줄인다.
종래의 반도체 메모리장치는 어드레스가 클럭의 라이징에서 입력되었고, 이에 따라 어드레스 버퍼도 어드레스를 클럭의 라이징에서 입력받을 수 있도록 구성되었다.
그러나 본 발명의 반도체 메모리장치는 노멀모드에서는 종래와 같이 어드레스를 클럭의 라이징에서 입력받지만, 테스트모드에서는 일부 어드레스 버퍼가 어드레스를 클럭의 라이징과 폴링 모두에서 입력받는다. 즉, 일부의 어드레스 버퍼가 DDR모드(Double Data Rate mode)로 동작하기 때문에 나머지 일부의 어드레스 버퍼는 동작할 필요가 없고, 이것은 테스트모드시 필요한 어드레스 핀의 갯수가 노멀모드 대비 반으로 줄어든다는 것을 의미한다.
본 발명에서 말하는 클럭의 라이징 및 폴링은 서로 상대적인 의미이며, 이하에서 사용되는 라이징 에지에서 정렬되어 입력되고 폴링 에지에서 정렬되어 입력된다는 것은 라이징/폴링 에지에 중앙이 정렬되었다는 의미일 수도 있지만, 클럭의 ' 하이'에서 입력되고 클럭의 '로우'에서 입력된다는 의미일 수도 있다. 즉 이하에서 사용되는 클럭의 라이징/폴링 또는 클럭의 라이징/폴링 에지에 정렬 등의 표현은 클럭의 서로 다른 시점(위상)을 표현하기 위한 상대적인 의미로 사용된 것이다.
이하에서는 노멀모드에서 어드레스가 클럭의 라이징에서 입력되는 것을 기준으로 설명하였다. 노멀모드에서는 어드레스를 클럭의 라이징에서 입력받고, 테스트모드에서는 클럭의 라이징 및 폴링에서 입력받는다. 그러나 이는 노멀모드에서는 어드레스를 클럭의 폴링에서 입력받고, 테스트모드에서는 클럭의 라이징 및 폴링에서 입력받는다와 동일한 의미가 될 수 있다. 본 발명에서의 클럭의 라이징 및 폴링은 서로 다른 상태를 구별하기 위한 상대적인 의미를 가지는 것이기 때문이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.
본 발명에 따른 반도체 메모리장치는, 테스트모드(test mode)와 노멀모드(normal mode)에서 모두 사용되며 테스트모드시에 노멀모드에서 보다 많은 어드레스를 입력받는 제1어드레스 버퍼(310), 및 노멀모드에서 사용되며 테스트모드시에 디스에이블 되는 제2어드레스 버퍼(320)를 포함한다.
또한, 노멀모드에서는 제1어드레스 버퍼(310)와 제2어드레스 버퍼(320)를 통해 입력받은 어드레스를 전달하고, 테스트모드에서는 제1어드레스 버퍼(310)로 입 력받은 어드레스를 전달하는 어드레스 전달부(330)를 더 포함할 수 있다.
제1어드레스 버퍼(310)는 노멀모드에서는 클럭의 라이징 에지에서 정렬되어 입력되는 어드레스를 입력받는다. 그러나 테스트모드에서는 클럭의 라이징 및 폴링에지에 정렬되어 입력되는 어드레스를 입력받는다. 노멀모드에서 제1어드레스 핀(ADDR_A)으로는 반도체 메모리장치의 스펙에 맞게 클럭의 라이징 에지에 정렬되어 어드레스가 입력된다. 그러나 테스트모드시에는 테스트장비를 통해 어드레스를 입력받는데, 본 발명을 테스트하기 위한 테스트장비는 제1어드레스 핀(ADDR_A)로 어드레스를 클럭의 라이징과 폴링에서 입력해 주며, 이를 제1어드레스 버퍼(310)로 입력받게 된다. 즉, 테스트모드시 제1어드레스 핀(ADDR_A)으로는 노멀모드시 제2어드레스 핀(ADDR_B)으로 입력되던 어드레스가 더 입력된다.
제1어드레스 버퍼(310)는 클럭의 라이징 에지에서 정렬되어 입력되는 어드레스를 래치하기 위한 제1래치(311), 클럭의 폴링 에지에서 정렬되어 입력되는 어드레스를 래치하며 노멀모드에서는 디스에이블 되는 제2래치(312), 및 제2래치(312)에서 래치된 어드레스(AT0)를 클럭의 라이징 에지에서 정렬하며 노멀모드에서는 디스에이블 되는 제3래치(313)를 포함하여 구성될 수 있다. 제2(312) 및 제3래치(313)를 노멀모드에서 디스에이블 하도록 한 것은 노멀모드에서의 불필요한 전류 소모를 방지하기 위한 것이다.
제2어드레스 버퍼(320)는 노멀모드시에는 클럭의 라이징 에지에서 정렬되어 입력되는 어드레스를 입력받지만, 테스트모드시에는 제2어드레스 핀(ADDR_B)으로 어드레스가 입력되지 않기 때문에 제2어드레스 버퍼(320)도 어드레스를 입력받지 않는다.
제2어드레스 버퍼(320)는 노멀모드에서 사용되며 테스트모드시에 디스에이블 된다. 여기서 디스에이블 된다는 의미는 테스트모드시에는 제2어드레스 핀(ADDR_A)으로 어드레스가 입력되지 않으므로 제2어드레스 버퍼(320)가 사용되지 않는다는 의미이다.
제2어드레스 버퍼(320)는 노멀모드에서 클럭의 라이징 에지에서 정렬되어 입력되는 어드레스를 래치하며, 테스트모드에서는 어드레스를 입력받지 않는 제4래치(321)를 포함하여 구성될 수 있다. 제4래치(321)에 로딩(loading)이라고 쓰여 있는 것은 늘어난 제1어드레스 버퍼(310)의 로딩에 맞추어 제2어드레스 버퍼(320)도 로딩을 크게 설계했음을 나타내는 것이다.
전달부(330)는 노멀모드에서는 제1어드레스 버퍼(310) 및 제2어드레스 버퍼(320)로 입력된 어드레스를 각각의 경로(LAA_A, LAA_B)로 전달하고, 테스트모드에서는 제1어드레스 버퍼(310)로 입력되는 어드레스를 본래 노멀모드에서 어드레스가 전달되어야 하는 경로(LAA_A, LAA_B)로 전달한다. 즉, 테스트모드에서는 노멀모드에서 제2어드레스 버퍼(320)로 입력되던 어드레스도 제1어드레스 버퍼(310)로 입력되지만, 제1어드레스 버퍼(310)로 대신 입력된 어드레스는 본래의 경로(LAA_B)로 전달된다.
전달부(330)는 제1래치(311)에 저장된 어드레스(TLA_A)를 전달하기 위한 제5래치(331), 노멀모드에서는 제4래치(321)에 래치된 어드레스를 테스트모드에서는 제3래치(313)에 래치된 어드레스를 선택하기 위한 멀티플렉서(332), 및 멀티플렉 서(332)의 출력(TLA_B)을 전달하기 위한 제6래치(333)를 포함하여 구성될 수 있다.
전달부(330)의 멀티플렉서(334)는 실제 멀티플렉서로 동작하지 아니하며, 항상 제1래치(311)에 래치된 어드레스를 선택하는 멀티플렉서로 제1어드레스 버퍼(310) 측의 로딩과 제2어드레스 버퍼(320) 측의 로딩을 맞춰주기 위해 삽입된 멀티플렉서이다. 따라서 동일한 로딩을 가진 트랜지스터, 저항 등의 조합 또는 패스게이트 등으로 구성될 수도 있다.
도 3의 전체적인 동작을 설명하면, 노멀모드에서는 TEST MODE 신호는 '로우' 로 디스에이블 되고, 이에 따라 제2래치(312) 및 제3래치(313)는 디스에이블 된다. 그리고 제1어드레스 버퍼(310)와 제2어드레스 버퍼(320)는 모두 라이징 에지에 정렬되어 입력되는 어드레스를 입력받아 최종적으로 각각의 경로(LAA_A, LAA_B)로 전달된다.
테스트모드에서는 TEST MODE 신호는 '하이'로 인에이블 되며, 제2래치(312) 및 제3래치(313)도 인에이블 된다. 테스트모드에서는 제2어드레스 핀(ADDR_B)으로는 어드레스가 입력되지 아니하며, 제1어드레스 핀(ADDR_A)으로 어드레스가 클럭의 라이징 및 폴링에 정렬되어 입력된다. 제1어드레스 버퍼(310)는 클럭의 라이징 및 폴링에서 입력되는 어드레스를 모두 입력받으며, 멀티플렉서(332)는 제3래치(313)의 출력을 선택해 클럭의 폴링에서 입력된 어드레스가 본래의 경로(LAA_B)로 전달되게 한다.
제1래치(311)는 클럭의 라이징 에지에 정렬되어 입력되는 어드레스를 입력받으며, 제2래치(312)는 클럭의 폴링 에지에 정렬되어 입력되는 어드레스를 입력받는 데, 제1래치(311)는 클럭(CLK)의 '로우'구간에서 제2래치(312)는 클럭(CLK)의 '하이' 구간에서 어드레스를 입력받게 설계되어 있다. 이는 클럭(CLK)의 라이징 및 폴링 에지에 어드레스의 중앙이 정렬되어 입력되기 때문에, 실제로 라이징 에지에 정렬되어 입력되는 어드레스는 클럭(CLK)의 '로우'구간에서 처음 입력되고, 폴링 에지에 정렬되어 입력되는 어드레스는 클럭(CLK)의 '하이'구간에서 처음 입력되기 때문이다.
본 발명은 제2어드레스 버퍼(320)는 종래와 동일하게 동작하게 제1어드레스 버퍼(310)는 클럭의 라이징 및 폴링에서 어드레스를 입력받을 수 있도록 설계하면 된다. 이러한 설계방법은 여러 가지가 있을 수 있음은 자명하며, 도 3은 그 중 하나의 예시에 불과하다.
도 3에는 제1(310) 및 제2어드레스 버퍼(320)로 2개의 버퍼를 도시하였지만, 반도체 메모리장치의 어드레스 버퍼 전체를 도시한 것이 아니며, 2가지 종류의 어드레스 버퍼를 각각 하나씩만 도시했다. 16개의 어드레스 핀을 사용하는 반도체 메모리장치의 경우에는 제1(310) 및 제2어드레스 버퍼(320)를 각각 8개씩 포함하도록 설계하면 된다.
어드레스 핀의 측면에서 본 발명을 다시 설명하면, 본 발명에 따른 반도체 메모리장치는 노멀모드에서 어드레스를 입력받으며 테스트모드에서는 어드레스를 입력받지 않는 제2어드레스 핀(ADDR_B), 및 노멀모드에서 어드레스를 입력받으며 테스트모드시에는 제2어드레스 핀(ADDR_B)에 노멀모드에서 입력되던 어드레스를 더 입력받는 제1어드레스 핀(ADDR_A)을 포함한다.
제1(ADDR_A) 및 제2어드레스 핀(ADDR_B)은 노멀모드시에 클럭의 라이징 에지에서 정렬된 어드레스를 입력받으며, 제1어드레스 핀(ADDR_A)은 테스트모드시에는 클럭의 라이징 및 폴링 에지에서 정렬된 어드레스를 입력받는다.
그리고 제1(ADDR_A) 및 제2어드레스 핀(ADDR_B)에는 상술한 제1어드레스 버퍼(310) 및 제2어드레스 버퍼(320)가 각각 연결된다.
정리하면, 본 발명에 따른 반도체 메모리장치는 클럭(CLK)의 제1시점에서 어드레스를 입력받는 제1입력부(311)와, 클럭(CLK)의 제2시점에서 어드레스를 입력받으며 제어신호(Test mode)에 의해 인에이블 여부가 결정되는 제2입력부(312)를 구비하는 어드레스 핀(ADDR_A, 상술한 제1어드레스 핀)을 포함하여 테스트 모드시에 사용되는 어드레스 핀의 수를 줄인다.
여기서 클럭의 제1시점이란 클럭의 라이징 에지를 의미할 수 있으며, 이 경우 클럭의 제2시점은 클럭의 폴링에지를 의미한다.(제1시점과 제2시점은 서로 다른 위상을 의미)
도 4는 도 3의 반도체 메모리장치의 테스트모드시의 동작을 나타내는 타이밍도이다.
도 4를 참조하면, 테스트모드시에는 테스트장비를 통해 본래 노멀모드시에 제2어드레스 핀(ADDR_B)에 입력되던 어드레스인 A1이 클럭의 폴링에 정렬되어 제1어드레스 핀(ADDR_A)으로 입력된다. 따라서 제1어드레스 버퍼(310)에서는 클럭의 라이징 및 폴링에 정렬되어 입력되는 어드레스 A1, A2를 모두 입력받고 이를 정렬하여 출력한다(LAA_A, LAA_B).
즉, 본 발명의 어드레스 버퍼는 테스트모드시에 DDR 반도체 메모리장치에서 데이터를 프리패치(pre-fetch)하는 스킴(scheme)과 유사하게 동작한다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히 상기한 실시예에서는 제1어드레스 버퍼 및 제2어드레스 버퍼가 어드레스를 입력받기 위해 래치를 사용하는 것을 도시하였는데, 클럭의 라이징/폴링에서 어드레스를 입력받는 제1어드레스 버퍼 및 클럭의 라이징에서 어드레스를 입력받는 제2어드레스 버퍼는 래치 이외에 플립플롭 등 여러 가지 논리회로로 구현할 수 있음은 자명하다.
또한, 본 발명의 핵심은 반도체 메모리장치가 테스트모드시에 노멀모드에서 보다 더 많은 어드레스를 입력받는 제1어드레스 버퍼와 테스트모드시에 사용되지 아니하는 제2어드레스 버퍼를 구비한다는데 있으며, 제1, 제2, 제3, 제4의 어드레스 버퍼가 있고 테스트모드시에 제1어드레스 버퍼가 제2~4어드레스 버퍼의 어드레스까지 모두 입력받는 경우를 포함한다.
상술한 본 발명에 따른 반도체 메모리장치는, 노멀모드시에는 제1어드레스 버퍼와 제2어드레스 버퍼를 모두 사용하지만, 테스트모드시에는 제1어드레스 버퍼만을 사용하기 때문에 노멀동작 대비 테스트시 필요한 어드레스 핀의 갯수가 반으로 줄어든다.
이는, 동일한 장비로 한번에 테스트 가능한 칩의 갯수가 늘어난다는 것을 의미하며, 따라서 테스트타임 및 비용을 감소시킬 수 있다는 장점이 있다.

Claims (22)

  1. 테스트모드와 노멀모드에서 모두 사용되며, 테스트모드시에 노멀모드에서 보다 많은 어드레스를 입력받는 제1어드레스 버퍼; 및
    노멀모드에서 사용되며, 테스트모드시에 디스에이블 되는 제2어드레스 버퍼
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 반도체 메모리장치는,
    노멀모드에서는 상기 제1어드레스 버퍼와 상기 제2어드레스 버퍼를 통해 입력받은 어드레스를 전달하고, 테스트모드에서는 상기 제1어드레스 버퍼로 입력받은 어드레스를 전달하는 어드레스 전달부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1항에 있어서,
    상기 제1어드레스 버퍼는,
    노멀모드시에는 클럭의 라이징 에지에서 정렬되어 입력되는 어드레스를 입력받으며, 테스트모드 시에는 클럭의 라이징 및 폴링에지에서 정렬되어 입력되는 어 드레스를 입력받는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 제2어드레스 버퍼는,
    노멀모드시에 클럭의 라이징 에지에서 정렬되어 입력되는 어드레스를 입력받으며, 테스트모드시에는 어드레스를 입력받지 않는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1항에 있어서,
    상기 반도체 메모리장치는,
    상기 제1어드레스 버퍼가 어드레스를 입력받기 위한 제1어드레스 핀과 상기 제2어드레스 버퍼가 어드레스를 입력받기 위한 제2어드레스 핀을 더 포함하며,
    노멀모드에서는 상기 제1 및 제2어드레스 핀으로 어드레스가 입력되지만, 테스트모드에서는 상기 제1어드레스 핀으로만 어드레스가 입력되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 2항에 있어서,
    상기 제1어드레스 버퍼는,
    테스트모드시에는, 노멀모드에서 상기 제1어드레스 버퍼 및 상기 제2어드레스 버퍼로 입력되는 어드레스를 모두 입력받는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 어드레스 전달부는,
    노멀모드에서는 상기 제1어드레스 버퍼 및 상기 제2어드레스 버퍼로 입력된 어드레스를 각각의 경로로 전달하고,
    테스트모드에서는 상기 제1어드레스 버퍼로 입력되는 어드레스를 본래 노멀모드에서 어드레스가 전달되어야 하는 경로로 전달하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 2항에 있어서,
    상기 제1어드레스 버퍼는,
    클럭의 라이징 에지에서 정렬되어 입력되는 어드레스를 래치하기 위한 제1래치;
    클럭의 폴링 에지에서 정렬되어 입력되는 어드레스를 래치하며, 노멀모드에 서는 디스에이블 되는 제2래치; 및
    상기 제2래치에서 래치된 어드레스를 클럭의 라이징 에지에서 정렬하며, 노멀모드에서 디스에이블 되는 제3래치
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 제2어드레스 버퍼는,
    노멀모드에서 클럭의 라이징 에지에서 정렬되어 입력되는 어드레스를 래치하며, 테스트모드에서는 어드레스를 입력받지 않는 제4래치
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 9항에 있어서,
    상기 어드레스 전달부는,
    상기 제1래치에 래치된 어드레스를 전달하기 위한 제5래치;
    노멀모드에서는 상기 제4래치에 래치된 어드레스를 테스트모드에서는 상기 제3래치에 래치된 어드레스를 선택하기 위한 멀티플렉서; 및
    상기 멀티플렉서의 출력을 전달하기 위한 제6래치
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 2항에 있어서,
    상기 반도체 메모리장치는,
    상기 제1어드레스 버퍼, 상기 제2어드레스 버퍼 및 상기 어드레스 전달부 각각을 복수로 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 1항에 있어서,
    상기 제1어드레스 버퍼는,
    테스트모드시 노멀모드에서 보다 어드레스를 2배 더 입력받는 것을 특징으로 하는 반도체 메모리장치.
  13. 노멀모드에서 어드레스를 입력받으며, 테스트모드에서는 어드레스를 입력받지 않는 제2어드레스 핀; 및
    노멀모드에서 어드레스를 입력받으며, 테스트모드시에는 상기 제2어드레스 핀에 노멀모드에서 입력되던 어드레스를 더 입력받는 제1어드레스 핀
    을 포함하는 반도체 메모리장치.
  14. 제 13항에 있어서,
    상기 제1 및 제2어드레스 핀은 노멀모드시에 클럭의 라이징 에지에서 정렬된 어드레스를 입력받으며,
    상기 제1어드레스 핀은 테스트모드시에는 클럭의 라이징 및 폴링 에지에서 정렬된 어드레스를 입력받는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 14항에 있어서,
    상기 제1어드레스 핀에 테스트모드시에 입력되는 클럭의 폴링에지에서 정렬된 어드레스는,
    노멀모드시에 상기 제2어드레스 핀에 입력되는 어드레스인 것을 특징으로 하는 반도체 메모리장치.
  16. 제 13항에 있어서,
    상기 반도체 메모리장치는,
    상기 제1어드레스 핀에 연결되어 노멀모드시에는 클럭의 라이징 에지에서 정렬된 어드레스를 입력받으며 테스트모드시에는 클럭의 라이징 및 폴링에지에서 정렬되어 입력되는 어드레스를 입력받는 제1어드레스 버퍼; 및
    상기 제2어드레스 핀에 연결되어 노멀모드시에 클럭의 라이징 에지에서 정렬 되어 입력되는 어드레스를 입력받는 제2어드레스버퍼
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제 16항에 있어서,
    상기 반도체 메모리장치는,
    노멀모드에서는 상기 제1어드레스 버퍼와 상기 제2어드레스 버퍼를 통해 입력받는 어드레스를 각각의 경로로 전달하고, 테스트모드에서는 상기 제1어드레스 버퍼로 입력받은 어드레스를 나누어 노멀모드에서와 동일한 경로로 전달하는 어드레스 전달부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  18. 제 16항에 있어서,
    상기 제1 및 제2어드레스 버퍼는,
    클럭에 동기되어 어드레스를 래치하는 하나 이상의 래치를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
  19. 제 13항에 있어서,
    상기 제1 및 제2어드레스 핀은 각각 복수개씩 구비되는 것을 특징으로 하는 반도체 메모리장치.
  20. 클럭의 제1시점에서 어드레스를 입력받는 제1입력부와, 클럭의 제2시점에서 어드레스를 입력받으며 제어신호에 의해 인에이블 여부가 결정되는 제2입력부를 구비하는 어드레스 핀
    을 포함하는 반도체 메모리장치.
  21. 제 20항에 있어서,
    상기 제1시점은 클럭의 라이징 에지이며 상기 제2시점은 클럭의 폴링에지 임을 특징으로 하는 반도체 메모리장치.
  22. 제 20항에 있어서,
    상기 제어신호는,
    테스트모드시 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리장치.
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