KR100695432B1 - 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 - Google Patents

직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 Download PDF

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Abstract

본 발명은 DRAM 코아 영역의 불량 유무와 무관하게 직/병렬 전환장치인 포트의 동작의 이상 유무를 검출할 수 있는 멀티 포트 메모리 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 직렬 입/출력 데이터통신을 제공하는 다수의 패드와, 상기 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 포트와, 상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크와, 상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스와, 상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스와, 상기 패드를 통해 입력되는 정상 동작 모드 또는 테스트 모드를 결정하는 제어신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 연결을 제어하는 스위칭 수단을 구비하는 멀티 포트 메모리 소자를 제공한다.
멀티 미디어, 멀티 포트 메모리 소자, 뱅크, 뱅크 제어부, 포트, 글로벌 데이터 버스, 직렬 전송, 병렬 전송, 테스트 모드, 직접 접근, 스위칭부

Description

직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자{MULTI PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE}
도 1은 종래기술에 따른 멀티 포트 메모리 소자의 구성을 도시한 구성도.
도 2는 도 1에 도시된 포트의 내부 구성을 도시한 구성도.
도 3은 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 구성을 도시한 구성도.
도 4는 도 3에 도시된 포트(PORT0, PORT1)의 내부 구성을 도시한 구성도.
도 5는 도 3에 도시된 스위칭부(32)의 내부 구성을 도시한 구성도.
도 6은 도 3에 도시된 스위칭부(33)의 내부 구성을 도시한 구성도.
도 7은 도 3에 도시된 출력 드라이버(DRVP0, DRVP1)의 내부 구성을 도시한 구성도.
도 8은 도 3에 도시된 입출력용 버스(PRXi, PTXi)를 설명하기 위하여 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
PORT0, PORT1 : 포트
BANK0~BANK3 : 뱅크
DRVP0, DRVP1 : 출력 드라이버
RCVP0, RCVP1 : 수신부
GIO : 글로벌 데이터 버스
TGIO : 테스트용 글로벌 데이터 버스
21, 41 : 드라이버
22, 42 : 직렬화기
23, 43 : 입력 래치부
24, 44 : 클럭 생성부
25, 45 : 샘플러
26, 46 : 병렬화기
27, 47 : 데이터 출력부
31 : 테스트 모드 결정부
32, 33 : 스위칭부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부 장치와 다수의 병행(multiple concurrent) 처리를 위해 직렬 입/출력 인터페이스(interface)를 갖는 멀티 포트 메모리 소자(multi-port memory device)에서의 포트(port) 불량 검출에 관한 것이다.
일반적으로, RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트-하나의 포트에 다수의 입/출력 핀 세트(pin set)가 존재함-를 구비한다. 즉, 외부 칩셋(chipset)과의 데이터(data) 교환을 위해 하나의 포트만을 구비하고 있다. 이러한 단일 포트를 갖는 메모리 소자는 여러 개의 입/출력 핀에 연결된 신호선을 통해 동시에 여러 비트(bit)의 데이터를 전송하는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, 다수의 입/출력 핀을 통해 외부 소자와 데이터를 병렬적으로 교환한다.
전술한 입/출력 인터페이스는 서로 다른 기능을 갖는 단위 소자를 신호선으로 서로 연결하여 송/수신 데이터가 정확히 상대에게 전송되도록 하기 위한 전기적, 기계적 취급 방법을 말하며, 후술되는 입/출력 인터페이스 또한 이와 동일한 의미로 해석되어야 한다. 또한, 신호선은 보편적으로 주소신호(address signal), 데이터신호(data signal) 및 제어신호(control signal) 등과 같은 신호를 전송하는 버스(bus)를 말하며, 후술될 신호선은 설명의 편의를 위해 통칭에서 버스라 명명하기로 한다.
병렬 입/출력 인터페이스는 여러 개의 버스를 통해 동시에 여러 비트의 데이터를 전송할 수 있어 데이터 처리 효율(속도)이 우수하므로 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다. 그러나, 병렬 입/출력 인터페이스는 입/출력 데이터를 전송하기 위한 버스가 증가하는 바, 거리가 길어지면 제품 단가(cost)가 높아지게 된다. 또한, 멀티 미디어 시스템(multi-media system)의 하드웨어(hardware)의 측면에서 볼 때, 단일 포트(single port)라는 제약 때문에 다양한 멀티 미디어 기능을 지원하기 위해서는 여러 개의 메모리 소자를 독립적으로 구성하거나, 하나의 기능에 대한 동작이 진행될 때는 다른 기능의 동작을 동시에 할 수 없다는 단점이 있다.
전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 병렬 입/출력 인터페이스를 갖는 메모리 소자를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스를 갖는 장치와의 호환성 확장 등을 고려하여 반도체 메모리 소자의 입출력 환경이 직렬 입/출력 인터페이스로 의 전환이 요구되고 있다. 뿐만 아니라, 표시장치 예컨대, HDTV(High Definition TeleVision)와 LCD(Liquid Crystal Display) TV와 같은 표시장치에서는 오디오(audio)나 비디오(video) 등과 같은 응용 소자들이 내장되어 있으며, 이러한 응용 소자들은 독립적인 데이터 처리(data processing)가 요구되므로 다수의 포트를 통해 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 개발이 절실히 요구되는 상황이다.
현재, 제안된 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자에는 직렬 입/출력신호를 처리하는 처리부와, 범용 DRAM 소자와 같이 병렬 저속 동작을 수행하는 DRAM 코아(core)부가 동일 웨이퍼(wafer) 상에 한 칩(chip) 내에 구현되었다.
도 1은 제안된 종래기술에 따른 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 일례가 도시되었다. 여기서는, 설명의 편의를 위해 2개의 포트(PORT0, PORT1)와 4개의 뱅크(BANK0~BANK3)로 구성된 멀티 포트 메모리 소자를 일례로 도시하였다.
도 1을 참조하면, 제안된 종래기술에 따른 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자는 직렬 입출력 패드(TX+, TX-, RX+, RX-)와, 포트(PORT0, PORT1)와, 뱅크(BANK0~BANK3)와, 글로벌 데이터 버스(global data bus)로 이루어진다.
이러한 구성을 갖는 멀티 포트 메모리 소자는 포트(PORT0, PORT1)로부터 입력되는 입력신호들(이하, '입력유효데이터신호'라 함)이 모든 뱅크(BANK0~BANK3)로 입력되고, 뱅크(BANK0~BANK3)로부터 출력되는 출력신호들(이하, '출력유효데이터신호'라 함) 또한 모든 포트(PORT0, PORT1)로 선택적으로 전달될 수 있도록 구성되어져야만 한다.
이를 위해, 포트(PORT0, PORT1)와 뱅크(BANK0~BANK3)는 글로벌 데이터 버스(GIO)를 통해 서로 연결된다. 글로벌 데이터 버스는 포트(PORT0, PORT1)로부터 전송된 입력유효데이터신호를 뱅크(BANK0~BANK3)로 전달하기 위한 입력용 버스(PRX0<0:3>, PRX1<0:3>)와, 뱅크(BANK0~BANK3)로부터 전송된 출력유효데이터신호를 포트(PORT0, PORT1)로 전달하기 위한 출력용 버스(PTX0<0:3>, PTX1<0:3>)로 이루어진다.
이와 같이, 글로벌 데이터 버스는 입력용 버스(PRX0<0:3>, PRX1<0:3>)와 출력용 버스(PTX0<0:3>, PTX1<0:3>)로 분리된다. 입력용 버스(PRX0<0:3>, PRX1<0:3>) 는 각 포트(PORT0, PORT1)로부터 전송된 병렬화된 입력유효데이터신호를 모든 뱅크(BANK0~BANK3)로 전달한다. 출력용 버스(PTX0<0:3>, PTX1<0:3>)는 모든 뱅크(BANK0~BANK3)로부터 전송된 병렬화된 입력유효데이터신호를 모든 포트(PORT0, PORT1)로 전달한다.
한편, 각 포트(PORT0, PORT1)로부터 출력되는 입력유효데이터신호에는 뱅크(BANK0~BANK3)를 선택하기 위한 뱅크선택신호에 대한 데이터도 포함되어 있는 바, 각 뱅크(BANK0~BANK3)로는 어떤 포트로부터 어느 뱅크로의 접근이 이루어지고 있는지 그 데이터를 알리는 신호들이 입력된다. 이에 따라, 포트의 데이터를 선택적으로 뱅크 내부로 전달하고, 뱅크의 데이터를 각 포트에 지정된 글로벌 데이터 버스로 전달하게 된다.
포트(PORT0, PORT1)는 직렬 고속 수신 패드(RX+, RX-)로 입력되는 신호를 저속 데이터통신 방식인 병렬화된 입력유효데이터신호로 전환하여 입력용 버스(PRX0<0:3>, PRX1<0:3>)를 통해 뱅크(BANK0~BANK3)의 DRAM 코아(core) 영역으로 전달하고, 뱅크(BANK0~BANK3)의 DRAM 코아로부터 출력되는 병렬화된 출력유효데이터신호를 고속 데이터통신 방식인 직렬화된 신호로 전환하여 출력하는 서데스(SERDES) 회로를 구비한다. 여기서, 서데스 회로는 직렬화기(serializer)와 병렬화기(deserializer)를 포함한다.
도 2는 도 1에 도시된 포트(PORT0, PORT1)의 내부 구성을 도시한 구성도이다.
먼저, 도 2에 도시된 바와 같이, 포트(PORT0, PORT1)는 외부장치와 직렬 입 출력 패드(TX+, TX-, RX+, RX-)를 매개로 직렬 입/출력 인터페이스 방식으로 데이터 통신을 수행한다. 이때, 수신패드(RX+, RX-)를 통해 입력되는 신호는 직렬의 고속 입력신호이고, 송신패드(TX+, TX-)를 통해 출력되는 신호 또한 직렬의 고속 출력신호이다. 일반적으로, 고속 입출력 신호들은 원활한 신호 인식을 위하여 차동(differential) 신호로 구성되어 있고, 이러한 차동 입출력 신호들을 각각 입출력하는 직렬 입출력 패드(TX+, TX-, RX+, RX-)를 각각 '+', '-'로 표시하여 구분하였다.
한편, 포트(PORT0, PORT1)는 각각 드라이버(driver)(21), 직렬화기(22), 입력 래치부(input latch)(23), 클럭 생성부(24), 샘플러(sampler)(25), 병렬화기(26) 및 데이터 출력부(27)를 구비한다.
드라이버(21)는 직렬화기(22)로부터 직렬화되어 출력된 출력유효데이터신호를 송신 패드(TX+, TX-)를 매개로 외부 장치로 출력한다.
직렬화기(22)는 클럭 생성부(24)로부터 생성되는 내부 클럭에 동기되어 입력 래치부(23)를 통해 입력되는 병렬화된 출력유효데이터신호를 직렬화하여 드라이버(21)로 출력한다.
입력 래치부(23)는 클럭 생성부(24)로부터 생성되는 내부 클럭에 동기되어 출력용 버스(PTXi<0:3>)(여기서, i는 0 또는 1로서, 포트에 대응됨)를 통해 출력되는 출력유효데이터신호를 래치(latch)하여 직렬화기(22)로 전달한다.
샘플러(25)는 클럭 생성부(24)로부터 생성된 내부 클럭에 동기되어 외부 장치로부터 수신패드(RX+, RX-)를 통해 입력되는 외부신호를 샘플링(sampling)하여 병렬화기(26)로 전달한다.
병렬화기(26)는 클럭 생성부(24)로부터 생성된 내부 클럭에 동기되어 샘플러(25)를 통해 입력된 외부신호를 병렬화하여 입력유효데이터신호를 데이터 출력부(27)로 전달한다.
데이터 출력부(27)는 병렬화기(26)로부터 입력되는 입력유효데이터신호를 입력받아 입력용 버스(PRXi<0;3>)(여기서, i는 0 또는 1로서, 포트에 대응됨)로 실어 보낸다.
클럭 생성부(24)는 외부 장치로부터 입력되는 기준 클럭(reference clock)(RCLK)을 입력받아 내부 클럭을 생성한다. 이때, 내부 클럭은 기준 클럭(RCLK)과 동일한 주기 및 위상을 갖거나, 주기 및/또는 위상이 변경된 클럭일 수 있다. 또한, 클럭 생성부(24)는 기준 클럭(RCLK)을 이용하여 한 개의 내부 클럭을 생성하거나 서로 다른 주기와 위상을 갖는 적어도 두 개의 내부 클럭을 생성할 수도 있다.
이러한 구성을 갖는 포트(PORT0, PORT1)의 동작 특성을 구체적으로 설명하면 다음과 같다.
먼저, 수신 패드(RX+, RX-)를 통해 외부 장치로부터 직렬 프레임(frame) 형태로 고속으로 입력되는 외부신호가 입력용 버스(PRXi<0:3>)에 실어 보내지는 과정을 설명한다.
우선, 외부신호는 클럭 생성부(24)로부터 출력되는 내부 클럭에 동기된 샘플러(25)를 통해 샘플링된다. 샘플러(25)는 샘플링된 외부신호를 병렬화기(26)로 전 달한다. 병렬화기(26)는 샘플러(25)와 마찬가지로 클럭 생성부(24)로부터 출력되는 내부 클럭에 동기되어 샘플러(25)를 통해 입력되는 외부신호를 병렬화하여 병렬화된 입력유효데이터신호를 데이터 출력부(27)로 출력한다. 데이터 출력부(27)는 병렬화기(26)로부터 출력된 병렬화된 입력유효데이터신호를 입력용 버스(PRXi<0:3>)로 실어 보낸다.
한편, 출력용 버스(PTXi<0:3>)를 통해 출력되는 병렬화된 출력유효데이터신호를 직렬화된 신호로 변환하여 송신 패드(TX+, TX-)를 통해 외부 장치로 출력하는 과정을 설명한다.
우선, 병렬화된 출력유효데이터신호는 출력용 버스(PTXi<0:3>)를 통해 입력 래치부(23)로 전달된다. 입력 래치부(23)는 클럭 생성부(24)로부터 출력된 내부 클럭에 동기되어 출력용 버스(PTXi<0:3>)로부터 전달된 출력유효데이터신호를 래치하여 직렬화기(22)로 전달한다. 직렬화기(22)는 입력 래치부(23)와 마찬가지로 클럭 생성부(24)로부터 출력된 내부 클럭에 동기되어 입력 래치부(23)로부터 전달된 출력유효데이터신호를 직렬화하여 드라이버(21)로 전달한다. 드라이버(21)는 직렬화기(22)를 통해 직렬화된 신호를 입력받아 송신 패드(TX+, TX-)를 매개로 외부 장치로 출력한다.
전술한 바와 같이, 종래기술에 따른 멀티 포트 메모리 소자는 고속으로 입/출력 동작을 수행하는 포트와 셀 데이터(cell data)를 저장하는 DRAM 코아(core)로 이루어진 뱅크를 구비하고 있다. 이러한 멀티 포트 메모리 소자에서는 실제 정상 동작시 포트를 통해 입/출력되는 신호를 통해 동작 불량 여부를 판단하기 때문에 실제 불량이 포트에서 발생한 것인지, 혹은 DRAM 코아로 이루어진 뱅크에서 발생한 것인지를 파악하기가 힘들다. 이에 따라 실제 불량 발생시 대응책을 빨리 마련하기 어렵다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로, DRAM 코아 영역의 불량 유무와 무관하게 직/병렬 전환장치인 포트의 동작의 이상 유무를 검출할 수 있는 멀티 포트 메모리 소자를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 직렬 입/출력 데이터통신을 제공하는 다수의 패드와, 상기 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 포트와, 상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크와, 상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스와, 상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스와, 상기 패드를 통해 입력되는 정상 동작 모드 또는 테스트 모드를 결정하는 제어신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 연결을 제어하는 스위칭 수단을 구비하는 멀티 포트 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 직렬 입/ 출력 데이터통신을 제공하는 다수의 제1 패드와, 정상 동작 모드 또는 테스트 모드를 결정하는 제어신호를 입력받는 제2 패드와, 상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 포트와, 상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크와, 상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스와, 상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스와, 상기 제어신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 전기적 연결을 제어하는 스위칭 수단을 구비하는 멀티 포트 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 직렬 입/출력 데이터통신을 제공하는 다수의 패드와, 상기 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 포트와, 상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크와, 상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스와, 상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스와, 상기 패드를 통해 입력되는 정상 동작 모드 또는 테스트 모드를 결정하는 제어신호를 입력받아 테스트 모드 인에이블 신호를 생성하는 테스트 모드 결정부와, 상기 테스트 모드 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 연결을 제어하는 스위칭 수단을 구비하는 멀티 포트 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 직렬 입/출력 데이터통신을 제공하는 다수의 제1 패드와, 정상 동작 모드 또는 테스트 모드를 결정하는 제어신호를 입력받는 제2 패드와, 상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 포트와, 상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크와, 상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스와, 상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스와, 상기 제2 패드로부터 입력되는 상기 제어신호를 입력받아 테스트 모드 인에이블 신호를 생성하는 테스트 모드 결정부와, 상기 테스트 모드 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 전기적 연결을 제어하는 스위칭 수단을 구비하는 멀티 포트 메모리 소자를 제공한다.
본 발명은 테스트 모드시 포트와 뱅크를 전기적으로 분리시켜 DRAM 코아 영역의 이상 유무와 무관하게 직/병렬 전환장치인 포트의 동작의 이상 유무를 빠르고 간편하게 검출한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호(도면번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3은 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 구성을 설명하기 위하여 도시한 구성도이다. 여기서는, 설명의 편의를 위해 2개의 포트(PORT0, PORT1)와 4개의 뱅크(BANK0~BANK3)로 구성된 멀티 포트 메모리 소자를 일례로 도시 하였다.
도 3을 참조하면, 본 발명의 실시예에 따른 멀티 포트 메모리 소자는 다수의 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)와, 테스트 모드 제어용 패드(T<0>)와, 테스트 모드 결정부(31)와, 스위칭부(32, 33)와, 다수의 포트(PORT0, PORT1)와, 다수의 글로벌 데이터 버스와, 다수의 뱅크(BANK0~BANK3)를 구비한다.
직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)는 포트(PORT0, PORT1)와 외부장치 간에 고속 직렬 입/출력 인터페이스 방식으로 데이터 통신을 지원한다. 이를 위해, 직렬 입/출력 패드(TX0+, TX0-, RX0+, RX0-, TX1+, TX1-, RX1+, RX1-)는 각 포트(PORT0, PORT1)로부터 직렬화되어 출력되는 고속 출력유효데이터신호를 입력받아 외부장치로 출력하기 위한 포트용 송신패드(TX0+, TX0-, TX1+, TX1-)와, 외부장치로부터 고속 직렬 프레임 형태로 입력되는 외부신호를 포트(PORT0, PORT1)로 전달하기 위한 포트용 수신패드(RX0+, RX0-, RX1+, RX1-)로 이루어진다. 여기서, 송신패드(TX0+, TX0-, TX1+, TX1-)와, 수신패드(RX0+, RX0-, RX1+, RX1-)의 개수는 정상 동작시 데이터처리 단위에 따라 적절히 변경될 수 있으며, 여기서는 설명의 편의를 위해 4-비트(bit) 단위로 처리되는 것으로 설명되어 있다.
테스트 모드 제어용 패드(T<0>)는 외부장치(즉, 테스트 장비)로부터 입력되는 테스트 모드 제어신호를 입력받아 테스트 모드 결정부(31)로 전달하는 패드로 기능한다.
테스트 모드 결정부(31)는 테스트 모드 제어용 패드(T<0>)로부터 입력되는 테스트 모드 제어신호에 응답하여 테스트 모드 진입(또는, 정상 동작 모드 진입)을 결정한다. 테스트 모드로의 진입 여부는 테스트 모드 결정부(31)로부터 출력되는 테스트 모드 인에이블 신호(Test Mode ENable signal, TMEN)에 의해 결정된다. 테스트 모드 인에이블 신호(TMEN)는 외부장치로부터 입력되는 테스트 모드 제어신호와 동일 주기 및 위상을 갖는 동일 파형이거나, 동일 주기에 위상이 변경된 파형일 수 있다.
한편, 스위칭부(32)는 테스트 모드 결정부(31)로부터 출력되는 테스트 모드 인에이블 신호(TMEN)에 응답하여 포트(PORT0)와 모든 뱅크(BANK0~BANK3) 간에 병렬 데이터통신을 제공하는 글로벌 데이터 버스의 출력용 버스(PTX0<0:3>)와 입력용 버스(PRX0<0:3>)를 전기적으로 서로 연결한다. 이러한 스위칭부(32)의 일례가 도 5에 도시되었다.
도 5를 참조하면, 스위칭부(32)는 반전부(INVerter)(INV1)와, 전송 게이트(Transfer Gate)-PMOS 트랜지스터와 NMOS 트랜지스터로 이루어짐-(TG1)로 이루어진다.
이러한 구성을 갖는 스위칭부(32)의 동작 특성은 다음과 같다.
먼저, 테스트 모드시 테스트 모드 인에이블 신호(TMEN)가 논리 하이(HIGH, '1') 상태로 활성화되는 경우 포트(PORT0)의 입력용 버스(PRX0<0:3>)와 출력용 버스(PTX0<0:3>)를 서로 연결시킨다. 이에 따라, 포트(PORT0)로부터 입력용 버스(PRX0<0:3>)로 실어 보내진 신호는 스위칭부(32)를 통해 출력용 버스(PTX0<0:3>) 로 전달된다. 이때, 포트(PORT0)와 출력용 버스(PTX0<0:3>)를 통해 연결된 각 뱅크(BANK0~BANK3)의 출력 드라이버(DRVP0)는 비동작 상태(구체적인 내용은 후술하기로 함)이기 때문에 뱅크(BANK0~BANK3)로부터 출력용 버스(PTX0<0:3>)로 실어보내지는 셀 데이터는 없다. 결국, 포트(PORT0)는 스위칭부(32)를 통해 출력용 버스(PTX0<0:3>)로 전달되는 신호를 직렬화하여 포트(PORT0)용 송신패드(TX0+, TX0-)로 전달하게 된다.
한편, 스위칭부(33)는 테스트 모드 결정부(31)로부터 출력되는 테스트 모드 인에이블 신호(TMEN)에 응답하여 포트(PORT1)와 모든 뱅크(BANK0~BANK3) 간에 병렬 데이터통신을 제공하는 글로벌 데이터 버스의 출력용 버스(PTX1<0:3>)와 입력용 버스(PRX1<0:3>)를 전기적으로 서로 연결한다. 이러한 스위칭부(33)의 일례가 도 6에 도시되었다.
도 6을 참조하면, 스위칭부(33)는 반전부(INV2)와, 전송 게이트(TG2)로 이루어진다.
이러한 구성을 갖는 스위칭부(33)의 동작 특성은 다음과 같다.
먼저, 테스트 모드시 테스트 모드 인에이블 신호(TMEN)가 논리 하이 상태로 활성화되는 경우 포트(PORT1)의 입력용 버스(PRX1<0:3>)와 출력용 버스(PTX1<0:3>)를 서로 연결시킨다. 이에 따라, 포트(PORT1)로부터 입력용 버스(PRX1<0:3>)로 실어 보내진 신호는 스위칭부(33)를 통해 출력용 버스(PTX1<0:3>)로 전달된다. 이때, 포트(PORT1)와 출력용 버스(PTX1<0:3>)를 통해 연결된 각 뱅크(BANK0~BANK3)의 출력 드라이버(DRVP1)는 비동작 상태이기 때문에 뱅크(BANK0~BANK3)로부터 출력용 버 스(PTX1<0:3>)로 실어보내지는 데이터는 없다. 결국, 포트(PORT1)는 스위칭부(33)를 통해 출력용 버스(PTX1<0:3>)로 전달되는 신호를 직렬화하여 포트(PORT1)용 송신패드(TX1+, TX1-)로 전달하게 된다.
포트(PORT0, PORT1)는 도 4에 도시된 바와 같이 도 2에 도시된 포트와 동일한 구성을 갖는 서데스로 이루어질 수 있다. 구체적으로, 포트(PORT0, PORT1) 각각은 도 4에 도시된 바와 같이, 드라이버(41), 직렬화기(42), 입력 래치부(43), 클럭 생성부(44), 샘플러(45), 병렬화기(46), 데이터 출력부(47)로 이루어진다. 이러한 포트(PORT0, PORT1)의 동작 특성은 도 2에 도시된 포트와 동일함에 따라 그에 대한 설명은 생략하기로 한다.
한편, 도 4에서 도시된 'i'(TXi+, TXi-, RXi+, RXi-, PTXi, PRXi)는 '0' 또는 '1'이다.
클럭 생성부(44)는 외부 장치로부터 입력되는 기준 클럭(reference clock)(RCLK)을 입력받아 다양한 주기 및 특정한 위상 차를 갖는 다수의 내부 클럭을 생성하기 위하여 PLL(Phase Loop Lock)과 같은 회로로 이루어지거나, 처음부터 주기가 다르거나, 일정한 위상 차를 갖는 다수의 기준 클럭(RCLK)를 입력받아 보정하여 내부 클럭을 생성하기 위하여 DLL(Delay Loop Lock)과 같은 회로로 이루어질 수 있다. 이러한 클럭 생성부(44)는 서로 독립적인 구성으로 각 포트(PORT0, PORT1)에 구성되거나, 칩 내부에 한 개만이 구비되어 포트(PORT0, PORT1)가 공통으로 공유할 수도 있다.
한편, 뱅크(BANK0~BANK3) 각각의 출력 드라이버(DRVP0, DRVP1)는 테스트 모 드시 비동작하여 해당 뱅크로부터 출력되는 셀 데이터를 출력용 버스(PTX0<0:3>, PTX1<0:3>)로 전달하지 못하도록 제어되어야 한다. 이를 위해, 각 출력 드라이버(DRVP0, DRVP1)는 도 7에 도시된 바와 같이 테스트 모드 인에이블 신호(TMEN)에 제어되도록 설계된다.
도 7을 참조하면, 출력 드라이버(DRVP0, DRVP1) 각각은 5개의 반전부(INV3~INV7)와, 2개의 부정 논리합 게이트(NOR1, NOR2)와, 1개의 부정 논리곱 게이트(NAND)와, 풀-업 및 풀-다운 트랜지스터(pull-up and pull-down transistor)(MP, MN)를 구비한다.
뱅크(BANK0)의 출력 드라이버(DRVP0)의 동작 특성을 일례로 설명하면 다음과 같다.
도 7에 도시된 바와 같이, 출력 드라이버(DRVP0)는 테스트 모드시 논리 하이로 활성화되는 테스트 모드 인에이블 신호(TMEN)에 응답하여 뱅크(BANK0)로부터 출력되는 셀 데이터(DOUT)가 출력용 버스(PTXi<0:3>)로 전달되는 것을 차단하게 된다.
반면, 정상 동작 모드시 출력 드라이버(DRVP0)는 테스트 모드 인에이블 신호(TMEN)가 논리 로우(LOW, '0') 상태로 입력되기 때문에 칩 인에이블 신호(EN)에 응답하여 셀 데이터(DOUT)를 출력용 버스(PTXi<0:3>)로 출력하게 된다. 예컨대, 칩 인에이블 신호(EN)가 논리 하이 상태로 입력되면 셀 데이터(DOUT)는 출력용 버스(PTXi<0:3>)로 전달된다. 여기서, 칩 인에이블 신호(EN)는 칩을 인에이블시키기 위한 신호로서, 논리 하이 상태로 인에이블되면 칩은 정상 동작 모드로 진입하게 된다.
한편, 도 8에 도시된 바와 같이 입력용 버스(PRXi<0:3>)와, 출력용 버스(PTXi<0:3>) 각각에는 안정적인 신호 전달을 위해 래치(latch)(LAT1, LAT2)가 설치될 수도 있다.
이하, 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 동작 특성을 구체적으로 설명하기로 한다. 여기서는, 직렬 입/출력신호의 단위를 4-비트로 하여 설명한다.
도 3 내지 도 7을 참조하면, 테스트 모드 제어용 패드(T<0>)를 매개로 테스트 모드 제어신호가 입력되면, 테스트 모드 결정부(31)는 테스트 모드 제어신호를 입력받아 칩의 동작 모드를 결정한다. 이때, 테스트 모드 제어신호가 논리 하이 상태인 경우 테스트 모드로 진입하고, 논리 로우 상태인 경우 정상 동작 모드로 진입한다.
먼저, 정상 동작 모드시 멀티 포트 메모리 소자의 동작 특성을 설명하면 다음과 같다.
테스트 모드 결정부(31)에 의해 칩이 정상 동작 모드로 진입하는 경우 스위칭부(32, 33)는 각각 입력용 버스(PRX0<0:3>, PRX1<0:3>)와 출력용 버스(PTX0<0:3>, PTX1<0:3>) 간에 연결을 차단한다. 이런 상태에서, 수신패드(RX0+, RX0-, RX1+, RX1-)를 매개로 외부장치로부터 직렬로 입력되는 신호는 포트(PORT0, PORT1)로 입력된다.
포트(PORT0, PORT1)의 샘플러(45)는 수신패드(RX0+, RX0-, RX1+, RX1-)를 매 개로 직렬로 입력되는 신호를 샘플링한다. 이렇게 샘플링된 신호는 병렬화기(46)를 통해 병렬화된 후 데이터 출력부(47)를 통해 각 포트마다 할당된 입력용 버스(PRXi<0:3>)-4-비트 데이터인 경우 각 포트마다 각각 4개의 버스가 할당됨-로 실어 보낸다. 이때, 스위칭부(32, 33)는 테스트 모드 인에이블 신호(TMEN)에 의해 비동작되기 때문에 입력용 버스(PRXi<0:3>)로 실어 보내진 병렬 신호는 출력용 버스(PTXi<0:3>)로 전달되지 못하고, 각 뱅크(BANK0~BANK3)의 수신부(RCV0, RCV1)로만 전달된다.
수신부(RCV0, RCV1)로 전달된 병렬화된 신호는 DRAM 코아 영역의 메모리 셀 어레이로 전달된다. 이때, 모든 포트(PORT0~PORT1)는 글로벌 데이터 버스를 통해 모든 뱅크(BANK0~BANK3)로의 접근이 허용됨에 따라 특정한 포트로부터 입력되는 신호가 어느 뱅크에 유효한 신호인지를 알아야 한다. 이를 위해, 수신패드(RX0+, RX0-, RX1+, RX1-)를 매개로 입력되는 외부신호는 4-비트가 아닌 추가 비트-뱅크데이터에 해당하는 비트-가 더 필요하다.
포트(PORT0, PORT1)는 뱅크데이터 비트를 포함한 외부신호가 입력되면, 뱅크데이터 비트를 디코딩(decoding)-서데스가 아닌 별도의 회로부(미도시)를 구성하여 뱅크 데이터가 2-비트인 경우 4개의 뱅크선택신호를 출력-하여 글로벌 데이터 버스를 매개로 뱅크 제어부(미도시)로 전송한다. 뱅크 제어부는 이 뱅크선택신호를 이용하여 현재 글로벌 데이터 버스로 입력되는 병렬화된 신호가 담당 뱅크의 유효화 신호인지를 판단한다. 담당 뱅크의 유효화 신호인 경우 담당 뱅크로 입력신호를 전송하게 된다.
한편, 뱅크 제어부를 통해 뱅크로 전달된 입력신호에 응답하여 DRAM 코아 영역의 메모리 셀로부터 읽혀진 병렬 셀 데이터는 출력 드라이버(DRV0, DRV1)를 통해 글로벌 데이터 버스의 출력용 버스(PTXi<0:3>)로 전달되고, 출력용 버스(PTXi<0:3>)로 전달된 셀 데이터는 포트(PORT0, PORT1)로 전달된다. 포트는 병렬 셀 데이터를 직렬화하여 송신패드(TX0+, TX0-, TX1+, TX1-)를 매개로 외부장치로 송신하게 된다.
다음으로, 테스트 모드시 멀티 포트 메모리 소자의 동작 특성을 설명하면 다음과 같다.
테스트 모드 결정부(31)는 테스트 모드 제어신호에 응답하여 테스트 모드 인에이블 신호(TMEN)를 논리 하이 상태로 활성화시켜 출력한다. 이에 따라, 스위칭부(32, 33)는 각각 입력용 버스(PRX0<0:3>, PRX1<0:3>)와 출력용 버스(PTX0<0:3>, PTX1<0:3>)를 서로 전기적으로 연결한다. 또한, 출력 드라이버(DRV0, DRV1)는 테스트 모드 인에이블 신호(TMEN)에 의해 고저항(high impedance) 상태-풀-업 및 풀-다운 트랜지스터(MP, MN)가 모두 턴-오프(turn-OFF) 상태-가 되기 때문에 뱅크(BANK0~BANK3)의 DRAM 코아로부터 출력되는 셀 데이터는 출력용 버스(PTXi<0:3>)로 전달되지 못한다.
이런 상태에서, 포트(PORT0, PORT1)의 샘플러(45)는 클럭 생성부(44)로부터 생성된 내부 클럭에 동기되어 수신패드(RX0+, RX0-, RX1+, RX1-)를 매개로 직렬로 입력되는 신호(이하, 테스트 신호라 함)-포트를 테스트하기 위한 신호-를 샘플링하여 병렬화기(46)로 전달한다. 병렬화기(46)는 내부 클럭에 동기되어 직렬로 입력되 는 테스트 신호를 병렬화하여 병렬화된 테스트 신호를 데이터 출력부(47)로 전달한다. 데이터 출력부(47)는 병렬화된 테스트 신호를 입력용 버스(PRXi<0:3>)로 실어 보낸다.
입력용 버스(PRXi<0:3>)로 실려 보내진 테스트 신호는 이미 테스트 모드 인에이블 신호(TMEN)에 의해 온(ON)되어 있는 스위칭부(32, 33)를 통해 출력용 버스(PTXi<0:3>)로 전달된다. 이때, 각 뱅크(BANK0~BANK3)의 출력 드라이버(DRVP0, DRVP1)는 이미 테스트 모드 인에이블 신호(TMEN)에 의해 고저항 상태로 유지되어 더 이상 셀 데이터를 출력용 버스(PTXi<0:3>)로 출력하지 않는 상태이기 때문에 출력용 버스(PTXi<0:3>)에는 입력용 버스(PRXi<0:3>)로부터 전달된 테스트 신호만 실리게 된다.
이렇게 출력용 버스(PTXi<0:3>)에 실려진 테스트 신호는 다시 포트(PORT0, PORT1)의 입력 래치부(43)를 통해 래치되어 직렬화기(42)로 전달된다. 직렬화기(42)로 내부 클럭에 동기되어 병렬로 입력되는 테스트 신호를 직렬화하여 직렬화된 테스트 신호를 차동 출력 드라이버(41)로 전달한다. 출력 드라이버(41)는 직렬화된 테스트 신호를 송신패드(TX0+, TX0-, TX1+, TX1-)를 통해 외부장치(테스트 장비)로 출력한다.
결국, 직렬 입/출력 패드인 수신패드(RX0+, RX0-, RX1+, RX1-)로 직렬로 입력된 테스트 신호가 직/병렬 전환장치인 포트(PORT0, PORT1)만-뱅크는 경유하지 않음-을 경유하여 그대로 송신패드(TX0+, TX0-, TX1+, TX1-)로 출력되도록 함으로써 뱅크의 DRAM 코아의 동작 여부와는 무관하게 직/병렬 전환장치의 이상 동작 유무를 테스트할 수 있다.
이상에서는 본 발명의 기술적 사상을 명확히 하기 위하여 본 발명의 실시예에서 직/병렬 신호처리의 단위-패킷(packet) 또는 프레임 단위-를 4-비트로 하여 설명하였고, 이에 따라 신호를 병렬로 처리하기 위한 포트와 뱅크 간의 글로벌 데이터 버스를 포트별로 각각 4개의 버스씩 할당하여 도시하였다. 또한, 뱅크를 구성하는 DRAM 코아의 구성 및 배분, 그리고 뱅크 제어부의 구성에 대한 구체적인 설명은 없었으나, 이는 본 발명의 기술적 사상과는 별개로 다양하게 구성될 수 있기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, DRAM 코아 영역의 이상 유무와 무관하게 직/병렬 전환장치인 포트의 동작의 이상 유무를 빠르고 간편하게 검출함으로써 멀티 포트 메모리 소자의 개발기간을 단축하여 제품 경쟁력을 확보할 수 있다.

Claims (28)

  1. 직렬 입/출력 데이터통신을 제공하는 다수의 패드;
    상기 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 포트;
    상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크;
    상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스;
    상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스; 및
    상기 패드를 통해 입력되는 정상 동작 모드 또는 테스트 모드를 결정하는 제어신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 연결을 제어하는 스위칭 수단
    을 구비하는 멀티 포트 메모리 소자.
  2. 직렬 입/출력 데이터통신을 제공하는 다수의 제1 패드;
    정상 동작 모드 또는 테스트 모드를 결정하는 제어신호를 입력받는 제2 패드;
    상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다 수의 포트;
    상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크;
    상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스;
    상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스; 및
    상기 제어신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 전기적 연결을 제어하는 스위칭 수단
    을 구비하는 멀티 포트 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭 수단은 상기 테스트 모드시 상기 제어신호에 응답하여 상기 제1 및 제2 데이터 버스를 서로 전기적으로 연결시켜 상기 포트로부터 상기 제1 데이터 버스로 실려 보내진 상기 제1 신호를 상기 제2 데이터 버스로 전달하는 멀티 포트 메모리 소자.
  4. 제 3 항에 있어서,
    상기 스위칭 수단은 상기 정상 동작 모드시 상기 제어신호에 응답하여 상기 제1 및 제2 데이터 버스를 서로 전기적으로 차단시켜 상기 포트로부터 상기 제1 데이터 버스로 실려 보내진 상기 제1 신호가 상기 제2 데이터 버스로 전달되지 않도록 하는 멀티 포트 메모리 소자.
  5. 제 4 항에 있어서,
    상기 스위칭 수단은,
    상기 제어신호의 위상을 반전시켜 출력하는 반전부; 및
    상기 제어신호와 상기 반전부의 출력신호에 응답하여 상기 테스트 모드시 상기 제1 신호를 상기 제2 데이터 버스로 전송하고, 상기 정상 동작 모드시 상기 제1 신호가 상기 제2 데이터 버스로 전송되는 것을 차단하는 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  6. 제 4 항에 있어서,
    상기 테스트 모드시 상기 제어신호에 응답하여 상기 뱅크로부터 출력되는 상기 제2 신호가 상기 제2 데이터 버스로 출력되는 것을 차단하는 출력 드라이버를 더 구비하는 멀티 포트 메모리 소자.
  7. 제 6 항에 있어서,
    상기 출력 드라이버는 상기 테스트 모드시 상기 제어신호에 응답하여 출력이 고저항 상태로 유지되는 멀티 포트 메모리 소자.
  8. 제 6 항에 있어서,
    상기 출력 드라이버는 상기 정상 동작 모드시 상기 뱅크로부터 출력되는 상기 제2 신호를 상기 제2 데이터 버스로 출력하는 멀티 포트 메모리 소자.
  9. 제 4 항에 있어서,
    상기 포트는 외부장치로부터 직렬로 입력되는 입력신호를 병렬화하여 상기 제1 신호를 상기 제1 데이터 버스로 출력하고, 상기 뱅크로부터 상기 제2 데이터 버스를 통해 병렬로 출력되는 상기 제2 신호를 직렬화하여 출력하는 멀티 포트 메모리 소자.
  10. 제 9 항에 있어서,
    상기 포트는,
    상기 입력신호를 샘플링하는 샘플러;
    상기 샘플러로를 통해 샘플링된 신호를 병렬화하는 병렬화기;
    상기 병렬화기를 통해 병렬화된 상기 제1 신호를 상기 제1 데이터 버스에 병렬로 실어 보내는 출력부;
    상기 제2 데이터 버스를 매개로 병렬로 전달되는 제2 신호를 래치하는 래치부;
    상기 래치부를 통해 래치된 신호를 직렬화하는 직렬화기; 및
    상기 직렬화기를 통해 직렬화된 신호를 출력하는 드라이버
    를 구비하는 멀티 포트 메모리 소자.
  11. 제 10 항에 있어서,
    상기 포트를 통해 직렬화 또는 병렬화되는 입출력 신호들의 동기를 제어하기 위해 필요한 내부 클럭을 생성하는 클럭 생성부를 더 구비하는 멀티 포트 메모리 소자.
  12. 제 11 항에 있어서,
    상기 클럭 생성부는 외부장치로부터 기준클럭을 입력받아 상기 내부 클럭을 생성하는 멀티 포트 메모리 소자.
  13. 제 11 항에 있어서,
    상기 래치부는 상기 테스트 모드시 상기 스위칭 수단을 통해 상기 제2 데이터 버스로 전달되는 상기 제1 신호를 래치하는 멀티 포트 메모리 소자.
  14. 제 13 항에 있어서,
    상기 직렬화기는 상기 내부 클럭에 동기되어 상기 래치부로부터 래치된 상기 제1 신호를 직렬화하여 상기 드라이버로 출력하는 멀티 포트 메모리 소자.
  15. 직렬 입/출력 데이터통신을 제공하는 다수의 패드;
    상기 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 포트;
    상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크;
    상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스;
    상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스;
    상기 패드를 통해 입력되는 정상 동작 모드 또는 테스트 모드를 결정하는 제 어신호를 입력받아 테스트 모드 인에이블 신호를 생성하는 테스트 모드 결정부; 및
    상기 테스트 모드 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 연결을 제어하는 스위칭 수단
    을 구비하는 멀티 포트 메모리 소자.
  16. 직렬 입/출력 데이터통신을 제공하는 다수의 제1 패드;
    정상 동작 모드 또는 테스트 모드를 결정하는 제어신호를 입력받는 제2 패드;
    상기 제1 패드를 매개로 외부장치와 직렬 입/출력 데이터통신을 수행하는 다수의 포트;
    상기 포트와 병렬 입/출력 데이터통신을 수행하는 다수의 뱅크;
    상기 포트로부터 출력되는 제1 신호를 상기 뱅크로 전달하는 제1 데이터 버스;
    상기 뱅크로부터 출력되는 제2 신호를 상기 포트로 전달하는 제2 데이터 버스;
    상기 제2 패드로부터 입력되는 상기 제어신호를 입력받아 테스트 모드 인에이블 신호를 생성하는 테스트 모드 결정부; 및
    상기 테스트 모드 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 버스 간의 전기적 연결을 제어하는 스위칭 수단
    을 구비하는 멀티 포트 메모리 소자.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 스위칭 수단은 상기 테스트 모드시 상기 테스트 모드 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 버스를 서로 전기적으로 연결시켜 상기 포트로부터 상기 제1 데이터 버스로 실려 보내진 상기 제1 신호를 상기 제2 데이터 버스로 전달하는 멀티 포트 메모리 소자.
  18. 제 17 항에 있어서,
    상기 스위칭 수단은 상기 정상 동작 모드시 상기 테스트 모드 인에이블 신호에 응답하여 상기 제1 및 제2 데이터 버스를 서로 전기적으로 차단시켜 상기 포트로부터 상기 제1 데이터 버스로 실려 보내진 상기 제1 신호가 상기 제2 데이터 버스로 전달되지 않도록 하는 멀티 포트 메모리 소자.
  19. 제 18 항에 있어서,
    상기 스위칭 수단은,
    상기 테스트 모드 인에이블 신호의 위상을 반전시켜 출력하는 반전부; 및
    상기 테스트 모드 인에이블 신호와 상기 반전부의 출력신호에 응답하여 상기 테스트 모드시 상기 제1 신호를 상기 제2 데이터 버스로 전송하고, 상기 정상 동작 모드시 상기 제1 신호가 상기 제2 데이터 버스로 전송되는 것을 차단하는 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  20. 제 17 항에 있어서,
    상기 테스트 모드시 상기 테스트 모드 인에이블 신호에 응답하여 상기 뱅크로부터 출력되는 상기 제2 신호가 상기 제2 데이터 버스로 출력되는 것을 차단하는 출력 드라이버를 더 구비하는 멀티 포트 메모리 소자.
  21. 제 20 항에 있어서,
    상기 출력 드라이버는 상기 테스트 모드시 상기 테스트 모드 인에이블 신호에 응답하여 출력이 고저항 상태로 유지되는 멀티 포트 메모리 소자.
  22. 제 20 항에 있어서,
    상기 출력 드라이버는 상기 정상 동작 모드시 상기 뱅크로부터 출력되는 상 기 제2 신호를 상기 제2 데이터 버스로 출력하는 멀티 포트 메모리 소자.
  23. 제 17 항에 있어서,
    상기 포트는 외부장치로부터 직렬로 입력되는 입력신호를 병렬화하여 상기 제1 신호를 상기 제1 데이터 버스로 출력하고, 상기 뱅크로부터 상기 제2 데이터 버스를 통해 병렬로 출력되는 상기 제2 신호를 직렬화하여 출력하는 멀티 포트 메모리 소자.
  24. 제 23 항에 있어서,
    상기 포트는,
    상기 입력신호를 샘플링하는 샘플러;
    상기 샘플러로를 통해 샘플링된 신호를 병렬화하는 병렬화기;
    상기 병렬화기를 통해 병렬화된 상기 제1 신호를 상기 제1 데이터 버스에 병렬로 실어 보내는 출력부;
    상기 제2 데이터 버스를 매개로 병렬로 전달되는 제2 신호를 래치하는 래치부;
    상기 래치부를 통해 래치된 신호를 직렬화하는 직렬화기; 및
    상기 직렬화기를 통해 직렬화된 신호를 출력하는 드라이버
    를 구비하는 멀티 포트 메모리 소자.
  25. 제 24 항에 있어서,
    상기 포트를 통해 직렬화 또는 병렬화되는 입출력 신호들의 동기를 제어하기 위해 필요한 내부 클럭을 생성하는 클럭 생성부를 더 구비하는 멀티 포트 메모리 소자.
  26. 제 25 항에 있어서,
    상기 클럭 생성부는 외부장치로부터 기준클럭을 입력받아 상기 내부 클럭을 생성하는 멀티 포트 메모리 소자.
  27. 제 24 항에 있어서,
    상기 래치부는 상기 테스트 모드시 상기 스위칭 수단을 통해 상기 제2 데이터 버스로 전달되는 상기 제1 신호를 래치하는 멀티 포트 메모리 소자.
  28. 제 24 항에 있어서,
    상기 직렬화기는 상기 내부 클럭에 동기되어 상기 래치부로부터 래치된 상기 제1 신호를 직렬화하여 상기 드라이버로 출력하는 멀티 포트 메모리 소자.
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