KR100719149B1 - 신호 정렬 회로 및 이를 구비한 반도체 메모리 소자 - Google Patents

신호 정렬 회로 및 이를 구비한 반도체 메모리 소자 Download PDF

Info

Publication number
KR100719149B1
KR100719149B1 KR1020060033765A KR20060033765A KR100719149B1 KR 100719149 B1 KR100719149 B1 KR 100719149B1 KR 1020060033765 A KR1020060033765 A KR 1020060033765A KR 20060033765 A KR20060033765 A KR 20060033765A KR 100719149 B1 KR100719149 B1 KR 100719149B1
Authority
KR
South Korea
Prior art keywords
signal
clock
delay
output
synchronization
Prior art date
Application number
KR1020060033765A
Other languages
English (en)
Other versions
KR20070035934A (ko
Inventor
허황
도창호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US11/478,092 priority Critical patent/US7804723B2/en
Publication of KR20070035934A publication Critical patent/KR20070035934A/ko
Application granted granted Critical
Publication of KR100719149B1 publication Critical patent/KR100719149B1/ko
Priority to US12/472,252 priority patent/US8054702B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Multimedia (AREA)
  • Dram (AREA)

Abstract

본 발명은 정보 입출력 패드가 메모리 셀에 접근하기 위한 주소의 개수보다 작은 경우에도 별도의 입출력 패드를 추가하지 않고도 안정적으로 테스트를 수행할 수 있도록 제공하는 신호 정렬 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 패드로부터 각각 1비트씩 병렬로 입력되는 제1 신호를 입력받아 각각 상기 패드의 개수에 대응되는 개수의 비트를 순차적으로 저장하는 제1 및 제2 저장수단과, 상기 제1 및 제2 저장수단으로부터 각각 전달되는 상기 제1 신호를 입력받아 정렬하여 상기 패드 개수의 2배의 비트 수를 갖는 제2 신호를 생성하여 출력하는 정렬수단을 구비하는 신호 정렬 회로를 제공한다.
멀티 미디어, 멀티 포트 메모리 소자, 뱅크, 포트, 글로벌 데이터 버스, 직렬 전송, 병렬 전송, 신호 정렬, 패드

Description

신호 정렬 회로 및 이를 구비한 반도체 메모리 소자{CIRCUIT FOR ALIGNING SIGNAL AND SEMICONDUCTOR DEVICE WITH THE SAME}
도 1은 종래기술에 따른 멀티 포트 메모리 소자의 구성을 도시한 구성도.
도 2는 도 1에 도시된 포트의 내부 구성을 도시한 구성도.
도 3은 본 발명의 실시예1에 따른 신호 정렬 회로의 구성을 도시한 구성도.
도 4는 도 3에 도시된 내부 클럭(ICLK)을 생성하기 위한 내부 클럭 생성부의 구성도.
도 5는 도 3에 도시된 제1 시프트 레지스터(110)의 내부 구성을 도시한 구성도.
도 6은 도 3에 도시된 제2 시프트 레지스터(120)의 내부 구성을 도시한 구성도.
도 7은 도 3에 도시된 초기화 신호(RESETb)를 생성하기 위한 초기화 신호 생성부의 구성도.
도 8은 도 3에 도시된 정렬기(130)의 내부 구성을 도시한 구성도.
도 9는 도 3에 도시된 동기 신호(LatENp)를 생성하기 위한 동기 신호 생성부의 구성도.
도 10은 도 3에 도시된 신호 정렬 회로의 동작 특성을 설명하기 위하여 도시한 파형도.
도 11은 본 발명의 실시예2에 따른 멀티 포트 메모리 소자의 구성을 도시한 구성도.
* 도면의 주요 부분에 대한 부호의 설명
PORT0, PORT1 : 포트 BANK0~BANK3 : 뱅크
GIO_in, GIO_out : 글로벌 데이터 버스
TX+, TX- : 송신 패드 RX+, RX- : 수신 패드
20 : 서데스(serdes) 21 : 드라이버
22 : 직렬화기 23 : 입력 래치부
24 : 클럭 생성부 25 : 입력 버퍼
26 : 병렬화기 27 : 정보 출력부
110, 120 : 시프트 레지스터(shift register)
130 : 정렬기 71, 72 : 지연부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부로부터 입력되는 입력 신호에 비해 입력신호가 입력되는 패드(또는, 핀)의 수가 적은 경우 입력신호를 정렬하기 위한 기술에 관한 것이다.
일반적으로, RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트-하나의 포트에 다수의 입/출력 핀 세트(pin set)가 존재함-를 구비한다. 즉, 외부 칩셋(chipset)과의 정보(data) 교환을 위해 하나의 포트만을 구비하고 있다. 이러한 단일 포트를 갖는 메모리 소자는 여러 개의 입/출력 핀에 연결된 신호선을 통해 동시에 여러 비트(bit)의 정보를 전송하는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, 다수의 입/출력 핀을 통해 외부장치와 정보를 병렬적으로 교환한다.
전술한 입/출력 인터페이스는 서로 다른 기능을 갖는 단위 소자를 신호선으로 서로 연결하여 송/수신 정보가 정확히 상대에게 전송되도록 하기 위한 전기적, 기계적 취급 방법을 말하며, 후술되는 입/출력 인터페이스 또한 이와 동일한 의미로 해석되어야 한다. 또한, 신호선은 보편적으로 주소신호(address signal), 정보신호(data signal) 및 제어신호(control signal) 등과 같은 신호를 전송하는 버스(bus)를 말하며, 후술될 신호선은 설명의 편의를 위해 통칭에서 버스라 명명하기로 한다.
병렬 입/출력 인터페이스는 여러 개의 버스를 통해 동시에 여러 비트의 정보를 전송할 수 있어 정보 처리 효율(속도)이 우수하므로 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다. 그러나, 병렬 입/출력 인터페이스는 입/출력 정보를 전송하기 위한 버스가 증가하는 바, 거리가 길어지면 제품 단가(cost)가 높아 지게 된다. 또한, 멀티 미디어 시스템(multi-media system)의 하드웨어(hardware)의 측면에서 볼 때, 단일 포트(single port)라는 제약 때문에 다양한 멀티 미디어 기능을 지원하기 위해서는 여러 개의 메모리 소자를 독립적으로 구성하거나, 하나의 기능에 대한 동작이 진행될 때는 다른 기능의 동작을 동시에 할 수 없다는 단점이 있다.
전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 병렬 입/출력 인터페이스를 갖는 메모리 소자를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스를 갖는 장치와의 호환성 확장 등을 고려하여 반도체 메모리 소자의 입출력 환경이 직렬 입/출력 인터페이스로 의 전환이 요구되고 있다. 뿐만 아니라, 표시장치 예컨대, HDTV(High Definition TeleVision)와 LCD(Liquid Crystal Display) TV와 같은 표시장치에서는 오디오(audio)나 비디오(video) 등과 같은 응용 소자들이 내장되어 있으며, 이러한 응용 소자들은 독립적인 정보 처리(data processing)가 요구되므로 다수의 포트를 통해 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 개발이 절실히 요구되는 상황이다.
현재, 제안된 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자에는 직렬 입/출력신호를 처리하는 처리부와, 범용 DRAM 소자와 같이 병렬 저속 동작을 수행하는 DRAM 코아(core)부가 동일 웨이퍼(wafer) 상 즉, 한 칩(chip) 내에 구현되었다.
도 1은 제안된 종래기술에 따른 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 일례가 도시되었다. 여기서는, 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)로 구성된 멀티 포트 메모리 소자를 일례로 도시하였으며, 각 뱅크는 16K(row) × 4K(column)을 갖는 메모리 셀 어레이로 이루어진다.
도 1을 참조하면, 제안된 종래기술에 따른 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자는 직렬 입출력 패드(TX+, TX-, RX+, RX-)와, 포트(PORT0~PORT3)와, 뱅크(BANK0~BANK7)와, 글로벌 데이터 버스(global data bus)로 이루어진다.
이러한 구성을 갖는 멀티 포트 메모리 소자는 포트(PORT0~PORT3)로부터 입력되는 입력신호들(이하, '입력유효정보신호'라 함)이 모든 뱅크(BANK0~BANK7)로 입력되고, 뱅크(BANK0~BANK7)로부터 출력되는 출력신호들(이하, '출력유효정보신호'라 함) 또한 모든 포트(PORT0~PORT3)로 선택적으로 전달될 수 있도록 구성되어져야만 한다.
이를 위해, 포트(PORT0~PORT3)와 뱅크(BANK0~BANK7)는 글로벌 데이터 버스를 통해 서로 연결된다. 글로벌 데이터 버스는 포트(PORT0~PORT3)로부터 전송된 입력유효정보신호를 뱅크(BANK0~BANK7)로 전달하기 위한 입력용 버스(GIO_in)와, 뱅크(BANK0~BANK7)로부터 전송된 출력유효정보신호를 포트(PORT0~PORT3)로 전달하기 위한 출력용 버스(GIO_out)로 이루어진다.
이와 같이, 글로벌 데이터 버스는 입력용 버스(GIO_in)와, 출력용 버스(GIO_out)로 분리된다. 입력용 버스(GIO_in)는 각 포트(PORT0~PORT3)로부터 전송 된 병렬화된 입력유효정보신호를 모든 뱅크(BANK0~BANK7)로 전달한다. 출력용 버스(GIO_out)는 모든 뱅크(BANK0~BANK7)로부터 전송된 병렬화된 입력유효정보신호를 모든 포트(PORT0~PORT3)로 전달한다.
한편, 각 포트(PORT0~PORT3)로부터 출력되는 입력유효정보신호에는 뱅크(BANK0~BANK7)를 선택하기 위한 뱅크선택신호에 대한 정보도 포함되어 있는 바, 각 뱅크(BANK0~BANK7)로는 어떤 포트로부터 어느 뱅크로의 접근이 이루어지고 있는지 그 정보를 알리는 신호들이 입력된다. 이에 따라, 포트의 정보를 선택적으로 뱅크 내부로 전달하고, 뱅크의 정보를 각 포트에 지정된 글로벌 데이터 버스로 전달하게 된다.
포트(PORT0~PORT3)는 수신 패드(RX+, RX-)로 입력되는 신호를 저속 정보통신 방식인 병렬화된 입력유효정보신호로 전환하여 입력용 버스(GIO_in)를 통해 뱅크(BANK0~BANK7)의 DRAM 코아(core) 영역으로 전달하고, 뱅크(BANK0~BANK7)의 DRAM 코아로부터 출력용 버스(GIO_out)를 매개로 출력되는 병렬화된 출력유효정보신호를 고속 정보통신 방식인 직렬화된 신호로 전환하여 송신 패드(TX+, TX-)로 출력하는 서데스(SERDES)를 구비한다.
도 2는 도 1에 도시된 포트(PORT0~PORT3)의 내부 구성을 도시한 구성도이다.
먼저, 도 2에 도시된 바와 같이, 포트(PORT0~PORT3)는 외부장치와 직렬 입출력 패드(TX+, TX-, RX+, RX-)를 매개로 직렬 입/출력 인터페이스 방식으로 정보 통신을 수행한다. 이때, 수신 패드(RX+, RX-)를 통해 입력되는 신호는 직렬의 고속 입력신호이고, 송신 패드(TX+, TX-)를 통해 출력되는 신호 또한 직렬의 고속 출력 신호이다. 일반적으로, 고속 입출력 신호들은 원활한 신호 인식을 위하여 차동(differential) 신호로 구성되어 있고, 이러한 차동 입출력 신호들을 각각 입출력하는 직렬 입출력 패드(TX+, TX-, RX+, RX-)를 각각 '+', '-'로 표시하여 구분하였다.
포트(PORT0~PORT3)는 크게 서데스(20)와 로직(logic)부(30)로 이루어지고, 서데스(20)는 드라이버(driver)(21), 직렬화기(22), 입력 래치부(input latch)(23), 클럭 생성부(24), 입력 버퍼(input buffer)(25), 병렬화기(26) 및 정보 출력부(27)를 구비한다.
드라이버(21)는 직렬화기(22)로부터 직렬화되어 출력된 출력유효정보신호를 차동 형태(differential type)로 송신 패드(TX+, TX-)를 매개로 외부장치로 출력한다.
직렬화기(22)는 클럭 생성부(24)로부터 생성되는 내부 클럭에 동기되어 입력 래치부(23)를 통해 입력되는 병렬화된 출력유효정보신호를 직렬화하여 드라이버(21)로 출력한다.
입력 래치부(23)는 클럭 생성부(24)로부터 생성되는 내부 클럭에 동기되어 출력용 버스(GIO_out)를 통해 출력되는 출력유효정보신호를 래치(latch)하여 직렬화기(22)로 전달한다.
입력 버퍼(25)는 클럭 생성부(24)로부터 생성된 내부 클럭에 동기되어 외부 장치로부터 수신 패드(RX+, RX-)를 통해 입력되는 외부신호를 버퍼링(buffering)하여 병렬화기(26)로 전달한다.
병렬화기(26)는 클럭 생성부(24)로부터 생성된 내부 클럭에 동기되어 샘플러(25)를 통해 입력된 외부신호를 병렬화하여 입력유효정보신호를 정보 출력부(27)로 전달한다.
정보 출력부(27)는 병렬화기(26)로부터 입력되는 입력유효정보신호를 입력받아 입력용 버스(GIO_ in)로 실어 보낸다.
클럭 생성부(24)는 외부 장치로부터 입력되는 기준 클럭(reference clock)(RCLK)을 입력받아 내부 클럭을 생성한다. 이때, 내부 클럭은 기준 클럭(RCLK)과 동일한 주기 및 위상을 갖거나, 주기 및/또는 위상이 변경된 클럭일 수 있다. 또한, 클럭 생성부(24)는 기준 클럭(RCLK)을 이용하여 한 개의 내부 클럭을 생성하거나 서로 다른 주기와 위상을 갖는 적어도 두 개의 내부 클럭을 생성할 수도 있다.
이러한 구성을 갖는 포트(PORT0~PORT3)의 동작 특성을 구체적으로 설명하면 다음과 같다.
먼저, 수신 패드(RX+, RX-)를 통해 외부 장치로부터 직렬 프레임(frame) 형태로 고속으로 입력되는 외부신호가 입력용 버스(GIO_in)에 실어 보내지는 과정을 설명한다.
우선, 외부신호는 클럭 생성부(24)로부터 출력되는 내부 클럭에 동기된 입력 버퍼(25)를 통해 샘플링된다. 입력 버퍼(25)는 버퍼링된 외부신호를 병렬화기(26)로 전달한다. 병렬화기(26)는 입력 버퍼(25)와 마찬가지로 클럭 생성부(24)로부터 출력되는 내부 클럭에 동기되어 샘플러(25)를 통해 입력되는 외부신호를 병렬화하 여 병렬화된 입력유효정보신호를 정보 출력부(27)로 출력한다. 정보 출력부(27)는 병렬화기(26)로부터 출력된 병렬화된 입력유효정보신호를 입력용 버스(GIO_in)로 실어 보낸다.
한편, 출력용 버스(GIO_out)를 통해 출력되는 병렬화된 출력유효정보신호를 직렬화된 신호로 변환하여 송신 패드(TX+, TX-)를 통해 외부 장치로 출력하는 과정을 설명한다.
우선, 병렬화된 출력유효정보신호는 출력용 버스(GIO_out)를 통해 입력 래치부(23)로 전달된다. 입력 래치부(23)는 클럭 생성부(24)로부터 출력된 내부 클럭에 동기되어 출력용 버스(GIO_out)로부터 전달된 출력유효정보신호를 래치하여 직렬화기(22)로 전달한다. 직렬화기(22)는 입력 래치부(23)와 마찬가지로 클럭 생성부(24)로부터 출력된 내부 클럭에 동기되어 입력 래치부(23)로부터 전달된 출력유효정보신호를 직렬화하여 드라이버(21)로 전달한다. 드라이버(21)는 직렬화기(22)를 통해 직렬화된 신호를 입력받아 송신 패드(TX+, TX-)를 매개로 외부 장치로 출력한다.
한편, 로직부(30)는 수신 패드(RX+, RX-)를 매개로 입력되어 서데스(20)를 통해 병렬화된 신호를 입력받아 미리 약속된 규칙(spec)에 따라 디코딩(decoding)하여 행(row)/열(column) 주소와 명령(command)을 생성한다. 로직부(30)로부터 출력된 주소와 명령 등에 의해 DRAM 셀에 접근하여 정보의 쓰기/읽기 등을 수행하게 된다.
이상에서 설명한 멀티 포트 메모리 소자는 외부장치와 고속 직렬 입/출력 인 터페이스 방식으로 정보통신을 수행하도록 구성되어 있기 때문에 기존의 범용 DRAM 소자보다 고속의 정보 전송이 요구된다. 이에 따라, 현재의 범용 DRAM 소자를 검증하는 테스트(test) 장비로는 직렬의 고속 정보신호들을 전달하거나, 인식하는데 한계가 있다.
일반적으로, 범용 DRAM 소자는 특정 개수-보통 행 주소와 열 주소 중 큰 개수의 주소로 설정됨-의 주소 핀(pin)을 가지고 있고, 복수 개의 명령 핀, 복수 개의 테스트 정보 입출력 핀(이하, DQ 핀이라 함)을 가지고 있다. 이에 따라, DRAM 코아를 테스트하고자 하는 경우 병렬 입/출력 인터페이스 방식을 지원하는 테스트 장비로부터 명령 핀으로 명령을 인가받고, 주소 핀으로 접근할 셀 주소를 동시에 인가받아 DQ 핀을 통해 출력되는 출력정보를 분석하여 DRAM 코아를 테스트하고 있다.
따라서, 종래의 병렬 입/출력 인터페이스 방식을 지원하는 테스트 장비를 그대로 이용하여 멀티 포트 메모리 소자의 DRAM 코아를 테스트하고자 하는 경우에는 고속 직렬 정보통신을 지원하는 입출력 패드(TX+, TX-, RX+, RX-)를 병렬 입출력 패드로 전환하여 사용하여야만 한다. 그러나, 입출력 패드(TX+, TX-, RX+, RX-)는 각 포트(PORT0~PORT3)에 의해 송신 패드(TX+, TX-)와 수신 패드(RX+, RX-)로 물리적으로 분할-포트의 출력 드라이버와 입력 버퍼가 서로 독립적으로 각각 송신 패드와 수신 패드와 연결되어 있기 때문에 송신 기능과 수신 기능이 독립적으로 분할됨-되어 설치되어 있기 때문에 송신 패드(TX+, TX-)를 입력 패드로 사용하는 경우에는 포트(PORT0~PORT3)의 내부 구성의 변경을 의미하므로 그 만큼 회로 구현이 복잡 해진다. 따라서, 수신 패드(RX+, RX-)만을 테스트시 입력 패드로 사용하는 방안을 제안할 수 있다.
그렇지만, 수신 패드(RX+, RX-)만을 테스트시 입력 패드로 사용하는 경우 각 뱅크의 크기 증가에 부합하지 못하는 문제점이 발생하게 된다. 구체적으로 설명하면, 도 1에 도시된 구조를 갖는 멀티 포트 메모리 소자에서는 각 뱅크(BANK0~BANK7)가 16K개의 행과 4K개의 열을 갖는 메모리 셀 어레이(array)로 이루어짐에 따라 특정 셀에 접근하기 위해서는 14개(14비트)의 행 주소와 6개(6비트)의 열 주소가 필요하다. 또한, 8개의 뱅크(BANK0~BANK7)로 접근하기 위해서는 3개(3비트)의 뱅크 주소가 더 필요하다. 결국, 테스트 장비로부터 적어도 17개(17비트)의 신호를 입력받아야만 한다. 그러나, 수신 패드(RX+, RX-)는 각 포트(PORT0~PORT3)당 2개씩 총 8개 밖에 구비되어 있지 않기 때문에 수신 패드(RX+, RX-)를 통해 입력받을 수 있는 신호는 총 8개(8비트)밖에 안된다. 따라서, 도 1과 같이 구성된 DRAM 기본 소자에서 기존의 DRAM 테스트 방식을 이용하기 위해서는 명령과 주소를 인가할 수 있는 패드(핀)를 더 추가하여야만 한다.
이 경우, 명령신호는 그 종류가 적기 때문에 별도의 패드를 추가하여 해결할 수 있으나, 주소신호를 입력받기 위한 패드는 그 개수가 많기 때문에 추가할 경우 많은 패드가 필요하게 된다. 이에 따라, 이웃하는 패드 간의 간격이 좁아지게 되어 패드 간의 간섭 등에 기인하여 발생하는 정전기를 방지하기 위해 ESD(Electrostatic Discharge) 등 부수적인 회로 등이 추가되어야 함으로 면적 효용성이 저하되는 문제가 발생된다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로, 다음과 같은 목적들이 있다.
첫째, 본 발명은 정보 입출력 패드가 메모리 셀에 접근하기 위한 주소의 개수보다 작은 경우에도 별도의 입출력 패드를 추가하지 않고도 안정적으로 테스트를 수행할 수 있도록 제공하는 신호 정렬 회로를 제공하는데 그 목적이 있다.
둘째, 본 발명은 반도체 메모리 소자에 있어서 정보 입출력 패드가 메모리 셀에 접근하기 위한 주소의 개수보다 작은 경우에도 별도의 입출력 패드를 추가하지 않고도 안정적으로 테스트를 수행할 수 있는 반도체 메모리 소자를 제공하는데 다른 목적이 있다.
세째, 본 발명은 병렬 입/출력 인터페이스 방식을 지원하는 테스트 장비를 이용하여 직렬 입/출력 인터페이스 방식으로 외부 장치와 정보통신을 수행하는 멀티 포트 메모리 소자의 DRAM 코아를 테스트하는데 있어서, 정보 입출력 패드가 메모리 셀에 접근하기 위한 주소의 개수보다 작은 경우에도 별도의 입출력 패드를 추가하지 않고도 안정적으로 테스트를 수행할 수 있는 반도체 메모리 소자를 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 다수의 패드로부터 각각 1비트씩 병렬로 입력되는 제1 신호를 입력받아 각각 상기 패드의 개수에 대응되는 개수의 비트를 순차적으로 저장하는 제1 및 제2 저장수단과, 상기 제1 및 제2 저장수단으로부터 각각 전달되는 상기 제1 신호를 입력받아 정렬하여 상기 패드 개수의 2배의 비트 수를 갖는 제2 신호를 생성하여 출력하는 정렬수단을 구비하는 신호 정렬 회로를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 메모리 셀 어레이를 구비하고, 테스트 모드시 다수의 패드로부터 각각 1비트씩 병렬로 입력되는 제1 신호를 입력받아 테스트 동작을 수행하는 반도체 메모리 소자에 있어서, 상기 패드의 개수에 대응되는 개수로 입력되는 상기 제1 신호의 비트를 순차적으로 저장한 후 정렬하여 상기 패드 개수의 n배(n은 2 이상의 자연수)의 비트 수를 갖는 제2 신호를 생성하여 상기 메모리 셀 어레이로 출력하는 신호 정렬 수단을 구비하는 반도체 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 다수의 송수신 패드와, 상기 송수신 패드를 통해 외부장치와 직렬 정보통신을 수행하는 다수의 포트와, 상기 포트와 병렬 정보통신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보통신을 제공하는 다수의 글로벌 데이터 버스를 구비한 반도체 메모리 소자에 있어서, 상기 뱅크의 테스트 모드시 상기 다수의 수신 패드로부터 각각 1비트씩 병렬로 상기 패드의 개수에 대응되는 개수로 입력되는 제1 신호의 비트를 순차적으로 저장한 후 정렬하여 상기 수신 패드 개수의 n배(n은 2 이상의 자연수)의 비트 수를 갖는 제2 신호를 생성하여 상기 글로벌 데이터 버스를 매개로 상기 뱅크로 출력하는 신호 정렬 수단을 구비하는 반도체 메모리 소자를 제공한다.
이에 따른 본 발명은 DRAM 코아를 기본으로 구성하는 메모리 소자에 있어서, DRAM 코아 테스트시 제한된 주소 패드-DRAM 코아 테스트시 요구되는 주소의 개수보다 작은 수-를 이용하여 안정적으로 테스트를 수행하기 위하여 외부의 특정 개수로 연속적으로 입력되는 정보를 각각 래치(latch)한 후 정렬하여 필요한 주소 신호를 생성함으로써 주소가 입력되는 패드의 개수가 메모리 셀을 테스트하기 위한 주소보다 작은 경우에도 DRAM 코아의 메모리 셀에 접근할 수 있는 주소를 생성할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호(도면번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3은 본 발명의 실시예1에 따른 신호 정렬 회로의 구성을 설명하기 위하여 도시한 구성도이다. 여기서는, 8개의 수신 패드를 통해 한번에 8-비트씩 주소를 입력받는 주소 정렬 회로를 예로 들어 설명한다.
도 3을 참조하면, 본 발명의 실시예1에 따른 신호 정렬 회로는 다수의 패드(P0~P7)로부터 각각 1비트씩 병렬로 입력되는 외부 주소신호(A_ext<0:7>)를 입력받아 각각 패드(P0~P7)의 개수에 대응되는 개수의 비트를 순차적으로 저장하는 제1 및 제2 시프트 레지스터(shift register)(110, 120)와, 제1 및 제2 시프트 레지스터(110, 120)로부터 각각 전달되는 내부 주소신호(A_in<0:7>, A_in<8:15>)를 입력받아 정렬하여 패드(P0~P7) 개수의 2배의 비트 수를 갖는 주소신호(A<0:15>)를 생성하는 정렬기(130)를 구비한다.
제1 시프트 레지스터(110)는 내부 클럭(ICLK)의 첫 번째 클럭(CLK0)(도 10참조)의 상승 에지(rising edge)에 동기되어 패드(P0~P7)를 통해 각각 1비트씩 병렬로 입력되는 외부 주소신호(A_ext<0:7>)를 입력받아 제2 시프트 레지스터(120)로 전달한다. 그리고, 내부 클럭(CLK)의 두 번째 클럭(CLK1)(도 10참조)의 상승 에지에 동기되어 다음 총 8비트 외부 주소신호(A_ext<0:7>)를 입력받아 제2 시프트 레지스터(120)로 전달한다. 이러한 동작을 위해 제1 시프트 레지스터(110)는 도 5에 도시된 바와 같이 8개의 디-플립플롭(D-FlipFlop)(D-FF0~D-FF7)으로 이루어진다. 각각의 디-플립플롭(D-FF0~D-FF7)은 1비트씩 입력받아 내부 클럭(ICLK)의 상승 에지마다 제2 시프트 레지스터(130)로 출력한다.
제2 시프트 레지스터(120)는 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지에 동기되어 제1 시프트 레지스터(110)의 디-플립플롭(D-FF0~D-FF7)으로부터 각각 1비트씩 전달되는 내부 주소신호(A_in<0:7>)(도 5의 (a)참조)를 입력받아 정렬기(130)로 전달한다. 이러한 동작을 위해 제2 시프트 레지스터(120)는 도 6에 도시된 바와 같이 8개의 디-플립플롭(D-FF0~D-FF7)으로 이루어진다. 각각의 디-플립플롭(D-FF0~D-FF7)은 제1 시프트 레지스터(110)로부터 내부 주소신호(A_in<0:7>)를 1비트씩 입력받아 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지에 동기되어 정렬기(130)로 출력한다.
정렬기(130)는 내부 클럭(ICLK)의 두 번째 클럭의 상승 에지로부터 일정 시간(△t1+△t3)(도 10참조) 후 제1 및 제2 시프트 레지스터(110, 120)로부터 각각 8비트씩 전달되는 내부 주소신호(A_in<0:7>, A_in<8:15>)를 정렬하여 16비트의 최종 주소신호(A<0:15>)를 생성한다. 이를 위해 정렬기(130)는 도 8에 도시된 바와 같이 반전부(inverter)(INV1~INV16)와, 다수의 전송 게이트(transfer gate)(TG1~TG16)로 이루어진다.
도 8을 참조하면, 정렬기(130)는 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지로부터 일정 시간(△t1+△t3) 후 논리 하이(HIGH, '1') 상태로 활성화되는 동기신호(LatENp)에 응답하여 제1 및 제2 시프트 레지스터(110, 120)로부터 각각 8비트씩 입력되는 내부 주소신호(A_in<0:7>, A_in<8:15>)를 정렬하여 최종 16비트의 주소신호(A<0:15>)를 출력한다.
한편, 본 발명의 실시예1에 따른 신호 정렬 회로는 제1 및 제2 시프트 레지스터(110, 120)를 논리 로우(LOW, '0') 상태로 초기화하기 위한 초기화 신호 생성부를 더 구비한다. 초기화 신호 생성부는 도 7에 도시된 바와 같이, 2개의 디-플립플롭(D-FF0, D-FF1)과 2개의 제1 및 제2 지연부(71, 72)와, 1개의 반전부(INV17)로 이루어진다.
전단의 디-플립플롭(D-FF0)은 내부 클럭(ICLK)의 첫 번째 클럭(CLK0)의 상승 에지에 동기되어 입력단(D)으로 입력되는 전원전압(VDD)을 후단의 디-플립플롭(D-FF1)으로 전달한다. 후단의 디-플립플롭(D-FF1)은 내부 클럭(ICLK)의 두 번째 클 럭(CLK1)의 상승 에지에 동기되어 전단의 디-플립플롭(D-FF0)의 출력을 제1 지연부(71)로 전달한다.
제1 지연부(71)는 후단의 디-플립플롭(D-FF1)의 출력을 내부 클럭(ICLK)의 두 번째 클럭(CLK0)의 상승 에지부터 '△t1'만큼 지연시켜 지연신호(LatEN)를 생성한다. 제2 지연부(72)는 제1 지연부(71)로부터 출력되는 지연신호(LatEN)를 '△t2'만큼 지연시켜 출력한다.
상기에서 제1 및 제2 지연부(71, 72)를 통해 지연되는 지연값(△t1+△t2)은 정렬기(130)가 각각 8비트씩 입력되는 내부 주소신호(A_in<0:7>, A_in<8:15>)를 정렬하여 16비트의 최종 주소신호(A<0:15>)를 생성하는 데 필요한 시간보다는 커야 한다. 즉, 지연값(△t1+△t2)은 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지로부터 정렬기(130)가 16비트의 최종 주소신호(A<0:15>)를 생성하는데 소요되는 시간보다는 커야 한다. 이렇게 지연값(△t1+△t2)을 설정하는 이유는 정렬기(130)가 16비트의 최종 주소신호(A<0:15>)를 생성하는 동안 초기화되지 않고 제1 및 제2 시프트 레지스터(110, 120)가 각각 내부 주소신호(A_in<0:7>, A_in<8:15>) 값을 그대로 유지하고 있어야만 하기 때문이다.
반전부(INV17)는 제2 지연부(72)의 출력신호의 위상을 반전시켜 초기화 신호(RESETb)를 출력한다.
한편, 본 발명의 실시예1에 따른 신호 정렬 회로는 정렬기(130)를 동기시키는 동기신호(LatENp)를 생성하기 위한 동기신호 생성부를 더 구비한다. 동기신호 생성부는 도 9에 도시된 바와 같이, 제3 지연부(91)와 1개의 논리곱 게이트(AND2) 로 이루어진다.
도 9를 참조하면, 제3 지연부(91)는 다수의 반전부가 체인(chain) 형태로 연결되어 이루어지며, 지연신호(LatEN)를 '△t3'만큼 지연시켜 출력한다. 이때, 제3 지연부(91)의 지연값(△t3)은 제2 지연부(72)의 지연값(△t2)보다는 작아야 한다. 그 이유는 전술한 바와 같이 정렬기(130)가 16비트의 최종 주소신호(A<0:15>)를 생성하는 동안 초기화되지 않고, 제1 및 제2 시프트 레지스터(110, 120)가 각각 내부 주소신호(A_in<0:7>, A_in<8:15>) 값을 그대로 유지하고 있어야만 하기 때문이다. 결국, 지연값(△t1+△t2)은 내부 클럭(ICLK)의 두 번째 클럭(CLK1)이 상승 에지부터 정렬기(130)의 16비트의 최종 주소신호(A<0:15>)를 모두 생성할 때까지의 시간이 되는 것이다.
한편, 내부 클럭(ICLK)은 도 4에 도시된 바와 같이 내부 클럭 생성부를 통해 생성된다.
도 4를 참조하면, 내부 클럭 생성부는 풀-업 트랜지스터(pull-up transistor)(MP)와, 풀-다운 트랜지스터(pull-down transistor)(MN)와, 래치(latch)(LAT)와, 논리곱 게이트(AND1)로 이루어진다.
풀-업 트랜지스터(MP)는 PMOS 트랜지스터로 이루어지며, 초기화 신호(RESETb)에 의해 턴-온(turn-ON)되어 래치(LAT)의 입력단으로 전원전압(VDD)을 전달한다. 풀-다운 트랜지스터(MN)는 NMOS 트랜지스터로 이루어지며, 활성화 신호(T_ACT)-예컨대, 메모리 장치에서는 테스트 모드로 진입하기 위한 테스트 활성화 신호로 사용되는 신호-에 응답하여 턴-온되어 래치(LAT)의 입력단을 접지전위로 만 든다.
래치(LAT)는 풀-업 트랜지스터(MP)와 풀-다운 트랜지스터(MN)의 동작 상태에 따라 전원전압(VDD) 또는 접지전압(VSS)을 래치한다. 예컨대, 풀-업 트랜지스터(MP)가 턴-온되고, 풀-다운 트랜지스터(MN)가 턴-오프되면, 전원전압(VDD)을 래치하고, 그 반대로 풀-업 트랜지스터(MP)가 턴-오프되고, 풀-다운 트랜지스터(MN)가 턴-온되면 접지전압(VSS)을 래치한다. 제1 및 제2 시프트 레지스터(110, 120)가 외부 주소신호(A_ext<0:7>)를 입력받아 전달하기 위해서는 래치(LAT)의 입력단으로는 접지전압이 입력되어야 하며, 이를 통해 래치(LAT)의 출력단으로는 논리 하이 상태의 출력신호가 출력된다.
논리곱 게이트(AND1)는 래치(LAT)의 출력과 동기 클럭(CLKp)을 논리곱 하여 내부 클럭(ICLK)을 생성한다. 여기서, 동기 클럭(CLKp)은 외부로부터 입력되는 외부 클럭의 상승 에지에 동기되어 상기 외부 클럭의 상승 에지부터 일정 크기의 폭(width)을 갖는 파형을 갖는다. 예컨대, 래치(LAT)의 출력이 논리 하이 상태이면, 내부 클럭(ICLK)은 동기 클럭(CLKp)과 동일한 주기 및 위상을 갖는 파형으로 출력된다.
이하, 이러한 구성을 갖는 본 발명의 실시예1에 따른 신호 정렬 회로의 동작 특성을 설명하기로 한다.
도 3 내지 도 10을 참조하면, 먼저 제1 시프트 레지스터(110)는 내부 클럭(ICLK)의 첫 번째 클럭(CLK0)의 상승 에지에 동기되어 8개의 패드(P0~P7)로부터 각각 1비트씩 병렬로 입력되는 총 8비트의 외부 주소신호(A_ext<0:7>)를 제2 시프 트 레지스터(120)로 전달한다. 즉, 초기에는 8비트의 외부 주소신호(A_ext<0:7>)가 저장된다.
이후, 제2 시프트 레지스터(120)는 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지에 동기되어 제1 시프트 레지스터(110)로부터 전달되는 8비트의 내부 주소신호(A_in<0:7>)를 정렬기(130)로 전달한다. 이때, 제1 시프트 레지스터(110)는 외부로부터 8개의 패드(P0~P7)로부터 각각 1비트씩 병렬로 입력되는 총 8비트의 또 다른 외부 주소신호(A_ext<0:7>)를 입력받아 8비트의 내부 주소신호(A_in<8:15>)를 출력한다. 즉, 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지에 동기되어 제1 시프트 레지스터(110)는 새로운 외부 주소신호를 입력받아 새로운 내부 주소신호로 갱신하고, 제2 시프트 레지스터(120)는 제1 시프트 레지스터(110)로부터 전달된 내부 주소신호를 저장한다.
한편, 도 7에 도시된 초기화 신호 생성부의 디-플립플롭(D-FF0)은 전원전압(VDD)을 입력받아 내부 클럭(ICLK)의 첫 번째 클럭(CLK0)의 상승 에지에 동기되어 논리 하이 상태의 출력신호(Q1)를 출력한다. 그리고, 디-플립플롭(D-FF1)은 디-플립플롭(D-FF0)의 출력신호(Q0)를 입력받아 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승에지에 동기되어 논리 하이 상태의 출력신호(Q2)를 출력한다. 그리고, 제1 지연부(71)는 디-플립플롭(D-FF1)의 출력신호(Q2)를 입력받아 '△t1'만큼 지연시켜 지연신호(LatEN)를 출력한다. 제2 지연부(72)는 제1 지연부(71)로부터 출력되는 지연신호(LatEN)를 '△t2'만큼 지연시켜 출력한다. 이렇게 제2 지연부(72)를 통해 '△t2'만큼 더 지연된 지연신호(LatEN)는 반전부(INV17)를 통해 위상이 반 전된 초기화 신호(RESETb)로 출력된다.
한편, 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지에 동기되어 제1 및 제2 시프트 레지스터(120, 130)로부터 각각 출력되는 내부 주소신호(A_in<0:7>, A_in<8:15>)는 정렬기(130)로 전달된다. 정렬기(130)는 제1 지연부(71)를 통해 출력되는 지연신호(LatEN)가 다시 제3 지연부(91)를 통해 '△t3'만큼 더 지연된 동기신호(LatENp)에 의해 동작된다. 결국, 정렬기(130)는 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지로부터 '△t1+△t3' 만큼 지연된 후 동작되어 입력되는 내부 주소신호(A_in<0:7>, A_in<8:15>)를 정렬하여 16비트의 최종 주소신호(A<0:15>)를 출력하게 된다.
한편, 초기화 신호(RESETb)는 내부 클럭(ICLK)의 두 번째 클럭(CLK1)의 상승 에지로부터 '△t1+△t2'만큼 지연된 후 반전부(INV17)에 의해 논리 로우 상태로 천이하여 제1 및 제2 시프트 레지스터(110, 120) 및 초기화 신호 생성부의 각 디-플립플롭의 초기화 단자로 입력되어 각 디-플립플롭을 논리 로우 상태로 초기화시킨다. 이때, '△t2'는 '△t3'보다 크기 때문에 제1 및 제2 시프트 레지스터(110, 120) 및 초기화 신호 생성부의 각 디-플립플롭이 초기화되기 전에 정렬기(130)를 통해 입력되는 내부 주소신호(A_in<0:7>, A_in<8:15>)를 16비트 최종 주소신호(A<0:15>)로 출력되는 시간을 확보할 수 있다.
이하, 본 발명의 실시예1에 따른 신호 정렬 회로를 이용하여 멀티 포트 메모리 소자에서의 주소 정렬 방법을 설명하기로 한다.
도 11은 본 발명의 실시예2에 따른 멀티 포트 메모리 소자를 설명하기 위하 여 도시한 구성도이다. 여기서는 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)로 이루어지고, 각 뱅크(BANK0~BANK7)는 16K × 4K을 갖는 메모리 셀 어레이로 이루어지며, 수신 패드(RX+, RX-)는 8개가 구비된 멀티 포트 메모리 소자를 일례로 도시하였다.
도 11에 도시된 구조를 갖는 멀티 포트 메모리 소자에서는 뱅크(BANK0~BANK7)에 접근하기 위해 6비트의 열 주소가 필요하기 때문에 8개의 수신 패드(RX+, RX-)를 통해 열 주소를 입력받을 수 있다. 하지만, 행 주소는 14비트가 필요하기 때문에 8개의 수신 패드(RX+, RX-)를 통해 모든 행 주소를 입력받는 것은 불가능하다. 또한, 외부에서 8개의 뱅크(BANK0~BANK7)로 접근하기 위해서는 3비트의 뱅크 주소가 필요하다. 결국, 행 주소와 뱅크 주소를 포함하여 총 17비트가 필요하다.
따라서, 본 발명의 실시예2에 따른 멀티 포트 메모리 소자는 신호 정렬부(51)를 이용하여 8개의 수신 패드(RX+, RX-)를 통해 2 클럭 동안 총 16비트의 주소신호를 입력받고, 나머지 1비트는 별도의 더미 패드(dummy pad)(미도시)를 구비하여 입력받도록 구성된다. 이하에서는 설명의 편의를 위해 더미 패드로 입력되는 1비트는 생략하여 설명한다.
구체적으로 설명하면 다음과 같다.
먼저, 본 발명의 실시예2에 따른 멀티 포트 메모리 소자의 각 포트(PORT0~PORT3)는 테스트 모드시 논리 하이 상태로 활성화되는 활성화 신호(T_ACT)에 의해 비동작하여 수신 패드(RX+, RX-)를 매개로 입력되는 외부 주소신 호(A_ext<0:7>)를 입력받지 못하도록 설계되고, 그 대신 외부 주소신호(A_ext<0:7>)는 신호 정렬부(51)로 바이 패스(bypass)되도록 설계된다. 외부의 테스트 장비에서는 수신 패드(RX+, RX-)를 통해 각각 8비트씩 2 클럭에 걸쳐 총 16비트의 외부 주소신호를 공급한다.
신호 정렬부(51)는 실시예1을 통해 기술한 신호 정렬 회로와 동일한 구성으로 이루어지며, 수신 패드(RX+, RX-)를 통해 클럭의 상승 에지마다 총 8비트씩 입력되는 외부 주소신호(A_ext<0:7>)를 2-클럭에 걸쳐 입력받은 후 총 16비트 정렬하여 정렬된 16비트의 최종 주소신호(A<0:15>)를 글로벌 데이터 버스(GIO_in)로 실어 보낸다.
상기 본 발명의 실시예2에서는 멀티 포트 메모리 소자를 일례로 들어 설명하였으나, 이는 설명의 편의를 위한 것으로 일반적인 DRAM 메모리 장치와 같은 반도체 메모리 소자에도 적용할 수 있다. 즉, 외부로부터 입력되는 주소신호의 비트에 비해 수신 패드의 수가 적게 구비된 모든 반도체 메모리 소자에는 모두 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 정보 입출력 패드가 메모리 셀에 접근하기 위한 주소의 개수보다 작은 경우에도 별도의 입출력 패드를 추가하지 않고도 안정적으로 테스트를 수행할 수 있다.
둘째, 본 발명에 의하면, 반도체 메모리 소자에서 정보 입출력 패드가 메모리 셀에 접근하기 위한 주소의 개수보다 작은 경우에도 별도의 입출력 패드를 추가하지 않고도 안정적으로 테스트를 수행할 수 있다.
세째, 본 발명에 의하면, 병렬 입/출력 인터페이스 방식을 지원하는 테스트 장비를 이용하여 멀티 포트 메모리 소자의 DRAM 코아를 테스트하는데 있어서, 정보 입출력 패드가 메모리 셀에 접근하기 위한 주소의 개수보다 작은 경우에도 별도의 입출력 패드를 추가하지 않고도 안정적으로 테스트를 수행할 수 있다.

Claims (56)

  1. 다수의 패드로부터 각각 1비트씩 병렬로 입력되는 제1 신호를 입력받아 각각 상기 패드의 개수에 대응되는 개수의 비트를 순차적으로 저장하는 제1 및 제2 저장수단; 및
    상기 제1 및 제2 저장수단으로부터 각각 전달되는 상기 제1 신호를 입력받아 정렬하여 상기 패드 개수의 2배의 비트 수를 갖는 제2 신호를 생성하여 출력하는 정렬수단
    을 구비하는 신호 정렬 회로.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 저장수단은 각각 클럭에 동기되어 상기 제1 신호를 저장하는 신호 정렬 회로.
  3. 제 2 항에 있어서,
    상기 제1 저장수단은 상기 클럭의 첫 번째 클럭에 동기되어 상기 제1 신호를 저장하는 신호 정렬 회로.
  4. 제 3 항에 있어서,
    상기 제1 저장수단은 상기 클럭의 첫 번째 클럭의 상승 에지에 동기되어 상기 제1 신호를 저장하는 신호 정렬 회로.
  5. 제 3 항에 있어서,
    상기 제2 저장수단은 상기 클럭의 두 번째 클럭에 동기되어 상기 제1 저장수단으로부터 전달되는 상기 제1 신호를 저장하는 신호 정렬 회로.
  6. 제 5 항에 있어서,
    상기 제2 저장수단은 상기 클럭의 두 번째 클럭의 상승 에지에 동기되어 상기 제1 저장수단으로부터 전달되는 상기 제1 신호를 저장하는 신호 정렬 회로.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 저장수단은 각각 시프트 레지스터로 이루어진 신호 정렬 회로.
  8. 제 7 항에 있어서,
    상기 시프트 레지스터는 상기 패드의 개수에 대응되는 개수의 디-플립플롭으로 이루어진 신호 정렬 회로.
  9. 제 8 항에 있어서,
    상기 디-플립플롭은 상기 클럭에 동기되어 상기 제1 신호를 1비트씩 전달하는 신호 정렬 회로.
  10. 제 7 항에 있어서,
    상기 정렬수단은 상기 클럭의 두 번째 클럭의 상승 에지부터 제1 지연값만큼 지연 후 상기 제1 및 제2 저장수단으로부터 각각 전달되는 상기 제1 신호를 입력받아 상기 제2 신호를 출력하는 신호 정렬 회로.
  11. 제 10 항에 있어서,
    상기 정렬수단은 상기 클럭의 두 번째 클럭의 상승 에지부터 상기 제1 지연값만큼 지연 후 상기 제1 및 제2 저장수단으로부터 각각 전달되는 제1 신호를 입력 받아 상기 제2 신호를 출력하기 위하여 다수의 전송 게이트로 이루어진 신호 정렬 회로.
  12. 제 11 항에 있어서,
    상기 클럭의 두 번째 클럭의 상승 에지부터 상기 제1 지연값보다 더 큰 제2 지연값만큼 지연 후 상기 시프트 레지스터를 초기화시키는 초기화 신호 생성수단을 더 구비하는 신호 정렬 회로.
  13. 제 12 항에 있어서,
    상기 초기화 신호 생성수단은,
    상기 클럭의 첫 번째 클럭의 상승 에지에 동기되어 전원전압을 전달하는 제1 디-플립플롭;
    상기 클럭의 두 번째 클럭의 상승 에지에 동기되어 상기 제1 디-플립플롭의 출력을 전달하는 제2 디-플립플롭;
    상기 제2 디-플립플롭의 출력을 상기 제1 지연값보다 작은 제3 지연값만큼 지연시켜 출력하는 제1 지연수단;
    상기 제1 지연수단의 출력을 상기 제2 지연값에서 상기 제3 지연값을 뺀 지연시간을 갖는 제4 지연값만큼 지연시켜 출력하는 제2 지연수단; 및
    상기 제2 지연수단의 출력신호의 위상을 반전시켜 상기 시프트 레지스터를 초기화시키는 초기화 신호를 출력하는 반전부
    를 구비하는 신호 정렬 회로.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 디-플립플롭은 상기 초기화 신호에 의해 초기화되는 신호 정렬 회로.
  15. 제 13 항에 있어서,
    상기 제1 지연수단의 출력에 응답하여 상기 정렬수단의 동기를 제어하는 동기신호를 생성하기 위한 동기신호 생성수단을 더 구비하는 신호 정렬 회로.
  16. 제 15 항에 있어서,
    상기 정렬수단은 상기 동기신호에 동기되어 상기 시프트 레지스터로부터 출력되는 상기 제1 신호를 정렬하여 상기 제2 신호를 출력하는 신호 정렬 회로.
  17. 제 16 항에 있어서,
    상기 동기신호 생성수단은,
    상기 제1 지연수단의 출력을 상기 제1 지연값에서 상기 제3 지연값을 뺀 지연시간을 갖는 제5 지연값만큼 지연시켜 출력하는 제3 지연수단; 및
    상기 제3 지연수단의 출력과 상기 제1 지연수단의 출력신호를 논리곱하여 출력하는 논리곱 게이트
    를 구비하는 신호 정렬 회로.
  18. 제 17 항에 있어서,
    상기 제5 지연값은 상기 제4 지연값보다 작은 신호 정렬 회로.
  19. 메모리 셀 어레이를 구비하고, 테스트 모드시 다수의 패드로부터 각각 1비트씩 병렬로 입력되는 제1 신호를 입력받아 테스트 동작을 수행하는 반도체 메모리 소자에 있어서,
    상기 패드의 개수에 대응되는 개수로 입력되는 상기 제1 신호의 비트를 순차적으로 저장한 후 정렬하여 상기 패드 개수의 n배(n은 2 이상의 자연수)의 비트 수를 갖는 제2 신호를 생성하여 상기 메모리 셀 어레이로 출력하는 신호 정렬 수단을 구비하는 반도체 메모리 소자.
  20. 제 19 항에 있어서,
    상기 신호 정렬 수단은,
    상기 제1 신호를 입력받아 각각 상기 패드의 개수에 대응되는 개수의 비트를 순차적으로 저장하는 제1 및 제2 저장부; 및
    상기 제1 및 제2 저장부로부터 각각 전달되는 상기 제1 신호를 입력받아 정렬하여 상기 제2 신호를 생성하여 출력하는 정렬부
    를 구비하는 반도체 메모리 소자.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 저장부는 각각 클럭에 동기되어 상기 제1 신호를 저장하는 반도체 메모리 소자.
  22. 제 21 항에 있어서,
    상기 제1 저장부는 상기 클럭의 첫 번째 클럭에 동기되어 상기 제1 신호를 저장하는 반도체 메모리 소자.
  23. 제 22 항에 있어서,
    상기 제1 저장부는 상기 클럭의 첫 번째 클럭의 상승 에지에 동기되어 상기 제1 신호를 저장하는 반도체 메모리 소자.
  24. 제 22 항에 있어서,
    상기 제2 저장부는 상기 클럭의 두 번째 클럭에 동기되어 상기 제1 저장부로부터 전달되는 상기 제1 신호를 저장하는 반도체 메모리 소자.
  25. 제 24 항에 있어서,
    상기 제2 저장부는 상기 클럭의 두 번째 클럭의 상승 에지에 동기되어 상기 제1 저장부로부터 전달되는 상기 제1 신호를 저장하는 반도체 메모리 소자.
  26. 제 23 항에 있어서,
    상기 제1 및 제2 저장부는 각각 시프트 레지스터로 이루어진 반도체 메모리 소자.
  27. 제 26 항에 있어서,
    상기 시프트 레지스터는 상기 패드의 개수에 대응되는 개수의 디-플립플롭으로 이루어진 반도체 메모리 소자.
  28. 제 27 항에 있어서,
    상기 디-플립플롭은 상기 클럭에 동기되어 상기 제1 신호를 1비트씩 전달하는 반도체 메모리 소자.
  29. 제 24 항에 있어서,
    상기 정렬부는 상기 클럭의 두 번째 클럭의 상승 에지부터 제1 지연값만큼 지연 후 상기 제1 및 제2 저장부로부터 각각 전달되는 상기 제1 신호를 입력받아 상기 제2 신호를 출력하는 반도체 메모리 소자.
  30. 제 29 항에 있어서,
    상기 정렬부는 상기 클럭의 두 번째 클럭의 상승 에지부터 상기 제1 지연값만큼 지연 후 상기 제1 및 제2 저장부로부터 각각 전달되는 제1 신호를 입력받아 상기 제2 신호를 출력하기 위하여 다수의 전송 게이트로 이루어진 반도체 메모리 소자.
  31. 제 29 항에 있어서,
    상기 클럭의 두 번째 클럭의 상승 에지부터 상기 제1 지연값보다 더 큰 제2 지연값만큼 지연 후 상기 시프트 레지스터를 초기화시키는 초기화 신호 생성수단을 더 구비하는 반도체 메모리 소자.
  32. 제 31 항에 있어서,
    상기 초기화 신호 생성수단은,
    상기 클럭의 첫 번째 클럭의 상승 에지에 동기되어 전원전압을 전달하는 제1 디-플립플롭;
    상기 클럭의 두 번째 클럭의 상승 에지에 동기되어 상기 제1 디-플립플롭의 출력을 전달하는 제2 디-플립플롭;
    상기 제2 디-플립플롭의 출력을 상기 제1 지연값보다 작은 제3 지연값만큼 지연시켜 출력하는 제1 지연수단;
    상기 제1 지연수단의 출력을 상기 제2 지연값에서 상기 제3 지연값을 뺀 지연시간을 갖는 제4 지연값만큼 지연시켜 출력하는 제2 지연수단; 및
    상기 제2 지연수단의 출력신호의 위상을 반전시켜 상기 시프트 레지스터를 초기화시키는 초기화 신호를 출력하는 반전부
    를 구비하는 반도체 메모리 소자.
  33. 제 32 항에 있어서,
    상기 제1 및 제2 디-플립플롭은 상기 초기화 신호에 의해 초기화되는 반도체 메모리 소자.
  34. 제 31 항에 있어서,
    상기 제1 지연수단의 출력에 응답하여 상기 정렬부의 동기를 제어하는 동기신호를 생성하기 위한 동기신호 생성수단을 더 구비하는 반도체 메모리 소자.
  35. 제 34 항에 있어서,
    상기 정렬부는 상기 동기신호에 동기되어 상기 시프트 레지스터로부터 출력되는 상기 제1 신호를 정렬하여 상기 제2 신호를 출력하는 반도체 메모리 소자.
  36. 제 34 항에 있어서,
    상기 동기신호 생성수단은,
    상기 제1 지연수단의 출력을 상기 제1 지연값에서 상기 제3 지연값을 뺀 지연시간을 갖는 제5 지연값만큼 지연시켜 출력하는 제3 지연수단; 및
    상기 제3 지연수단의 출력과 상기 제1 지연수단의 출력신호를 논리곱하여 출력하는 논리곱 게이트
    를 구비하는 반도체 메모리 소자.
  37. 제 36 항에 있어서,
    상기 제1 신호는 상기 메모리 셀 어레이의 주소신호인 반도체 메모리 소자.
  38. 다수의 송수신 패드와, 상기 송수신 패드를 통해 외부장치와 직렬 정보통신을 수행하는 다수의 포트와, 상기 포트와 병렬 정보통신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보통신을 제공하는 다수의 글로벌 데이터 버스를 구비한 반도체 메모리 소자에 있어서,
    상기 뱅크의 테스트 모드시 상기 다수의 수신 패드로부터 각각 1비트씩 병렬로 상기 패드의 개수에 대응되는 개수로 입력되는 제1 신호의 비트를 순차적으로 저장한 후 정렬하여 상기 수신 패드 개수의 n배(n은 2 이상의 자연수)의 비트 수를 갖는 제2 신호를 생성하여 상기 글로벌 데이터 버스를 매개로 상기 뱅크로 출력하는 신호 정렬 수단을 구비하는 반도체 메모리 소자.
  39. 제 38 항에 있어서,
    상기 신호 정렬 수단은,
    상기 제1 신호를 입력받아 각각 상기 패드의 개수에 대응되는 개수의 비트를 순차적으로 저장하는 제1 및 제2 저장부; 및
    상기 제1 및 제2 저장부로부터 각각 전달되는 상기 제1 신호를 입력받아 정렬하여 상기 제2 신호를 생성하여 출력하는 정렬부
    를 구비하는 반도체 메모리 소자.
  40. 제 39 항에 있어서,
    상기 제1 및 제2 저장부는 각각 클럭에 동기되어 상기 제1 신호를 저장하는 반도체 메모리 소자.
  41. 제 39 항에 있어서,
    상기 제1 저장부는 상기 클럭의 첫 번째 클럭에 동기되어 상기 제1 신호를 저장하는 반도체 메모리 소자.
  42. 제 41 항에 있어서,
    상기 제1 저장부는 상기 클럭의 첫 번째 클럭의 상승 에지에 동기되어 상기 제1 신호를 저장하는 반도체 메모리 소자.
  43. 제 41 항에 있어서,
    상기 제2 저장부는 상기 클럭의 두 번째 클럭에 동기되어 상기 제1 저장부로부터 전달되는 상기 제1 신호를 저장하는 반도체 메모리 소자.
  44. 제 43 항에 있어서,
    상기 제2 저장부는 상기 클럭의 두 번째 클럭의 상승 에지에 동기되어 상기 제1 저장부로부터 전달되는 상기 제1 신호를 저장하는 반도체 메모리 소자.
  45. 제 43 항에 있어서,
    상기 제1 및 제2 저장부는 각각 시프트 레지스터로 이루어진 반도체 메모리 소자.
  46. 제 45 항에 있어서,
    상기 시프트 레지스터는 상기 패드의 개수에 대응되는 개수의 디-플립플롭으로 이루어진 반도체 메모리 소자.
  47. 제 46 항에 있어서,
    상기 디-플립플롭은 상기 클럭에 동기되어 상기 제1 신호를 1비트씩 전달하는 반도체 메모리 소자.
  48. 제 45 항에 있어서,
    상기 정렬부는 상기 클럭의 두 번째 클럭의 상승 에지부터 제1 지연값만큼 지연 후 상기 제1 및 제2 저장부로부터 각각 전달되는 상기 제1 신호를 입력받아 상기 제2 신호를 출력하는 반도체 메모리 소자.
  49. 제 48 항에 있어서,
    상기 정렬부는 상기 클럭의 두 번째 클럭의 상승 에지부터 상기 제1 지연값만큼 지연 후 상기 제1 및 제2 저장부로부터 각각 전달되는 상기 제1 신호를 입력받아 상기 제2 신호를 출력하는 다수의 전송 게이트로 이루어진 반도체 메모리 소자.
  50. 제 49 항에 있어서,
    상기 클럭의 두 번째 클럭의 상승 에지부터 상기 제1 지연값보다 더 큰 제2 지연값만큼 지연 후 상기 시프트 레지스터를 초기화시키는 초기화 신호 생성수단을 더 구비하는 반도체 메모리 소자.
  51. 제 50 항에 있어서,
    상기 초기화 신호 생성수단은,
    상기 클럭의 첫 번째 클럭의 상승 에지에 동기되어 전원전압을 전달하는 제1 디-플립플롭;
    상기 클럭의 두 번째 클럭의 상승 에지에 동기되어 상기 제1 디-플립플롭의 출력을 전달하는 제2 디-플립플롭;
    상기 제2 디-플립플롭의 출력을 상기 제1 지연값보다 작은 제3 지연값만큼 지연시켜 출력하는 제1 지연수단;
    상기 제1 지연수단의 출력을 상기 제2 지연값에서 상기 제3 지연값을 뺀 지연시간을 갖는 제4 지연값만큼 지연시켜 출력하는 제2 지연수단; 및
    상기 제2 지연수단의 출력신호의 위상을 반전시켜 상기 시프트 레지스터를 초기화시키는 초기화 신호를 출력하는 반전부
    를 구비하는 반도체 메모리 소자.
  52. 제 51 항에 있어서,
    상기 제1 및 제2 디-플립플롭은 상기 초기화 신호에 의해 초기화되는 반도체 메모리 소자.
  53. 제 51 항에 있어서,
    상기 제1 지연수단의 출력에 응답하여 상기 정렬수단의 동기를 제어하는 동기신호를 생성하기 위한 동기신호 생성수단을 더 구비하는 반도체 메모리 소자.
  54. 제 53 항에 있어서,
    상기 정렬부는 상기 동기신호에 동기되어 상기 시프트 레지스터로부터 출력되는 상기 제1 신호를 정렬하여 상기 제2 신호를 출력하는 반도체 메모리 소자.
  55. 제 53 항에 있어서,
    상기 동기신호 생성수단은,
    상기 제1 지연수단의 출력을 상기 제1 지연값에서 상기 제3 지연값을 뺀 지연시간을 갖는 제5 지연값만큼 지연시켜 출력하는 제3 지연수단; 및
    상기 제3 지연수단의 출력과 상기 제1 지연수단의 출력신호를 논리곱하여 출력하는 논리곱 게이트
    를 구비하는 반도체 메모리 소자.
  56. 제 55 항에 있어서,
    상기 제1 신호는 상기 메모리 셀 어레이의 주소신호인 반도체 메모리 소자.
KR1020060033765A 2005-09-28 2006-04-13 신호 정렬 회로 및 이를 구비한 반도체 메모리 소자 KR100719149B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/478,092 US7804723B2 (en) 2005-09-28 2006-06-30 Semiconductor memory device with signal aligning circuit
US12/472,252 US8054702B2 (en) 2005-09-28 2009-05-26 Semiconductor memory device with signal aligning circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20050090855 2005-09-28
KR1020050090855 2005-09-28

Publications (2)

Publication Number Publication Date
KR20070035934A KR20070035934A (ko) 2007-04-02
KR100719149B1 true KR100719149B1 (ko) 2007-05-18

Family

ID=38158363

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060033765A KR100719149B1 (ko) 2005-09-28 2006-04-13 신호 정렬 회로 및 이를 구비한 반도체 메모리 소자

Country Status (1)

Country Link
KR (1) KR100719149B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902124B1 (ko) * 2007-07-18 2009-06-09 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 회로
KR101004683B1 (ko) * 2008-11-05 2011-01-04 주식회사 하이닉스반도체 반도체 메모리장치
KR101058518B1 (ko) * 2010-07-23 2011-08-23 주식회사 더즈텍 데이터 심볼 락킹 장치 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315565A (ja) * 1994-10-07 1996-11-29 Mukesh Chatter 現行のダイナミック・ランダム・アクセス・メモリ（ｄｒａｍ）素子に対して改良されたデータバンド幅とアドレッシング範囲、及び／又はより小型のｄｒａｍ素子に対して等価なデータバンド幅とアドレッシング範囲を与える改良型ｄｒａｍ用の方法および装置
KR970051451A (ko) * 1995-12-29 1997-07-29 김광호 병렬 테스트 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315565A (ja) * 1994-10-07 1996-11-29 Mukesh Chatter 現行のダイナミック・ランダム・アクセス・メモリ（ｄｒａｍ）素子に対して改良されたデータバンド幅とアドレッシング範囲、及び／又はより小型のｄｒａｍ素子に対して等価なデータバンド幅とアドレッシング範囲を与える改良型ｄｒａｍ用の方法および装置
KR970051451A (ko) * 1995-12-29 1997-07-29 김광호 병렬 테스트 방법

Also Published As

Publication number Publication date
KR20070035934A (ko) 2007-04-02

Similar Documents

Publication Publication Date Title
US7443760B2 (en) Multi-port memory device with serial input/output interface
US7701800B2 (en) Multi-port memory device with serial input/output interface
US6914829B2 (en) Multi-stage output multiplexing circuits and methods for double data rate synchronous memory devices
KR100721581B1 (ko) 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US7636272B2 (en) Multi-port memory device
US6987704B2 (en) Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
US9279855B2 (en) Semiconductor integtrated circuit including test pads
KR20020072369A (ko) 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템
US7613069B2 (en) Address latch circuit of semiconductor memory device
US9959935B2 (en) Input-output circuit for supporting multiple-input shift register (MISR) function and memory device including the same
US7587645B2 (en) Input circuit of semiconductor memory device and test system having the same
CN109584944B (zh) 支持多输入移位寄存器功能的输入输出电路及存储器件
US8054702B2 (en) Semiconductor memory device with signal aligning circuit
US8429319B2 (en) Multi-port memory device with serial input/output interface
US6732305B2 (en) Test interface for verification of high speed embedded synchronous dynamic random access memory (SDRAM) circuitry
KR100719146B1 (ko) 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
KR100719149B1 (ko) 신호 정렬 회로 및 이를 구비한 반도체 메모리 소자
US20090116330A1 (en) Semiconductor memory device using bus inversion scheme
KR100903382B1 (ko) 직렬 입/출력 인터페이스를 갖는 멀티-포트 메모리 소자
US20140192601A1 (en) Multi-port memory device with serial input/output interface
US20230326504A1 (en) Semiconductor devices capable of performing write training without read training, and memory system including the same
KR100695432B1 (ko) 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US9508403B2 (en) Semiconductor device
CN116895308A (zh) 执行写训练而无需读训练的半导体装置和存储器系统
KR20070113351A (ko) 애디티브 래이턴시 구조를 공유 하는 어드레스 핀 리덕션회로를 구비하는 동기식 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130426

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 8

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 13