JPH08315565A - 現行のダイナミック・ランダム・アクセス・メモリ（ｄｒａｍ）素子に対して改良されたデータバンド幅とアドレッシング範囲、及び／又はより小型のｄｒａｍ素子に対して等価なデータバンド幅とアドレッシング範囲を与える改良型ｄｒａｍ用の方法および装置 - Google Patents
現行のダイナミック・ランダム・アクセス・メモリ（ｄｒａｍ）素子に対して改良されたデータバンド幅とアドレッシング範囲、及び／又はより小型のｄｒａｍ素子に対して等価なデータバンド幅とアドレッシング範囲を与える改良型ｄｒａｍ用の方法および装置Info
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- JPH08315565A JPH08315565A JP7260304A JP26030495A JPH08315565A JP H08315565 A JPH08315565 A JP H08315565A JP 7260304 A JP7260304 A JP 7260304A JP 26030495 A JP26030495 A JP 26030495A JP H08315565 A JPH08315565 A JP H08315565A
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- Dram (AREA)
Abstract
(57)【要約】
【課題】本発明は、DRAM素子のデータバンド幅、及びア
ドレッシング範囲を改良する方法および装置を提供す
る。 【解決手段】方法は、読出し／書込みサイクルの各々
で、それぞれ初期に所定組のピンに、列アドレスをアド
レッシングし、次に、前記読出し／書込みサイクルの各
々で、同一の所定組のピンに、列に沿って、行アドレス
をアドレッシングし、次に、前記読出し／書込みサイク
ルの各々で、及びそれぞれの行アドレスのアドレッシン
グに続いて、それぞれ書込み／読出しサイクル時に、同
一の所定組のピンに関してデータを供給、及び検索する
ことからなる。
ドレッシング範囲を改良する方法および装置を提供す
る。 【解決手段】方法は、読出し／書込みサイクルの各々
で、それぞれ初期に所定組のピンに、列アドレスをアド
レッシングし、次に、前記読出し／書込みサイクルの各
々で、同一の所定組のピンに、列に沿って、行アドレス
をアドレッシングし、次に、前記読出し／書込みサイク
ルの各々で、及びそれぞれの行アドレスのアドレッシン
グに続いて、それぞれ書込み／読出しサイクル時に、同
一の所定組のピンに関してデータを供給、及び検索する
ことからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期または同期
モードのいずれかで動作する、ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）素子に関し、特に、現
行のＤＲＡＭ素子のデータバンド幅とアドレッシング範
囲の増大、及び／又はより小型のＤＲＡＭ素子に対して
等価なバンド幅とアドレッシング範囲を与えることに関
する。本発明は、ＤＲＡＭシステムで慣用的に使用され
るよりも、根本的に新しく異なるインターフェース、及
び関連したアクセス機構により、かかる結果を達成する
ものである。
モードのいずれかで動作する、ダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）素子に関し、特に、現
行のＤＲＡＭ素子のデータバンド幅とアドレッシング範
囲の増大、及び／又はより小型のＤＲＡＭ素子に対して
等価なバンド幅とアドレッシング範囲を与えることに関
する。本発明は、ＤＲＡＭシステムで慣用的に使用され
るよりも、根本的に新しく異なるインターフェース、及
び関連したアクセス機構により、かかる結果を達成する
ものである。
【０００２】
【従来の技術】当初、コンピュータ、マイクロプロセッ
サ、及び同様のシステムでデータを格納するための主要
手段は、情報の各ビットをするトランジスタベースの高
速回路に属しており、いわゆるＳＲＡＭと言われるスタ
ティック・ランダム・アクセス・メモリであり、例え
ば、「ＭＯＳメモリ，１９９３／９４」と題するSamsun
gElectronics のカタログの２９５−３００ページに要
約して記載されている。例えば、Samsungの型名ＫＭ６
４４００２のＣＭＯＳのＳＲＡＭは、４ビットにより
１、０４８、５７６ワードを与え、４つの共通入／出力
線、及び読出しサイクルにおいて、アドレスアクセス時
間よりも速く動作する１つのアドレスイネーブルピン
（高速アクセス時間が１５から２５ｎｓの範囲にある）
を使用する、３２ピンのプラスチックユニット（４００
ミル）で提供されていた。１００万以上の位置の一つを
独自に選択するために、２０のアドレスビットが、４つ
のデータピン及び制御信号と共に再び加えられる（ピン
のうち２０個はアドレスピンである）。
サ、及び同様のシステムでデータを格納するための主要
手段は、情報の各ビットをするトランジスタベースの高
速回路に属しており、いわゆるＳＲＡＭと言われるスタ
ティック・ランダム・アクセス・メモリであり、例え
ば、「ＭＯＳメモリ，１９９３／９４」と題するSamsun
gElectronics のカタログの２９５−３００ページに要
約して記載されている。例えば、Samsungの型名ＫＭ６
４４００２のＣＭＯＳのＳＲＡＭは、４ビットにより
１、０４８、５７６ワードを与え、４つの共通入／出力
線、及び読出しサイクルにおいて、アドレスアクセス時
間よりも速く動作する１つのアドレスイネーブルピン
（高速アクセス時間が１５から２５ｎｓの範囲にある）
を使用する、３２ピンのプラスチックユニット（４００
ミル）で提供されていた。１００万以上の位置の一つを
独自に選択するために、２０のアドレスビットが、４つ
のデータピン及び制御信号と共に再び加えられる（ピン
のうち２０個はアドレスピンである）。
【０００３】増加するＲＡＭ要求に合致するための努力
において、シリコンユニット、又はダイ上の小さなコン
デンサに各ビットを格納し、トランジスタよりも遥かに
少ない空間しかとらない多数のコンデンサを集積する、
いわゆるダイナミック・ランダム・アクセス・メモリ、
すなわちＤＲＡＭユニットという概念が導き出された。
特に、多数のかかる素子が設計で実施された場合、結果
として、増大した記憶容量、より高いバンド幅、及び装
置寸法、基板スペース、消費電力、コストに関連した節
約となるＤＲＡＭユニットの利点は、周期的なコンデン
サの充電、及び更に複雑なアクセス機構と制御回路の必
要性に優っており、ＤＲＡＭは、最も或いは最もではな
いとしても、普及タイプのメモリの一つとなった。
において、シリコンユニット、又はダイ上の小さなコン
デンサに各ビットを格納し、トランジスタよりも遥かに
少ない空間しかとらない多数のコンデンサを集積する、
いわゆるダイナミック・ランダム・アクセス・メモリ、
すなわちＤＲＡＭユニットという概念が導き出された。
特に、多数のかかる素子が設計で実施された場合、結果
として、増大した記憶容量、より高いバンド幅、及び装
置寸法、基板スペース、消費電力、コストに関連した節
約となるＤＲＡＭユニットの利点は、周期的なコンデン
サの充電、及び更に複雑なアクセス機構と制御回路の必
要性に優っており、ＤＲＡＭは、最も或いは最もではな
いとしても、普及タイプのメモリの一つとなった。
【０００４】更に、ＤＲＡＭの外部回路インターフェー
スは、ＳＲＡＭと大幅に異なる。上記した例示的な Sam
sungの型名ＫＭ６４４００２のＳＲＡＭを、前記 Samsu
ngのカタログの３３０−３３７ページに記載されている
ような、対応する Samsungの型名ＫＭ４４Ｃ１０００Ｂ
のＣＭＯＳのＤＲＡＭと対比すると、列アドレスと行ア
ドレスを与えることにより、アクセスされるアドレス空
間の各位置と、マトリックス内の要素を独自に認識する
ことにおいて、アドレッシングは類似している。例え
ば、１００万×４ビットの場合、単に全部で２０のアド
レスビットが必要であり、１０ビットを使用して、ビッ
トが配置される列を選択し、１０ビットで選択された列
における所望のビットの行を選択する。ＳＲＡＭ素子と
比較すると、数本の制御ピンと共に、単に１０個のアド
レスピンと４個のデータビットが設けられ、結果とし
て、基板スペース、消費電力、及びコストに関連してか
なりの節約をもたらす、２０ピンに過ぎないパッケージ
となる。ＤＲＡＭアクセス機構は以下のようになる。１
０ビット行アドレスがその後に続く１０ビット列アドレ
スが、外部回路により順次的に同一ピンに与えられ、内
部回路は、この順次的に与えられた情報を使用して、前
記カタログに記載されるような所望の独自の位置を選択
する。このＤＲＡＭの外部回路インターフェースは、本
来は非同期であり、従って非同期ＤＲＡＭ、或いはａｓ
ｙｎｃＤＲＡＭと言われる。
スは、ＳＲＡＭと大幅に異なる。上記した例示的な Sam
sungの型名ＫＭ６４４００２のＳＲＡＭを、前記 Samsu
ngのカタログの３３０−３３７ページに記載されている
ような、対応する Samsungの型名ＫＭ４４Ｃ１０００Ｂ
のＣＭＯＳのＤＲＡＭと対比すると、列アドレスと行ア
ドレスを与えることにより、アクセスされるアドレス空
間の各位置と、マトリックス内の要素を独自に認識する
ことにおいて、アドレッシングは類似している。例え
ば、１００万×４ビットの場合、単に全部で２０のアド
レスビットが必要であり、１０ビットを使用して、ビッ
トが配置される列を選択し、１０ビットで選択された列
における所望のビットの行を選択する。ＳＲＡＭ素子と
比較すると、数本の制御ピンと共に、単に１０個のアド
レスピンと４個のデータビットが設けられ、結果とし
て、基板スペース、消費電力、及びコストに関連してか
なりの節約をもたらす、２０ピンに過ぎないパッケージ
となる。ＤＲＡＭアクセス機構は以下のようになる。１
０ビット行アドレスがその後に続く１０ビット列アドレ
スが、外部回路により順次的に同一ピンに与えられ、内
部回路は、この順次的に与えられた情報を使用して、前
記カタログに記載されるような所望の独自の位置を選択
する。このＤＲＡＭの外部回路インターフェースは、本
来は非同期であり、従って非同期ＤＲＡＭ、或いはａｓ
ｙｎｃＤＲＡＭと言われる。
【０００５】しかし、同時に全部のアドレスを提供する
代わりに、列アドレスと行アドレスを順次的に発生する
ことは、前記３３６と３３７ページに更に詳細に記載さ
れるように、ＳＲＡＭと比較して、例えば、２９９と３
００ページに記載されるＳＲＡＭの読出し／書込みアク
セスサイクルと比較して、情報の記憶と検索を遅らせ
る。
代わりに、列アドレスと行アドレスを順次的に発生する
ことは、前記３３６と３３７ページに更に詳細に記載さ
れるように、ＳＲＡＭと比較して、例えば、２９９と３
００ページに記載されるＳＲＡＭの読出し／書込みアク
セスサイクルと比較して、情報の記憶と検索を遅らせ
る。
【０００６】しかし、時間周期を越えて、システム要求
は、記録容量、より高いデータバンド幅、より高速なア
クセス時間、バーストモード・アクセス、及びａｓｙｎ
ｃＤＲＡＭとは異なる同期動作を発展させた。一歩ずつ
の改善で進められた当該技術は、ページモード・アクセ
スのような、より高速のアクセス時間、及び限定バース
トモード・アクセス能力を備えた、より高密度のａｓｙ
ｎｃＤＲＡＭを提供した。次いで、同期インターフェー
スを備えたＤＲＡＭも又生まれた。より多くのピン数を
備えた、より高いデータバンド幅の素子も又開発された
が、その大きなパッケージ寸法のために、市場での成功
は限定されてしまった。更に、より高いデータバンド幅
の要求は、より多くの構成要素、又はより多くのピン数
を備えたより広いデータバンド幅の構成要素を使用し
て、完全に満たされねばならず、不幸にもより多くの基
板スペース、消費電力、及びその欠点へと必然的につな
がった。
は、記録容量、より高いデータバンド幅、より高速なア
クセス時間、バーストモード・アクセス、及びａｓｙｎ
ｃＤＲＡＭとは異なる同期動作を発展させた。一歩ずつ
の改善で進められた当該技術は、ページモード・アクセ
スのような、より高速のアクセス時間、及び限定バース
トモード・アクセス能力を備えた、より高密度のａｓｙ
ｎｃＤＲＡＭを提供した。次いで、同期インターフェー
スを備えたＤＲＡＭも又生まれた。より多くのピン数を
備えた、より高いデータバンド幅の素子も又開発された
が、その大きなパッケージ寸法のために、市場での成功
は限定されてしまった。更に、より高いデータバンド幅
の要求は、より多くの構成要素、又はより多くのピン数
を備えたより広いデータバンド幅の構成要素を使用し
て、完全に満たされねばならず、不幸にもより多くの基
板スペース、消費電力、及びその欠点へと必然的につな
がった。
【０００７】当該技術におけるかかる開発は、より高密
度、及びより高速度をもたらすこれらの向上した素子へ
と一歩づつ導くが、今尚、基本的な構成、外部回路、及
びアクセス機構にとどまっている。各新世代のＤＲＡＭ
は、３２Ｋから６４Ｋ、２５６Ｋ、１Ｍ、４Ｍ、１６
Ｍ、開発中の２５６Ｍと共に６４Ｍへと移行するにつれ
て、より大きな記憶容量、及び概ねより高速のアクセス
時間を有してきた。
度、及びより高速度をもたらすこれらの向上した素子へ
と一歩づつ導くが、今尚、基本的な構成、外部回路、及
びアクセス機構にとどまっている。各新世代のＤＲＡＭ
は、３２Ｋから６４Ｋ、２５６Ｋ、１Ｍ、４Ｍ、１６
Ｍ、開発中の２５６Ｍと共に６４Ｍへと移行するにつれ
て、より大きな記憶容量、及び概ねより高速のアクセス
時間を有してきた。
【０００８】このａｓｙｎｃＤＲＡＭの発展は、大きな
データバンド幅とアドレッシング能力を備えた、高速度
マイクロプロセッサの新世代での利用可能性により、大
いに刺激された。これらの新しいプロセッサは、記憶と
検索処理を高速にするために、バーストで多重メモリア
クセスがなされる、データ転送モードを提供した。しか
し、ａｓｙｎｃＤＲＡＭは、限定バーストモード能力を
有するので、バースト転送が、メモリへの全アクセスの
重要な部分になるにつれて、ａｓｙｎｃＤＲＡＭはシス
テム性能における障害を作り出した。従って、バースト
モードを効率的に処理する必要性、及びＣＡＤツールの
新世代の、及び設計方法論の開発は、同期設計を要求
し、上述した同期ＤＲＡＭ、すなわちｓｙｎｃＤＲＡＭ
（ＳＤＲＡＭ）を開発することに勢いを与えた。ａｓｙ
ｎｃＤＲＡＭからｓｙｎｃＤＲＡＭへ移行する、重大な
発展がなされた。
データバンド幅とアドレッシング能力を備えた、高速度
マイクロプロセッサの新世代での利用可能性により、大
いに刺激された。これらの新しいプロセッサは、記憶と
検索処理を高速にするために、バーストで多重メモリア
クセスがなされる、データ転送モードを提供した。しか
し、ａｓｙｎｃＤＲＡＭは、限定バーストモード能力を
有するので、バースト転送が、メモリへの全アクセスの
重要な部分になるにつれて、ａｓｙｎｃＤＲＡＭはシス
テム性能における障害を作り出した。従って、バースト
モードを効率的に処理する必要性、及びＣＡＤツールの
新世代の、及び設計方法論の開発は、同期設計を要求
し、上述した同期ＤＲＡＭ、すなわちｓｙｎｃＤＲＡＭ
（ＳＤＲＡＭ）を開発することに勢いを与えた。ａｓｙ
ｎｃＤＲＡＭからｓｙｎｃＤＲＡＭへ移行する、重大な
発展がなされた。
【０００９】クロックがＳＤＲＡＭに供給され、全ての
アクセスはクロックに同期している。クロックは、バー
スト転送アクセスに対して最適化され、実質的により高
いバーストアクセス速度を有する。初期セットアップ時
間の後、データが、全体のバーストに対してクロック周
期毎に記憶、又は検索される。典型的な４Ｍ×４ＳＤＲ
ＡＭ、及びその内部回路は、１９９４年の Micron Semi
conductor データブックのページ２−１及び２−２に記
載される micron の型名ＭＴ４８である。ＳＤＲＡＭ素
子の読出し／書込みサイクルに対するアクセス機構は、
例えば、「ＭＯＳメモリ，１９９３」と題する Texas I
nstrumentsのカタログのページ４−５２５及び４−５２
６に記載されており、かかるＳＤＲＡＭは、ａｓｙｎｃ
ＤＲＡＭとは異なるアクセス機構を備え、制御信号を生
成するために、異なる外部回路を必要とする。
アクセスはクロックに同期している。クロックは、バー
スト転送アクセスに対して最適化され、実質的により高
いバーストアクセス速度を有する。初期セットアップ時
間の後、データが、全体のバーストに対してクロック周
期毎に記憶、又は検索される。典型的な４Ｍ×４ＳＤＲ
ＡＭ、及びその内部回路は、１９９４年の Micron Semi
conductor データブックのページ２−１及び２−２に記
載される micron の型名ＭＴ４８である。ＳＤＲＡＭ素
子の読出し／書込みサイクルに対するアクセス機構は、
例えば、「ＭＯＳメモリ，１９９３」と題する Texas I
nstrumentsのカタログのページ４−５２５及び４−５２
６に記載されており、かかるＳＤＲＡＭは、ａｓｙｎｃ
ＤＲＡＭとは異なるアクセス機構を備え、制御信号を生
成するために、異なる外部回路を必要とする。
【００１０】しかし、当業者の見解は、非同期と同期Ｄ
ＲＡＭの両方が、列と行アクセスのアドレスを順次的に
与えるという概念を保持し、アドレスインターフェース
とは別個に実施されるデータインターフェースを備える
べきであると要求したことを留意されたい。
ＲＡＭの両方が、列と行アクセスのアドレスを順次的に
与えるという概念を保持し、アドレスインターフェース
とは別個に実施されるデータインターフェースを備える
べきであると要求したことを留意されたい。
【００１１】従って、進展により生み出された重大な要
求は、システムの葛藤の場で、ａｓｙｎｃＤＲＡＭとＳ
ＤＲＡＭ間において解決されたが、１つの問題が大いに
未解決のままであり、すなわちデータバンド幅における
進展は、非常な基板スペースを占有し、更に多くの電力
を要求する、有害に消費される多数のＤＲＡＭを有して
いる。
求は、システムの葛藤の場で、ａｓｙｎｃＤＲＡＭとＳ
ＤＲＡＭ間において解決されたが、１つの問題が大いに
未解決のままであり、すなわちデータバンド幅における
進展は、非常な基板スペースを占有し、更に多くの電力
を要求する、有害に消費される多数のＤＲＡＭを有して
いる。
【００１２】従って、当該技術の現状において、典型的
な構成は、より広いバンド幅と大きなメモリアレーを与
えるために、多数のＤＲＡＭを使用する。これは一例で
より良く示される。
な構成は、より広いバンド幅と大きなメモリアレーを与
えるために、多数のＤＲＡＭを使用する。これは一例で
より良く示される。
【００１３】６４ビット幅のデータバスを備えたプロセ
ッサ、及び４Ｍ×６４メモリのシステム要求を仮定する
と、ＳＤＲＡＭとａｓｙｎｃＤＲＡＭの両方の使用は、
基本ユニットとして４Ｍ×４ＤＲＡＭを仮定して、１６
個のＤＲＡＭを必要とする。他方で、４Ｍ×１６ＤＲＡ
Ｍ（４Ｍ×４よりもずっと大きいパッケージ寸法）を使
用すると、４個のＤＲＡＭのみが必要であるが、尚も４
個の４Ｍ×４のパッケージよりも実質的に多くのスペー
スを占有している。
ッサ、及び４Ｍ×６４メモリのシステム要求を仮定する
と、ＳＤＲＡＭとａｓｙｎｃＤＲＡＭの両方の使用は、
基本ユニットとして４Ｍ×４ＤＲＡＭを仮定して、１６
個のＤＲＡＭを必要とする。他方で、４Ｍ×１６ＤＲＡ
Ｍ（４Ｍ×４よりもずっと大きいパッケージ寸法）を使
用すると、４個のＤＲＡＭのみが必要であるが、尚も４
個の４Ｍ×４のパッケージよりも実質的に多くのスペー
スを占有している。
【００１４】従って、ＳＤＲＡＭを開発しながらなされ
る重大な変化にもかかわらず、類似の構成に対する部品
点数は同一のままであることは明白である。このこと
は、メモリ要求が発展するにつれて、基板スペースに関
して莫大な要求を置き続ける。実際、ＳＤＲＡＭは、相
当する密度に対して、より大きなパッケージ寸法を有し
ており、１６個のＤＲＡＭは、１６個のａｓｙｎｃＤＲ
ＡＭよりも多くのスペースを占める。
る重大な変化にもかかわらず、類似の構成に対する部品
点数は同一のままであることは明白である。このこと
は、メモリ要求が発展するにつれて、基板スペースに関
して莫大な要求を置き続ける。実際、ＳＤＲＡＭは、相
当する密度に対して、より大きなパッケージ寸法を有し
ており、１６個のＤＲＡＭは、１６個のａｓｙｎｃＤＲ
ＡＭよりも多くのスペースを占める。
【００１５】細分性は別の問題、すなわち現存のＤＲＡ
Ｍでの論争点である。多数の部品を使用せずに、２Ｍ×
６４、又は６Ｍ×６４のような偶数サイズ（４の倍数で
はないサイズ）を得るための簡単な方法はない。一例と
して、６Ｍ×６４メモリ構成を所望すると、３２個の素
子が必要となる。
Ｍでの論争点である。多数の部品を使用せずに、２Ｍ×
６４、又は６Ｍ×６４のような偶数サイズ（４の倍数で
はないサイズ）を得るための簡単な方法はない。一例と
して、６Ｍ×６４メモリ構成を所望すると、３２個の素
子が必要となる。
【００１６】更に、順次的な世代でのピン間の互換性
は、非常に狭い範囲に対してのみ存在する。パッケージ
寸法は、ＤＲＡＭの密度と共に急速に進展し、このこと
は、常に増大するシステムメモリ要求についていくため
に再設計を強いる。なぜなら、より高密度のチップは、
より大きな足型を必要とするからである。
は、非常に狭い範囲に対してのみ存在する。パッケージ
寸法は、ＤＲＡＭの密度と共に急速に進展し、このこと
は、常に増大するシステムメモリ要求についていくため
に再設計を強いる。なぜなら、より高密度のチップは、
より大きな足型を必要とするからである。
【００１７】一般に、より小さなパッケージ寸法の部品
点数が多くなる、又はより大きなパッケージ寸法を有す
る部品点数が少なくなると、当該ＤＲＡＭ技術の現状
は、増大した基板スペース、より多くの消費電力、より
多くの製造およびアセンブリコスト、より低いＭＴＢ
Ｆ、粗い細分性、及びＤＲＡＭの非常に狭い範囲に対し
てのみのピン互換性を不変に要求する。これらの問題
は、２０年間の作業にもかかわらず今尚固執している。
点数が多くなる、又はより大きなパッケージ寸法を有す
る部品点数が少なくなると、当該ＤＲＡＭ技術の現状
は、増大した基板スペース、より多くの消費電力、より
多くの製造およびアセンブリコスト、より低いＭＴＢ
Ｆ、粗い細分性、及びＤＲＡＭの非常に狭い範囲に対し
てのみのピン互換性を不変に要求する。これらの問題
は、２０年間の作業にもかかわらず今尚固執している。
【００１８】本発明の基礎をなす驚くべき開示は、これ
ら全ての欠点、及び制限を相乗的に打ち破り、同一構成
に対して部品点数の削減を可能にし、相当する密度に対
して、より低い消費電力、より少ない製造およびアセン
ブリコスト、より良いＭＴＢＦ、より精細な細分性、及
びＤＲＡＭの広範囲に対する大いに拡張されたピン互換
性を備えた、より小さなパッケージ寸法を提供する。実
際、本発明は、（同一のピン数と寸法の素子を使用し
て）現行のＤＲＡＭ素子を越えた、データバンド幅およ
びアドレッシング範囲における増大した能力、又はａｓ
ｙｎｃＤＲＡＭおよびＳＤＲＡＭの両方で、より小さな
ＤＲＡＭ素子パッケージを備えた、等価なバンド幅およ
びアドレッシング範囲を提供する。このことは、むし
ろ、新規のインターフェース、及び関連したアクセス機
構および手順を使用して、過去数十年にわたる当該技術
において一様にとられる方向からの全体的な離脱で達成
される。
ら全ての欠点、及び制限を相乗的に打ち破り、同一構成
に対して部品点数の削減を可能にし、相当する密度に対
して、より低い消費電力、より少ない製造およびアセン
ブリコスト、より良いＭＴＢＦ、より精細な細分性、及
びＤＲＡＭの広範囲に対する大いに拡張されたピン互換
性を備えた、より小さなパッケージ寸法を提供する。実
際、本発明は、（同一のピン数と寸法の素子を使用し
て）現行のＤＲＡＭ素子を越えた、データバンド幅およ
びアドレッシング範囲における増大した能力、又はａｓ
ｙｎｃＤＲＡＭおよびＳＤＲＡＭの両方で、より小さな
ＤＲＡＭ素子パッケージを備えた、等価なバンド幅およ
びアドレッシング範囲を提供する。このことは、むし
ろ、新規のインターフェース、及び関連したアクセス機
構および手順を使用して、過去数十年にわたる当該技術
において一様にとられる方向からの全体的な離脱で達成
される。
【００１９】
【発明が解決しようとする課題】従って、本発明の目的
は、上述した従来技術の欠点および制限を全て除去し
て、現行および過去のダイナミック・ランダム・アクセ
ス・メモリ素子のデータバンド幅、及びアドレッシング
範囲を改良する、新しい改良された方法および装置を提
供することであり、すなわち、この特性の現行寸法の素
子に対して、データバンド幅、及びアドレッシング範囲
を増大させる、及び／又はより小型の素子において等価
なバンド幅、及びアドレッシング範囲を提供することで
ある。
は、上述した従来技術の欠点および制限を全て除去し
て、現行および過去のダイナミック・ランダム・アクセ
ス・メモリ素子のデータバンド幅、及びアドレッシング
範囲を改良する、新しい改良された方法および装置を提
供することであり、すなわち、この特性の現行寸法の素
子に対して、データバンド幅、及びアドレッシング範囲
を増大させる、及び／又はより小型の素子において等価
なバンド幅、及びアドレッシング範囲を提供することで
ある。
【００２０】更なる目的は、ダイナミック・ランダム・
アクセス・メモリ素子に対して、新規のインターフェー
ス、及び関連したアドレッシング機構を提供することで
ある。
アクセス・メモリ素子に対して、新規のインターフェー
ス、及び関連したアドレッシング機構を提供することで
ある。
【００２１】他の、及び更なる目的を以下で説明し、特
許請求の範囲において更に完全に詳述する。
許請求の範囲において更に完全に詳述する。
【００２２】
【課題を解決するための手段】要約すると、しかし、そ
の観点の一つから、本発明は、列と行アドレス、データ
入力、データ出力、及びイネーブルピンを慣用的に有
し、前記ピンに対応して接続されるアドレッシング、デ
ータ読出し／書込みサイクル制御線で動作する型式の、
ダイナミック・ランダム・アクセス・メモリ素子のデー
タバンド幅、及びアドレッシング範囲能力を改良する方
法を含み、該方法は、読出し／書込みサイクルの各々
で、それぞれ初期に所定組のピンに、列アドレスをアド
レッシングするステップと、次に、前記読出し／書込み
サイクルの各々で、同一の所定組のピンに、列に沿っ
て、行アドレスをアドレッシングするステップと、次
に、読出し／書込みサイクルの各々で、及びそれぞれの
行アドレッシングに続いて、それぞれの書込み／読出し
サイクルの間、同一の所定組のピンに関してデータを供
給、及び検索するステップとを含み、それによって、ア
ドレッシング、書込み、及び読出しに必要とされるピン
数が削減され、従って素子のデータバンド幅、及びアド
レッシング範囲能力が増大される。
の観点の一つから、本発明は、列と行アドレス、データ
入力、データ出力、及びイネーブルピンを慣用的に有
し、前記ピンに対応して接続されるアドレッシング、デ
ータ読出し／書込みサイクル制御線で動作する型式の、
ダイナミック・ランダム・アクセス・メモリ素子のデー
タバンド幅、及びアドレッシング範囲能力を改良する方
法を含み、該方法は、読出し／書込みサイクルの各々
で、それぞれ初期に所定組のピンに、列アドレスをアド
レッシングするステップと、次に、前記読出し／書込み
サイクルの各々で、同一の所定組のピンに、列に沿っ
て、行アドレスをアドレッシングするステップと、次
に、読出し／書込みサイクルの各々で、及びそれぞれの
行アドレッシングに続いて、それぞれの書込み／読出し
サイクルの間、同一の所定組のピンに関してデータを供
給、及び検索するステップとを含み、それによって、ア
ドレッシング、書込み、及び読出しに必要とされるピン
数が削減され、従って素子のデータバンド幅、及びアド
レッシング範囲能力が増大される。
【００２３】好適な技法、及び最良形態の設計を以下で
詳細に提供する。
詳細に提供する。
【００２４】ここで、添付図面と関連して本発明を説明
する。
する。
【００２５】
【発明の実施の形態】上記に言及したように、本発明
（「ＰＡＲＡＳ」という新語の）は、ａｓｙｎｃＤＲＡ
Ｍ、又はＳＤＲＡＭのいずれかにより使用される、上記
した現存の技法とは根本的に異なる、別個の外部回路、
及び独自のアクセス機構を有する。本発明によれば、列
アドレスが一組のピンに与えられ、そのあとに行アドレ
スが続き、次いで、データが同一ピンにわたって転送さ
れる。現存のアクセス機構において、手法がＤＲＡＭに
同時に提供されるのではなく、書込みサイクルの間記憶
すべきデータは、行アドレスの後に続く。これは、単一
アクセスに対する書込みタイミング、及びバーストアク
セスの第１の書込みにおいて、幾つか不利な影響を有す
るが、本発明の非凡な利点を害されない些細なことと思
われる。更に、読出しサイクルに対するデータ検索は、
実質的に影響されない。
（「ＰＡＲＡＳ」という新語の）は、ａｓｙｎｃＤＲＡ
Ｍ、又はＳＤＲＡＭのいずれかにより使用される、上記
した現存の技法とは根本的に異なる、別個の外部回路、
及び独自のアクセス機構を有する。本発明によれば、列
アドレスが一組のピンに与えられ、そのあとに行アドレ
スが続き、次いで、データが同一ピンにわたって転送さ
れる。現存のアクセス機構において、手法がＤＲＡＭに
同時に提供されるのではなく、書込みサイクルの間記憶
すべきデータは、行アドレスの後に続く。これは、単一
アクセスに対する書込みタイミング、及びバーストアク
セスの第１の書込みにおいて、幾つか不利な影響を有す
るが、本発明の非凡な利点を害されない些細なことと思
われる。更に、読出しサイクルに対するデータ検索は、
実質的に影響されない。
【００２６】本発明のこの独自のアクセス機構は、２つ
の方法で有益に使用され、それを以下で説明する。
の方法で有益に使用され、それを以下で説明する。
【００２７】１．ＤＲＡＭの現存の標準パッケージ寸法
との互換性を維持することが所望であれば、本発明によ
り、同一のパッケージ内のデータバンド幅、及びアドレ
ッシング能力を劇的に増大させることが可能となる。
との互換性を維持することが所望であれば、本発明によ
り、同一のパッケージ内のデータバンド幅、及びアドレ
ッシング能力を劇的に増大させることが可能となる。
【００２８】本発明によれば、データビット数は、デー
タが又ＤＲＡＭにわたって転送される際に増大する。本
発明のアドレッシング能力は又、現存のＤＲＡＭに与え
られるあらゆるデータピンに対して、４つの現存の係数
において、データ専用ピンとして現在何本が使用されて
いるかによって、アドレスが又与えられる際に向上す
る。例えば、本発明の「ＰＡＲＡＳ」システムにおい
て、独自にアドレス可能な位置の数は、単一ビットの現
存のＤＲＡＭに対しては４倍、４ビット幅の現行のＤＲ
ＡＭに対しては２５６倍より多く、８ビット幅の現存の
ＤＲＡＭに対しては６５５３６倍より多く、等となる。
その式は、「ｎ」ビット幅の慣用的なＤＲＡＭに対し
て、２2n倍の追加のアドレッシング能力である。
タが又ＤＲＡＭにわたって転送される際に増大する。本
発明のアドレッシング能力は又、現存のＤＲＡＭに与え
られるあらゆるデータピンに対して、４つの現存の係数
において、データ専用ピンとして現在何本が使用されて
いるかによって、アドレスが又与えられる際に向上す
る。例えば、本発明の「ＰＡＲＡＳ」システムにおい
て、独自にアドレス可能な位置の数は、単一ビットの現
存のＤＲＡＭに対しては４倍、４ビット幅の現行のＤＲ
ＡＭに対しては２５６倍より多く、８ビット幅の現存の
ＤＲＡＭに対しては６５５３６倍より多く、等となる。
その式は、「ｎ」ビット幅の慣用的なＤＲＡＭに対し
て、２2n倍の追加のアドレッシング能力である。
【００２９】更に、アドレスとデータバンド幅の両方に
おける、この途方もない増加は、現行のＤＲＡＭのピン
数を増加せずに達成される。
おける、この途方もない増加は、現行のＤＲＡＭのピン
数を増加せずに達成される。
【００３０】２．その他に付加されるのは、ＤＲＡＭピ
ン数を削減し、尚も、現存のＤＲＡＭ素子により現在も
たらされる、同様のデータバンド幅、及びアドレッシン
グ能力が得られることである。
ン数を削減し、尚も、現存のＤＲＡＭ素子により現在も
たらされる、同様のデータバンド幅、及びアドレッシン
グ能力が得られることである。
【００３１】従って、本発明の新規のアクセス機構によ
れば、素子をより小さなパッケージ寸法で構築可能であ
る。例えば、４０ピンのパッケージで現在供給される２
５６Ｋ×１６ＤＲＡＭは、２４ピンにまで削減し、尚
も、より高密度を与えることができる。この削減は、基
板スペース、消費電力、及び上記の他の問題に重大な影
響を与えることになる。
れば、素子をより小さなパッケージ寸法で構築可能であ
る。例えば、４０ピンのパッケージで現在供給される２
５６Ｋ×１６ＤＲＡＭは、２４ピンにまで削減し、尚
も、より高密度を与えることができる。この削減は、基
板スペース、消費電力、及び上記の他の問題に重大な影
響を与えることになる。
【００３２】この示唆したアクセス機構の影響は、一例
として現存の４Ｍ×４ＤＲＡＭを使用することにより更
に例示されるが、もちろんこのサイズのＤＲＡＭのみに
限定されない。
として現存の４Ｍ×４ＤＲＡＭを使用することにより更
に例示されるが、もちろんこのサイズのＤＲＡＭのみに
限定されない。
【００３３】この例において、２２個のアドレスビット
が、４から１メガの記憶セル位置をデコードするために
必要とされる。これら２２個のピンは、当該技術のＤＲ
ＡＭにおいて、列と行アドレスの両方に対して１１個の
ピンとして、又は列アドレスに対して１２個のピン、及
び行アドレスに対して１０個のピンとして分割される。
本発明によれば、他方で、列／行アドレスに対して使用
される同一の１２個のピンにわたってデータが順次処理
される場合、付加的な１２個のデータビットが、元々の
４個のデータビットと共に、外部回路に対して利用可能
となる。これは、結果としてパッケージのピン数を増加
せずに、１６個のデータビットの全体のバンド幅とな
る。従って、この状況での６４ビット幅のデータバスの
ために、本発明の４個の「ＰＡＲＡＳ」チップしか必要
とせず、６４ビット幅のバスが、同様のパッケージ寸法
の１６個のチップを必要とする、従来的な手法に優る決
定的な利点となる。
が、４から１メガの記憶セル位置をデコードするために
必要とされる。これら２２個のピンは、当該技術のＤＲ
ＡＭにおいて、列と行アドレスの両方に対して１１個の
ピンとして、又は列アドレスに対して１２個のピン、及
び行アドレスに対して１０個のピンとして分割される。
本発明によれば、他方で、列／行アドレスに対して使用
される同一の１２個のピンにわたってデータが順次処理
される場合、付加的な１２個のデータビットが、元々の
４個のデータビットと共に、外部回路に対して利用可能
となる。これは、結果としてパッケージのピン数を増加
せずに、１６個のデータビットの全体のバンド幅とな
る。従って、この状況での６４ビット幅のデータバスの
ために、本発明の４個の「ＰＡＲＡＳ」チップしか必要
とせず、６４ビット幅のバスが、同様のパッケージ寸法
の１６個のチップを必要とする、従来的な手法に優る決
定的な利点となる。
【００３４】上記で参照したSamsung のＤＲＡＭに類似
した、現行の４Ｍ×４ＤＲＡＭの例を続けると、かかる
従来的なＤＲＡＭの４個のデータビットＤＱ３、ＤＱ
２、ＤＱ１、及びＤＱ０は又、図１および図２におい
て、それぞれａｓｙｎｃＤＲＡＭおよびＳＤＲＡＭを示
すＤＲＡＭに対して、アドレス段階時の列と行アドレス
のために使用される。このことは、本発明の変形におけ
る、４つの追加のアドレス線を利用可能とし、従って結
果として実効的に８つの追加のアドレス線となる。上記
した増倍係数を用いると、本発明により、アドレス可能
なＤＲＡＭメモリ位置の数は、パッケージ寸法を増大せ
ずに、２５６倍だけ増大させることができる。実際、こ
の特定の状況において、アドレス範囲は、１１個のみが
必要とされる場合、既に割り当てられた１２個のアドレ
スビットのために、１０２４倍だけ増大する。
した、現行の４Ｍ×４ＤＲＡＭの例を続けると、かかる
従来的なＤＲＡＭの４個のデータビットＤＱ３、ＤＱ
２、ＤＱ１、及びＤＱ０は又、図１および図２におい
て、それぞれａｓｙｎｃＤＲＡＭおよびＳＤＲＡＭを示
すＤＲＡＭに対して、アドレス段階時の列と行アドレス
のために使用される。このことは、本発明の変形におけ
る、４つの追加のアドレス線を利用可能とし、従って結
果として実効的に８つの追加のアドレス線となる。上記
した増倍係数を用いると、本発明により、アドレス可能
なＤＲＡＭメモリ位置の数は、パッケージ寸法を増大せ
ずに、２５６倍だけ増大させることができる。実際、こ
の特定の状況において、アドレス範囲は、１１個のみが
必要とされる場合、既に割り当てられた１２個のアドレ
スビットのために、１０２４倍だけ増大する。
【００３５】ここで指摘すべきことは、本発明により実
施される場合、当該技術の２４ピンのパッケージの４Ｍ
×４ａｓｙｎｃＤＲＡＭの状況は、驚くほど広い範囲で
ある、最大４Ｇ×１６ビット（すなわち、６４ギガビッ
ト）にまで適応可能ということである。実際のところ、
６４ギガビットＤＲＡＭの開発は、今世紀には予期すら
されていなかった。
施される場合、当該技術の２４ピンのパッケージの４Ｍ
×４ａｓｙｎｃＤＲＡＭの状況は、驚くほど広い範囲で
ある、最大４Ｇ×１６ビット（すなわち、６４ギガビッ
ト）にまで適応可能ということである。実際のところ、
６４ギガビットＤＲＡＭの開発は、今世紀には予期すら
されていなかった。
【００３６】同様に、ｓｙｎｃＤＲＡＭ（「ＰＡＲＡ
Ｓ」）として実施される場合、当該技術の４４ピンのパ
ッケージの４Ｍ×４ＳＤＲＡＭの状況は又、最大４Ｇ×
１６、すなわち６４ギガビットにまで適応可能である。
Ｓ」）として実施される場合、当該技術の４４ピンのパ
ッケージの４Ｍ×４ＳＤＲＡＭの状況は又、最大４Ｇ×
１６、すなわち６４ギガビットにまで適応可能である。
【００３７】４Ｍ×４の例に対するこれらの増大は、現
存のＤＲＡＭよりも、相当する寸法のパッケージの記憶
能力において、３桁よりも良い改善量を示す。上記の例
に対して、図１および図２の本発明のａｓｙｎｃおよび
ｓｙｎｃ版の最上位の象徴的な提示において、ピン及び
制御線は、明瞭化の目的のために記載されておらず、本
発明の新規の特徴だけを押し出し、慣用的な接地、電
源、及びビット選択もより良い理解だけのために省略し
ている。
存のＤＲＡＭよりも、相当する寸法のパッケージの記憶
能力において、３桁よりも良い改善量を示す。上記の例
に対して、図１および図２の本発明のａｓｙｎｃおよび
ｓｙｎｃ版の最上位の象徴的な提示において、ピン及び
制御線は、明瞭化の目的のために記載されておらず、本
発明の新規の特徴だけを押し出し、慣用的な接地、電
源、及びビット選択もより良い理解だけのために省略し
ている。
【００３８】例示の広範囲において、現行のＤＲＡＭと
の互換性を記載しているが、「ＰＡＲＡＳ」は、現存の
素子とピン互換性があると必ずしも保証されないが、同
様のパッケージ寸法内にとどまると予期される。このこ
とは、図２のアドレスビット「Ａ１０」と「Ａ１１」を
使用する幾つかのコマンド定義が、「ＰＡＲＡＳ」アク
セス機構を実行するために、変化すなわち異なって定義
されねばならない場合、ｓｙｎｃ版に対して特に真実で
あり、全体のパッケージ寸法は、同じ又はほとんど同じ
ままである。
の互換性を記載しているが、「ＰＡＲＡＳ」は、現存の
素子とピン互換性があると必ずしも保証されないが、同
様のパッケージ寸法内にとどまると予期される。このこ
とは、図２のアドレスビット「Ａ１０」と「Ａ１１」を
使用する幾つかのコマンド定義が、「ＰＡＲＡＳ」アク
セス機構を実行するために、変化すなわち異なって定義
されねばならない場合、ｓｙｎｃ版に対して特に真実で
あり、全体のパッケージ寸法は、同じ又はほとんど同じ
ままである。
【００３９】上記に言及したように、異なるアクセス段
階に対して、同一組のピンの割り当てられた取扱いのた
めに、本発明によれば、ＤＲＡＭアクセスが僅かにより
遅くなるという可能性が時折あるが、本技法は圧倒的に
重大な改善を有する。実際、アクセス時間への正確な影
響は無視でき、すなわち実施には何も依存しない。読出
しサイクルは高速であることが期待され、任意の遅延は
書込みサイクルのみに影響を与えることになる。各種の
実施が、特徴及び詳細においてのみ異なるが、本発明の
同じ着想を備えた、この構成に対して可能である。ここ
で、非同期モードと同期モードの２つの主要な実施型式
を更に詳細に説明する。先ず、非同期モードを参照する
と、かかる実施に対するアクセスが、図１の構造と相関
して、図３および図４に示される。列アドレスが先ず、
制御線として、図１、３および４の「ｒａｓ」（列アド
レスストローブ）を使用して与えられる。次に、行アド
レスが、「ｃａｓ」信号の制御下で同一ピンにわたって
与えられる。
階に対して、同一組のピンの割り当てられた取扱いのた
めに、本発明によれば、ＤＲＡＭアクセスが僅かにより
遅くなるという可能性が時折あるが、本技法は圧倒的に
重大な改善を有する。実際、アクセス時間への正確な影
響は無視でき、すなわち実施には何も依存しない。読出
しサイクルは高速であることが期待され、任意の遅延は
書込みサイクルのみに影響を与えることになる。各種の
実施が、特徴及び詳細においてのみ異なるが、本発明の
同じ着想を備えた、この構成に対して可能である。ここ
で、非同期モードと同期モードの２つの主要な実施型式
を更に詳細に説明する。先ず、非同期モードを参照する
と、かかる実施に対するアクセスが、図１の構造と相関
して、図３および図４に示される。列アドレスが先ず、
制御線として、図１、３および４の「ｒａｓ」（列アド
レスストローブ）を使用して与えられる。次に、行アド
レスが、「ｃａｓ」信号の制御下で同一ピンにわたって
与えられる。
【００４０】書込みサイクルの場合には、図４に示すよ
うに、「行アドレス」の後で、「データ」が同一ピンに
駆動、すなわち印加される。ゆえに、最初の書込みアク
セスは僅かに遅くなる（行アドレスの後で、データが同
一ピンに出現するために）が、同一列での連続した行へ
の引き続くアクセスは、現存のａｓｙｎｃＤＲＡＭと同
じになる。非同期モードと、その後に記載した同期モー
ドの両方で一般に、書込みよりもはるかに多い読出し数
が、通常のシステムにおいて実行されるので、書込みサ
イクル時の上記に示唆した、取るに足らない性能劣化は
重要でなくなる。加えて、システム設計においてキャッ
シュが使用される場合、この僅かな劣化は更に、非常に
低レベルに縮減される。
うに、「行アドレス」の後で、「データ」が同一ピンに
駆動、すなわち印加される。ゆえに、最初の書込みアク
セスは僅かに遅くなる（行アドレスの後で、データが同
一ピンに出現するために）が、同一列での連続した行へ
の引き続くアクセスは、現存のａｓｙｎｃＤＲＡＭと同
じになる。非同期モードと、その後に記載した同期モー
ドの両方で一般に、書込みよりもはるかに多い読出し数
が、通常のシステムにおいて実行されるので、書込みサ
イクル時の上記に示唆した、取るに足らない性能劣化は
重要でなくなる。加えて、システム設計においてキャッ
シュが使用される場合、この僅かな劣化は更に、非常に
低レベルに縮減される。
【００４１】同期（「ＰＡＲＡＳ」）ＤＲＡＭの最上位
の内部ブロック図が、説明を簡易にするだけのために、
図５に示される。クロックおよびクロックイネーブル信
号が、かかる型式のＤＲＡＭで設けられ、かかる実施の
ためのアクセスが、図２の素子に関連して、図６および
図７に示される。ここで、「ｒａｓ」、「ｃａｓ」等の
ような慣用的な名称は、それらが又、制御コマンドをロ
ードするために使用される際に、付加的な意味をなす。
「列アドレス」は、「ｒａｓ」パルス、及び他の制御信
号の適切な組み合わせでロードされる。次に、「行アド
レス」は、「ｃａｓ」が低レベルであり、他の信号が適
切な状態である同一ピンにわたってロードされる。「活
性化（activation）」、「非活性化（deactivatio
n）」、「予備充電（precharge）」等のような他のコマ
ンドがある。現存のｓｙｎｃＤＲＡＭ規格において、幾
つかのコマンドが、「Ａ１０」および「Ａ１１」ピンを
使用するデータ段階時に発行され得る。本発明の適用に
おいて、これらのコマンドは、再定義され、異なって実
行されて、その結果、２つの付加的なピンの使用となる
が、全体のパッケージ寸法は尚も同一であり得る。
の内部ブロック図が、説明を簡易にするだけのために、
図５に示される。クロックおよびクロックイネーブル信
号が、かかる型式のＤＲＡＭで設けられ、かかる実施の
ためのアクセスが、図２の素子に関連して、図６および
図７に示される。ここで、「ｒａｓ」、「ｃａｓ」等の
ような慣用的な名称は、それらが又、制御コマンドをロ
ードするために使用される際に、付加的な意味をなす。
「列アドレス」は、「ｒａｓ」パルス、及び他の制御信
号の適切な組み合わせでロードされる。次に、「行アド
レス」は、「ｃａｓ」が低レベルであり、他の信号が適
切な状態である同一ピンにわたってロードされる。「活
性化（activation）」、「非活性化（deactivatio
n）」、「予備充電（precharge）」等のような他のコマ
ンドがある。現存のｓｙｎｃＤＲＡＭ規格において、幾
つかのコマンドが、「Ａ１０」および「Ａ１１」ピンを
使用するデータ段階時に発行され得る。本発明の適用に
おいて、これらのコマンドは、再定義され、異なって実
行されて、その結果、２つの付加的なピンの使用となる
が、全体のパッケージ寸法は尚も同一であり得る。
【００４２】書込みサイクルの場合には、図７に示すよ
うに、「行アドレス」の後で、「データ」が同一ピンに
わたって駆動される。最初の書込みサイクルは、慣用的
な同期ＤＲＡＭよりも１クロック周期だけ遅くなると予
期されるが、同一列での引き続くアクセスは、クロック
周期毎となる。最初の書込みサイクルに対する正確な遅
延は、実施および素子技術に従う。
うに、「行アドレス」の後で、「データ」が同一ピンに
わたって駆動される。最初の書込みサイクルは、慣用的
な同期ＤＲＡＭよりも１クロック周期だけ遅くなると予
期されるが、同一列での引き続くアクセスは、クロック
周期毎となる。最初の書込みサイクルに対する正確な遅
延は、実施および素子技術に従う。
【００４３】読出しサイクルで、図６に示すように、
「行アドレス」が与えられた後で、「データ」が同一ピ
ンにわたって検索され、それぞれ「列アドレス」、「行
アドレス」、及び「データ」の順次処理は、図示のよう
に、現存のｓｙｎｃＤＲＡＭに類似したタイミングを有
することになる。
「行アドレス」が与えられた後で、「データ」が同一ピ
ンにわたって検索され、それぞれ「列アドレス」、「行
アドレス」、及び「データ」の順次処理は、図示のよう
に、現存のｓｙｎｃＤＲＡＭに類似したタイミングを有
することになる。
【００４４】本発明の「ＰＡＲＡＳ」技法を使用する、
代表的なシステムレベルの実施を継続し、４Ｍ×６４メ
モリアレー要求の実証例を仮定すると、所望の構成を達
成するために、相当するパッケージ寸法が使用されると
推定して、１６個の現存のアクセス機構に基づいた４Ｍ
×４ＤＲＡＭではなく、ただ４個の４Ｍ×１６「ＰＡＲ
ＡＳ」型式のＤＲＡＭ（ａｓｙｎｃ「ＰＡＲＡＳ」の場
合には、２４ピンのパッケージで、ｓｙｎｃ「ＰＡＲＡ
Ｓ」の場合には、４４ピンのパッケージ）が必要とされ
るだけである。これにより、かなりの基板スペースが節
約され、消費電力が削減され、より良いＭＴＢＦと、将
来の拡張に対してより高密度のＤＲＡＭと互換性のある
落し込みがもたらされる。
代表的なシステムレベルの実施を継続し、４Ｍ×６４メ
モリアレー要求の実証例を仮定すると、所望の構成を達
成するために、相当するパッケージ寸法が使用されると
推定して、１６個の現存のアクセス機構に基づいた４Ｍ
×４ＤＲＡＭではなく、ただ４個の４Ｍ×１６「ＰＡＲ
ＡＳ」型式のＤＲＡＭ（ａｓｙｎｃ「ＰＡＲＡＳ」の場
合には、２４ピンのパッケージで、ｓｙｎｃ「ＰＡＲＡ
Ｓ」の場合には、４４ピンのパッケージ）が必要とされ
るだけである。これにより、かなりの基板スペースが節
約され、消費電力が削減され、より良いＭＴＢＦと、将
来の拡張に対してより高密度のＤＲＡＭと互換性のある
落し込みがもたらされる。
【００４５】４Ｍ×６４から６４Ｍ×６４へと、より大
きなシステムのメモリ要求が将来に必要とされた場合、
ピン互換性があるので、４Ｍ×１６の代わりに６４Ｍ×
１６「ＰＡＲＡＳ」ＤＲＡＭを落し込むことができる。
このことは、費用に係る新規の基板設計、及びそれに続
く重要な製造が陥るはずである、普及した技術とは対照
的である。４Ｍ×４の現存のＤＲＡＭは、将来の６４Ｍ
×４とはピン互換性がないので、市場への時期は重要な
因子であり、厳しく影響されることになる。
きなシステムのメモリ要求が将来に必要とされた場合、
ピン互換性があるので、４Ｍ×１６の代わりに６４Ｍ×
１６「ＰＡＲＡＳ」ＤＲＡＭを落し込むことができる。
このことは、費用に係る新規の基板設計、及びそれに続
く重要な製造が陥るはずである、普及した技術とは対照
的である。４Ｍ×４の現存のＤＲＡＭは、将来の６４Ｍ
×４とはピン互換性がないので、市場への時期は重要な
因子であり、厳しく影響されることになる。
【００４６】更に、上述したように、本発明は、現存の
ＤＲＡＭの×４構成に対して２５６倍より大きな、及び
相当するパッケージ寸法を有する、現存のＤＲＡＭの×
８構成に対して６５５３６倍より大きな記憶サイズに適
合可能である。
ＤＲＡＭの×４構成に対して２５６倍より大きな、及び
相当するパッケージ寸法を有する、現存のＤＲＡＭの×
８構成に対して６５５３６倍より大きな記憶サイズに適
合可能である。
【００４７】そして、より広いデータバンド幅の素子が
目下のところ存在しているが、それらは又、本発明と更
に比較すると、ずっとより大きなパッケージ寸法を有し
ている。
目下のところ存在しているが、それらは又、本発明と更
に比較すると、ずっとより大きなパッケージ寸法を有し
ている。
【００４８】しばしば指摘したように、本発明は又、現
存のｓｙｎｃまたはａｓｙｎｃＤＲＡＭよりもずっと精
細な細分性を与え、多数バンクが設計で使用された場
合、遥かにより少ない数の部品しか消費しない。一例と
して、図９で４Ｍ×６４の４つの独立のバンクが必要と
される場合、図示のように、本発明の基本のアレーは１
６個の素子しか必要としない。このことは、図１０に示
すように、６４個の部品を消費する、現存のａｓｙｎｃ
またはｓｙｎｃＤＲＡＭベースの実施と比較すると良く
分かる。
存のｓｙｎｃまたはａｓｙｎｃＤＲＡＭよりもずっと精
細な細分性を与え、多数バンクが設計で使用された場
合、遥かにより少ない数の部品しか消費しない。一例と
して、図９で４Ｍ×６４の４つの独立のバンクが必要と
される場合、図示のように、本発明の基本のアレーは１
６個の素子しか必要としない。このことは、図１０に示
すように、６４個の部品を消費する、現存のａｓｙｎｃ
またはｓｙｎｃＤＲＡＭベースの実施と比較すると良く
分かる。
【００４９】更に、行アドレスカウンタが好適には、本
発明に組み込まれ、慣用的なａｓｙｎｃ設計よりも高速
のアクセスを有する、順次的アクセスのファーストペー
ジモードを容易にし、すなわち全ての場合で、本発明
は、増大したアドレスとデータバンド幅をもたらし、所
望の場合、結果としてより少ない数の部品となる。従っ
て、本発明のシステム、及び技法は、多数の用途に対し
て計り知れず有用であると予期され、スペースと消費電
力が重んじられる設計に対して、欠くことのできない部
品として働く。
発明に組み込まれ、慣用的なａｓｙｎｃ設計よりも高速
のアクセスを有する、順次的アクセスのファーストペー
ジモードを容易にし、すなわち全ての場合で、本発明
は、増大したアドレスとデータバンド幅をもたらし、所
望の場合、結果としてより少ない数の部品となる。従っ
て、本発明のシステム、及び技法は、多数の用途に対し
て計り知れず有用であると予期され、スペースと消費電
力が重んじられる設計に対して、欠くことのできない部
品として働く。
【００５０】外部回路インターフェースにおいて、上記
のように、メモリコントローラは、慣用的なＤＲＡＭの
設計者が用いるのとは異なったシーケンス、及びタイミ
ングを有し、図３、４、６、及び図７で、データが同一
バス上にあることを可能にする、トライステート型式で
ある列と行アドレスを多重化するために使用される、マ
ルチプレクサ回路を備える。
のように、メモリコントローラは、慣用的なＤＲＡＭの
設計者が用いるのとは異なったシーケンス、及びタイミ
ングを有し、図３、４、６、及び図７で、データが同一
バス上にあることを可能にする、トライステート型式で
ある列と行アドレスを多重化するために使用される、マ
ルチプレクサ回路を備える。
【００５１】最後に要約すると、本発明の使用により、
パッケージ寸法が、現行の素子と相当して維持される
が、データビット数は大幅に増大している。各部品での
増大したデータバンド幅は、結果として、より広いデー
タバスサイズに合致するために、大幅に削減された部品
点数しか要求されないことになり、パッケージ寸法は、
同じに、又はほとんど同じに保たれるが、独自にアドレ
ス可能な位置は大幅に増大される。
パッケージ寸法が、現行の素子と相当して維持される
が、データビット数は大幅に増大している。各部品での
増大したデータバンド幅は、結果として、より広いデー
タバスサイズに合致するために、大幅に削減された部品
点数しか要求されないことになり、パッケージ寸法は、
同じに、又はほとんど同じに保たれるが、独自にアドレ
ス可能な位置は大幅に増大される。
【００５２】「ＰＡＲＡＳ」の最も重要な利点は、シス
テムの実施に重大な影響を与える、より大きなデータバ
ンド幅、及びより高い潜在的な密度にあり、それによ
り、削減された基板の「真の地所」、より低い消費電
力、削減された製造コスト、及び広範囲での落し込みピ
ン互換性が可能となる。
テムの実施に重大な影響を与える、より大きなデータバ
ンド幅、及びより高い潜在的な密度にあり、それによ
り、削減された基板の「真の地所」、より低い消費電
力、削減された製造コスト、及び広範囲での落し込みピ
ン互換性が可能となる。
【００５３】当業者は、更なる変形を想到するであろう
が、かかる変形は、特許請求の範囲に規定される、本発
明の趣旨、及び範囲内に入ると考えられる。
が、かかる変形は、特許請求の範囲に規定される、本発
明の趣旨、及び範囲内に入ると考えられる。
【００５４】
【発明の効果】本発明は上述のように構成したので、慣
用的なＤＲＡＭ素子と比較して、同一構成に対しては部
品点数の削減を可能にし、相当する密度に対しては、よ
り低い消費電力、より少ない製造およびアセンブリコス
ト、より良いＭＴＢＦ、より精細な細分性、及びＤＲＡ
Ｍの広範囲に対する大いに拡張されたピン互換性を備え
た、より小さなパッケージ寸法を提供することが可能と
なる。
用的なＤＲＡＭ素子と比較して、同一構成に対しては部
品点数の削減を可能にし、相当する密度に対しては、よ
り低い消費電力、より少ない製造およびアセンブリコス
ト、より良いＭＴＢＦ、より精細な細分性、及びＤＲＡ
Ｍの広範囲に対する大いに拡張されたピン互換性を備え
た、より小さなパッケージ寸法を提供することが可能と
なる。
【図１】本発明の実施に適応される、例示的または代表
的な２４ピンの非同期４Ｍ×４を基本線とする非同期Ｄ
ＲＡＭ、及び制御線とピンの平面図である。
的な２４ピンの非同期４Ｍ×４を基本線とする非同期Ｄ
ＲＡＭ、及び制御線とピンの平面図である。
【図２】４４ピンの同期ＤＲＡＭ版の類似した図であ
る。
る。
【図３】読出しサイクル時のアドレッシング、及びデー
タアクセスを示す、本発明による、図１の素子を動作さ
せる方法、及びシーケンスの制御信号と動作タイミング
の図である。
タアクセスを示す、本発明による、図１の素子を動作さ
せる方法、及びシーケンスの制御信号と動作タイミング
の図である。
【図４】書込みサイクル時のアドレッシング、及びデー
タアクセスを示す、本発明による、図１の素子を動作さ
せる方法、及びシーケンスの制御信号と動作タイミング
の図である。
タアクセスを示す、本発明による、図１の素子を動作さ
せる方法、及びシーケンスの制御信号と動作タイミング
の図である。
【図５】本発明の技法、及びインターフェースに従っ
て、図２の同期素子を動作させるための装置のブロッ
ク、及び回路図である。
て、図２の同期素子を動作させるための装置のブロッ
ク、及び回路図である。
【図６】図３のタイミング、及び動作図に対応するが、
本発明による図５および図２のＳＤＲＡＭ素子の動作を
示す。
本発明による図５および図２のＳＤＲＡＭ素子の動作を
示す。
【図７】図４のタイミング、及び動作図に対応するが、
本発明による図５および図２のＳＤＲＡＭ素子の動作を
示す。
本発明による図５および図２のＳＤＲＡＭ素子の動作を
示す。
【図８】本発明のダイナミック・ランダム・アクセス・
メモリ素子を使用する、４Ｍ×６４構成を示すブロック
図である。
メモリ素子を使用する、４Ｍ×６４構成を示すブロック
図である。
【図９】本発明のダイナミック・ランダム・アクセス・
メモリ素子を使用する、１６Ｍ×６４構成を示すブロッ
ク図である。
メモリ素子を使用する、１６Ｍ×６４構成を示すブロッ
ク図である。
【図１０】図９のシステムと従来技術を対比する類似の
図である。
図である。
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 現行のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子に対して改良されたデータ バンド幅とアドレッシング範囲、及び／又はより小型のＤＲＡＭ素子に対して等価なデータバン ド幅とアドレッシング範囲を与える改良型ＤＲＡＭ用の方法および装置
Claims (16)
- 【請求項１】 列アドレスと行アドレス、データ入力、
データ出力、及びイネーブルピンを慣用的に有し、前記
ピンに対応して接続されるアドレッシング、データ読出
し／書込みサイクル制御線で動作する型式のダイナミッ
ク・ランダム・アクセス・メモリ素子のデータバンド
幅、及びアドレッシング範囲能力を改良する方法であ
り、該方法は、 読出し／書込みサイクルの各々で、それぞれ初期に所定
組のピンに、列アドレスをアドレッシングし、 次に、前記読出し／書込みサイクルの各々で、同一の所
定組のピンに、列に沿って、行アドレスをアドレッシン
グし、 次に、前記読出し／書込みサイクルの各々で、及びそれ
ぞれの行アドレスのアドレッシングに続いて、それぞれ
書込み／読出しサイクル時に、同一の所定組のピンに関
してデータを供給、及び検索することからなり、 それによって、アドレッシング、書込み、及び読出しに
必要とされるピン数を削減し、従って素子のデータバン
ド幅、及びアドレッシング範囲能力を増大する方法。 - 【請求項２】 慣用的なＤＲＡＭと実質的に同じ素子ピ
ン数が維持されるが、ＤＲＡＭの残りのピンと共に、付
加的なデータ処理能力を可能にする、必要とされる所定
組のピン数を削減し、それによって、実質的に同じサイ
ズの素子に対して、増大したデータバンド幅、及びアド
レッシング範囲能力を提供する、請求項１に記載の方
法。 - 【請求項３】 増大したアドレッシング能力が、ＤＲＡ
Ｍ素子に設けられる各データピンの４倍の倍数である、
請求項２に記載の方法。 - 【請求項４】 増大したアドレッシング能力が、単一ビ
ットＤＲＡＭに対しては４倍であり、４ビット幅ＤＲＡ
Ｍに対しては２５６倍より大きく、８ビット幅ＤＲＡＭ
に対しては６５５３６倍より大きく、「ｎ」ビット幅の
慣用的なＤＲＡＭに対しては２2n倍より大きいアドレッ
シング能力を備える、請求項３に記載にの方法。 - 【請求項５】 前記素子は、４Ｍ×４の実質的に２４ピ
ンＤＲＡＭ、及び４４ピンＳＤＲＡＭのうちの一つであ
り、前記増大した能力が６４ギガビットに拡大される、
請求項４に記載の方法。 - 【請求項６】 必要とされる所定組のピン数の削減は、
等価なデータバンド幅、及びアドレッシング能力の型式
の、慣用的に使用されるダイナミック・ランダム・アク
セス・メモリ素子よりも小さな素子の使用を可能にす
る、請求項１に記載の方法。 - 【請求項７】 ダイナミック・ランダム・アクセス・メ
モリ素子は、非同期ＤＲＡＭの型式であり、最初の書込
みサイクルのアクセスは、前記同一の所定ピン上の行ア
ドレスの後で発生するので、慣用的な非同期ＤＲＡＭ素
子における場合のように、独立の列、行、及びデータピ
ンが使用された場合よりは僅かに遅くなるが、同一列に
おける連続した行に対する、引き続く書込みサイクルの
アクセスに対してはそうではない、請求項１に記載の方
法。 - 【請求項８】 読出しサイクルにおいて、列アドレス、
行アドレス、及びデータシーケンスのタイミングは、前
記慣用的な非同期ＤＲＡＭの列アドレス、行アドレス、
及びデータシーケンスのタイミングに対応する、請求項
７に記載の方法。 - 【請求項９】 ダイナミック・ランダム・アクセス・メ
モリ素子は、同期ＳＤＲＡＭの型式であり、書込み／読
出しサイクルのアクセスは、クロックにより制御され、
最初の書込みサイクルのアクセスは、行アドレスの後で
発生するので、慣用的なＳＤＲＡＭ素子における場合の
ように、独立の列、行、及びデータピンが使用された場
合よりは僅かに遅くなるが、同一列における連続した行
に対する、引き続く書込みサイクルのアクセスに対して
はそうではなく、列アドレス、行アドレス、及びデータ
シーケンスのタイミングは、前記慣用的なＳＤＲＡＭの
列アドレス、行アドレス、及びデータシーケンスのタイ
ミングに対応する、請求項１に記載の方法。 - 【請求項１０】 列アドレスと行アドレス、データ入
力、データ出力、イネーブルピン、及び前記ピンとの接
続のためのアドレッシング、データ読出し／書込みサイ
クル制御線が設けられたＤＲＡＭ素子を組み合わせて有
する、ダイナミック・ランダム・アクセス・メモリ装置
において、 書込み／読出しサイクルの各々の間、列アドレスのアド
レッシングのために、ｒａｓ制御線を所定組の前記ピン
に接続して、それぞれのサイクルの間、前記所定組のピ
ンに関して列をアドレスする手段と、 それぞれの書込み／読出しサイクルの間、行アドレスの
アドレッシングのために、ｃａｓ制御線を同一の所定組
のピンに次に接続して、それぞれのサイクルの間、列の
連続した行を順次処理する手段と、 それぞれの行のアドレッシングの後に続く、それぞれの
書込み／読出しサイクルの各々の間動作可能であり、そ
れに基づき、それぞれの書込み／読出しサイクルの間、
同一の所定組のピンに、及びピンから、それぞれデータ
を供給、及び検索する手段とからなる装置。 - 【請求項１１】 ＤＲＡＭ素子は、順次的に列と行アド
レッシングを与えるが、アドレスインターフェーシング
とは独立に、及び異なるピンでデータインターフェーシ
ングを実行することにより動作される慣用的なＤＲＡＭ
と同じ寸法の、及び前記所定組のピン数より多いが、前
記慣用的なＤＲＡＭと同じピン数のパッケージ内に収容
され、それにより、前記所定組のピンよりも多いピン
が、前記慣用的なＤＲＡＭに優って増大したデータバン
ド幅とアドレッシング範囲を含む、増大したアクセス能
力をもたらすために、使用可能である、請求項１０に記
載の装置。 - 【請求項１２】 所定組のピンは、順次的に列と行アド
レッシングを与えるが、アドレスインターフェーシング
とは独立に、及び異なるピンでデータインターフェーシ
ングを実行することにより、動作される慣用的なＤＲＡ
Ｍにより必要とされるよりも少ない数であり、それによ
り、前記慣用的なＤＲＡＭと等価なデータバンド幅、及
びアドレッシング範囲を得るのにより小さなパッケージ
である、請求項１０に記載の装置。 - 【請求項１３】 ＤＲＡＭ素子が、非同期および同期素
子のうちの一つである、請求項１０に記載の装置。 - 【請求項１４】 同期素子には、書込み／読出しサイク
ルのアクセスを制御するためのクロック手段が設けられ
る、請求項１３に記載の装置。 - 【請求項１５】 増大したアドレッシング能力が、単一
ビットＤＲＡＭに対しては４倍になり、４ビット幅ＤＲ
ＡＭに対しては２５６倍より大きく得られ、８ビット幅
ＤＲＡＭに対しては６５５３６倍より大きく得られるこ
とを可能にし、「ｎ」ビット幅の慣用的なＤＲＡＭに対
しては２2n倍より大きいアドレッシング能力を備える手
段が設けられる、請求項１１に記載の装置。 - 【請求項１６】 前記素子は、４Ｍ×４の実質的に２４
ピンＤＲＡＭ、及び４４ピンＳＤＲＡＭのうちの一つで
あり、所定組のピンは、約１２ピン程度であり、前記増
大した能力が６４ギガビットに拡大され得る、請求項１
５に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/320,058 US5590078A (en) | 1994-10-07 | 1994-10-07 | Method of and apparatus for improved dynamic random access memory (DRAM) providing increased data bandwidth and addressing range for current DRAM devices and/or equivalent bandwidth and addressing range for smaller DRAM devices |
| US320058 | 1994-10-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08315565A true JPH08315565A (ja) | 1996-11-29 |
Family
ID=23244694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260304A Pending JPH08315565A (ja) | 1994-10-07 | 1995-10-06 | 現行のダイナミック・ランダム・アクセス・メモリ（ｄｒａｍ）素子に対して改良されたデータバンド幅とアドレッシング範囲、及び／又はより小型のｄｒａｍ素子に対して等価なデータバンド幅とアドレッシング範囲を与える改良型ｄｒａｍ用の方法および装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5590078A (ja) |
| EP (1) | EP0706186A3 (ja) |
| JP (1) | JPH08315565A (ja) |
| KR (1) | KR960015576A (ja) |
| CN (1) | CN1152780A (ja) |
| CA (1) | CA2159953A1 (ja) |
| MX (1) | MX9504236A (ja) |
| TW (1) | TW288202B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719149B1 (ko) * | 2005-09-28 | 2007-05-18 | 주식회사 하이닉스반도체 | 신호 정렬 회로 및 이를 구비한 반도체 메모리 소자 |
| US7804723B2 (en) | 2005-09-28 | 2010-09-28 | Hynix Semiconductor Inc. | Semiconductor memory device with signal aligning circuit |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US6804760B2 (en) * | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
| US6199142B1 (en) * | 1996-07-01 | 2001-03-06 | Sun Microsystems, Inc. | Processor/memory device with integrated CPU, main memory, and full width cache and associated method |
| US6031767A (en) * | 1996-09-18 | 2000-02-29 | International Business Machines Corporation | Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information |
| US6016537A (en) * | 1997-03-07 | 2000-01-18 | Advanced Micro Devices, Inc. | Method and apparatus for address multiplexing to support variable DRAM sizes |
| US6260101B1 (en) | 1997-03-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices |
| US6327640B1 (en) | 1997-03-07 | 2001-12-04 | Advanced Micro Devices, Inc. | Overlapping peripheral chip select space with DRAM on a microcontroller with an integrated DRAM controller |
| US6706402B2 (en) | 2001-07-25 | 2004-03-16 | Nantero, Inc. | Nanotube films and articles |
| US7566478B2 (en) | 2001-07-25 | 2009-07-28 | Nantero, Inc. | Methods of making carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| US6919592B2 (en) | 2001-07-25 | 2005-07-19 | Nantero, Inc. | Electromechanical memory array using nanotube ribbons and method for making same |
| US6924538B2 (en) | 2001-07-25 | 2005-08-02 | Nantero, Inc. | Devices having vertically-disposed nanofabric articles and methods of making the same |
| US6643165B2 (en) | 2001-07-25 | 2003-11-04 | Nantero, Inc. | Electromechanical memory having cell selection circuitry constructed with nanotube technology |
| US7259410B2 (en) | 2001-07-25 | 2007-08-21 | Nantero, Inc. | Devices having horizontally-disposed nanofabric articles and methods of making the same |
| US6835591B2 (en) | 2001-07-25 | 2004-12-28 | Nantero, Inc. | Methods of nanotube films and articles |
| US6574130B2 (en) | 2001-07-25 | 2003-06-03 | Nantero, Inc. | Hybrid circuit having nanotube electromechanical memory |
| US6911682B2 (en) | 2001-12-28 | 2005-06-28 | Nantero, Inc. | Electromechanical three-trace junction devices |
| US6784028B2 (en) | 2001-12-28 | 2004-08-31 | Nantero, Inc. | Methods of making electromechanical three-trace junction devices |
| US7176505B2 (en) | 2001-12-28 | 2007-02-13 | Nantero, Inc. | Electromechanical three-trace junction devices |
| KR100878231B1 (ko) * | 2002-02-08 | 2009-01-13 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법과 프레임 메모리 |
| US7335395B2 (en) | 2002-04-23 | 2008-02-26 | Nantero, Inc. | Methods of using pre-formed nanotubes to make carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| US7466160B2 (en) * | 2002-11-27 | 2008-12-16 | Inapac Technology, Inc. | Shared memory bus architecture for system with processor and memory units |
| US7560136B2 (en) | 2003-01-13 | 2009-07-14 | Nantero, Inc. | Methods of using thin metal layers to make carbon nanotube films, layers, fabrics, ribbons, elements and articles |
| CN100343822C (zh) * | 2003-10-27 | 2007-10-17 | 华为技术有限公司 | 地址复用逻辑实现与sdram兼容的方法 |
| CN100343823C (zh) * | 2003-10-27 | 2007-10-17 | 华为技术有限公司 | 地址复用逻辑兼容多种sdram的方法 |
| CN100343824C (zh) * | 2003-11-07 | 2007-10-17 | 华为技术有限公司 | 一种实现sdram兼容设计的方法 |
| KR101048380B1 (ko) * | 2005-05-21 | 2011-07-12 | 삼성전자주식회사 | 메모리 모듈 장치 |
| US7965530B2 (en) * | 2005-05-21 | 2011-06-21 | Samsung Electronics Co., Ltd. | Memory modules and memory systems having the same |
| US7593271B2 (en) * | 2006-05-04 | 2009-09-22 | Rambus Inc. | Memory device including multiplexed inputs |
| WO2008042403A2 (en) * | 2006-10-03 | 2008-04-10 | Inapac Technologies, Inc. | Memory accessing circuit system |
| US8462561B2 (en) * | 2011-08-03 | 2013-06-11 | Hamilton Sundstrand Corporation | System and method for interfacing burst mode devices and page mode devices |
| CN105788027B (zh) * | 2016-03-17 | 2019-12-17 | 中车株洲电力机车有限公司 | 一种事件记录装置及其记录方法 |
| CN111045965B (zh) * | 2019-10-25 | 2021-06-04 | 南京大学 | 一种多通道无冲突拆分的硬件实现方法及运行该方法的计算机设备与可读存储介质 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4449207A (en) * | 1982-04-29 | 1984-05-15 | Intel Corporation | Byte-wide dynamic RAM with multiplexed internal buses |
| US5150328A (en) * | 1988-10-25 | 1992-09-22 | Internation Business Machines Corporation | Memory organization with arrays having an alternate data port facility |
| US5440749A (en) * | 1989-08-03 | 1995-08-08 | Nanotronics Corporation | High performance, low cost microprocessor architecture |
| US5511024A (en) * | 1993-06-02 | 1996-04-23 | Rambus, Inc. | Dynamic random access memory system |
-
1994
- 1994-10-07 US US08/320,058 patent/US5590078A/en not_active Expired - Lifetime
-
1995
- 1995-10-05 CA CA002159953A patent/CA2159953A1/en not_active Abandoned
- 1995-10-06 MX MX9504236A patent/MX9504236A/es unknown
- 1995-10-06 JP JP7260304A patent/JPH08315565A/ja active Pending
- 1995-10-06 KR KR1019950034257A patent/KR960015576A/ko not_active Application Discontinuation
- 1995-10-06 EP EP95307110A patent/EP0706186A3/en not_active Withdrawn
- 1995-10-09 CN CN95117951A patent/CN1152780A/zh active Pending
- 1995-11-10 TW TW084111950A patent/TW288202B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719149B1 (ko) * | 2005-09-28 | 2007-05-18 | 주식회사 하이닉스반도체 | 신호 정렬 회로 및 이를 구비한 반도체 메모리 소자 |
| US7804723B2 (en) | 2005-09-28 | 2010-09-28 | Hynix Semiconductor Inc. | Semiconductor memory device with signal aligning circuit |
Also Published As
| Publication number | Publication date |
|---|---|
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