KR100699810B1 - 버스 효율을 향상시키는 반도체 메모리장치 및 메모리시스템 - Google Patents

버스 효율을 향상시키는 반도체 메모리장치 및 메모리시스템 Download PDF

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Abstract

버스 효율을 향상시키는 반도체 메모리장치 및 이를 채용하는 메모리 시스템이 제공된다. 상기 반도체 메모리장치는, 로우 어드레스 스트로브를 위한 제1 칩 선택신호를 수신하는 제1 칩 선택신호 입력핀 및 칼럼 어드레스 스트로브를 위한 제2 칩 선택신호를 수신하는 제2 칩 선택신호 입력핀을 별도로 구비한다. 또한 상기 반도체 메모리장치는, 로우 명령을 수신하는 로우 명령 입력핀 및 칼럼 명령을 수신하는 칼럼 명령 입력핀을 별도로 구비한다. 또한 상기 반도체 메모리장치는 로우 어드레스를 수신하는 복수개의 로우 어드레스 입력핀들 및 칼럼 어드레스를 수신하는 복수개의 칼럼 어드레스 입력핀들을 별도로 구비한다. 특히 상기 반도체 메모리장치에서는 상기 로우 명령 및 상기 칼럼 명령이 클럭신호의 연속되는 두 개의 틱(Tick), 즉 두 에지에 응답하여 입력된다. 한편 상기 반도체 메모리장치를 채용하는 메모리 시스템에서는 상기 제1 칩 선택신호 및 상기 제2 칩 선택신호가 메모리 콘트롤러로부터 발생되어 서로 다른 버스라인을 통해 각 메모리 모듈로 입력된다.

Description

버스 효율을 향상시키는 반도체 메모리장치 및 메모리 시스템{Semiconductor memory device and memory system for improving bus efficiency}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 싱크로너스 디램의 핀 구성(Pin configuration)을 나타내는 도면이다.
도 2는 도 1에 도시된 종래의 싱크로너스 디램을 채용하는 메모리 시스템을 나타내는 도면이다.
도 3은 도 2에 도시된 종래의 메모리 시스템에서 독출동작시의 프로토콜(Protocol)을 나타내는 타이밍도이다.
도 4는 본 발명에 따른 반도체 메모리장치의 핀 구성을 나타내는 도면이다.
도 5는 도 4에 도시된 본 발명에 따른 반도체 메모리장치를 채용하는 본 발명에 따른 메모리 시스템을 나타내는 도면이다.
도 6 및 도 7은 도 5에 도시된 본 발명에 따른 메모리 시스템에서 독출동작시의 프로토콜(Protocol)을 나타내는 타이밍도이다.
본 발명은 반도체 메모리장치 및 메모리 시스템에 관한 것으로, 특히 버스효율을 향상시키는 반도체 메모리장치 및 메모리 시스템에 관한 것이다.
그동안 메모리장치는 주로 고집적화 및 이에 기반한 대용량화에 중점을 두고 발전되어 왔으며, 한편 컴퓨터 시스템의 중심이 되는 중앙처리장치는 주로 고속화에 중점을 두고 발전되어 왔다. 그 결과 컴퓨터 시스템에서 중앙처리장치와 메모리장치 간의 동작속도의 차이가 점점 더 커지고 있으며, 최근에는 메모리장치의 동작속도가 전체 컴퓨터 시스템의 성능을 제한하는 주요 요인이 되고 있다.
이에 따라 컴퓨터 시스템의 동작속도를 향상시키기 위해 고속 메모리장치에 대한 연구뿐만 아니라 고성능 메모리 시스템에 대한 연구가 계속되고 있다. 메모리 시스템의 고속화를 위해서는 무었보다도 먼저 고속 메모리장치가 개발되어야 하며 이와 함께 메모리 시스템의 버스 효율이 향상되어야 한다.
한편 메모리 시스템의 고속화를 위해 시스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되었으며, 싱크로너스 디램의 등장으로 데이터 전송속도가 획기적으로 증가되었다. 그러나 싱크로너스 디램에서는 핀수를 줄이기 위하여 로우 어드레스 스트로브(RAS) 명령과 칼럼 어드레스 스트로브(CAS) 명령이 어드레스를 공유하며 모든 명령들이 칩 선택신호(CS)와 동시에 인가되어야 한다. 이로 인하여 싱크로너스 디램은 메모리 시스템의 버스 효율을 떨어뜨리며 결국 메모리 시스템의 성능을 제약하는 단점이 있다.
도 1은 종래의 싱크로너스 디램의 핀 구성(Pin configuration)을 나타내는 도면이고, 도 2는 도 1에 도시된 종래의 싱크로너스 디램을 채용하는 메모리 시스템을 나타내는 도면이다. 도 1에는 데이터 입출력과 관련된 핀들만이 도시되어 있으며 또한 핀들의 순서는 임의로 배열되어 있다.
도 1을 참조하면, 종래의 싱크로너스 디램(100)은, 클럭신호(CK)를 수신하는 입력핀(11), 클럭 인에이블 신호(CKE)를 수신하는 입력핀(12), 칩 선택신호(CS)를 수신하는 입력핀(13), 로우 어드레스 스트로브 신호(RASB)를 수신하는 입력핀(14), 칼럼 어드레스 스트로브 신호(CASB)를 수신하는 입력핀(15), 및 기입 인에이블 신호(WEB)를 수신하는 입력핀(16)을 구비한다. 또한 종래의 싱크로너스 디램(100)은, 어드레스(Ai, i는 1 내지 n)를 수신하는 복수개의 어드레스 입력핀들(17-1 내지 17-n) 및 데이터(DQi, i는 1 내지 n)를 수신하거나 출력하는 복수개의 데이터 입출력 핀들(18-1 내지 18-n)을 구비한다.
클럭 인에이블 신호(CKE), 칩 선택신호(CS), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 및 기입 인에이블 신호(WEB)는 명령신호라 불리며 도 2에 도시된 메모리 콘트롤러(21)에서 발생된다. 또한 클럭신호(CK) 및 어드레스(Ai)도 메모리 콘트롤러(21)에서 발생된다. 데이터(DQi)는 기입동작시에는 메모리 콘트롤러(21)에서 출력되고 독출동작시에는 싱크로너스 디램(100)에서 출력된다. 종래의 싱크로너스 디램(100)에서는 로우 어드레스 및 칼럼 어드레스가 동일한 입력핀들, 즉 어드레스 입력핀들(17-1 내지 17-n)을 통해 입력된다.
도 2를 참조하면, 종래의 메모리 시스템은, 도 1에 도시된 바와 같은 핀 구 성을 갖는 다수개의 싱크로너스 디램들(M)이 장착되는 메모리 모듈들(21-1 내지 21-4)과 싱크로너스 디램들(M)을 제어하는 메모리 콘트롤러(23)를 구비한다. 도 2에서 RASB0, CASB0, CS0는 메모리 모듈(21-1)에 대한 것들임을 나타내고, RASB1, CASB1, CS1은 메모리 모듈(21-2)에 대한 것들임을 나타낸다. 또한 RASB2, CASB2, CS2는 메모리 모듈(21-3)에 대한 것들임을 나타내고, RASB3, CASB3, CS3은 메모리 모듈(21-4)에 대한 것들임을 나타낸다.
도 3은 도 2에 도시된 종래의 메모리 시스템에서 독출동작시의 프로토콜(Protocol)을 나타내는 타이밍도이다. 여기에서는 도 2에 도시된 메모리 모듈들중 2개의 메모리 모듈(21-1, 21-2)로부터 데이터를 연속적으로 독출하는 경우가 도시된다. 또한 도 3에는 메모리 모듈(21-1)에 대한 독출 타이밍도와 메모리 모듈(21-2)에 대한 독출 타이밍도가 나누어 도시되어 있다.
도 3에서 tRCD, 즉 RASB의 활성화 시점(논리"하이"로부터 논리"로우"로 천이하는 시점)부터 CASB의 활성화 시점(논리"하이"로부터 논리"로우"로 천이하는 시점)까지의 시간은 2 클럭 싸이클(2T)이고, CL, 즉 칼럼 어드레스 스트로브 레이턴시는 2 클럭 싸이클(2T)이며 BL, 즉 버스트 길이는 2 클럭 싸이클(2T)이라고 가정한다.
그런데 도 2에 도시된 종래의 메모리 시스템에서는 2개의 메모리 모듈(21-1, 21-2)로부터 데이터를 연속적으로 독출할 경우, 도 3에 도시된 바와 같이 클럭 싸이클(t8)에서 데이터 버스 상에 데이터가 없는 공간이 존재하게 된다. 즉 종래의 메모리 시스템에서는 불가피하게 버블 클럭 싸이클(t8)이 추가되며 이로 인하여 버 스 효율이 떨어지며 결국 메모리 시스템의 성능이 제약되는 단점이 있다.
한편 종래의 메모리 시스템에서 버블 클럭 싸이클(t8)을 제거하기 위해 만약 메모리 모듈(21-2)에 대한 독출 타이밍을 한 클럭 싸이클 앞당기는 경우에는 메모리 모듈(21-1)에 대한 칼럼 어드레스(CA1)와 메모리 모듈(21-2)에 대한 로우 어드레스(RA2)가 동시에 인가되어야 하나, 어드레스들은 동일한 버스라인들을 통해 인가되므로 이는 프로토콜의 정의에 따라 불가능하다.
따라서 본 발명이 이루고자하는 기술적 과제는 버스 효율을 향상시키는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 버스 효율을 향상시키는 메모리 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 클럭신호를 수신하는 클럭 입력핀; 메모리 콘트롤러로부터 로우 어드레스 스트로브를 위한 제1 칩 선택신호를 수신하는 제1 칩 선택신호 입력핀; 상기 메모리 콘트롤러로부터 칼럼 어드레스 스트로브를 위한 제2 칩 선택신호를 수신하는 제2 칩 선택신호 입력핀; 상기 메모리 콘트롤러로부터 로우 명령을 수신하는 로우 명령 입력핀; 상기 메모리 콘트롤러로부터 칼럼 명령을 수신하는 칼럼 명령 입력핀; 상기 메모리 콘트롤러로부터 로우 어드레스를 수신하는 복수개의 로우 어드레스 입력핀들; 및 상기 메모리 콘트롤러로부터 칼럼 어드레스를 수신하는 복수개의 칼럼 어드레스 입력핀들을 구비하고, 상기 로우 명령은 상기 제1 칩 선택신호에 동기되고 상기 칼럼 명령은 상기 제2 칩 선택신호에 동기되어 각각 상기 클럭신호의 연속되는 두 에지에 걸쳐서 상기 클럭신호의 한 싸이클 동안에 입력되는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
또한 상기 로우 어드레스는 상기 제1 칩 선택신호에 동기되고 상기 칼럼 어드레스는 상기 제2 칩 선택신호에 동기되어 각각 상기 클럭신호의 연속되는 두 에지에 걸쳐서 상기 클럭신호의 한 싸이클 동안에 입력된다.
삭제
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 클럭신호를 수신하는 클럭 입력핀; 메모리 콘트롤러로부터 제1 칩 선택신호를 수신하는 제1 칩 선택신호 입력핀; 상기 메모리 콘트롤러로부터 제2 칩 선택신호를 수신하는 제2 칩 선택신호 입력핀; 상기 메모리 콘트롤러로부터 제1 명령을 수신하는 제1 명령 입력핀; 및 상기 메모리 콘트롤러로부터 제2 명령을 수신하는 제2 명령 입력핀을 구비하고, 상기 제1 명령은 상기 제1 칩 선택신호에 동기되고 상기 제2 명령은 상기 제2 칩 선택신호에 동기되어 각각 상기 클럭신호의 연속되는 두 에지에 걸쳐서 상기 클럭신호의 한 싸이클 동안에 입력되는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
상기 반도체 메모리장치는, 상기 메모리 콘트롤러로부터 제1 어드레스를 수신하는 복수개의 제1 어드레스 입력핀들; 및 상기 메모리 콘트롤러로부터 제2 어드레스를 수신하는 복수개의 제2 어드레스 입력핀들을 더 구비하고, 상기 제1 어드레스는 상기 제1 칩 선택신호에 동기되고 상기 제2 어드레스는 상기 제2 칩 선택신호에 동기되어 각각 상기 클럭신호의 연속되는 두 에지에 걸쳐서 상기 클럭신호의 한 싸이클 동안에 입력된다.
삭제
또한 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 다수개의 반도체 메모리장치들이 장착되는 메모리 모듈들과 상기 반도체 메모리장치들을 제어하는 메모리 콘트롤러를 구비하는 메모리 시스템에 있어서, 상기 반도체 메모리장치들 각각은, 제1 칩 선택신호를 수신하는 제1 칩 선택신호 입력핀; 및 제2 칩 선택신호를 수신하는 제2 칩 선택신호 입력핀을 별도로 구비하고, 상기 제1 칩 선택신호 및 상기 제2 칩 선택신호는 상기 메모리 콘트롤러로부터 발생되어 서로 다른 버스라인을 통해 상기 각 메모리 모듈로 입력되는 것을 특징으로 하는 메 모리 시스템이 제공된다.
상기 반도체 메모리장치들 각각은, 제1 명령을 수신하는 제1 명령 입력핀; 및 제2 명령을 수신하는 제2 명령 입력핀을 별도로 더 구비하고, 상기 제1 명령을 전송하는 버스라인과 상기 제2 명령을 전송하는 버스라인은 분리된다.
또한 상기 반도체 메모리장치들 각각은, 제1 어드레스를 수신하는 복수개의 제1 어드레스 입력핀들; 및 제2 어드레스를 수신하는 복수개의 제2 어드레스 입력핀들을 별도로 더 구비하고, 상기 제1 어드레스를 전송하는 버스라인들과 상기 제2 어드레스를 전송하는 버스라인들은 분리된다.
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삭제
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 반도체 메모리장치의 핀 구성(Pin configuration)를 나타내는 도면이다. 여기에서는 데이터 입출력과 관련된 핀들만이 도시되어 있으며 또한 핀들의 순서는 임의로 배열되어 있다.
도 4를 참조하면, 본 발명에 따른 반도체 메모라장치(400)는 디램이며, 메모리 콘트롤러로부터 로우 어드레스 스트로브를 위한 제1 칩 선택신호(RCS)를 수신하는 제1 칩 선택신호 입력핀(43)과 메모리 콘트롤러로부터 칼럼 어드레스 스트로브를 위한 제2 칩 선택신호(CCS)를 수신하는 제2 칩 선택신호 입력핀(44)을 별도로 구비한다.
또한 본 발명에 따른 반도체 메모라장치(400)는, 메모리 콘트롤러로부터 로우 명령(RC)을 수신하는 로우 명령 입력핀(45)과 메모리 콘트롤러로부터 칼럼 명령(CC)을 수신하는 칼럼 명령 입력핀(46)을 별도로 구비한다.
또한 본 발명에 따른 반도체 메모라장치(400)는, 메모리 콘트롤러로부터 로우 어드레스(RAi, i는 1 내지 n)를 수신하는 복수개의 로우 어드레스 입력핀들(47-1 내지 47-n)과 메모리 콘트롤러로부터 칼럼 어드레스(CAi, i는 1 내지 n)를 수신하는 복수개의 칼럼 어드레스 입력핀들(48-1 내지 48-n)을 별도로 구비한다.
또한 본 발명에 따른 반도체 메모리장치(400)는, 상술한 핀들로 입력되는 신 호들을 동기시키기 위해 클럭신호(CK)를 수신하는 클럭 입력핀(41), 클럭 인에이블 신호(CKE)를 수신하는 클럭 인에이블 핀(42), 및 메모리 콘트롤러로부터 데이터(DQi, i는 1 내지 n)를 수신하거나 메모리 콘트롤러로 데이터(DQi, i는 1 내지 n)를 출력하는 복수개의 데이터 입출력 핀들(49-1 내지 49-n)을 구비한다. 클럭신호(CK) 및 클럭 인에이블 신호(CKE)는 메모리 콘트롤러로부터 발생되는 것이 바람직하나 필요에 따라 다른 논리회로에 의해 발생될 수도 있다.
특히 본 발명에 따른 반도체 메모리장치(400)에서는, 로우 명령(RC)은 제1 칩 선택신호(RCS)에 동기되고 칼럼 명령(CC)은 제2 칩 선택신호(CCS)에 동기되어 각각 두개의 틱(Tick)에 의해 반도체 메모리장치 내부로 입력된다. 다시말해 로우 명령(RC)은 클럭신호(CK)의 연속되는 두 에지(예컨대 도 6의 타이밍도에서 T2 싸이클의 폴링 에지 및 라이징 에지)에 걸쳐서 클럭신호(CK)의 한 싸이클(T2 싸이클) 동안에 반도체 메모리장치 내부로 입력된다.(도 6의 타이밍도에서 T2 싸이클 동안에 RC는 논리 "하이") 그리고 칼럼 명령(CC)은 클럭신호(CK)의 연속되는 두 에지(예컨대 도 6의 타이밍도에서 T4 싸이클의 폴링 에지 및 라이징 에지)에 걸쳐서 클럭신호(CK)의 한 싸이클(T4 싸이클) 동안에 반도체 메모리장치 내부로 입력된다.(도 6의 타이밍도에서 T4 싸이클 동안에 CC는 논리 "로우") 또한 로우 어드레스(RAi, i는 1 내지 n)는 제1 칩 선택신호(RCS)에 동기되고 칼럼 어드레스(CAi, i는 1 내지 n)는 제2 칩 선택신호(CCS)에 동기되어 각각 두개의 틱(Tick)에 의해, 즉 클럭신호(CK)의 연속되는 두 에지에 걸쳐서 클럭신호(CK)의 한 싸이클 동안에 반도체 메모리장치 내부로 입력된다. 예컨대, 로우 어드레스(RA1)는 제1 칩 선택신호(RCS)에 동기되어 클럭신호(CK)의 연속되는 두 에지(도 6의 타이밍도에서 T2 싸이클의 폴링 에지 및 라이징 에지)에 걸쳐서 클럭신호(CK)의 한 싸이클(T2 싸이클) 동안에 반도체 메모리장치 내부로 입력되고, 칼럼 어드레스(CA1)는 제2 칩 선택신호(CCS)에 동기되어 클럭신호(CK)의 연속되는 두 에지(도 6의 타이밍도에서 T4 싸이클의 폴링 에지 및 라이징 에지)에 걸쳐서 한 싸이클(T4 싸이클) 동안에 반도체 메모리장치 내부로 입력된다. 또한 로우 어드레스 스트로브를 위한 제1 칩 선택신호(RCS) 및 칼럼 어드레스 스트로브를 위한 제2 칩 선택신호(CCS)도 각각 두개의 틱(Tick)에 의해, 즉 클럭신호(CK)의 연속되는 두 에지에 걸쳐서 클럭신호(CK)의 한 싸이클 동안에 반도체 메모리장치 내부로 입력된다. 다시말해, 제1 칩 선택신호(RCS)는 클럭신호(CK)의 연속되는 두 에지(예컨대 도 6의 타이밍도에서 T2 싸이클의 폴링 에지 및 라이징 에지)에 걸쳐서 클럭신호(CK)의 한 싸이클(T2 싸이클) 동안에 반도체 메모리장치 내부로 입력되고, 제2 칩 선택신호(CCS)는 클럭신호(CK)의 연속되는 두 에지(예컨대 도 6의 타이밍도에서 T4 싸이클의 폴링 에지 및 라이징 에지)에 걸쳐서 클럭신호(CK)의 한 싸이클(T4 싸이클) 동안에 반도체 메모리장치 내부로 입력된다.
한편 본 발명에 따른 반도체 메모리장치(400)에서는, 로우 명령(RC)의 제1논리레벨에 의해 액티브 동작이 수행되고 로우 명령(RC)의 제2논리레벨에 의해 프리차지 동작이 수행된다. 또한 칼럼 명령(CC)의 제1논리레벨에 의해 독출 동작이 수 행되고 칼럼 명령(CC)의 제2논리레벨에 의해 기입 동작이 수행된다. 여기에서 제1논리레벨은 논리"로우"이고 제2논리레벨은 논리"하이"인 것이 바람직하다. 그러나 필요에 따라 제1논리레벨은 논리"하이"이고 제2논리레벨은 논리"로우"가 되도록 본 발명에 따른 반도체 메모리장치가 구성될 수 있다.
삭제
도 5는 도 4에 도시된 본 발명에 따른 반도체 메모리장치를 채용하는 본 발명에 따른 메모리 시스템을 나타내는 도면이다.
도 5를 참조하면, 본 발명에 따른 메모리 시스템은, 다수개의 반도체 메모리장치들(M)이 장착되는 메모리 모듈들(51-1 내지 51-4)과 반도체 메모리장치들(M)을 제어하는 메모리 콘트롤러(53)를 구비한다. 여기에서는 예로서 메모리 모듈들이 4개이고 각 메모리 모듈 상에는 4개의 반도체 메모리장치가 장착된 경우가 도시되어 있다.
반도체 메모리장치들(M)은 도 4에 도시된 본 발명에 따른 반도체 메모리장치이고 도 4에 도시된 바와 같은 핀 구성을 갖는다.
메모리 콘트롤러(53)가 로우 어드레스 스트로브를 위한 제1 칩 선택신호(RCS) 및 칼럼 어드레스 스트로브를 위한 제2 칩 선택신호(CCS)를 발생하고, 제1 칩 선택신호(RCS) 및 제2 칩 선택신호(CCS)는 서로 다른 버스라인을 통해 각 메모리 모듈(51-1 내지 51-4)에 입력된다. 도 5에서 RCS0, CCS0는 메모리 모듈(51-1)에 대한 것들임을 나타내고, RCS1, CCS1은 메모리 모듈(51-2)에 대한 것들임을 나타낸다. 또한 RCS2, CCS2는 메모리 모듈(51-3)에 대한 것들임을 나타내고, RCS3, CCS3은 메모리 모듈(51-4)에 대한 것들임을 나타낸다.
또한 메모리 콘트롤러(53)는 로우 명령(RC) 및 칼럼 명령(CC)을 발생하여 서로 분리된 버스라인을 통해 각 반도체 메모리장치(M)로 전송한다. 또한 메모리 콘트롤러(53)는 로우 어드레스(RAi, i는 1 내지 n) 및 칼럼 어드레스(CAi, i는 1 내지 n)를 발생하여 서로 분리된 버스라인들을 통해 각 반도체 메모리장치(M)로 전송한다. 또한 메모리 콘트롤러(53)는 클럭신호(CK) 및 클럭 인에이블 신호(CKE)를 발생하여 각 반도체 메모리장치(M)로 전송한다. 여기에서 클럭신호(CK) 및 클럭 인에이블 신호(CKE)가 메모리 콘트롤러(53)로부터 발생되는 것으로 도시되어 있으나 필요에 따라 다른 논리회로에 의해 발생될 수도 있다.
기입동작시에는 메모리 콘트롤러(53)에서 출력되는 데이터(DQi, i는 1 내지 n), 즉 기입 데이터가 데이터 버스라인들을 통해 반도체 메모리장치들(M)중 선택되는 것에 기입되고, 독출동작시에는 반도체 메모리장치들(M)중 선택되는 것으로부터 독출되는 데이터(DQi), 즉 독출 데이터가 데이터 버스라인들을 통해 메모리 콘트롤러(53)로 전송된다.
도 6 및 도 7은 도 5에 도시된 본 발명에 따른 메모리 시스템에서 독출동작시의 프로토콜(Protocol)을 나타내는 타이밍도이다. 여기에서는 도 5에 도시된 메모리 모듈들중 2개의 메모리 모듈(51-1, 51-2)로부터 데이터를 독출하는 경우가 도시된다. 도 6에는 메모리 모듈(51-1)에 대한 독출 타이밍도와 메모리 모듈(51-2)에 대한 독출 타이밍도가 나누어 도시되어 있으며, 도 7에는 메모리 모듈(51-1)에 대한 독출 타이밍도와 메모리 모듈(51-2)에 대한 독출 타이밍도가 함께 도시되어 있다.
도 6 및 도 7에서 tRCD, 즉 로우 어드레스 스트로브를 위한 제1 칩 선택신호(RCS)의 활성화 시점(논리"하이"로부터 논리"로우"로 천이하는 시점)부터 칼럼 어드레스 스트로브를 위한 제2 칩 선택신호(CCS)의 활성화 시점(논리"하이"로부터 논리"로우"로 천이하는 시점)까지의 시간은 2 클럭 싸이클(2T)이고, CL, 즉 칼럼 어드레스 스트로브 레이턴시는 2 클럭 싸이클(2T)이며 BL, 즉 버스트 길이는 2 클럭 싸이클(2T)이라고 가정한다.
이하 도 6의 타이밍도를 참조하여 독출동작시 본 발명에 따른 메모리 시스템의 동작을 설명하겠다. 먼저 메모리 모듈(51-1)의 소정의 반도체 메모리장치를 액세스하기 위하여 T2 싸이클에서 RCS0가 논리"로우"로 활성화되고 RC가 논리"하이"로 활성화되고 T2 싸이클에서 로우 어드레스(RA1)가 메모리 모듈(51-1)로 입력된다. 다음에 T4 싸이클에서 CCS0가 논리"로우"로 활성화되고 T4 싸이클에서 칼럼 어드레(CA1)가 메모리 모듈(51-1)로 입력된다. 한편 CC는 계속 논리"로우" 상태로 유지된다. 이에 따라 T7 및 T8 싸이클에서 연속적으로 2개의 데이터(DQi)가 메모리 모듈(51-1)의 소정의 반도체 메모리장치로부터 독출된다.
또한 메모리 모듈(51-2)의 소정의 반도체 메모리장치를 액세스하기 위하여 T4 싸이클에서 RCS1이 논리"로우"로 활성화되고 RC가 논리"하이"로 활성화되고 T4 싸이클에서 로우 어드레스(RA2)가 메모리 모듈(51-2)로 입력된다. 다음에 T6 싸이클에서 CCS1이 논리"로우"로 활성화되고 T6 싸이클에서 칼럼 어드레스(CA2)가 메모리 모듈(51-2)로 입력된다. 한편 CC는 계속 논리"로우" 상태로 유지된다. 이에 따라 T9 및 T10 싸이클에서 연속적으로 2개의 데이터(DQi)가 메모리 모듈(51-2)의 소정의 반도체 메모리장치로부터 독출된다.
따라서 본 발명에 따른 메모리 시스템에서는 2개의 메모리 모듈(51-1, 51-2)로부터 데이터를 연속적으로 독출할 경우, 도 6 및 도 7에 도시된 타이밍도에서 볼 수 있듯이 데이터 버스 상에 4개의 데이터(DQi)가 연속적으로 독출되며 이에 따라 데이터 버스 상에 데이터가 비는 공간이 존재하지 않게 된다. 즉 본 발명에 따른 반도체 메모리장치를 채용하는 본 발명에 따른 메모리 시스템에서는, 독출동작시 데이터 버스 상에 데이터가 비는 공간이 존재하지 않으므로 버스 효율이 향상되며 결국 메모리 시스템의 성능이 향상되는 장점이 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 두개의 칩 선택 신호가 로우 명령과 칼럼 명령을 받아들이는 스트로브 신호들로서 사용되었지만 이는 하나의 실시예에 불과하며, 두개의 칩 선택신호중 하나는 반도체 메모리장치의 액세스와 관련되는 명령을 받아들이는 스트로브 신호로서 사용하고 다른 하나는 반도체 메모리장치의 파우워 다운을 변동시키는 스트로브 신호로서 사용하여 명령의 효율을 향상시키는 등 다양한 변형이 가능하다.
또한 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 메모리 시스템은 버스 효율을 향상시켜 메모리 시스템의 성능을 향상시키는 장점이 있다.

Claims (12)

  1. 메모리 콘트롤러에 의해 제어되는 반도체 메모리장치에 있어서,
    클럭신호를 수신하는 클럭 입력핀;
    상기 메모리 콘트롤러로부터 로우 어드레스 스트로브를 위한 제1 칩 선택신호를 수신하는 제1 칩 선택신호 입력핀;
    상기 메모리 콘트롤러로부터 칼럼 어드레스 스트로브를 위한 제2 칩 선택신호를 수신하는 제2 칩 선택신호 입력핀;
    상기 메모리 콘트롤러로부터 로우 명령을 수신하는 로우 명령 입력핀;
    상기 메모리 콘트롤러로부터 칼럼 명령을 수신하는 칼럼 명령 입력핀;
    상기 메모리 콘트롤러로부터 로우 어드레스를 수신하는 복수개의 로우 어드레스 입력핀들; 및
    상기 메모리 콘트롤러로부터 칼럼 어드레스를 수신하는 복수개의 칼럼 어드레스 입력핀들을 구비하고,
    상기 로우 명령은 상기 제1 칩 선택신호에 동기되고 상기 칼럼 명령은 상기 제2 칩 선택신호에 동기되어 각각 상기 클럭신호의 연속되는 두 에지에 걸쳐서 상기 클럭신호의 한 싸이클 동안에 입력되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 로우 어드레스는 상기 제1 칩 선택신호에 동기되고 상기 칼럼 어드레스는 상기 제2 칩 선택신호에 동기되어 각각 상기 클럭신호의 연속되는 두 에지에 걸쳐서 상기 클럭신호의 한 싸이클 동안에 입력되는 것을 특징으로 하는 반도체 메모리장치.
  3. 삭제
  4. 삭제
  5. 메모리 콘트롤러에 의해 제어되는 반도체 메모리장치에 있어서,
    클럭신호를 수신하는 클럭 입력핀;
    상기 메모리 콘트롤러로부터 제1 칩 선택신호를 수신하는 제1 칩 선택신호 입력핀;
    상기 메모리 콘트롤러로부터 제2 칩 선택신호를 수신하는 제2 칩 선택신호 입력핀;
    상기 메모리 콘트롤러로부터 제1 명령을 수신하는 제1 명령 입력핀; 및
    상기 메모리 콘트롤러로부터 제2 명령을 수신하는 제2 명령 입력핀을 구비하고,
    상기 제1 명령은 상기 제1 칩 선택신호에 동기되고 상기 제2 명령은 상기 제2 칩 선택신호에 동기되어 각각 상기 클럭신호의 연속되는 두 에지에 걸쳐서 상기 클럭신호의 한 싸이클 동안에 입력되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 반도체 메모리장치는,
    상기 메모리 콘트롤러로부터 제1 어드레스를 수신하는 복수개의 제1 어드레스 입력핀들; 및
    상기 메모리 콘트롤러로부터 제2 어드레스를 수신하는 복수개의 제2 어드레스 입력핀들을 더 구비하고,
    상기 제1 어드레스는 상기 제1 칩 선택신호에 동기되고 상기 제2 어드레스는 상기 제2 칩 선택신호에 동기되어 각각 상기 클럭신호의 연속되는 두 에지에 걸쳐서 상기 클럭신호의 한 싸이클 동안에 입력되는 것을 특징으로 하는 반도체 메모리장치.
  7. 삭제
  8. 다수개의 반도체 메모리장치들이 장착되는 메모리 모듈들과 상기 반도체 메모리장치들을 제어하는 메모리 콘트롤러를 구비하는 메모리 시스템에 있어서,
    상기 반도체 메모리장치들 각각은,
    제1 칩 선택신호를 수신하는 제1 칩 선택신호 입력핀;
    제2 칩 선택신호를 수신하는 제2 칩 선택신호 입력핀;
    제1 명령을 수신하는 제1 명령 입력핀;
    제2 명령을 수신하는 제2 명령 입력핀;
    제1 어드레스를 수신하는 복수개의 제1 어드레스 입력핀들; 및
    제2 어드레스를 수신하는 복수개의 제2 어드레스 입력핀들을 구비하고,
    상기 제1 칩 선택신호 및 상기 제2 칩 선택신호는 상기 메모리 콘트롤러로부터 발생되어 서로 다른 버스라인을 통해 상기 각 메모리 모듈로 입력되고, 상기 제1 명령을 전송하는 버스라인과 상기 제2 명령을 전송하는 버스라인이 분리되고, 상기 제1 어드레스를 전송하는 버스라인들과 상기 제2 어드레스를 전송하는 버스라인들이 분리된 것을 특징으로 하는 메모리 시스템.
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TW090110759A TW544690B (en) 2000-08-05 2001-05-04 Semiconductor memory device and memory system for improving bus efficiency
IT2001MI000974A ITMI20010974A1 (it) 2000-08-05 2001-05-11 Dispositivo di memoria a semiconduttore e sistema di memoria per migliorare l'efficienza di bus
FR0106457A FR2812752B1 (fr) 2000-08-05 2001-05-16 Dispositif a memoire, systeme de memoire et procede pour acceder a des donnees en memoire
CNB011177926A CN1263039C (zh) 2000-08-05 2001-05-17 用于提高总线效率的半导体存储器设备及其方法
DE10125724A DE10125724B4 (de) 2000-08-05 2001-05-18 Speichersystem, Speicherbauelement und Speicherdatenzugriffsverfahren
JP2001214215A JP2002109882A (ja) 2000-08-05 2001-07-13 半導体メモリ装置、メモリシステム、及びメモリデータアクセス方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368175B2 (en) 2013-10-07 2016-06-14 SK Hynix Inc. Semiconductor memory device receiving multiple commands simultaneously and memory system including the same

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999019875A2 (en) * 1997-10-10 1999-04-22 Rambus Incorporated Apparatus and method for pipelined memory operations
US6553449B1 (en) * 2000-09-29 2003-04-22 Intel Corporation System and method for providing concurrent row and column commands
JP3866618B2 (ja) 2002-06-13 2007-01-10 エルピーダメモリ株式会社 メモリシステム及びその制御方法
KR100468761B1 (ko) * 2002-08-23 2005-01-29 삼성전자주식회사 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
US7542322B2 (en) * 2004-09-30 2009-06-02 Intel Corporation Buffered continuous multi-drop clock ring
US7788438B2 (en) 2006-10-13 2010-08-31 Macronix International Co., Ltd. Multi-input/output serial peripheral interface and method for data transmission
KR101557273B1 (ko) * 2009-03-17 2015-10-05 삼성전자주식회사 반도체 패키지
CN101515472B (zh) * 2008-02-19 2012-05-02 南亚科技股份有限公司 存取存储器芯片的方法
KR101660430B1 (ko) * 2009-08-14 2016-09-27 삼성전자 주식회사 반도체 패키지
US20090296514A1 (en) * 2008-05-29 2009-12-03 Chih-Hui Yeh Method for accessing a memory chip
US8098539B2 (en) * 2009-08-26 2012-01-17 Qualcomm Incorporated Hybrid single and dual channel DDR interface scheme by interleaving address/control signals during dual channel operation
KR101038994B1 (ko) * 2009-10-29 2011-06-03 주식회사 하이닉스반도체 반도체 메모리, 메모리 시스템 및 그 제어 방법
KR101132797B1 (ko) * 2010-03-30 2012-04-02 주식회사 하이닉스반도체 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
DE112012006070B4 (de) * 2012-03-20 2024-03-14 Tahoe Research, Ltd. Speichergerät, das auf Gerätebefehle zur Betriebssteuerung reagiert
JP6066620B2 (ja) * 2012-08-10 2017-01-25 学校法人慶應義塾 バスシステム及び電子装置
US10020036B2 (en) * 2012-12-12 2018-07-10 Nvidia Corporation Address bit remapping scheme to reduce access granularity of DRAM accesses
CN114115437B (zh) * 2020-08-26 2023-09-26 长鑫存储技术有限公司 存储器
CN114115439A (zh) 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970067367A (ko) * 1996-03-29 1997-10-13 가네꼬 히사시 단일칩 동기식 다이너믹 랜덤 억세스 메모리(dram) 시스템
KR19990013547A (ko) * 1997-07-03 1999-02-25 윤종용 개선된 싱크로너스 디램과 로직이 하나의 칩에 병합된 반도체장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890004820B1 (ko) * 1984-03-28 1989-11-27 인터내셔널 비지네스 머신즈 코포레이션 배저장밀도의 메모리 모듈 및 보드와 그 형성방법
GB8927164D0 (en) * 1989-12-01 1990-01-31 Inmos Ltd Semiconductor chip packages
JP3344494B2 (ja) * 1993-03-23 2002-11-11 インターナショナル・ビジネス・マシーンズ・コーポレーション ページモードを有するシングルクロックメモリ
JPH1031886A (ja) * 1996-07-17 1998-02-03 Nec Corp ランダムアクセスメモリ
US5877780A (en) * 1996-08-08 1999-03-02 Lu; Hsuehchung Shelton Semiconductor chip having multiple independent memory sections, at least one of which includes simultaneously accessible arrays
DE69740181D1 (de) * 1997-05-20 2011-06-09 Bull Sa Dynamischer Direktzugriffspeicher mit variabler Konfiguration für ein Datenverarbeitungssystem und entsprechender Datenträger für eine verschachtelte Speicherblockkonfiguration
US6970968B1 (en) * 1998-02-13 2005-11-29 Intel Corporation Memory module controller for providing an interface between a system memory controller and a plurality of memory devices on a memory module
US6295231B1 (en) * 1998-07-17 2001-09-25 Kabushiki Kaisha Toshiba High-speed cycle clock-synchronous memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970067367A (ko) * 1996-03-29 1997-10-13 가네꼬 히사시 단일칩 동기식 다이너믹 랜덤 억세스 메모리(dram) 시스템
KR19990013547A (ko) * 1997-07-03 1999-02-25 윤종용 개선된 싱크로너스 디램과 로직이 하나의 칩에 병합된 반도체장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368175B2 (en) 2013-10-07 2016-06-14 SK Hynix Inc. Semiconductor memory device receiving multiple commands simultaneously and memory system including the same

Also Published As

Publication number Publication date
CN1263039C (zh) 2006-07-05
ITMI20010974A0 (it) 2001-05-11
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FR2812752B1 (fr) 2005-01-07
DE10125724B4 (de) 2011-06-09
TW544690B (en) 2003-08-01
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US20020018393A1 (en) 2002-02-14

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