JP3344494B2 - ページモードを有するシングルクロックメモリ - Google Patents
ページモードを有するシングルクロックメモリInfo
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
Description
【０００１】
【産業上の利用分野】本発明は、ページモードを実行で
きるシングルクロックメモリに関する。
きるシングルクロックメモリに関する。
【０００２】
【従来の技術】メモリには、シングルクロックメモリ
と、ダブルクロックメモリの２つのタイプがある。シン
グルクロックメモリは、単一のクロック信号で、ロー
（行）アドレスおよびカラム（列）アドレスの両方を取
り込むメモリである。このタイプのＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）の代表的な回路構成を図
８に示す。図８のシングルクロックメモリでは、ローア
ドレスＡ０〜Ａ１０およびカラムアドレスＡ１１〜Ａ２
１はそれぞれ別々のアドレス入力端子に印加され、単一
のクロック信号−ＣＥ（ＣＥの負極性信号）によってロ
ーアドレスバッファとカラムアドレスバッファに同時に
取り込まれる。
と、ダブルクロックメモリの２つのタイプがある。シン
グルクロックメモリは、単一のクロック信号で、ロー
（行）アドレスおよびカラム（列）アドレスの両方を取
り込むメモリである。このタイプのＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）の代表的な回路構成を図
８に示す。図８のシングルクロックメモリでは、ローア
ドレスＡ０〜Ａ１０およびカラムアドレスＡ１１〜Ａ２
１はそれぞれ別々のアドレス入力端子に印加され、単一
のクロック信号−ＣＥ（ＣＥの負極性信号）によってロ
ーアドレスバッファとカラムアドレスバッファに同時に
取り込まれる。
【０００３】一方、ダブルクロックメモリは、ローアド
レスとカラムアドレスとを、アドレスマルチプレクシン
グにより、異なるタイミングで取り込むメモリである。
ダブルクロックメモリのＤＲＡＭの代表的な回路構成を
図９に示す。図９のメモリでは、ローアドレスとカラム
アドレスは同じアドレス入力端子Ａ０〜Ａ１０に順次に
印加され、ローアドレスはローアドレスストローブ信号
−ＲＡＳ（ＲＡＳの負極性信号）によってローアドレス
バッファに取り込まれ、カラムアドレスはカラムアドレ
スストローブ信号−ＣＡＳ（ＣＡＳの負極性信号）によ
ってカラムアドレスバッファに取り込まれる。
レスとカラムアドレスとを、アドレスマルチプレクシン
グにより、異なるタイミングで取り込むメモリである。
ダブルクロックメモリのＤＲＡＭの代表的な回路構成を
図９に示す。図９のメモリでは、ローアドレスとカラム
アドレスは同じアドレス入力端子Ａ０〜Ａ１０に順次に
印加され、ローアドレスはローアドレスストローブ信号
−ＲＡＳ（ＲＡＳの負極性信号）によってローアドレス
バッファに取り込まれ、カラムアドレスはカラムアドレ
スストローブ信号−ＣＡＳ（ＣＡＳの負極性信号）によ
ってカラムアドレスバッファに取り込まれる。
【０００４】ダブルクロックのＤＲＡＭでは、−ＲＡＳ
が活性状態（低レベル）の間、ローアドレスがラッチ
（保持）され、メモリセルアレイのセンスアンプにデー
タがラッチされるので、ページモードと呼ばれるデータ
アクセスが可能になっている。ページモードとは、１つ
のローアドレスをＤＲＡＭに与えた後、ＤＲＡＭ内部で
ローアドレスを固定し、次に連続して異なるカラムアド
レスをＤＲＡＭに与えることによって個々のメモリセル
をアクセスするモードである。
が活性状態（低レベル）の間、ローアドレスがラッチ
（保持）され、メモリセルアレイのセンスアンプにデー
タがラッチされるので、ページモードと呼ばれるデータ
アクセスが可能になっている。ページモードとは、１つ
のローアドレスをＤＲＡＭに与えた後、ＤＲＡＭ内部で
ローアドレスを固定し、次に連続して異なるカラムアド
レスをＤＲＡＭに与えることによって個々のメモリセル
をアクセスするモードである。
【０００５】
【発明が解決しようとする課題】シングルクロックＤＲ
ＡＭでは、ローアドレスとカラムアドレスが同時に発生
され、ロー系の回路（センスアンプなど）とカラム系の
回路が単一の外部クロックで制御されることを条件にし
ている。したがってメモリセルに対するアクセスが終了
すると、メモリ内部にラッチされていたローアドレスお
よびカラムアドレスはリセットされてしまう。このた
め、ダブルクロックのＤＲＡＭで可能であったページモ
ードのメモリアクセス方法をシングルクロックのＤＲＡ
Ｍで使用できないという問題があった。
ＡＭでは、ローアドレスとカラムアドレスが同時に発生
され、ロー系の回路（センスアンプなど）とカラム系の
回路が単一の外部クロックで制御されることを条件にし
ている。したがってメモリセルに対するアクセスが終了
すると、メモリ内部にラッチされていたローアドレスお
よびカラムアドレスはリセットされてしまう。このた
め、ダブルクロックのＤＲＡＭで可能であったページモ
ードのメモリアクセス方法をシングルクロックのＤＲＡ
Ｍで使用できないという問題があった。
【０００６】また、仮にシングルクロックのＤＲＡＭに
ローアドレス保持機能およびデータ保持機能を持たせた
としても、これだけではページモードを実施できないと
いう別の問題が生じる。すなわち、ページモードと通常
モードとでは、メモリ内部の制御処理が異なり、ページ
モードにおいては、通常モードで実行される制御処理を
変更する必要がある。さらに、ページモードにおいて
は、ページモードの動作フェイズ、すなわち“ページモ
ードの開始”、“ページモード中”および“ページモー
ドの終了”の各フェイズにおいて特有のメモリ制御処理
を行う必要があるため、これらの動作状態を識別できる
必要がある。動作モード状態を識別する最も簡単な方法
は、２ビットを用いて前記の状態を識別することである
が、２本の外部制御線の追加を必要とし、好ましくな
い。
ローアドレス保持機能およびデータ保持機能を持たせた
としても、これだけではページモードを実施できないと
いう別の問題が生じる。すなわち、ページモードと通常
モードとでは、メモリ内部の制御処理が異なり、ページ
モードにおいては、通常モードで実行される制御処理を
変更する必要がある。さらに、ページモードにおいて
は、ページモードの動作フェイズ、すなわち“ページモ
ードの開始”、“ページモード中”および“ページモー
ドの終了”の各フェイズにおいて特有のメモリ制御処理
を行う必要があるため、これらの動作状態を識別できる
必要がある。動作モード状態を識別する最も簡単な方法
は、２ビットを用いて前記の状態を識別することである
が、２本の外部制御線の追加を必要とし、好ましくな
い。
【０００７】したがって本発明の目的は、単一の外部ク
ロック信号に応答してローアドレスとカラムアドレスの
両方を取り込むシングルクロックメモリにおいて、簡単
にページモードの動作を実施できるようにすることであ
る。
ロック信号に応答してローアドレスとカラムアドレスの
両方を取り込むシングルクロックメモリにおいて、簡単
にページモードの動作を実施できるようにすることであ
る。
【０００８】本発明の他の目的は、シングルクロックメ
モリにページモードを設定し且つその状態を識別する簡
単な方法を提供することである。
モリにページモードを設定し且つその状態を識別する簡
単な方法を提供することである。
【０００９】
【課題を解決するための手段】本発明者は、メモリ制御
回路を若干変更するだけで、通常のシングルクロックメ
モリにページモード機能を組み込むことができることを
見出した。ページモードにおいては、ローアドレスを保
持する機能など、ページモード特有の制御処理が必要で
あるが、これは、シングルクロックメモリにおいて通常
行われている制御ステップの一部を省略するようにメモ
リ制御回路を変更することによって、簡単に行うことが
できる。
回路を若干変更するだけで、通常のシングルクロックメ
モリにページモード機能を組み込むことができることを
見出した。ページモードにおいては、ローアドレスを保
持する機能など、ページモード特有の制御処理が必要で
あるが、これは、シングルクロックメモリにおいて通常
行われている制御ステップの一部を省略するようにメモ
リ制御回路を変更することによって、簡単に行うことが
できる。
【００１０】また、ページモード開始、ページモード中
およびページモード終了の状態識別は、第１のレベルで
通常モードを示し第２のレベルでページモードを示すわ
ずか１ビットの外部制御信号を追加するだけで行うこと
ができる。
およびページモード終了の状態識別は、第１のレベルで
通常モードを示し第２のレベルでページモードを示すわ
ずか１ビットの外部制御信号を追加するだけで行うこと
ができる。
【００１１】本発明のシングルクロックメモリは、ペー
ジモード開始、ページモード中およびページモード終了
の動作モード状態を識別する状態識別回路を有する。モ
ード状態識別回路は、第１のレベルで通常モードを示し
第２のレベルでページモードを示す単一の制御信号を受
け取り、連続するメモリサイクルにおける制御信号のレ
ベルの組合せに基づいてモード状態を判別する。
ジモード開始、ページモード中およびページモード終了
の動作モード状態を識別する状態識別回路を有する。モ
ード状態識別回路は、第１のレベルで通常モードを示し
第２のレベルでページモードを示す単一の制御信号を受
け取り、連続するメモリサイクルにおける制御信号のレ
ベルの組合せに基づいてモード状態を判別する。
【００１２】本発明のシングルクロックメモリは、さら
に、モード状態識別回路によって識別された状態に対応
して、予め定められたメモリ制御処理を実行するメモリ
制御手段を含む。メモリ制御手段は、通常モードにおい
て行われるメモリ制御動作の一部を選択的に省略してペ
ージモードの動作を行わせるように制御する。
に、モード状態識別回路によって識別された状態に対応
して、予め定められたメモリ制御処理を実行するメモリ
制御手段を含む。メモリ制御手段は、通常モードにおい
て行われるメモリ制御動作の一部を選択的に省略してペ
ージモードの動作を行わせるように制御する。
【００１３】また、シングルクロックメモリにおいてペ
ージモードを設定しページモードの状態を判別する方法
も提供される。
ージモードを設定しページモードの状態を判別する方法
も提供される。
【００１４】
【実施例】以下、図面を参照して本発明実施例を詳細に
説明する。
説明する。
【００１５】図１は本発明を適用したメモリの主要回路
構成を示す。
構成を示す。
【００１６】本発明のシングルクロックメモリ１０は、
新たに追加された制御入力端子１２およびモード状態識
別回路１４を有し、制御入力端子１２には、１ビットの
外部制御信号ＰＡＧＥがプロセッサのようなコントロー
ラから入力される、制御信号ＰＡＧＥはロー／カラムの
アドレス信号の入力時に入力される。制御信号ＰＡＧＥ
は、通常モードとページモードとを択一的に指示すると
共に、ページモード開始（以下、ページインと称す）、
ページモード中（以下ページ中と称す）およびページモ
ード終了（以下、ページアウトと称す）のモード状態を
指示する。モード状態識別回路１４は、入力された制御
信号をデコードし、指示されたモード状態を識別する。
通常モード、ページイン、ページ中およびページアウト
の４つのモード状態を表わす信号は、メモリアレイ１６
に供給される。メモリアレイ１６はデータを記憶するメ
モリセル部２０およびメモリ動作を制御するメモリ制御
回路部１８を含む。モード状態識別回路１４の出力は、
メモリ制御回路部１８に印加され、識別された状態にし
たがってメモリアレイ１６の制御処理を行う。端子２２
に供給されるチップエネーブル信号−ＣＥは、シングル
クロックメモリに外部から入力される単一のクロック信
号に対応する。
新たに追加された制御入力端子１２およびモード状態識
別回路１４を有し、制御入力端子１２には、１ビットの
外部制御信号ＰＡＧＥがプロセッサのようなコントロー
ラから入力される、制御信号ＰＡＧＥはロー／カラムの
アドレス信号の入力時に入力される。制御信号ＰＡＧＥ
は、通常モードとページモードとを択一的に指示すると
共に、ページモード開始（以下、ページインと称す）、
ページモード中（以下ページ中と称す）およびページモ
ード終了（以下、ページアウトと称す）のモード状態を
指示する。モード状態識別回路１４は、入力された制御
信号をデコードし、指示されたモード状態を識別する。
通常モード、ページイン、ページ中およびページアウト
の４つのモード状態を表わす信号は、メモリアレイ１６
に供給される。メモリアレイ１６はデータを記憶するメ
モリセル部２０およびメモリ動作を制御するメモリ制御
回路部１８を含む。モード状態識別回路１４の出力は、
メモリ制御回路部１８に印加され、識別された状態にし
たがってメモリアレイ１６の制御処理を行う。端子２２
に供給されるチップエネーブル信号−ＣＥは、シングル
クロックメモリに外部から入力される単一のクロック信
号に対応する。
【００１７】良好な実施例において、外部制御信号ＰＡ
ＧＥは第１のレベルによって前記通常モードを示し、第
２のレベルによってページモードを示す。モード状態識
別回路１４は、直前および現在の２つの連続するメモリ
サイクルにおける制御信号のレべルを検出し、検出した
レベルをデコードすることによって、前記４つのモード
状態を識別する。
ＧＥは第１のレベルによって前記通常モードを示し、第
２のレベルによってページモードを示す。モード状態識
別回路１４は、直前および現在の２つの連続するメモリ
サイクルにおける制御信号のレべルを検出し、検出した
レベルをデコードすることによって、前記４つのモード
状態を識別する。
【００１８】次に、図２を参照して、図１のモード状態
識別回路の良好な実施例について説明する。
識別回路の良好な実施例について説明する。
【００１９】外部から端子１２に入力されるＰＡＧＥ信
号は、ページモードであることを高レベルで、通常モー
ドであることを低レベルで表わすものとしている。ＰＡ
ＧＥ信号はインバータ２６を介してラッチＬ１のデータ
入力Ｄに印加され、ラッチＬ１のＱ出力はラッチＬ２の
データ入力Ｄに供給される。端子２２に入力される外部
クロック信号−ＣＥはインバータ２８を介してラッチＬ
１のクロック入力ＣＬＫに印加される。また、インバー
タ２８の出力はインバータ３０を介してラッチＬ２のク
ロック入力に印加される。ラッチＬ１およびラッチＬ２
のＱ出力は論理ＡＮＤゲート３２に印加され、ラッチＬ
１の反転出力およびラッチＬ２のＱ出力はＡＮＤゲート
３４に印加され、ラッチＬ１およびラッチＬ２の反転出
力はＡＮＤゲート３６に印加され、ラッチＬ１のＱ出力
およびラッチＬ２の反転出力はＡＮＤゲート３８に印加
される。
号は、ページモードであることを高レベルで、通常モー
ドであることを低レベルで表わすものとしている。ＰＡ
ＧＥ信号はインバータ２６を介してラッチＬ１のデータ
入力Ｄに印加され、ラッチＬ１のＱ出力はラッチＬ２の
データ入力Ｄに供給される。端子２２に入力される外部
クロック信号−ＣＥはインバータ２８を介してラッチＬ
１のクロック入力ＣＬＫに印加される。また、インバー
タ２８の出力はインバータ３０を介してラッチＬ２のク
ロック入力に印加される。ラッチＬ１およびラッチＬ２
のＱ出力は論理ＡＮＤゲート３２に印加され、ラッチＬ
１の反転出力およびラッチＬ２のＱ出力はＡＮＤゲート
３４に印加され、ラッチＬ１およびラッチＬ２の反転出
力はＡＮＤゲート３６に印加され、ラッチＬ１のＱ出力
およびラッチＬ２の反転出力はＡＮＤゲート３８に印加
される。
【００２０】動作において、ＰＡＧＥ信号は、各メモリ
サイクルの開始時に生じる、クロック信号−ＣＥの負遷
移により、ラッチＬ１に取り込まれる。ラッチＬ１のＱ
出力は、インバータ３０によって遅延されたクロック信
号−ＣＥの正遷移によりラッチＬ２に取り込まれる。次
のメモリサイクルにおいて、ＰＡＧＥ信号は、次のクロ
ック信号−ＣＥの負遷移により、ラッチＬ１に取り込ま
れ、その出力は次の正遷移によりラッチＬ２に転送され
る。
サイクルの開始時に生じる、クロック信号−ＣＥの負遷
移により、ラッチＬ１に取り込まれる。ラッチＬ１のＱ
出力は、インバータ３０によって遅延されたクロック信
号−ＣＥの正遷移によりラッチＬ２に取り込まれる。次
のメモリサイクルにおいて、ＰＡＧＥ信号は、次のクロ
ック信号−ＣＥの負遷移により、ラッチＬ１に取り込ま
れ、その出力は次の正遷移によりラッチＬ２に転送され
る。
【００２１】したがって、ラッチＬ１は現在のアドレス
入力サイクルにおけるＰＡＧＥ信号のレベルを検出し、
ラッチＬ２は直前のアドレス入力サイクルにおけるＰＡ
ＧＥ信号レベルを検出する。ＡＮＤゲートは３２，３
４，３６，３８これら２つのサイクルにおけるレベルの
組合せをデコードし、動作モード状態を識別する。ＰＡ
ＧＥ信号のレベルの組合せは下記の動作モード状態を表
わす。“Ｈ”は高レベル“Ｌ”は低レベルを表わす。
入力サイクルにおけるＰＡＧＥ信号のレベルを検出し、
ラッチＬ２は直前のアドレス入力サイクルにおけるＰＡ
ＧＥ信号レベルを検出する。ＡＮＤゲートは３２，３
４，３６，３８これら２つのサイクルにおけるレベルの
組合せをデコードし、動作モード状態を識別する。ＰＡ
ＧＥ信号のレベルの組合せは下記の動作モード状態を表
わす。“Ｈ”は高レベル“Ｌ”は低レベルを表わす。
【００２２】 前サイクルのＰＡＧＥ信号 現サイクルのＰＡＧＥ信号 モード状態 Ｌ Ｈ ページイン Ｈ Ｈ ページ中 Ｈ Ｌ ページアウト Ｌ Ｌ 通常モード ＡＮＤゲート３２，３４，３６，３８の出力信号はそれ
ぞれ、通常モード、ページイン、ページ中およびページ
アウトを表わす。ページイン、ページ中およびページア
ウト信号は、−ＣＥに応答して内部発生され端子４０に
与えられるクロック信号ＣＬＫによってラッチＬ３，Ｌ
４，Ｌ５に取り込まれる。これらのラッチの出力は、ペ
ージモードの制御のためにメモリ制御回路部１８（図
１）に印加されるページイン信号ＰＧＩＮ、ページ中信
号ＰＧおよびページアウト信号ＰＧＯＵＴを与える。。
通常モード出力は、この実施例では用いられないが、用
いられる制御技術によっては特定の目的に使用すること
もできよう。
ぞれ、通常モード、ページイン、ページ中およびページ
アウトを表わす。ページイン、ページ中およびページア
ウト信号は、−ＣＥに応答して内部発生され端子４０に
与えられるクロック信号ＣＬＫによってラッチＬ３，Ｌ
４，Ｌ５に取り込まれる。これらのラッチの出力は、ペ
ージモードの制御のためにメモリ制御回路部１８（図
１）に印加されるページイン信号ＰＧＩＮ、ページ中信
号ＰＧおよびページアウト信号ＰＧＯＵＴを与える。。
通常モード出力は、この実施例では用いられないが、用
いられる制御技術によっては特定の目的に使用すること
もできよう。
【００２３】次に、ページモードの制御方法について説
明する。
明する。
【００２４】前述したように、ページモードにおいて
は、ページイン、ページ中およびページアウトの各モー
ド状態において、通常モードとは異なる制御処理を行う
必要がある。先ず、通常モード、ページイン、ページ中
およびページアウトの各状態について簡単に説明する。
は、ページイン、ページ中およびページアウトの各モー
ド状態において、通常モードとは異なる制御処理を行う
必要がある。先ず、通常モード、ページイン、ページ中
およびページアウトの各状態について簡単に説明する。
【００２５】通常モードは、外部クロック信号−ＣＥに
よってローアドレスおよびカラムアドレスを同時に取り
込むメモリアクセスを指示するモードであり、通常モー
ドにおいては、ローアドレスおよびカラムアドレスがメ
モリアクセス後リセットされる。
よってローアドレスおよびカラムアドレスを同時に取り
込むメモリアクセスを指示するモードであり、通常モー
ドにおいては、ローアドレスおよびカラムアドレスがメ
モリアクセス後リセットされる。
【００２６】ページインは、ローアドレスをメモリ内部
に保持するように指示するモード状態であり、このモー
ド状態ではカラムアドレスのみをリセットする必要があ
る。
に保持するように指示するモード状態であり、このモー
ド状態ではカラムアドレスのみをリセットする必要があ
る。
【００２７】ページ中は、メモリ内部に保持された入力
されたローアドレスと、各メモリサイクルで入力される
カラムアドレスとでメモリアクセスするよう指示するモ
ード状態である。このモード状態では、各メモリアクセ
ス後、カラムアドレスのみをリセットする必要がある。
されたローアドレスと、各メモリサイクルで入力される
カラムアドレスとでメモリアクセスするよう指示するモ
ード状態である。このモード状態では、各メモリアクセ
ス後、カラムアドレスのみをリセットする必要がある。
【００２８】ページアウトは、保持していたローアドレ
スと、ページモード最後のメモリサイクルにおけるカラ
ムアドレスとを、メモリアクセス後、リセットするよう
に指示するモード状態である。
スと、ページモード最後のメモリサイクルにおけるカラ
ムアドレスとを、メモリアクセス後、リセットするよう
に指示するモード状態である。
【００２９】次に、ＤＲＡＭを例にとって具体的制御処
理について説明する。図６および図７は、代表的なＤＲ
ＡＭの通常モードおよび本発明にしたがって組み込まれ
たページモードにおけるタイミングチャートである。−
ＣＥは単一の外部クロック信号であり、各メモリサイク
ルの開始時に負遷移を生じる。ＰＡＧＥ信号は、少なく
ともクロック信号−ＣＥの負遷移時に、確定されたレベ
ルを有する。ＣＬＫは内部クロック信号、ＲＡＴＣＧは
ローアドレスの保持およびデコードに用いられるローア
ドレスＴ／Ｃ（真／補）駆動信号、ＷＬＤはワードライ
ン駆動信号、ＷＬはワードライン電圧波形、ＳＥＴはセ
ンスアンプ活性化信号、ＢＬＰＣＥＱはビットラインプ
リチャージ／イコライズ信号、ＣＡＴＣＧはカラムアド
レスの保持およびデコードに用いられるカラムアドレス
Ｔ／Ｃ駆動信号、ＤＬＰＣＥＱはデータラインプリチャ
ージ／イコライズ信号、ＢＳＤＲＶはビットスイッチ駆
動信号である。
理について説明する。図６および図７は、代表的なＤＲ
ＡＭの通常モードおよび本発明にしたがって組み込まれ
たページモードにおけるタイミングチャートである。−
ＣＥは単一の外部クロック信号であり、各メモリサイク
ルの開始時に負遷移を生じる。ＰＡＧＥ信号は、少なく
ともクロック信号−ＣＥの負遷移時に、確定されたレベ
ルを有する。ＣＬＫは内部クロック信号、ＲＡＴＣＧは
ローアドレスの保持およびデコードに用いられるローア
ドレスＴ／Ｃ（真／補）駆動信号、ＷＬＤはワードライ
ン駆動信号、ＷＬはワードライン電圧波形、ＳＥＴはセ
ンスアンプ活性化信号、ＢＬＰＣＥＱはビットラインプ
リチャージ／イコライズ信号、ＣＡＴＣＧはカラムアド
レスの保持およびデコードに用いられるカラムアドレス
Ｔ／Ｃ駆動信号、ＤＬＰＣＥＱはデータラインプリチャ
ージ／イコライズ信号、ＢＳＤＲＶはビットスイッチ駆
動信号である。
【００３０】ページモードに必要な制御処理は、通常モ
ードにおける制御処理の一部を選択的に省略することに
よって、簡単に実現することができる。ページモードで
省略すべき制御処理は次のとおりである。
ードにおける制御処理の一部を選択的に省略することに
よって、簡単に実現することができる。ページモードで
省略すべき制御処理は次のとおりである。
【００３１】 サイクル 省略すべき処理 ページイン ・ワードラインのリセット ・センスアンプのリセット ・ビットラインのプリチャージと イコライズ ページ中 ・ローアドレスの取り込みとデコード ・ワードラインの駆動 ・センスアンプの活性化 ・ワードラインのリセット ・センスアンプのリセット ・ビットラインのプリチャージと イコライズ ページアウト ・ローアドレスの取り込みとデコード ・ワードラインの駆動 ・センスアンプの活性化 ページインおよびページ中では、ワードライン駆動信号
（ＷＬＤ）のリセットが省略され、選択されたワードラ
インを駆動状態に保つ。これによりＲＡＴＣＧのリセッ
トが省略され、したがってローアドレスが保持される。
ワードラインリセットの省略は、図３の回路で行われ
る。通常モードでは、ＰＧＩＮ信号、ＰＧ信号は低レベ
ルであり、ＢＳＤＲＶの負遷移時にＯＲゲート４０は低
レベルを発生し、ラッチ４２をリセットする。ページイ
ンおよびページ中では、ＰＧＩＮ信号、ＰＧ信号が高レ
ベルになり、ラッチ４２へのリセット信号を除去する。
ワードラインリセットの省略によって、同時に、センス
アンプ（ＳＥＴ）のリセットおよびビットラインプリチ
ャージ／イコライズ（ＢＬＰＣＥＱ）も省略される。
（ＷＬＤ）のリセットが省略され、選択されたワードラ
インを駆動状態に保つ。これによりＲＡＴＣＧのリセッ
トが省略され、したがってローアドレスが保持される。
ワードラインリセットの省略は、図３の回路で行われ
る。通常モードでは、ＰＧＩＮ信号、ＰＧ信号は低レベ
ルであり、ＢＳＤＲＶの負遷移時にＯＲゲート４０は低
レベルを発生し、ラッチ４２をリセットする。ページイ
ンおよびページ中では、ＰＧＩＮ信号、ＰＧ信号が高レ
ベルになり、ラッチ４２へのリセット信号を除去する。
ワードラインリセットの省略によって、同時に、センス
アンプ（ＳＥＴ）のリセットおよびビットラインプリチ
ャージ／イコライズ（ＢＬＰＣＥＱ）も省略される。
【００３２】ページ中およびページアウトでは、ローア
ドレスの取り込みとデコード（ＲＡＴＣＧ）、ワードラ
イン駆動（ＷＬＤ／ＷＬ）およびセンスアンプ活性化
（ＳＥＴ）が省略される。これは、ＰＧＩＮまたはＰＧ
が高レベルのとき、ＲＡＴＣＧのリセットを禁止するこ
とによって簡単に行うことができるので、そのための回
路の図示は省略する。
ドレスの取り込みとデコード（ＲＡＴＣＧ）、ワードラ
イン駆動（ＷＬＤ／ＷＬ）およびセンスアンプ活性化
（ＳＥＴ）が省略される。これは、ＰＧＩＮまたはＰＧ
が高レベルのとき、ＲＡＴＣＧのリセットを禁止するこ
とによって簡単に行うことができるので、そのための回
路の図示は省略する。
【００３３】ページ中およびページアウト時には、ロー
アドレス系の前記の「省略すべき処理」以外に、カラム
系のタイミングを変える必要がある。カラムアドレス系
の信号のうち、外部とデータのやりとりをする動作に関
連する信号（この例では、ＤＬＰＣＥＱおよびＢＳＤＲ
Ｖ）は、ロー系の動作が完了してから動作する必要があ
る。したがって、図６および図７に示されるように、通
常モードおよびページインでは、ＷＬＤによってＤＬＰ
ＣＥＱをリセットし、ＳＥＴによってＢＳＤＲＶをセッ
トしている。しかしロー系のアクセスフェイズはページ
インのときに既に終了し、ロー系の動作は完了してい
る。したがって、ロー系の動作に応答してカラム系の動
作を制御することはできない。そこで、本実施例では、
ＣＡＴＣＧによってＤＬＰＣＥＱをリセットし、ついで
ＢＳＤＲＶをセットするように変更される。これは図４
および図５の回路によって行われる。図４および図５に
おいて、記号Ｇは、ＰＭＯＳ ＦＥＴとＮＯＭＳ ＦＥ
Ｔを並列接続したトランスファゲートを示している。
アドレス系の前記の「省略すべき処理」以外に、カラム
系のタイミングを変える必要がある。カラムアドレス系
の信号のうち、外部とデータのやりとりをする動作に関
連する信号（この例では、ＤＬＰＣＥＱおよびＢＳＤＲ
Ｖ）は、ロー系の動作が完了してから動作する必要があ
る。したがって、図６および図７に示されるように、通
常モードおよびページインでは、ＷＬＤによってＤＬＰ
ＣＥＱをリセットし、ＳＥＴによってＢＳＤＲＶをセッ
トしている。しかしロー系のアクセスフェイズはページ
インのときに既に終了し、ロー系の動作は完了してい
る。したがって、ロー系の動作に応答してカラム系の動
作を制御することはできない。そこで、本実施例では、
ＣＡＴＣＧによってＤＬＰＣＥＱをリセットし、ついで
ＢＳＤＲＶをセットするように変更される。これは図４
および図５の回路によって行われる。図４および図５に
おいて、記号Ｇは、ＰＭＯＳ ＦＥＴとＮＯＭＳ ＦＥ
Ｔを並列接続したトランスファゲートを示している。
【００３４】図４において、ＤＬＰＣＥＱは、通常モー
ドおよびページインではＢＳＤＲＶによってセットさ
れ、ＷＬＤによってリセットされるが、ページ中および
ページアウト時は、ＰＧ信号またはＰＧＯＵＴ信号が高
で且つＣＡＴＣＧ信号が高になるとき、リセットされ
る。
ドおよびページインではＢＳＤＲＶによってセットさ
れ、ＷＬＤによってリセットされるが、ページ中および
ページアウト時は、ＰＧ信号またはＰＧＯＵＴ信号が高
で且つＣＡＴＣＧ信号が高になるとき、リセットされ
る。
【００３５】図５において、ＢＳＤＲＶ信号は、通常モ
ードおよびページインではＳＥＴによってセットされる
が、ページ中およびページアウト時は、ＰＧ信号または
ＰＧＯＵＴ信号が高で且つＤＬＰＣＥＱ信号が低になる
とき、セットされる。
ードおよびページインではＳＥＴによってセットされる
が、ページ中およびページアウト時は、ＰＧ信号または
ＰＧＯＵＴ信号が高で且つＤＬＰＣＥＱ信号が低になる
とき、セットされる。
【００３６】以上、特定のＤＲＡＭの実施例について述
べたが、本発明はシングルクロックＳＲＡＭにページモ
ードを組み込む場合にも同様に適用できる。また、ＰＡ
ＧＥ信号のレベル割当ては、通常モードで高レベル、ペ
ージモードで低レベルにすることもできる。更に、例示
した回路は、ＤＲＡＭ内部信号を巧みに操作することに
よってメモリ内部回路の変更を最少にした実施例である
が、識別回路１４の識別結果に基づいて、他の方法によ
ってメモリ回路を制御することもできることは当業者に
は明らかであろう。
べたが、本発明はシングルクロックＳＲＡＭにページモ
ードを組み込む場合にも同様に適用できる。また、ＰＡ
ＧＥ信号のレベル割当ては、通常モードで高レベル、ペ
ージモードで低レベルにすることもできる。更に、例示
した回路は、ＤＲＡＭ内部信号を巧みに操作することに
よってメモリ内部回路の変更を最少にした実施例である
が、識別回路１４の識別結果に基づいて、他の方法によ
ってメモリ回路を制御することもできることは当業者に
は明らかであろう。
【００３７】
【発明の効果】以上、説明したように、本発明によれば
シングルクロックメモリでもページモードでのメモリア
クセスを実現できると共に、ページモードの指示に用い
る信号線は１本でよく、メモリの小型化に阻害をきたす
ことはない。
シングルクロックメモリでもページモードでのメモリア
クセスを実現できると共に、ページモードの指示に用い
る信号線は１本でよく、メモリの小型化に阻害をきたす
ことはない。
【図１】本発明実施例の主要構成を示すブロック図であ
る。
る。
【図２】ページモード識別回路２の回路構成を示す回路
図である。
図である。
【図３】ＷＬＤ信号発生回路の一構成を示す回路図であ
る。
る。
【図４】ＤＬＰＣＥＱ信号発生回路の一構成を示す回路
図である。
図である。
【図５】ＢＳＤＲＶ信号発生回路の一構成を示す回路図
である。
である。
【図６】本発明実施例の信号発生タイミングを示すタイ
ミングチャートである。
ミングチャートである。
【図７】本発明実施例の信号発生タイミングを示すタイ
ミングチャートである。
ミングチャートである。
【図８】従来のシングルクロックメモリの構成を示すブ
ロック図である。
ロック図である。
【図９】従来のダブルクロックメモリの構成を示すブロ
ック図である。
ック図である。
１４ モード状態識別回路 １６ メモリアレイ １８ メモリ制御回路部 ２０ メモリセル部 ２６，２８，３０ インバータ Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５ ラッチ ３２，３４，３６，３８ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (56)参考文献 特開 平３−156791（ＪＰ，Ａ) 特開 平４−324187（ＪＰ，Ａ) 特開 平１−112182（ＪＰ，Ａ) 特開 昭60−136098（ＪＰ，Ａ) 特開 昭58−166579（ＪＰ，Ａ) 特開 平３−238694（ＪＰ，Ａ) 特開 平２−87399（ＪＰ，Ａ) 特開 平３−113794（ＪＰ，Ａ) 特開 平２−250132（ＪＰ，Ａ) 特開 平３−203086（ＪＰ，Ａ) 特開 平５−28751（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 ローアドレスを受け取るローアドレス入
力端子およびカラムアドレスを受け取るカラムアドレス
入力端子を有し、単一の外部クロック信号に応答して、
前記ローアドレス入力端子におけるローアドレスと前記
カラムアドレス入力端子におけるカラムアドレスの両方
を取り込むシングルクロックメモリにおいて、 第１の信号レベルによって通常モードを示し、前記第１
のレベルと異なる第２の信号レベルによってページモー
ドを示す単一の制御信号に応答し、連続するメモリサイ
クルにおける前記制御信号の信号レベルの組合せをデコ
ードして、通常モード、ページモード開始、ページモー
ド中およびページモード終了の状態を識別する手段と、 前記識別手段によって識別された状態に対応して、通常
モードの動作およびページモードの動作を実行するため
の予め定められたメモリ制御処理を実行するメモリ制御
手段とを含むことを特徴とするシングルクロックメモ
リ。 - 【請求項２】 前記識別手段が、直前のメモリサイクル
における前記制御信号のレベルを検出する第１の検出手
段と、現在のメモリサイクルにおける前記制御信号のレ
ベルを検出する第２の検出手段と、前記第１および第２
の検出手段によって検出されたレベルの組合せをデコー
ドする手段とを含むことを特徴とする請求項１に記載の
シングルクロックメモリ。 - 【請求項３】 前記第１の検出手段が、前記制御信号お
よび前記クロック信号を受け取る第１のラッチよりな
り、 前記第２の検出手段が、前記第１のラッチの出力および
前記クロック信号を受け取る第２のラッチよりなり、 前記デコード手段が、前記第１および第２のラッチの出
力を受け取る複数の論理ゲートよりなることを特徴とす
る請求項２に記載のシングルクロックメモリ。 - 【請求項４】 前記メモリ制御手段が、ページモード開
始、ページモード中およびページモード終了のモード状
態に応じて、前記通常モードにおいて通常行われるメモ
リ制御動作の一部を選択的に省略するように制御するこ
とを特徴とする請求項１に記載のシングルクロックメモ
リ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06388893A JP3344494B2 (ja) | 1993-03-23 | 1993-03-23 | ページモードを有するシングルクロックメモリ |
| EP94301274A EP0624879A1 (en) | 1993-03-23 | 1994-02-23 | Single clock memory having a page mode |
| US08/215,245 US5410514A (en) | 1993-03-23 | 1994-03-21 | Single clock memory having a page mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06388893A JP3344494B2 (ja) | 1993-03-23 | 1993-03-23 | ページモードを有するシングルクロックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275066A JPH06275066A (ja) | 1994-09-30 |
| JP3344494B2 true JP3344494B2 (ja) | 2002-11-11 |
Family
ID=13242287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06388893A Expired - Fee Related JP3344494B2 (ja) | 1993-03-23 | 1993-03-23 | ページモードを有するシングルクロックメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5410514A (ja) |
| EP (1) | EP0624879A1 (ja) |
| JP (1) | JP3344494B2 (ja) |
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| US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| US5940345A (en) * | 1997-12-12 | 1999-08-17 | Cypress Semiconductor Corp. | Combinational logic feedback circuit to ensure correct power-on-reset of a four-bit synchronous shift register |
| KR100699810B1 (ko) * | 2000-08-05 | 2007-03-27 | 삼성전자주식회사 | 버스 효율을 향상시키는 반도체 메모리장치 및 메모리시스템 |
| JP4246977B2 (ja) * | 2002-08-29 | 2009-04-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリ |
Family Cites Families (15)
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|---|---|---|---|---|
| JPS58166579A (ja) * | 1982-03-29 | 1983-10-01 | Fujitsu Ltd | メモリ制御方式 |
| JPS5960594A (ja) * | 1982-09-29 | 1984-04-06 | 富士通株式会社 | 紙幣取扱装置 |
| US4876671A (en) * | 1985-04-30 | 1989-10-24 | Texas Instruments Incorporated | Semiconductor dynamic memory device with metal-level selection of page mode or nibble mode |
| US4685084A (en) * | 1985-06-07 | 1987-08-04 | Intel Corporation | Apparatus for selecting alternate addressing mode and read-only memory |
| US4750839A (en) * | 1985-08-07 | 1988-06-14 | Texas Instruments Incorporated | Semiconductor memory with static column decode and page mode addressing capability |
| JPS62139198A (ja) * | 1985-12-11 | 1987-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS634492A (ja) * | 1986-06-23 | 1988-01-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63248000A (ja) * | 1987-04-02 | 1988-10-14 | Matsushita Electronics Corp | 不揮発性半導体メモリ |
| JPH01146193A (ja) * | 1988-09-21 | 1989-06-08 | Hitachi Ltd | 半導体記憶装置 |
| JPH0287399A (ja) * | 1988-09-22 | 1990-03-28 | Nec Ic Microcomput Syst Ltd | 半導体メモリのテスト方式 |
| JPH03113794A (ja) * | 1989-09-22 | 1991-05-15 | Toshiba Corp | 半導体記憶装置 |
| US4970418A (en) * | 1989-09-26 | 1990-11-13 | Apple Computer, Inc. | Programmable memory state machine for providing variable clocking to a multimode memory |
| JPH0756749B2 (ja) * | 1989-09-29 | 1995-06-14 | 株式会社東芝 | 機能選択回路 |
| US5036495A (en) * | 1989-12-28 | 1991-07-30 | International Business Machines Corp. | Multiple mode-set for IC chip |
| JPH03238694A (ja) * | 1990-02-15 | 1991-10-24 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
-
1993
- 1993-03-23 JP JP06388893A patent/JP3344494B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-23 EP EP94301274A patent/EP0624879A1/en not_active Withdrawn
- 1994-03-21 US US08/215,245 patent/US5410514A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0624879A1 (en) | 1994-11-17 |
| US5410514A (en) | 1995-04-25 |
| JPH06275066A (ja) | 1994-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |