JPS62139198A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62139198A JPS62139198A JP60278509A JP27850985A JPS62139198A JP S62139198 A JPS62139198 A JP S62139198A JP 60278509 A JP60278509 A JP 60278509A JP 27850985 A JP27850985 A JP 27850985A JP S62139198 A JPS62139198 A JP S62139198A
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- JP
- Japan
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- switch
- memory device
- semiconductor memory
- signal
- fuse
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、とりわけダイナミ
ック型ランダム・アクセス・メモリにおいて、ページモ
ード可能なものとニブルモード可能なものとを同一チッ
プ上でつくり分ることのできる半導体記憶装置に関する
ものである。
ック型ランダム・アクセス・メモリにおいて、ページモ
ード可能なものとニブルモード可能なものとを同一チッ
プ上でつくり分ることのできる半導体記憶装置に関する
ものである。
近年、ダイナミック型ランダム・アクセス・メモリ（以
下、ＤＲＡＭと略す）においては、ページモード可能な
タイプとニブルモードが可能なタイプの２種類のＤＲＡ
Ｍがある。これの実現方法として、ＤＲＡＭメーカーで
は、別チップにて両タイプのＤＲＡＭを設計するのは設
計効率上あるいは量産効率上、問題となるため、同一チ
ソ′プで両タイプ可能なものを設計し、アルミ配線マス
クを２種類準備したり、新たなポンディングパッドを設
けたりすることにより、両タイプをつくり分るようにし
ている。
下、ＤＲＡＭと略す）においては、ページモード可能な
タイプとニブルモードが可能なタイプの２種類のＤＲＡ
Ｍがある。これの実現方法として、ＤＲＡＭメーカーで
は、別チップにて両タイプのＤＲＡＭを設計するのは設
計効率上あるいは量産効率上、問題となるため、同一チ
ソ′プで両タイプ可能なものを設計し、アルミ配線マス
クを２種類準備したり、新たなポンディングパッドを設
けたりすることにより、両タイプをつくり分るようにし
ている。
以下、その−例として、アルミ配線マスクにより両タイ
プをつくり分ける方法について記す。第２図はこのＤＲ
ＡＭの構成を示すブロック図である。図中、１はＣＡＳ
バッファ回路、２はＣＡＳＮバンファ回路である。
プをつくり分ける方法について記す。第２図はこのＤＲ
ＡＭの構成を示すブロック図である。図中、１はＣＡＳ
バッファ回路、２はＣＡＳＮバンファ回路である。
このＤＲＡＭの構成上の特徴は、ＣＡｓ信号が入力され
る上記２個のＣＡＳバッファ回路１．２を有しているこ
とであり、第１のＣＡＳＮバッファ回路１の出力信号は
書込みバッファ回路３．データ入カバソファ回路４．４
ビットシフトレジスタ５．出力バッファ回路６．１１０
ゲ一テイング回路７を制御する。また、第２のＣＡＳバ
ッファ回路２の出力信号は、アドレスバッファ回路８．
コラムデコーダ９．プリアンプ１０を制御している。
る上記２個のＣＡＳバッファ回路１．２を有しているこ
とであり、第１のＣＡＳＮバッファ回路１の出力信号は
書込みバッファ回路３．データ入カバソファ回路４．４
ビットシフトレジスタ５．出力バッファ回路６．１１０
ゲ一テイング回路７を制御する。また、第２のＣＡＳバ
ッファ回路２の出力信号は、アドレスバッファ回路８．
コラムデコーダ９．プリアンプ１０を制御している。
また、第２のＣＡＳバッファ回路２はスイッチ１１を有
しており、ページモードの場合はスイッチ１１はＶｃｃ
に、ニブルモードの場合はトランジスタ１２．１３より
構成される回路の出力Φ０に接続される。このスイッチ
１１の切り換えについては、アルミ配線マスクを２種類
準備し、そのどちらを用いるかでスイッチ１１の切換え
を行ない、これにより両方式をつくり分けている。
しており、ページモードの場合はスイッチ１１はＶｃｃ
に、ニブルモードの場合はトランジスタ１２．１３より
構成される回路の出力Φ０に接続される。このスイッチ
１１の切り換えについては、アルミ配線マスクを２種類
準備し、そのどちらを用いるかでスイッチ１１の切換え
を行ない、これにより両方式をつくり分けている。
次に、このＤＲＡＭの動作について説明する。
第３図は、第２のＣＡ３バッファ回路２でスイッチ１１
をＡ側に接続した場合、即ちニブルモード時の場合にお
いて、チップ内部で発生されるＲＡＳ（８号、ＣＡＳＮ
ｔｉ号、！。４＝Ｌ ｃＡｓ（ｌの様子を示したもので
ある。第３図から分かるように、ＣＡＳＮ信号は外部Ｃ
Ａｓ信号と同期した反転信号になる。又Φゎ信号はＣＡ
ＳＮ信号が ・“Ｈ”になるとＴｒ１３が導電し、Ｔｒ
１２は非導通であるので１Ｌ”レベルになり、ＲＡＳ信
％が“Ｈ”になるまでＬ”状態を保つ。従ってＴｒ１４
，１５からなるＡＮＤ回路を有するＣＡＳバッファ回路
２の出力ＣＡｓ信号は一旦、外部ＣＡｓ信号がＬ″にな
ることによりＨ″になり、その途中で、外部ＣＡｓ信号
が“Ｈ２になってもΦ。信号が“Ｌ”を１を保っている
ため“Ｈ”を保持し続け、Φ。信号が“Ｈ”になって、
いいかえれば外部ＲＡＳ信号がＨ″になって初めてＬ″
になる。以上のような構成をとることにより、ＣＡＳＮ
信号で制御される書込みバッファ回路３゜データ入カバ
ソファ回路４．４ビットシフトレジスタ５．出力バッフ
ァ回路６．Ｉ１０ゲーティング回路７は外部ＣＡｓ信号
のサイクルに同期して動作する。
をＡ側に接続した場合、即ちニブルモード時の場合にお
いて、チップ内部で発生されるＲＡＳ（８号、ＣＡＳＮ
ｔｉ号、！。４＝Ｌ ｃＡｓ（ｌの様子を示したもので
ある。第３図から分かるように、ＣＡＳＮ信号は外部Ｃ
Ａｓ信号と同期した反転信号になる。又Φゎ信号はＣＡ
ＳＮ信号が ・“Ｈ”になるとＴｒ１３が導電し、Ｔｒ
１２は非導通であるので１Ｌ”レベルになり、ＲＡＳ信
％が“Ｈ”になるまでＬ”状態を保つ。従ってＴｒ１４
，１５からなるＡＮＤ回路を有するＣＡＳバッファ回路
２の出力ＣＡｓ信号は一旦、外部ＣＡｓ信号がＬ″にな
ることによりＨ″になり、その途中で、外部ＣＡｓ信号
が“Ｈ２になってもΦ。信号が“Ｌ”を１を保っている
ため“Ｈ”を保持し続け、Φ。信号が“Ｈ”になって、
いいかえれば外部ＲＡＳ信号がＨ″になって初めてＬ″
になる。以上のような構成をとることにより、ＣＡＳＮ
信号で制御される書込みバッファ回路３゜データ入カバ
ソファ回路４．４ビットシフトレジスタ５．出力バッフ
ァ回路６．Ｉ１０ゲーティング回路７は外部ＣＡｓ信号
のサイクルに同期して動作する。
またＣＡｓ信号により制御されるアドレスバッファ回路
８．コラムデコーダ９．プリアンプ１０は一旦ＣＡＳ信
号力びＨ′になって、動作を始めたのち、外部ＲＡＳ信
号が“Ｈ”になるまで、その状態を保持し続ける。以上
の原理により、ニブルモードが可能になる。
８．コラムデコーダ９．プリアンプ１０は一旦ＣＡＳ信
号力びＨ′になって、動作を始めたのち、外部ＲＡＳ信
号が“Ｈ”になるまで、その状態を保持し続ける。以上
の原理により、ニブルモードが可能になる。
一方、スイッチ１１をＢ側５即ちＶｃｃに接続した場合
、トランジスタ１４は常時導通状態にある。従って、こ
の場合ＣＡＳバッファ回路２は等価的にＣＡＳＮバッフ
ァ回路１と同一になり、ＣＡｓ信号は外部ＣＡｓ信号に
同期した信号となり、アドレスバッファ回路８．コラム
デコーダ９．プリアンプ１０も各々外部ＣＡｓ信号のサ
イクル毎に動作、リセットをくり返し、ページモードが
可能になる。
、トランジスタ１４は常時導通状態にある。従って、こ
の場合ＣＡＳバッファ回路２は等価的にＣＡＳＮバッフ
ァ回路１と同一になり、ＣＡｓ信号は外部ＣＡｓ信号に
同期した信号となり、アドレスバッファ回路８．コラム
デコーダ９．プリアンプ１０も各々外部ＣＡｓ信号のサ
イクル毎に動作、リセットをくり返し、ページモードが
可能になる。
従来の半導体記憶装置は以上のように構成されているの
で、アルミ配線マスクを２種類用意せねばならず、又ど
ちらのマスクを使うが等、製造プロセス上、煩雑さが生
じる。また、ウェハプロセス途中でつくり分けるため、
早急に必要な場合、すぐには対応できない等、生産管理
上の問題もある。
で、アルミ配線マスクを２種類用意せねばならず、又ど
ちらのマスクを使うが等、製造プロセス上、煩雑さが生
じる。また、ウェハプロセス途中でつくり分けるため、
早急に必要な場合、すぐには対応できない等、生産管理
上の問題もある。
一方、専用パッドを設ける場合は、プロセス完了後、ア
センブリ時につくり分れるため、早急な対応ができるが
、この場合にはパッド部分が比較的大きな面積を必要と
するため、ＤＲＡＭのような大量生産品に対しては無駄
が多くなるという問題点がある。
センブリ時につくり分れるため、早急な対応ができるが
、この場合にはパッド部分が比較的大きな面積を必要と
するため、ＤＲＡＭのような大量生産品に対しては無駄
が多くなるという問題点がある。
この発明は、上記のような問題点を解消するためになさ
れたもので、製造プロセス上および生産管理上の不具合
を生ずることなく、又チップ面積を増大させることなく
、ページモードとニブルモードとをつくり分ることので
きる半導体記憶装置を得ることを目的とする。
れたもので、製造プロセス上および生産管理上の不具合
を生ずることなく、又チップ面積を増大させることなく
、ページモードとニブルモードとをつくり分ることので
きる半導体記憶装置を得ることを目的とする。
ところで近年、ＤＲＡＭの分野においては、その大容量
化が進み、冗長性回路の使用が必要不可欠の技術となっ
ている。そして本件発明者は、ページモードとニブルモ
ードとをつくり分られるようにしたＤＲＡＭにおける上
述の問題を解消すべく鋭意研究し、上記冗長性回路にお
けるヒユーズに着目し、これにページモードとニブルモ
ードとをつくり分るためのスイッチの投口を持たせるよ
うにすれば、製造プロセス上及び生産管理上の問題が発
生せず、しかもチップ面積が増大しないことを見い出し
た。
化が進み、冗長性回路の使用が必要不可欠の技術となっ
ている。そして本件発明者は、ページモードとニブルモ
ードとをつくり分られるようにしたＤＲＡＭにおける上
述の問題を解消すべく鋭意研究し、上記冗長性回路にお
けるヒユーズに着目し、これにページモードとニブルモ
ードとをつくり分るためのスイッチの投口を持たせるよ
うにすれば、製造プロセス上及び生産管理上の問題が発
生せず、しかもチップ面積が増大しないことを見い出し
た。
そこでこの発明は、ページモードとニブルモードの機能
が同一チップ上でスイッチの切換えにより選択的に実現
できるように構成された半導体記憶装置において、上記
スイッチを２個のヒユーズで構成するようにしたもので
ある。
が同一チップ上でスイッチの切換えにより選択的に実現
できるように構成された半導体記憶装置において、上記
スイッチを２個のヒユーズで構成するようにしたもので
ある。
この発明においては、ページモードとニブルモードとを
つくり分るためのスイッチをヒユーズでもって構成した
ことから、アルミ配線マスクを用いる場合のように、マ
スクを２種類用意したり、マスクを選択したりするとい
う必要がなく、又専用パッドを用いる場合のようにチッ
プ面積が増大するということがなく、さらにはウェハプ
ロセス完了後、アッセンブリ時につくり分ることができ
ることがら、早急な対応が可能となる。
つくり分るためのスイッチをヒユーズでもって構成した
ことから、アルミ配線マスクを用いる場合のように、マ
スクを２種類用意したり、マスクを選択したりするとい
う必要がなく、又専用パッドを用いる場合のようにチッ
プ面積が増大するということがなく、さらにはウェハプ
ロセス完了後、アッセンブリ時につくり分ることができ
ることがら、早急な対応が可能となる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体記憶装置を示す
。図において、１０１，１０２は第１゜第２の抵抗体、
１０３は第１のＭＯＳトランジスタ、！０４，１０５は
第２．第１のヒユーズ、１０６はＭＯＳトランジスタ、
１０７はスイッチ、１０８はＡＮＤ回路、１０９は電圧
源である。
。図において、１０１，１０２は第１゜第２の抵抗体、
１０３は第１のＭＯＳトランジスタ、！０４，１０５は
第２．第１のヒユーズ、１０６はＭＯＳトランジスタ、
１０７はスイッチ、１０８はＡＮＤ回路、１０９は電圧
源である。
本実施例の装置は外部τＸ１信号・によって制御される
ＣＡＳＮバッファ回路（第１のバッファ回路）及びＣＡ
３８７７１回路（第２のバッファ回路）を有しており、
ＣＡＳＮバッファ回路は外部ＣＡＳ信号に同期した反転
信号であるＣＡＳＮ信号（内部信号）を発生し、又ＣＡ
３８７７１回路はページモードとニブルモードとをつく
り分るためのスイッチ１０７と、該スイッチ１０７の出
力と外部ττ「信号とのＡＮＤをとるＡＮＤ回路１０８
とによって構成されている。上記スイッチ回路１０７は
電圧源１０９．第１のＭＯＳトランジスタ１０３及び第
１のヒユーズ１０５によって構成され、電圧源１０９は
電源と接地との間に直列に接続された第１．第２の抵抗
体１０１．１０２及び第２のヒユーズ１０４からなり、
電源端に接続される第１の抵抗体１０１の抵抗値Ｒ２は
接地側に接続される第２の抵抗体１０２の抵抗値Ｒ８よ
りも充分太き（設定されており、電圧源１０９の出力端
Ｃは第２のヒユーズ１０４が切断されない時は接地電圧
に、切断された時は電源電圧になる。また第１のＭＯＳ
トランジスタ１０３はそのゲートに電圧源１０９の出力
Ｃが接続され、そのソース端は第１のヒユーズ１０５を
介して電源電圧に接続されている。
ＣＡＳＮバッファ回路（第１のバッファ回路）及びＣＡ
３８７７１回路（第２のバッファ回路）を有しており、
ＣＡＳＮバッファ回路は外部ＣＡＳ信号に同期した反転
信号であるＣＡＳＮ信号（内部信号）を発生し、又ＣＡ
３８７７１回路はページモードとニブルモードとをつく
り分るためのスイッチ１０７と、該スイッチ１０７の出
力と外部ττ「信号とのＡＮＤをとるＡＮＤ回路１０８
とによって構成されている。上記スイッチ回路１０７は
電圧源１０９．第１のＭＯＳトランジスタ１０３及び第
１のヒユーズ１０５によって構成され、電圧源１０９は
電源と接地との間に直列に接続された第１．第２の抵抗
体１０１．１０２及び第２のヒユーズ１０４からなり、
電源端に接続される第１の抵抗体１０１の抵抗値Ｒ２は
接地側に接続される第２の抵抗体１０２の抵抗値Ｒ８よ
りも充分太き（設定されており、電圧源１０９の出力端
Ｃは第２のヒユーズ１０４が切断されない時は接地電圧
に、切断された時は電源電圧になる。また第１のＭＯＳ
トランジスタ１０３はそのゲートに電圧源１０９の出力
Ｃが接続され、そのソース端は第１のヒユーズ１０５を
介して電源電圧に接続されている。
次にこのスイッチの動作について説明する。
まずヒユーズ１０４．１０５を切断しない場合において
、０点の電位はＲ，がＲ２に比して、充分大きいために
、はぼｏｖにあり、ＭＯＳトランジスタ１０３のゲート
はほぼ○■なので、ＭＯＳトランジスタ１０３は非導通
状態にある。したがってＭＯＳトランジスタ１０６のゲ
ートは、ヒユーズ１０５を通してＶｃｃレベルに固定さ
れるため、ＭＯＳトランジスタ１０６は常に導通状態に
ある。従って、この場合ＤＲＡＭはページモード可能な
状態にある。
、０点の電位はＲ，がＲ２に比して、充分大きいために
、はぼｏｖにあり、ＭＯＳトランジスタ１０３のゲート
はほぼ○■なので、ＭＯＳトランジスタ１０３は非導通
状態にある。したがってＭＯＳトランジスタ１０６のゲ
ートは、ヒユーズ１０５を通してＶｃｃレベルに固定さ
れるため、ＭＯＳトランジスタ１０６は常に導通状態に
ある。従って、この場合ＤＲＡＭはページモード可能な
状態にある。
次にヒユーズ１０４，１０５を切断した場合は、ＭＯＳ
トランジスタ１０３のゲートは抵抗Ｒ１を通じてＶｃｃ
レベルになる。従ってＭＯＳトランジスタ１０３は導通
状態にあり、ヒユーズ１０５は切断されているので、Ｍ
Ｏ３Ｉ−ランジスタ１０６はΦゎ信号により制御され、
したがってこの場合はニブルモード可能になる。
トランジスタ１０３のゲートは抵抗Ｒ１を通じてＶｃｃ
レベルになる。従ってＭＯＳトランジスタ１０３は導通
状態にあり、ヒユーズ１０５は切断されているので、Ｍ
Ｏ３Ｉ−ランジスタ１０６はΦゎ信号により制御され、
したがってこの場合はニブルモード可能になる。
以上のような本実施例の装置では、ヒユーズを切断する
か否かでページモードとニブルモードとをつくり分るよ
うにしたので、アルミ配線マスクを用いる場合のように
、マスクを２種類用意したり、マスクを選択したりする
という必要がなく、その結果製造プロセスが煩雑になる
ことはなく、又ウェハプロセス完了後、テラセンブリ時
にくつり分ることができ、生産管理上の問題が生じるこ
ともな（、さらには専用パッドを設ける場合のようにチ
ップ面積が増大することがなく、大量生産に最適である
。
か否かでページモードとニブルモードとをつくり分るよ
うにしたので、アルミ配線マスクを用いる場合のように
、マスクを２種類用意したり、マスクを選択したりする
という必要がなく、その結果製造プロセスが煩雑になる
ことはなく、又ウェハプロセス完了後、テラセンブリ時
にくつり分ることができ、生産管理上の問題が生じるこ
ともな（、さらには専用パッドを設ける場合のようにチ
ップ面積が増大することがなく、大量生産に最適である
。
なお上記実施例では電圧源１０９を第１の抵抗体１０１
．第２の抵抗体１０２で構成したが、それぞれＭＯＳト
ランジスタで構成してもよ（、又第２の抵抗体１０２と
ヒユーズ１０４の位置は逆でもよい。又、上記実施例で
はヒユーズを切断しない場合がページモード、切断する
場合をニブルモードとなるように構成したが、その逆も
同様に可能なことは言うまでもない。
．第２の抵抗体１０２で構成したが、それぞれＭＯＳト
ランジスタで構成してもよ（、又第２の抵抗体１０２と
ヒユーズ１０４の位置は逆でもよい。又、上記実施例で
はヒユーズを切断しない場合がページモード、切断する
場合をニブルモードとなるように構成したが、その逆も
同様に可能なことは言うまでもない。
以上のように、この発明によれば、ページモードとニブ
ルモードの切り換えスイッチをヒユーズで構成したので
、アルミ配線マスクを用いる場合のように製造プロセス
上或いは生産管理上の煩雑さがなく、またポンディング
パッドを設ける場合のような大きなチップ面積のロスも
ない半導体記憶装置が得られる効果がある。
ルモードの切り換えスイッチをヒユーズで構成したので
、アルミ配線マスクを用いる場合のように製造プロセス
上或いは生産管理上の煩雑さがなく、またポンディング
パッドを設ける場合のような大きなチップ面積のロスも
ない半導体記憶装置が得られる効果がある。
第１図は本発明の一実施例による半導体記憶装置を示す
回路図、第２図はページモードとニブルモードの切り換
え可能な半導体記憶装置の構成ブロック図、第３図はそ
の外部ＲＡＳ、外部ＣＡＳ。 ＲＡＳ、ＣＡＳＮ、Φ。、ＣＡＳの各信号波形図である １・・・ＣＡＳＮバッファ回路（第１のＣＡＳバッファ
回路）、２・・・ＣＡＳバッファ回路（第２のＣＡＳバ
ッファ回路）、１０１，１０２・・・第１．第２の抵抗
体、１０３・・・第１のＭＯＳトランジスタ、１０４．
１０５・・・第２．第１のヒユーズ、１０７・・・スイ
ッチ、１０８・・・ＡＮＤ回路、１０９・・・電圧源。
回路図、第２図はページモードとニブルモードの切り換
え可能な半導体記憶装置の構成ブロック図、第３図はそ
の外部ＲＡＳ、外部ＣＡＳ。 ＲＡＳ、ＣＡＳＮ、Φ。、ＣＡＳの各信号波形図である １・・・ＣＡＳＮバッファ回路（第１のＣＡＳバッファ
回路）、２・・・ＣＡＳバッファ回路（第２のＣＡＳバ
ッファ回路）、１０１，１０２・・・第１．第２の抵抗
体、１０３・・・第１のＭＯＳトランジスタ、１０４．
１０５・・・第２．第１のヒユーズ、１０７・・・スイ
ッチ、１０８・・・ＡＮＤ回路、１０９・・・電圧源。
Claims (1)
- 【特許請求の範囲】 （１）ページモードとニブルモードの機能が同一チップ
でスイッチの切り換えにより選択的に実現できるように
構成された半導体記憶装置において、上記スイッチが第
１、第２の２個のヒューズにて構成されていることを特
徴とする半導体記憶装置。 （２）外部＠ＣＡＳ＠信号により制御され該外部＠ＣＡ
Ｓ＠信号と同期した内部信号を発生する第１のＣＡＳバ
ッファ回路と、 上記スイッチ回路及び該スイッチ回路の出力と外部＠Ｃ
ＡＳ＠信号とのＡＮＤをとるＡＮＤ回路により形成され
外部＠ＣＡＳ＠信号により制御される第２のＣＡＳバッ
ファ回路とを有することを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。（３）上記スイッチは、 第２のヒューズを切断しないときは接地電圧に、上記第
２のヒューズを切断した時は電源電圧になるように構成
された電圧源と、 ゲートに上記電圧源の出力が入力されソース端が第１の
ヒューズを介して電源電圧に接続された第１のＭＯＳト
ランジスタとによって構成されることを特徴とする特許
請求の範囲第２項記載の半導体記憶装置。 （４）上記電圧源は、 電源と接地間に直列に接続された第１、第２の抵抗体及
び第２のヒューズからなり、 電源端に接続される第１の抵抗体の抵抗値が接地側に接
続される第２の抵抗体の抵抗値より充分大きく設定され
ていることを特徴とする特許請求の範囲第３項記載の半
導体記憶装置。 （５）上記第１、及び第２のヒューズはレーザ光により
切断されることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278509A JPS62139198A (ja) | 1985-12-11 | 1985-12-11 | 半導体記憶装置 |
| KR1019860005469A KR900001775B1 (ko) | 1985-12-11 | 1986-07-07 | 반도체 기억장치 |
| DE19863637336 DE3637336A1 (de) | 1985-12-11 | 1986-11-03 | Halbleiterspeichervorrichtung |
| US06/933,806 US4789966A (en) | 1985-12-11 | 1986-11-24 | Semiconductor memory device with page and nibble modes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278509A JPS62139198A (ja) | 1985-12-11 | 1985-12-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62139198A true JPS62139198A (ja) | 1987-06-22 |
Family
ID=17598293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60278509A Pending JPS62139198A (ja) | 1985-12-11 | 1985-12-11 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4789966A (ja) |
| JP (1) | JPS62139198A (ja) |
| KR (1) | KR900001775B1 (ja) |
| DE (1) | DE3637336A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278744A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | ダイナミック・ランダム・アクセス・メモリ |
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