JPH0752579B2 - 半導体メモリ素子のモード選択回路 - Google Patents
半導体メモリ素子のモード選択回路Info
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- JPH0752579B2 JPH0752579B2 JP1182377A JP18237789A JPH0752579B2 JP H0752579 B2 JPH0752579 B2 JP H0752579B2 JP 1182377 A JP1182377 A JP 1182377A JP 18237789 A JP18237789 A JP 18237789A JP H0752579 B2 JPH0752579 B2 JP H0752579B2
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- JP
- Japan
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- power supply
- supply terminal
- mode selection
- output node
- inverter
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Dram (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 本発明は、半導体メモリ素子のモード選択回路に係るも
ので、特に製造工程段階でメモリ素子の動作モードをオ
プション処理して基本動作モード外の各種のモードで変
更，選択を多様にすることができる半導体メモリ素子の
モード選択回路に係るものである。
ので、特に製造工程段階でメモリ素子の動作モードをオ
プション処理して基本動作モード外の各種のモードで変
更，選択を多様にすることができる半導体メモリ素子の
モード選択回路に係るものである。
半導体メモリ素子、たとえば、DRAMは１メガ又は４メガ
ビットにメモリ容量が増加される程、基本動作モード以
外の多様な新たな動作モードの開発がなされている。
ビットにメモリ容量が増加される程、基本動作モード以
外の多様な新たな動作モードの開発がなされている。
現在の１メガ又は４メガDRAMにおいては、出力されるデ
ータの数により×１モード，×４モード等で分類され、
入力される制御信号により、たとえば、ページモード
（Page Mode），ニブルモード（Nibble Mode），スタチ
ックコラム（Static Column）モード，ライトパービッ
ト（Write perbit）モード及びその他等々で分類され
る。
ータの数により×１モード，×４モード等で分類され、
入力される制御信号により、たとえば、ページモード
（Page Mode），ニブルモード（Nibble Mode），スタチ
ックコラム（Static Column）モード，ライトパービッ
ト（Write perbit）モード及びその他等々で分類され
る。
従って、DRAM供給者は使用者の多様な要求に応答するた
めに、DRAMの基本的な動作モード以外の動作モードを製
造工程段階でオプション処理することにより選択された
動作モードが遂行されるようにし、各種の選択された動
作モードにより、相互に異なる機能を持つ多様なDRAMを
提供している。
めに、DRAMの基本的な動作モード以外の動作モードを製
造工程段階でオプション処理することにより選択された
動作モードが遂行されるようにし、各種の選択された動
作モードにより、相互に異なる機能を持つ多様なDRAMを
提供している。
従来には、製造工程段階で特別な動作モードを選択する
ために、工程の終わりの段階でメタルマスクを各々異な
るように使用するとか、ワイヤボンディングを異ならる
ようにするとか、又はヒューズを切るとかすることによ
り所定モードをオプション処理した。
ために、工程の終わりの段階でメタルマスクを各々異な
るように使用するとか、ワイヤボンディングを異ならる
ようにするとか、又はヒューズを切るとかすることによ
り所定モードをオプション処理した。
しかし、このようなメタルマスク，ワイヤボンディング
又はヒューズ等を別々に利用する従来のモードオプショ
ン装置においては、多様なオプションの余裕を持つこと
ができないようになるので、開発初期に各々のモードを
多数設計しなければならない問題があった。このような
点はメモリ素子のターンアラウンド時間を長くし、コス
トを上昇させてしまう原因になる。
又はヒューズ等を別々に利用する従来のモードオプショ
ン装置においては、多様なオプションの余裕を持つこと
ができないようになるので、開発初期に各々のモードを
多数設計しなければならない問題があった。このような
点はメモリ素子のターンアラウンド時間を長くし、コス
トを上昇させてしまう原因になる。
本発明の目的は、上記のような従来技術の問題点を解決
するために一つの単位の回路設計を反復使用して製造す
ることができる半導体メモリ素子のモード選択回路を提
供することにある。
するために一つの単位の回路設計を反復使用して製造す
ることができる半導体メモリ素子のモード選択回路を提
供することにある。
本発明の他の目的は、メモリ素子のターンアラウンド時
間を短縮させるのに助けになる半導体メモリ素子のモー
ド選択回路を提供することにある。
間を短縮させるのに助けになる半導体メモリ素子のモー
ド選択回路を提供することにある。
上記目的を達成するために、本発明は入力されるリセッ
ト信号を反転させるインバータ手段； 上記インバータ手段の出力端が結合されるインバータ出
力ノードと第１電源供給端子の連結をチップの製造工程
処理によって決定するモード選択手段； 上記ノードに第１電源供給端子が連結される時にはロー
信号を、連結されていない時には最初に供給される上記
反転されたリセット信号によってハイ信号をラッチする
第１ラッチ手段；そして、第１ラッチ手段の出力をバッ
ファリングする出力バッファ手段で構成され、上記イン
バータ手段の出力抵抗が上記モード選択手段の出力抵抗
に対して十分に大きな値を持つように構成された少なく
とも１つ以上のモード選択信号発生手段とを具備してな
ることを特徴とする。
ト信号を反転させるインバータ手段； 上記インバータ手段の出力端が結合されるインバータ出
力ノードと第１電源供給端子の連結をチップの製造工程
処理によって決定するモード選択手段； 上記ノードに第１電源供給端子が連結される時にはロー
信号を、連結されていない時には最初に供給される上記
反転されたリセット信号によってハイ信号をラッチする
第１ラッチ手段；そして、第１ラッチ手段の出力をバッ
ファリングする出力バッファ手段で構成され、上記イン
バータ手段の出力抵抗が上記モード選択手段の出力抵抗
に対して十分に大きな値を持つように構成された少なく
とも１つ以上のモード選択信号発生手段とを具備してな
ることを特徴とする。
また、本発明による半導体メモリ素子のモード選択回路
は、上記リセット信号を供給するために入力されるチッ
プイネイブル信号の前縁に同期してリセット信号を発生
して、上記のモード選択信号発生手段に供給するリセッ
ト信号発生手段を付加的に具備してなることを特徴とす
る。
は、上記リセット信号を供給するために入力されるチッ
プイネイブル信号の前縁に同期してリセット信号を発生
して、上記のモード選択信号発生手段に供給するリセッ
ト信号発生手段を付加的に具備してなることを特徴とす
る。
上記インバータ手段は、遅延手段を通じて上記リセット
信号と結合されるゲート、第２電源供給端子に結合され
るソース及び上記インバータ出力モードに結合されるド
レインを持つ第1NMOSトランジスタで構成し、上記モー
ド選択手段は、上記第１電源供給端子と上記インバータ
出力ノードとの間にスイッチング手段を間において相互
に直列に連結されるようにした金属配線及びヒューズ
と、第２電源供給端子連結用リードフレームにワイヤボ
ンディングで連結されるボンディングパッドを具備し、
上記スイッチング手段は、上記ボンディングパッドに第
２電源電圧が供給されない時には最初に供給される上記
リセット信号によって継続的にターンオン維持され、供
給される時には上記リセット信号に相関なしに継続的に
ターンオフ維持されるようにしたことを特徴とする。
信号と結合されるゲート、第２電源供給端子に結合され
るソース及び上記インバータ出力モードに結合されるド
レインを持つ第1NMOSトランジスタで構成し、上記モー
ド選択手段は、上記第１電源供給端子と上記インバータ
出力ノードとの間にスイッチング手段を間において相互
に直列に連結されるようにした金属配線及びヒューズ
と、第２電源供給端子連結用リードフレームにワイヤボ
ンディングで連結されるボンディングパッドを具備し、
上記スイッチング手段は、上記ボンディングパッドに第
２電源電圧が供給されない時には最初に供給される上記
リセット信号によって継続的にターンオン維持され、供
給される時には上記リセット信号に相関なしに継続的に
ターンオフ維持されるようにしたことを特徴とする。
上記スイッチング手段は、上記金属配線を通じて第１電
源供給端子と連結されるソース、上記ヒューズを通じて
上記インバータ出力ノードに連結されるドレイン及び第
２ラッチ手段を通じて上記ボンディングパッドが連結さ
れるゲートを持ち、上記インバータ手段の第1NMOSトラ
ンジスタの幾何学的な大きさより十分に大きな幾何学的
な大きさを持つ第2PMOSトランジスタで構成し、上記第2
PMOSトランジスタのゲートにはまた上記リセット信号を
供給されるゲート及び第２電源供給端子に連結されるソ
ースを持つ第3NMOSトランジスタのドレインが連結され
るようにしたことを特徴とする。
源供給端子と連結されるソース、上記ヒューズを通じて
上記インバータ出力ノードに連結されるドレイン及び第
２ラッチ手段を通じて上記ボンディングパッドが連結さ
れるゲートを持ち、上記インバータ手段の第1NMOSトラ
ンジスタの幾何学的な大きさより十分に大きな幾何学的
な大きさを持つ第2PMOSトランジスタで構成し、上記第2
PMOSトランジスタのゲートにはまた上記リセット信号を
供給されるゲート及び第２電源供給端子に連結されるソ
ースを持つ第3NMOSトランジスタのドレインが連結され
るようにしたことを特徴とする。
上記第２ラッチ手段は、第１電源供給端子に連結される
ドレイン、上記ボンディングパッドと連結される入力ノ
ードに連結されるソース及びインバータを通じて出力ノ
ードに連結されるゲートを持つ第4NMOSトランジスタ、
上記入力ノードに連結されるドレインの第２電流供給端
子に連結されるソース及び出力ノードに連結されるゲー
トを持つ第5NMOSトランジスタ、上記第１電源供給端子
に連結されるソース、出力ノードに連結されるドレイン
及び入力ノードに連結されるゲートを持つ第6PMOSトラ
ンジスタ、そして、上記出力ノードに連結されるドレイ
ン、第２電源供給端子に連結されるソース及び入力ノー
ドに連結されるゲートを持つ第7NMOSトランジスタで構
成し、上記第6PMOSトランジスタの幾何学的な大きさが
上記第３及び第7NMOSトランジスタの幾何学的な大きさ
の和よりも大きくなるように構成される。
ドレイン、上記ボンディングパッドと連結される入力ノ
ードに連結されるソース及びインバータを通じて出力ノ
ードに連結されるゲートを持つ第4NMOSトランジスタ、
上記入力ノードに連結されるドレインの第２電流供給端
子に連結されるソース及び出力ノードに連結されるゲー
トを持つ第5NMOSトランジスタ、上記第１電源供給端子
に連結されるソース、出力ノードに連結されるドレイン
及び入力ノードに連結されるゲートを持つ第6PMOSトラ
ンジスタ、そして、上記出力ノードに連結されるドレイ
ン、第２電源供給端子に連結されるソース及び入力ノー
ドに連結されるゲートを持つ第7NMOSトランジスタで構
成し、上記第6PMOSトランジスタの幾何学的な大きさが
上記第３及び第7NMOSトランジスタの幾何学的な大きさ
の和よりも大きくなるように構成される。
上記第１ラッチ手段は、上記インバータ出力ノードに結
合される入力ノードに連結されるドレイン、第２電源供
給端子に連結されるソース及び出力ノードに連結される
ゲートを持つ第8NMOSトランジスタ、上記電源供給端子
に連結されるソース、上記出力ノードに連結されるドレ
イン及び上記入力ノードに連結されるゲートを持つ第9P
MOSトランジスタ、そして上記出力ノードに連結される
ドレイン第２電源供給端子に連結されるソース及び上記
入力ノードに連結されるゲートを持つ第10NMOSトランジ
スタで構成されたことを特徴とする。
合される入力ノードに連結されるドレイン、第２電源供
給端子に連結されるソース及び出力ノードに連結される
ゲートを持つ第8NMOSトランジスタ、上記電源供給端子
に連結されるソース、上記出力ノードに連結されるドレ
イン及び上記入力ノードに連結されるゲートを持つ第9P
MOSトランジスタ、そして上記出力ノードに連結される
ドレイン第２電源供給端子に連結されるソース及び上記
入力ノードに連結されるゲートを持つ第10NMOSトランジ
スタで構成されたことを特徴とする。
本発明の他の実施例で、上記モード選択手段は、上記第
１電源供給端子と上記インバータ出力ノードとの間に相
互に直列に連結されるヒューズ及び／又は金属配線で構
成されるようにすることもできる。
１電源供給端子と上記インバータ出力ノードとの間に相
互に直列に連結されるヒューズ及び／又は金属配線で構
成されるようにすることもできる。
本発明のまた他の実施例で、上記インバータ手段は、遅
延手段を通じてリセット信号と結合されるソース及び上
記インバータ出力ノードに結合されるドレインを持ち、
第1NMOSトランジスタで構成し、上記モード選択手段は
上記第１電源供給端子に連結されるソース、上記インバ
ータ出力ノードに連結されるドレイン及び第２電源供給
端子連結用のフレームとワイヤボンディングで連結され
るボンディングパッドに第２ラッチ手段を通じて連結さ
れるゲートを持ち、上記インバータ手段の第1NMOSトラ
ンジスタの幾何学的な大きさより十分に大きな幾何学的
な大きさをもつ第2PMOSトランジスタで構成し、上記第2
PMOSトランジスタのゲートには、また上記リセット信号
が供給されるゲート及び第２電源供給端子に連結される
ソースを持つ第3NMOSトランジスタのドレインが連結さ
れるように構成し、上記スイッチング手段は、上記ボン
ディングパッドに第２電源電圧が供給されていない時に
は、最初に供給される上記リセット信号によって継続的
にターンオン維持され、供給される時には上記リセット
信号に相関なしに継続的にタンオフ維持されるように構
成することもできる。
延手段を通じてリセット信号と結合されるソース及び上
記インバータ出力ノードに結合されるドレインを持ち、
第1NMOSトランジスタで構成し、上記モード選択手段は
上記第１電源供給端子に連結されるソース、上記インバ
ータ出力ノードに連結されるドレイン及び第２電源供給
端子連結用のフレームとワイヤボンディングで連結され
るボンディングパッドに第２ラッチ手段を通じて連結さ
れるゲートを持ち、上記インバータ手段の第1NMOSトラ
ンジスタの幾何学的な大きさより十分に大きな幾何学的
な大きさをもつ第2PMOSトランジスタで構成し、上記第2
PMOSトランジスタのゲートには、また上記リセット信号
が供給されるゲート及び第２電源供給端子に連結される
ソースを持つ第3NMOSトランジスタのドレインが連結さ
れるように構成し、上記スイッチング手段は、上記ボン
ディングパッドに第２電源電圧が供給されていない時に
は、最初に供給される上記リセット信号によって継続的
にターンオン維持され、供給される時には上記リセット
信号に相関なしに継続的にタンオフ維持されるように構
成することもできる。
以下、添付されている図面に基づいて、本発明をより詳
細に説明する。
細に説明する。
第１図は、本発明のブロック図である。
第１図において、多数のモード選択信号発生手段10a〜1
0bはリセット手段20と共通連結される。上記モード選択
信号発生手段10a,10b,10c,10dは各々ニブルモード選択
信号φNBE スタチックコラムモード選択信号φSCE X4
モード選択信号φX4E ライトパービットモード選択信
号φWPBEとを発生する。上記リセット手段20は、外部チ
ップイネイブル信号の前縁（leading edge）に同期され
たリセット信号を発生する。上記多数のモード選択信号
発生手段は、同一な回路構成を持つ。モード選択信号発
生手段10aは、入力されるリセット信号を反転させるイ
ンバータ手段11、このインバータ手段のインバータ出力
ノード12と第１電源供給端子13との間に連結されるモー
ド選択手段14、上記インバータ出力ノード12に加えられ
る信号をラッチする第１ラッチ手段15及び上記第１ラッ
チ手段15の出力をバッファリングするバッファ手段16と
で構成する。上記モード選択手段14は、メモリ素子の製
造過程で工程処理を通じてインバータ出力ノード12に第
１電源供給端子を連結するかどうかにより動作モードの
選択可否が決定されるようにしたものである。
0bはリセット手段20と共通連結される。上記モード選択
信号発生手段10a,10b,10c,10dは各々ニブルモード選択
信号φNBE スタチックコラムモード選択信号φSCE X4
モード選択信号φX4E ライトパービットモード選択信
号φWPBEとを発生する。上記リセット手段20は、外部チ
ップイネイブル信号の前縁（leading edge）に同期され
たリセット信号を発生する。上記多数のモード選択信号
発生手段は、同一な回路構成を持つ。モード選択信号発
生手段10aは、入力されるリセット信号を反転させるイ
ンバータ手段11、このインバータ手段のインバータ出力
ノード12と第１電源供給端子13との間に連結されるモー
ド選択手段14、上記インバータ出力ノード12に加えられ
る信号をラッチする第１ラッチ手段15及び上記第１ラッ
チ手段15の出力をバッファリングするバッファ手段16と
で構成する。上記モード選択手段14は、メモリ素子の製
造過程で工程処理を通じてインバータ出力ノード12に第
１電源供給端子を連結するかどうかにより動作モードの
選択可否が決定されるようにしたものである。
上記第１ラッチ手段15は上記インバータ出力ノードに第
１電源電圧が加えられていない状態で、最初に入力され
るリセット信号によってモード選択信号をラッチするよ
うにしたものである。
１電源電圧が加えられていない状態で、最初に入力され
るリセット信号によってモード選択信号をラッチするよ
うにしたものである。
第２図は本発明による望ましい一実施例の回路図であ
る。
る。
第２図において、インバータ手段11は遅延手段11aを通
じてリセット信号と結合されるゲート、第２電源供給端
子17に結合されるソース及び上記インバータ出力ノード
12に結合されるドレインをもつ第1NMOSトランジスタM1
で構成し、上記モード選択手段14は上記第１電源供給端
子13と上記インバータ出力ノード12との間にスイッチン
グ手段14aを間において直列に連結されるようにした金
属配線14b及びヒューズ14cと、第２電源供給端子17連結
用のリードフレーム30にワイヤボンディングで連結され
るボンディングパッド14bに第２電源電圧が供給されて
いない時には最初に供給される上記リセット信号によっ
て継続的にターンオン維持され、供給される時には上記
リセット信号に相関なしに継続的にターンオフ維持され
るようにしたものである。
じてリセット信号と結合されるゲート、第２電源供給端
子17に結合されるソース及び上記インバータ出力ノード
12に結合されるドレインをもつ第1NMOSトランジスタM1
で構成し、上記モード選択手段14は上記第１電源供給端
子13と上記インバータ出力ノード12との間にスイッチン
グ手段14aを間において直列に連結されるようにした金
属配線14b及びヒューズ14cと、第２電源供給端子17連結
用のリードフレーム30にワイヤボンディングで連結され
るボンディングパッド14bに第２電源電圧が供給されて
いない時には最初に供給される上記リセット信号によっ
て継続的にターンオン維持され、供給される時には上記
リセット信号に相関なしに継続的にターンオフ維持され
るようにしたものである。
上記スイッチング手段14aは、上記金属配線14bを通じて
第１電源供給端子13と連結されるソース、上記ヒューズ
14cを通じて上記インバータ出力ノード12に連結される
ドレイン及び第２ラッチ手段14eを通じて上記ボンディ
ングパッド14dが連結されるゲートを持ち、上記インバ
ータ手段11の第1NMOSトランジスタM1の幾何学的な大き
さより十分に大きな幾何学的な大きさを持つ第2PMOSト
ランジスタM2で構成し、上記第2PMOSトランジスタM2の
ゲートにはまた、上記リセット信号が供給されるゲート
及び第２電源供給端子に連結されるソースを持つ第3NMO
SトランジスタM3のドレインが連結されるようにしたも
のである。
第１電源供給端子13と連結されるソース、上記ヒューズ
14cを通じて上記インバータ出力ノード12に連結される
ドレイン及び第２ラッチ手段14eを通じて上記ボンディ
ングパッド14dが連結されるゲートを持ち、上記インバ
ータ手段11の第1NMOSトランジスタM1の幾何学的な大き
さより十分に大きな幾何学的な大きさを持つ第2PMOSト
ランジスタM2で構成し、上記第2PMOSトランジスタM2の
ゲートにはまた、上記リセット信号が供給されるゲート
及び第２電源供給端子に連結されるソースを持つ第3NMO
SトランジスタM3のドレインが連結されるようにしたも
のである。
上記第２ラッチ手段14eは、第１電源供給端子13に連結
されるドレイン、上記ボンディングパッド14dと結合さ
れる入力ノードに連結されるソース及びインバータIN1
とを通じて出力ノードに連結されるゲートを持つ第4NMO
SトランジスタM4、上記入力ノードに連結されるドレイ
ン、第２電源供給端子17に連結されるソース及び出力ノ
ードに連結されるゲートを持つ第5NMOSトランジスタ
M5、上記第１電源供給端子13に連結されるソース、出力
ノードに連結されるドレイン及び入力ノードに連結され
るゲートを持つ第6PMOSトランジスタM6、上記出力ノー
ドに連結されるドレイン、第２電源供給端子17に連結さ
れるソース及び出力ノードに連結されるゲートを持つ第
7NMOSトランジスタM7で構成し、上記第6PMOSトランジス
タM6の幾何学的な大きさが上記第３及び第7NMOSトラン
ジスタM3,M7の幾何学的な大きさの和より十分に大きく
なるように構成されたものである。
されるドレイン、上記ボンディングパッド14dと結合さ
れる入力ノードに連結されるソース及びインバータIN1
とを通じて出力ノードに連結されるゲートを持つ第4NMO
SトランジスタM4、上記入力ノードに連結されるドレイ
ン、第２電源供給端子17に連結されるソース及び出力ノ
ードに連結されるゲートを持つ第5NMOSトランジスタ
M5、上記第１電源供給端子13に連結されるソース、出力
ノードに連結されるドレイン及び入力ノードに連結され
るゲートを持つ第6PMOSトランジスタM6、上記出力ノー
ドに連結されるドレイン、第２電源供給端子17に連結さ
れるソース及び出力ノードに連結されるゲートを持つ第
7NMOSトランジスタM7で構成し、上記第6PMOSトランジス
タM6の幾何学的な大きさが上記第３及び第7NMOSトラン
ジスタM3,M7の幾何学的な大きさの和より十分に大きく
なるように構成されたものである。
上記第１ラッチ手段15は、上記インバータ出力ノード12
と結合される入力ノードに連結されるドレイン、第２電
源供給端子17に連結されるソース及び出力ノードに連結
されるゲートを持つ第8NMOSトランジスタM8、上記第１
電源供給端子13に連結されるソース、上記出力ノードに
連結されるドレイン及び入力ノードに連結されるゲート
を持つ第9PMOSトランジスタM9、そして上記出力ノード
に連結されるドレイン、第２電源供給端子17に連結され
るソース及び上記入力端子に連結されるゲートを持つ第
10NMOSトランジスタM10とから構成される。
と結合される入力ノードに連結されるドレイン、第２電
源供給端子17に連結されるソース及び出力ノードに連結
されるゲートを持つ第8NMOSトランジスタM8、上記第１
電源供給端子13に連結されるソース、上記出力ノードに
連結されるドレイン及び入力ノードに連結されるゲート
を持つ第9PMOSトランジスタM9、そして上記出力ノード
に連結されるドレイン、第２電源供給端子17に連結され
るソース及び上記入力端子に連結されるゲートを持つ第
10NMOSトランジスタM10とから構成される。
上記第１ラッチ手段15の出力ノードは、３個の直列連結
インバータIN1〜IN3を通じて出力端子18に連結される。
インバータIN1〜IN3を通じて出力端子18に連結される。
上記リセット手段20は、接受されたチップセレクター信
号φＲをインバータIN5を通じて反転させ、その反転さ
れた信号▲▼をNORゲートNOR1の一側の入力端に供
給しまた上記インバータIN5の出力を３つの直列連結イ
ンバータIN6〜IN8を経て遅延させ、その遅延された信号
▲▼を上記NORゲートNOR1の他側の入力端に供給
してチップセレクト信号φＲの前縁に同期されたリセッ
ト信号Ａを発生するように構成される。
号φＲをインバータIN5を通じて反転させ、その反転さ
れた信号▲▼をNORゲートNOR1の一側の入力端に供
給しまた上記インバータIN5の出力を３つの直列連結イ
ンバータIN6〜IN8を経て遅延させ、その遅延された信号
▲▼を上記NORゲートNOR1の他側の入力端に供給
してチップセレクト信号φＲの前縁に同期されたリセッ
ト信号Ａを発生するように構成される。
このような本発明の１実施例の作用及び効果は次のよう
である。
である。
第３図は第２図の各部の波形図を図示したものである。
まず、ノンオプションの場合、すなわちモード選択信号
発生手段10aの金属配線14b及びヒューズ14cが連結され
た状態で、ボンディングパッド14dをリードフレームに
連結しない場合には、メモリ素子、たとえばDRAMの行ア
ドレスローブ信号▲▼前縁、すなわち下降端で接
受されたチップセレクタ信号φＲはロー状態でハイ状態
に変わるようになる。このチップセレクト信号φＲはリ
セット手段20に供給され、リセット手段20においてはイ
ンバータIN6〜IN8によって所定のパルス幅を持つリセッ
ト信号Ａを発生する。
発生手段10aの金属配線14b及びヒューズ14cが連結され
た状態で、ボンディングパッド14dをリードフレームに
連結しない場合には、メモリ素子、たとえばDRAMの行ア
ドレスローブ信号▲▼前縁、すなわち下降端で接
受されたチップセレクタ信号φＲはロー状態でハイ状態
に変わるようになる。このチップセレクト信号φＲはリ
セット手段20に供給され、リセット手段20においてはイ
ンバータIN6〜IN8によって所定のパルス幅を持つリセッ
ト信号Ａを発生する。
このリセット信号の上昇端に第3NMOSトランジスタM3が
ターンオンされるので、ドレイン出力Ｃの下降端で第２
ラッチ手段14eの出力ノードがロー状態に変わることに
なる。従ってこのロー状態がインバータIN1を通じて第4
NMOSトランジスタM4をターンオンさせ、この第4NMOSト
ランジスタM4のドレイン出力が第7NMOSトランジスタM7
をターンオンさせるので、第２ラッチ手段14eの出力ノ
ードは継続的にロー状態に維持される。
ターンオンされるので、ドレイン出力Ｃの下降端で第２
ラッチ手段14eの出力ノードがロー状態に変わることに
なる。従ってこのロー状態がインバータIN1を通じて第4
NMOSトランジスタM4をターンオンさせ、この第4NMOSト
ランジスタM4のドレイン出力が第7NMOSトランジスタM7
をターンオンさせるので、第２ラッチ手段14eの出力ノ
ードは継続的にロー状態に維持される。
従って、スイッチング手段14a、すなわち第2PMOSトラン
ジスタM2がターンオン状態に維持されるので、インバー
タ出力ノード12の状態はインバータ手段11に供給される
遅延されたリセット信号Ｂに相関なしに継続的にハイ状
態になる。
ジスタM2がターンオン状態に維持されるので、インバー
タ出力ノード12の状態はインバータ手段11に供給される
遅延されたリセット信号Ｂに相関なしに継続的にハイ状
態になる。
このハイ信号によって第１ラッチ手段15の第10NMOSトラ
ンジスタM10が継続的にターンオンされて出力端子18は
ハイ状態に維持される。すなわち上記ボンディングパッ
ド14dにワイヤボンディング処理をしない場合にチップ
セレクト信号に同期されてモード選択信号発生手段10a
の出力がハイ状態になるので、設定されたモード選択信
号すなわち、ニブルモード選択信号▲▼が発生
されない。
ンジスタM10が継続的にターンオンされて出力端子18は
ハイ状態に維持される。すなわち上記ボンディングパッ
ド14dにワイヤボンディング処理をしない場合にチップ
セレクト信号に同期されてモード選択信号発生手段10a
の出力がハイ状態になるので、設定されたモード選択信
号すなわち、ニブルモード選択信号▲▼が発生
されない。
オプションの場合は、ワイヤボンディング工程，メタル
マスク又はヒューズ切断工程等で遂行される。
マスク又はヒューズ切断工程等で遂行される。
まず、ワイヤボンディング工程の場合には、所定にボン
ディングパッドでワイヤボンディング過程でリードフレ
ーム30に連結してモード選択を設定する。すなわち、第
２電源供給端子17が連結されるリードフレーム30がボン
ディングパッド14dに連結されるため、第２ラッチ手段1
4eの入力ノードにロー信号が印加されるので、第6PMOS
トランジスタのターンオンによって出力ノードはハイ状
態にラッチされる。第6PMOSトランジスタM6の幾何学的
な大きさが第３及び第7NMOSトランジスタM3,M7の幾何学
的な大きさの和より十分に大きく形成されるので、リセ
ット信号による第3NMOSトランジスタM3のターンオンに
相関なしに第2PMOSトランジスタM2はOFF状態を維持す
る。従って、インバータ出力ノード12に第１電源電圧の
供給が遮断される。
ディングパッドでワイヤボンディング過程でリードフレ
ーム30に連結してモード選択を設定する。すなわち、第
２電源供給端子17が連結されるリードフレーム30がボン
ディングパッド14dに連結されるため、第２ラッチ手段1
4eの入力ノードにロー信号が印加されるので、第6PMOS
トランジスタのターンオンによって出力ノードはハイ状
態にラッチされる。第6PMOSトランジスタM6の幾何学的
な大きさが第３及び第7NMOSトランジスタM3,M7の幾何学
的な大きさの和より十分に大きく形成されるので、リセ
ット信号による第3NMOSトランジスタM3のターンオンに
相関なしに第2PMOSトランジスタM2はOFF状態を維持す
る。従って、インバータ出力ノード12に第１電源電圧の
供給が遮断される。
よって、遅延されたリセット信号Ｂの上昇端で第１ラッ
チ手段15の入力ノードにロー信号Ｅが供給され、その出
力ノードは第9PMOSトランジスタM9のターンオンによっ
てハイ状態Ｆに変わることになる。従って、出力バッフ
ァ手段16を経て出力端子18にローレベルのモード選択信
号、すなわちニブルモード選択信号▲▼が発生
される。
チ手段15の入力ノードにロー信号Ｅが供給され、その出
力ノードは第9PMOSトランジスタM9のターンオンによっ
てハイ状態Ｆに変わることになる。従って、出力バッフ
ァ手段16を経て出力端子18にローレベルのモード選択信
号、すなわちニブルモード選択信号▲▼が発生
される。
メタルマスクを適用して金属配線14bを形成したワイヤ
ボンディングをした場合と同様の作用でリセット信号に
よってモード選択信号が発生される。
ボンディングをした場合と同様の作用でリセット信号に
よってモード選択信号が発生される。
本発明において、モード選択手段14は、インバータ11の
インバータ出力ノード12と第１電源供給端子13との間に
ヒューズ14c又は金属配線14bのみの連結又は遮断でモー
ドを選択することもできる。また、インバータ出力ノー
ド12と第１電源供給端子13との間に金属配線14b及びヒ
ューズ14cの連結なしに第2PMOSトランジスタのみを連結
して、このトランジスタのターンオン，ターンオフでモ
ードを選択することもできる。
インバータ出力ノード12と第１電源供給端子13との間に
ヒューズ14c又は金属配線14bのみの連結又は遮断でモー
ドを選択することもできる。また、インバータ出力ノー
ド12と第１電源供給端子13との間に金属配線14b及びヒ
ューズ14cの連結なしに第2PMOSトランジスタのみを連結
して、このトランジスタのターンオン，ターンオフでモ
ードを選択することもできる。
以上のように、本発明においてはメモリ素子の基本動作
モード以外の動作モードを各動作モード別に具備し、こ
れらは全て同一回路設計によって反復して形成すること
ができるので、回路設計が簡単化，単純化されてメモリ
素子のターンアラウンド時間を減少させ得る。また、チ
ップセレクト信号に同期してモード選択がリセットされ
るため、より正確な回路動作を期待することができる。
また、回路設計の単純化及び簡単化によってコストを低
減させることができ、供給者の方ではオプション選択に
より余裕をもって各種の機能別に容易にオプション処理
することにより、購買者の多様な要求に対応し得るもの
である。
モード以外の動作モードを各動作モード別に具備し、こ
れらは全て同一回路設計によって反復して形成すること
ができるので、回路設計が簡単化，単純化されてメモリ
素子のターンアラウンド時間を減少させ得る。また、チ
ップセレクト信号に同期してモード選択がリセットされ
るため、より正確な回路動作を期待することができる。
また、回路設計の単純化及び簡単化によってコストを低
減させることができ、供給者の方ではオプション選択に
より余裕をもって各種の機能別に容易にオプション処理
することにより、購買者の多様な要求に対応し得るもの
である。
第１図は本発明のブロック図、第２図は本発明の１実施
例の回路図、第３図はノンオプションモード（NOP）及
びオプションモード（OP）下での第２図に図示された主
要部の動作を説明するための入出力波形図である。 第３図において、（１）はDRAMの行アドレスストローブ
信号▲▼、（２）はチップセレクト信号φＲ、
（３）はその反復信号▲▼、（４）は遅延された内
部チップセレクト信号▲▼、（５）はリセット信
号Ａ、（６）は遅延されたリセット信号Ｂである。 第３図（７）〜（11）はノンオプション時の信号を示し
ており、（７）は第２ラチ手段の出力ノード信号Ｃ、
（８）は第２ラッチ手段の入力ノード信号Ｄ、（９）は
インバータ出力ノード信号Ｅ、（10）は第１ラッチ手段
の出力ノード信号Ｆ、（11）はモード選択信号発生手段
の出力端子信号▲▼である。 第３図（12）〜（14）はオプション時の信号を示してお
り、（12）はインバータ出力ノード信号Ｅ、（13）は第
１ラッチ手段の出力ノード信号Ｆ、（14）はモード選択
信号発生手段の出力端子信号▲▼である。
例の回路図、第３図はノンオプションモード（NOP）及
びオプションモード（OP）下での第２図に図示された主
要部の動作を説明するための入出力波形図である。 第３図において、（１）はDRAMの行アドレスストローブ
信号▲▼、（２）はチップセレクト信号φＲ、
（３）はその反復信号▲▼、（４）は遅延された内
部チップセレクト信号▲▼、（５）はリセット信
号Ａ、（６）は遅延されたリセット信号Ｂである。 第３図（７）〜（11）はノンオプション時の信号を示し
ており、（７）は第２ラチ手段の出力ノード信号Ｃ、
（８）は第２ラッチ手段の入力ノード信号Ｄ、（９）は
インバータ出力ノード信号Ｅ、（10）は第１ラッチ手段
の出力ノード信号Ｆ、（11）はモード選択信号発生手段
の出力端子信号▲▼である。 第３図（12）〜（14）はオプション時の信号を示してお
り、（12）はインバータ出力ノード信号Ｅ、（13）は第
１ラッチ手段の出力ノード信号Ｆ、（14）はモード選択
信号発生手段の出力端子信号▲▼である。
Claims (9)
- 【請求項１】入力されるリセット信号を反転させるイン
バータ手段； 上記インバータ手段の出力端が結合されるインバータ出
力ノードと第１電源供給端子との連結をチップの製造工
程処理によって決定するモード選択手段； 上記ノードに第１電源供給端子が連結される時にはロー
信号を、連結されなかった時には最初に供給される上記
反転されたリセット信号によってハイ信号をラッチする
第１ラッチ手段；そして、 上記第１ラッチ手段の出力をバッファリングする出力バ
ッファ手段とから構成され、上記インバータ手段の出力
抵抗が上記モード選択手段の出力抵抗に対して十分に大
きな値を持つように構成された少なくとも１つ以上のモ
ード選択信号発生手段とを具備してなることを特徴とす
る半導体メモリ素子のモード選択回路。 - 【請求項２】入力されるチップイネイブル信号の前縁に
同期してリセット信号を発生して、上記各モード選択信
号発生手段に供給するリセット信号手段を付加的に具備
してなることを特徴とする請求項１記載の半導体メモリ
素子のモード選択回路。 - 【請求項３】上記インバータ手段は、遅延手段を通じて
上記リセット信号と結合されるゲート、第２電源供給端
子に結合されるソース及び上記インバータ出力ノードに
結合されるドレインを持つ第1MOSトランジスタとで構成
し、上記モード選択手段は上記第１電源供給端子と上記
インバータ出力ノードとの間にスイッチング手段を間に
おいて相互に直列に連結されるようにした金属配線及び
ヒューズと、第２電源供給端子連結用リードフレームワ
イヤボンディングで連結されるボンディングパッドを具
備し、上記ボンディングパッドに第２電源電圧が供給さ
れない時には最初に供給される上記リセット信号によっ
て継続的にターンオン維持され、供給される時には上記
リセット信号に相関なしに継続的にターンオフ維持され
るようにしたことを特徴とする請求項２記載の半導体メ
モリ素子のモード選択回路。 - 【請求項４】上記スイッチング手段は、上記金属配線を
通じて第１電源供給端子と連結されるソース、上記ヒュ
ーズを通じて上記インバータ出力ノードに連結されるド
レイン及び第２ラッチ手段を通じて上記ボンディングパ
ッドが連結されるゲートを持ち、上記インバータ手段の
第1NMOSトランジスタの幾何学的な大きさより十分に大
きな幾何学的な大きさを持つ第2PMOSトランジスタで構
成し、上記第2PMOSトランジスタのゲートにはまた、上
記リセット信号を供給されるゲート及び第２電源供給端
子に連結されるソースを持つ第3NMOSトランジスタのド
レインが連結されるようにしたことを特徴とする請求項
３記載の半導体メモリ素子のモード選択回路。 - 【請求項５】上記第２ラッチ手段は、第１電源供給端子
に連結されるドレイン、上記ボンディングパッドと連結
される入力ノードに連結されるソース及びインバータを
通じて出力ノードに連結されるゲートを持つ第4NMOSト
ランジスタ、上記入力ノードに連結されるドレインの第
２電流供給端子に連結されるソース及び出力ノードに連
結されるゲートを持つ第5NMOSトランジスタ、上記第１
電源供給端子に連結されるソース、出力ノードに連結さ
れるドレイン及び入力ノードに連結されるゲートを持つ
第6PMOSトランジスタ、そして、上記出力ノードに連結
されるドレイン、第２電源供給端子に連結されるソース
及び入力ノードに連結されるゲートを持つ第7NMOSトラ
ンジスタで構成し、上記第6PMOSトランジスタの幾何学
的な大きさが上記第３及び第7NMOSトランジスタの幾何
学的な大きさの和よりも大きくなるように構成されたこ
とを特徴とする請求項４記載の半導体メモリ素子のモー
ド選択回路。 - 【請求項６】上記第１ラッチ手段は、上記インバータ出
力ノードに結合される入力ノードに連結されるドレイ
ン、第２電源供給端子に連結されるソース及び出力ノー
ドに連結されるゲートを持つ第8NMOSトランジスタ、上
記電源供給端子に連結されるソース、上記出力ノードに
連結されるドレイン及び上記入力ノードに連結されるゲ
ートを持つ第9PMOSトランジスタ、そして上記出力ノー
ドに連結されるドレイン第２電源供給端子に連結される
ソース及び上記入力ノードに連結されるゲートを持つ第
10NMOSトランジスタで構成されたことを特徴とする請求
項１記載の半導体メモリ素子のモード選択回路。 - 【請求項７】上記モード選択手段は、上記第１電源供給
端子と上記インバータ出力ノードとの間に相互に直列に
連結されるヒューズ及びメタルマスクによって形成され
る金属配線で構成されたことを特徴とする請求項６記載
の半導体メモリ素子のモード選択回路。 - 【請求項８】上記モード選択手段は、上記第１電源供給
端子と上記インバータ出力ノードとの間に連結されるヒ
ューズ又はメタルマスクによって形成される金属配線で
構成されたことを特徴とする請求項６記載の半導体メモ
リ素子のモード選択回路。 - 【請求項９】上記インバータ手段は、遅延手段を通じて
リセット信号と結合されるゲート、第２電源供給端子に
結合されるソース及び上記インバータ出力ノードに結合
されるドレインを持ち、第1NMOSトランジスタで構成
し、上記モード選択手段は、上記第１電源供給端子に連
結されるソース、上記インバータ出力ノードの連結され
るドレイン及び第２ラッチ手段を通じて第２電源供給端
子連結用リードフレームにワイヤボンディングで連結さ
れるボンディングパッドに結合されるゲートを持ち上記
インバータ手段の第1NMOSトランジスタの幾何学的な大
きさより十分に大きな幾何学的な大きさを持つ第2PMOS
トランジスタで構成し、上記の第2PMOSトランジスタの
ゲートには、また上記リセット信号が供給されるゲート
及び第２電源供給端子に連結されるソースを持つ第3NMO
Sトランジスタのドレインが連結されるように構成し、
上記ボンディングパッドに第２電源電圧が供給されない
時には、最初に供給される上記リセット信号によって断
続的にターンオン維持され、供給される時には、上記リ
セット信号に相関なしに継続的にターンオフ維持される
ようにしたことを特徴とする請求項６記載の半導体メモ
リ素子のモード選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880008700A KR910002023B1 (ko) | 1988-07-13 | 1988-07-13 | 반도체 메모리 소자의 모드 선택회로 |
| KR1988-8700 | 1988-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216698A JPH02216698A (ja) | 1990-08-29 |
| JPH0752579B2 true JPH0752579B2 (ja) | 1995-06-05 |
Family
ID=19276038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182377A Expired - Fee Related JPH0752579B2 (ja) | 1988-07-13 | 1989-07-13 | 半導体メモリ素子のモード選択回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0752579B2 (ja) |
| KR (1) | KR910002023B1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361495A (ja) * | 1986-08-29 | 1988-03-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2623460B2 (ja) * | 1987-09-16 | 1997-06-25 | 株式会社日立製作所 | 半導体記憶装置 |
-
1988
- 1988-07-13 KR KR1019880008700A patent/KR910002023B1/ko not_active IP Right Cessation
-
1989
- 1989-07-13 JP JP1182377A patent/JPH0752579B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02216698A (ja) | 1990-08-29 |
| KR910002023B1 (ko) | 1991-03-30 |
| KR900002302A (ko) | 1990-02-28 |
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