JP2623460B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するものであり、例
えば、共通半導体基板（ベースチップ）をもとに品種展
開を図るダイナミック型RAM（ランダム・アクセス・メ
モリ）等に利用して有効な技術に関するものである。

〔従来の技術〕

スタティックカラムモードやページモード等の各種動
作モード及び記憶データの入出力単位すなわちビット構
成を、顧客のニーズに応じて選択しうるダイナミック型
RAMである。これらのダイナミック型RAMでは、例えば、
共通半導体基板のフォトマスクの一部を変更し又は所定
のパッド間のボンディングを選択的に実施することで、
動作モード及びビット構成の切り換えを同時に実現して
いる。

ダイナミック型RAMについては、例えば、日経マグロ
ウヒル社発行、1985年６月３日付「日経エレクトロニク
ス」の第209頁〜第231頁に記載されている。

〔発明が解決しようとする問題点〕

ダイナミック型RAMの大容量化と動作の高速化が進
み、またその動作モードが多様化されるにしたがって、
上記のように動作モード及びビット構成の切り換えを同
時に実現する方法には、次のような問題点があること
が、本願発明者等によって明らかとなった。

すなわち、動作モード及びビット構成の切り換えをフ
ォトマスクの一部を変更することで同時に実現する場
合、品種展開にあわせて多種のフォトマスクを用意しな
くてはならず、そのための開発工数が増大するととも
に、マスク管理が複雑化する。また、フォトマスクによ
る変更は製造工程の中途で行われることから、緊急な品
種変更に対応することが困難となる。一方、動作モード
及びビット構成の切り換えを所定のパッド間のボンディ
ングを選択的に実施することで同時に実現する場合、上
記のような問題点は解消されるが、逆にボンディングパ
ッド数が増え、チップ面積が増大する。また、ビット構
成の切り換えに際しては、記憶データの入出力経路の変
更を余儀なくされることから、ボンディングに対応する
ためのゲート等が入出力経路に追加される。このため、
ダイナミック型RAMの最適化が妨げられ、アクセスタイ
ムの高速化が制限されるものである。

この発明の目的は、品種展開の効率化を図ったダイナ
ミック型RAM等の半導体記憶装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において掲示される発明の主なものを簡単に説明
すれば、下記の通りである。すなわち、ダイナミック型
RAM等の動作モードを、共通半導体基板（ベースチッ
プ）の所定のパッド間のボンディング処理を選択的に実
施することで設定し、そのビット構成を、共通半導体基
板のフォトマスクの一部を変更することで設定するもの
である。

〔作用〕

上記した手段によれば、所定のボンディングが選択的
に実施されることで、動作モードの切り換えを、フォト
マスクを変更することなく実施できるとともに、フォト
マスクの一部を変更することで、ビット構成の切り換え
を、回路の信号伝達特性を低下させることなく実現でき
るため、ボンディングパッドやフォトマスクの数をいた
ずらに増大させることなくかつアクセスタイム等の動作
特性を低下させることなく、ダイナミック型RAM等の品
種展開を効率的に実現できる。

〔実施例〕

第31図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。また、第１
図ないし第30図には、第31図のダイナミック型RAMの各
ブロックの一実施例の回路図が示されている。さらに、
第33図ないし第35図には、第31図のダイナミック型RAM
の各ブロックで形成される信号の名称とその供給先をま
とめた信号系統図が示されている。第31図の各ブロック
を構成する回路素子及び第１図ないし第30図の各回路素
子は、公知の半導体集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。以下、第31図のブロック図
及び第１図ないし第30図の回路図をもとに、この実施例
のダイナミック型RAMの構成と動作の概要を説明する。
第33図ないし第35図の信号系統図は、これらの説明の過
程で、随時利用されたい。なお、各回路図において、ク
ロックドインバータ回路及び遅延回路DLYは、第４図に
示されるように、記号化して表示される。また、チャン
ネル（バックゲート）部に矢印が付加されるMOSFETはＰ
チャンネル型であり、矢印の付加されないＮチャンネル
MOSFETと区別して表示される。

この実施例のダイナミック型RAMは，特に制限されな
いが、予め作成される２種のフォトマスクを選択的に使
用することで、記憶データの入出力単位すなわちビット
構成を、選択的に×１ビット構成又は×４ビット構成と
することができる。これらのフォトマスクは、各回路図
にCS1〜CS17として示される接続切り換え点において、
部分的に異なる回路を持つ。一方、この実施例のダイナ
ミック型RAMには、特に限定されないが、２個の動作モ
ード設定用パッドFP0及びFP1が設けられ、これらのパッ
ドを回路の電源電圧Vcc又は接地電位に所定の組み合わ
せでボンディングすることで、動作モードを設定するこ
とができる。さらに、この実施例のダイナミック型RAM
では、特に制限されないが、×１ビット構成において、
ファーストページモード，スタティックカラムモード，
ニブルモード及びシリアルモードの４種類の動作モード
が用意される。また、×４ビット構成において、上記フ
ァーストページモード，スタティックカラムモード及び
シリアルモードと、マスクライトモードの４種の動作モ
ードが用意される。ダイナミック型RAMの各回路には、
タイミング発生回路TGの共通部COMから、動作モードを
指定するための内部制御信号SC,NE,SR及びMSが動作モー
ドに応じた組み合わせで供給される。これらの内部制御
信号は、上記動作モード設定用パッドFP0,FP1と回路の
電源電圧Vcc及び接地電位が選択的にボンディングされ
ることで、それぞれ所定の組み合わせで形成される。

第31図において、この実施例のダイナミック型RAMに
は、特に制限されないが、２個のカラムアドレスデコー
ダCDCR0及びCDCR1が設けられ、これらのカラムアドレス
デコーダをはさむように、それぞれ２個のメモリアレイ
MARY0,MARY1及びMARY2,MARY3が設けられる。

メモリアレイMARY0は、第25図に示されるように、２
交点方式とされ、同図の垂直方向に配置される256本の
ワード線X0〜X255と２本の冗長ワード線RW0L,RW1L及び
４本のダミーワード線DW0L〜DW3Lを含む。また、同図の
水平方向に配置される1024組の相補データ線D0・▲
▼〜D1023・▲▼と図示されない４組の冗長
データ線を含む。これらのワード線，冗長ワード線と相
補データ線の交点には、258×1028個のダイナミック型
メモリセルが格子状に配置される。また、ダミーワード
線と相補データ線との間には、４×1028個のダミーセル
が配置される。

各メモリセルは、第25図に例示的に示されるように、
直列形態とされる情報蓄積用キャパシタ及びアドレス選
択用MOSFETを含む。各メモリセルの情報蓄積用キャパシ
タの他方の電極には、所定のセルプレート電圧VPLが共
通に供給される。ダミーセルは、上記メモリセルのアド
レス選択用MOSFETのみを含む。

メモリアレイMARY1は、上記メモリアレイMARY0と対称
的な構成とされる。また、メモリアレイMARY2及びMARY3
は、上記メモリアレイMARY0及びMARY1にそれぞれ対応し
た構成とされ、対をなす。

メモリアレイMARY0〜MARY3を構成する各ワード線は、
対応するロウアドレスデコーダRDCR0〜RDCR3に結合され
る。このうち、256本のワード線と２本の冗長ワード線
は、与えられたロウアドレスに従って択一的に選択状態
とされる。また、４本のダミーワード線は、与えられた
下位２ビットのロウアドレスに従って、対応するワード
線又は冗長ワード線とともに同時に選択状態とされる。
特に制限されないが、ワード線X0〜X255は、その他方に
おいて、ワード線クリア信号WCL0〜WCL3を受けるＮチャ
ンネルMOSFETを介して、回路の接地電位に結合される。
これにより、ワード線X0〜X255のレベルは、ダイナミッ
ク型RAMが非選択状態とされるとき回路の接地電位に固
定され、ダイナミック型RAMが選択状態とされるとき選
択的に固定状態を解かれ、かつ択一的にハイレベルの選
択状態とされるものである。

第31図において、ダイナミック型RAMのロウ系選択回
路は、特に制限されないが、２段構造とされ、プリロウ
アドレスデコーダPRDCR及びロウアドレスデコーダRDCR0
〜RDCR3を含む。

このうち、プリロウアドレスデコーダPRDCRは、第12
図及び第13図に示されるように、ロウアドレスバッファ
RADBから供給される相補内部アドレス信号BX0〜BX7（こ
こで、例えば非反転内部アドレス信号BX0と反転内部ア
ドレス信号▲▼をあわせて相補内部アドレス信号
BX0のように表す。以下同じ）を２ビットずつ組み合わ
せてデコードし、ワード線選択タイミング信号X00〜X11
とプリデコード信号WCL0〜WCL3及びAX20〜AX23ないしAX
60〜AX63を形成する。プリロウアドレスデコーダPRDCR
は、第11図に示されるような２個のブースト回路を含
む。これらのブースト回路は、回路の電源電圧Vccより
も高い電圧とされるブースト信号▲▼及びＸを形
成する。これらのブースト信号には、電圧発生回路VGか
ら供給される発振信号OSCによるレベル保障回路が付加
さえる。ブースト信号PCH及びＸは、第12図のプリデコ
ーダに供給される。さらに、プリロウアドレスデコーダ
PRDCRは、上記ブースト信号Ｘと冗長アドレス選択回路R
ACから供給される内部信号XRD0及びERD1に従って、冗長
ワード線選択タイミング信号ER0及びXR1を選択的に形成
する冗長ワード線選択回路XRD0及びXRD1を含む。

一方、ロウアドレスデコーダRDCR0〜RDCR3は、第15図
のロウアドレスデコーダRDCR0に代表して示されるよう
に、ダイナミック型の３段階デコーダトリーとメモリア
レイMARY0の４本のワード線に対応して設けられるワー
ド線駆動回路を含む。ロウアドレスデコーダRDCR0〜RDC
R3は、上記プリロウアドレスデコーダPRDCRから供給さ
れるワード線選択タイミング信号X00〜X11と冗長ワード
線選択タイミング信号XR0,XR1及びプリデコード信号AX2
0〜AX23ないしAX60〜AX63に従って、対応する１本のワ
ード線X0〜X1023又は冗長ワード線RW0L（RW0R）,RW1L
（RW1R）を択一的にハイレベルの選択状態とする。ま
た、ワード線選択タイミング信号X00〜X11に従って、上
記ワード線又は冗長ワード線に対応する１本のダミーワ
ード線DW0L（DW0R）〜DW3L（DW3R）を同時にロウレベル
の選択状態とする。

ロウアドレスバッファRADBは、第10図に示されるよう
に、外部端子A0〜A9に対応して設けられる10個の単位ア
ドレスバッファRAB0〜RAB9を含む。これらの単位アドレ
スバッファは、第10図のアドレスバッファRAB0に代表し
て示されるように、対応して設けられる入力ゲート回路
とアドレスマルチプレクサ及びアドレスラッチをそれぞ
れ含む。各アドレスマルチプレクサの他方の入力端子に
は、リフレッシュアドレスカウンタRCTRから、対応する
リフレッシュアドレス信号AR0〜AR8がそれぞれ供給され
る。ここで、単位アドレスバッファRAB9のアドレスマル
チプレクサは、特に意味をなさない。また、最上位ビッ
トのアドレスバッファRAB9の入力端子は、ダイナミック
型RAMが×１ビット構成とされるとき、接続切り換え点C
S5を介して外部端子A9に結合され、選択的に有効とされ
る。特に制限されないが、ダイナミック型RAMが×４ビ
ット構成とされるとき、外部端子A9は出力イネーブル信
号▲▼を入力する外部端子▲▼として用いられ
る。

ロウアドレスバッファRADBには、後述するタイミング
発生回路TGから、内部制御信号R1が供給される。内部制
御信号R1は、ロウアドレスストローブ信号▲▼に
従って形成される。ロウアドレスバッファRADBは、この
内部制御信号R1を遅延させることで、遅延信号R2S及びX
L・▲▼を形成する。ロウアドレスバッファRADBの
アドレスマルチプレクサには、さらに選択制御信号とし
て、タイミング発生回路TGから内部制御信号C1が供給さ
れる。内部制御信号C1は、カラムアドレスストローブ信
号▲▼に従って形成される。つまり、この実施例
のダイナミック型RAMでは、ロウアドレスストローブ信
号▲▼に先立ってカラムアドレスストローブ信号
▲▼がロウレベルとされることで、リフレッシュ
動作モードとされる。

ロウアドレスバッファRADBは、外部端子A0〜A9を介し
て時分割的に供給されるロウアドレスを、内部制御信号
R1に従って入力し、遅延信号XL・▲▼に従ってアド
レスラッチに取り込み、保持する。内部制御信号XL・▲
▼が論理“1"とされるのに先立って内部制御信号C1
が論理“1"とされる場合、ロウアドレスバッファRADB
は、リフレッシュアドレス信号AR0〜AR7を取り込み、保
持する。これらのアドレスラッチの出力信号は、遅延信
号R2Sがハイレベルとされることで、上記相補内部アド
レス信号BX0〜BX9として、上記プリロウアドレスデコー
ダPRDCR及び冗長アドレス選択回路RACに供給される。最
上位ビットの相補内部アドレス信号BX9は、後述するニ
ブルカウンタNCTRにも供給される。

一方、メモリアレイMARY0〜MARY3を構成する各相補デ
ータ線は、その一方において、第25図に示されるよう
に、対応するＮ型センスアンプSAN0〜SAN3の対応する単
位回路にそれぞれ結合される。

Ｎ型センスアンプSAN0〜SAN3の各単回路は、第25図に
例示的に示されるように、２個のＮチャンネルMOSFETが
交差接続されてなる増幅回路と、各相補データ線の非反
転信号線と反転信号線との間に設けられる３個のＮチャ
ンネルMOSFETからなる単位プリチャージ回路を含む。Ｎ
型センスアンプSAN0〜SAN3の各増幅回路には、特に制限
されないが、そのゲートに内部制御信号P1L（P1R）及び
P2L（P2R）を受けるＮチャンネル型の駆動MOSFETから共
通ソース線NSを介して、回路の接地電位が供給される。
ダイナミック型RAMが非選択状態とされ反転内部制御信
号▲▼（▲▼）がハイレベルとされると
き、共通ソース線NSはハーフプリチャージレベルHVCと
される。

メモリアレイMARY0〜MARY3を構成する各相補データ線
は、その他方において、対応するＰ型センスアンプSAP0
〜SAP3の対応する単位回路にそれぞれ結合され、さらに
カラムスイッチCSの対応するスイッチMOSFET対に結合さ
れる。

Ｐ型センスアンプSAP0〜SAP3の各単位回路は、上記Ｎ
型センスアンプSANの単位回路と同様に、２個のＰチャ
ンネルMOSFETが交差接続されてなる増幅回路を含む。こ
れらの増幅回路は、対応するＮ型センスアンプSAN0〜SA
N3の対応する増幅回路とともに、CMOSラッチを構成す
る。Ｐ型センスアンプSAP0〜SAP3の各増幅回路には、そ
のゲートに反転内部制御信号▲▼（▲▼）
及び▲▼（▲▼）を受けるＰチャンネル型
の駆動MOSFETから共通ソース線PSを介して、回路の電源
電圧Vccが共通に供給される。

これにより、ダイナミック型RAMが非選択状態とされ
反転内部制御信号▲▼（▲▼）がハイレベ
ルとされるとき、メモリアレイMARY0〜MARY3の各相補デ
ータ線の非反転信号線及び反転信号線は短絡され、とも
にハーフプリチャージレベルHVCとされる。ダイナミッ
ク型RAMが選択状態とされ内部制御信号▲▼（▲
▼）がロウレベルにされると、選択されたワード
線に結合される1024個のメモリセルから対応する相補デ
ータ線にそれぞれ出力される微小読み出し信号は、対応
するCMOSラッチ回路によって増幅され、ハイレベル又は
ロウレベルの２値読み出し信号とされる。

カラムスイッチCS0〜CS3は、第25図に例示的に示され
るように、メモリアレイMARY0〜MARY3の各相補データ線
に対応して設けられる1028対のスイッチMOSFETを含む。
これらのスイッチMOSFETの他方は、対応する２組の共通
入出力線IO0L・IO1L,IO2L・IO3L,IO0R・IO1R及びIO2R・
IO3Rに交互に共通結合される。また、各メモリアレイの
隣接する２対のスイッチMOSFETのゲートはそれぞれ共通
結合され、対応するカラムデコーダCDCR0,CDCR1から対
応するデータ線選択信号YS0L（YS0R）〜RS511L（TS511
R）が供給される。各メモリアレイの相補データ線は、
対応するデータ線選択信号YS0L（YS0R）〜RS511L（TS51
1R）が択一的にハイレベルとされることで、２組ずつ選
択され、対応する２組の共通入出力線に選択的に接続さ
れる。

この実施例のダイナミック型RAMのカラム系選択回路
は、上述のロウ系選択回路と同様に、２段構造とされ、
プリカラムアドレスデコーダPCDCR及びカラムアドレス
デコーダCDCR0〜CDCR1を含む。

このうち、プリカラムアドレスデコーダPCDCRは、第1
9図及び第20図に示されるように、カラムアドレスバッ
ファCADBから供給される相補内部アドレス信号BY0〜BY8
を１ビット又は２ビットずつ組み合わせてデコードし、
さらにロウアドレスバッファRADBから供給される相補選
択信号AX8H・▲▼と組み合わせることによっ
て、反転データ線選択タイミング信号▲▼（▲
▼）〜▲▼（▲▼）とプリデ
コード信号AY20L（AY20R）〜AY23L（AY23R）ないしAY70
L（AY70R）〜AY73L（AY73R）を選択的に形成する。さら
に、プリロウアドレスデコーダPRDCRは、上記相補選択
信号AX8H・▲▼と冗長アドレス選択回路RACか
ら供給される内部信号YRD0及びYRD1を組み合わせること
で、反転冗長データ線選択タイミング信号▲▼
（▲▼）及び▲▼（▲▼）を
選択的に形成する。

一方、カラムアドレスデコーダCDCR0及びCDCR1は、第
22図のカラムアドレスデコーダCDCR0に例示的に示され
るように、４入力のアンドゲート回路とこのアンドゲー
ト回路の出力信号に従って選択的に有効とされる４個の
CMOSインバータ回路からなる128個の単位回路を含む。
各単位回路のアンドゲート回路には、上記プリデコード
信号AY20L（AY20R）〜AY23L（AY23R）ないしAY70L（AY7
0R）〜AY73L（AY73R）が所定の組み合わせで供給され
る。また、各単位回路の４個のCMOSインバータ回路に
は、上記反転データ線選択タイミング信号▲▼
（▲▼）〜▲▼（▲▼）が順
次供給される。

カラムアドレスデコーダCDCR0及びCDCR1は、上記プリ
カラムアドレスデコーダPCDCRから供給される反転デー
タ線選択タイミング信号と反転冗長データ線選択タイミ
ング信号及びプリデコード信号に従って、対応する２組
の相補データ線又は冗長データ線を選択するための上記
データ線選択信号YS0L（YS0R）〜YS511L（YS511R）等を
形成する。

カラムアドレスバッファCADBは、第17図に示されるよ
うに、外部端子A0〜A9に対応して設けられる10個の入力
ゲート回路及びアドレスラッチとを含む。これらのアド
レスラッチは、ダイナミック型RAMがシリアルモードと
されるとき、対応して設けられる他の10個のラッチとと
ともに、シリアルカウンタSCTRを構成する。カラムアド
レスバッファCADBの入力ゲート回路には、タイミング発
生回路TGから、反転内部制御信号▲▼が供給され
る。反転内部制御信号▲▼は、上述の内部制御信
号R1がラッチされ遅延されることによって形成される。
カラムアドレスバッファCADBのアドレスラッチには、タ
イミング発生回路TGから内部制御信号YLが供給される。
内部制御信号YLは、カラムアドレスストローブ信号▲
▼に従って形成される。カラムアドレスバッファCA
DBのアドレスラッチがシリアルカウンタSCTRとして機能
するとき、シリアルカウンタSCTRの各ビットには、内部
制御信号NRが供給される。内部制御信号NRは、ダイナミ
ック型RAMがシリアルモードとされるとき、カラムアド
レスストローブ信号▲▼の立ち下がりエッジに従
って周期的に形成される。このとき、ダイナミック型RA
Mが×１ビット構成とされる場合、内部制御信号NRは、
ニブルカウンタNCTRから出力されるキャリー信号に従っ
て形成される。つまり、シリアルカウンタSCTRは、ニブ
ルカウンタNCTRと直列形態とされ、2048進のカウンタと
される。

カラムアドレスバッファCADBは、外部端子A0〜A9を介
して時分割的に供給されるカラムアドレスを、反転内部
制御信号▲▼に従って入力し、内部制御信号YLに
従ってアドレスラッチに取り込み、保持する。これらの
アドレスラッチの出力信号は、上記相補内部アドレス信
号BY0〜BY9として、プリカラムアドレスデコーダPCDCR,
冗長アドレス選択回路RAC及びアドレス信号変化検出回
路ATDに供給される。最上位ビットの相補内部アドレス
信号BY9は、ニブルカウンタNCTRにも供給される。

冗長アドレス制御回路RACは、第23図に示されるよう
に、メモリアレイMARY0〜MARY3の冗長ワード線に対応し
て設けられる２個の冗長ワード線選択回路XRC0及びXRC1
と冗長データ線に対応して設けられる２個の冗長データ
線選択回路YRC0及びYRC1を含む。

冗長ワード線選択回路XRC0,XRC1及び冗長データ線選
択回路YRC0,YRC1は、第24図の冗長ワード線選択回路XRC
0に代表して示されるように、１個の冗長イネーブル回
路XEN0（XEN1又はYEN0,YEN1）と８個又は９個の冗長ア
ドレス比較回路XAC0〜XAC7（又はYAC0〜YAC8）を含む。
各冗長イネーブル回路及び冗長アドレス比較回路は、ヒ
ューズ手段からなる記憶素子を含む。各冗長アドレス比
較回路は、さらに記憶素子に保持される不良アドレスと
対応する相補内部アドレス信号BX0〜BX7をビットごとに
比較するアドレス比較回路を含む。各アドレス比較回路
の出力信号は、直列形態のＮチャンネルMOSFETからなる
ナンドゲート回路に供給され、反転アドレス一致信号▲
▼，▲▼及び▲▼，▲
▼が形成される。ここで、冗長データ線選択回路YRC0
及びYRC1は、スタティック型回路とされ、そのナンドゲ
ート回路は、通常の論理ゲート回路により構成される。
反転アドレス一致信号XAC0,XAC1及びYAC0,YAC1は、内部
選択信号XRD0,XRD1及びYRD0,YRD1とされ、プリロウアド
レスデコーダPRDCR及びプリカラムアドレスデコーダPCD
CRに供給される。各選択回路に設けられるナンドゲート
回路は、対応する冗長イネーブル回路の出力信号に従っ
て、選択的に動作状態とされる。

アドレス信号変化検出回路ATDは、第18図に示される
ように、内部制御信号CEに対応して設けられる１個の単
位信号変化検出回路と、相補内部アドレス信号BY0〜BY9
に対応して設けられる10個の単位信号変化検出回路UATD
0〜UATD9を含む。各単位信号変化検出回路は、対応する
内部制御信号CE又は相補内部アドレス信号BY0〜BY9とそ
の反転遅延信号を受ける直列形態のＮチャンネルMOSFET
を含む。内部制御信号CEがロウレベルからハイレベルに
なったとき、又は内部選択信号CEがハイレベルの状態で
相補内部アドレス信号BY0〜BY9のいずれかのレベルが反
転すると、対応する単位アドレス信号変化検出回路の出
力信号がロウレベルとされ、反転アドレス信号変化検出
信号▲▼がロウレベルとされる。反転アドレス信
号変化検出信号▲▼は、後述するタイミング発生
回路TGの▲▼系タイミング発生部CTGに供給さ
れ、スタティックカラムモードにおけるトリガ信号とし
て用いられる。

ニブルカウンタNCTRは、第16図に示されるように、２
ビットのバイナリィカウンタを基本構成とする。ニブル
カウンタNCTRは、ニブルモード及びシリアルモード以外
の動作モードとされるとき、内部選択信号NEがロウレベ
ルとなることから、ロウアドレスストローブ信号▲
▼の立ち下がりエッジにおいて形成される内部制御信
号CEに従って、最上位ビットの非反転内部アドレス信号
BX9及びBY9を取り込む。また、ニブルモード及びシリア
ルモードとされるとき、上記内部選択信号NEがハイレベ
ルとなることから、カラムアドレスストローブ信号CAS
により形成される内部選択信号C1に従って、最上位ビッ
トの非反転内部アドレス信号BX9及びBY9を取り込む。そ
して、カラムアドレスストローブ信号▲▼の立ち
上がりエッジにおいてハイレベルからロウレベルに変化
される内部制御信号C1に従って、計数動作を行う。ニブ
ルカウンタNCTRの出力信号は、デコードされた後、内部
選択信号AXY0〜AXY3として、後述するメインアンプMA0
〜MA7及び試験論理回路TLに供給され、×１ビット構成
時又はニブルモード時における入出力切り換え制御信号
とされる。

ところで、カラムスイッチCS0〜CS3において指定され
た２組の相補データ線が選択的に接続される共通入出力
線IO0L・IO1L〜IO3L・IO3L及びIO0R・IO1R〜IO3R・IO3R
は、対応するメインアンプMA0〜MA7にそれぞれ結合され
る。各メインアンプの出力端子は、それぞれ２組ずつ共
通結合され、さらに対応するデータ出力バッファDOB1〜
DOB4の入力端子に結合されるとともに、試験論理回路TL
の対応する入力端子にそれぞれ結合される。試験論理回
路TLの出力端子は、データ出力バッファDOB3の他方の入
力端子に結合される。データ出力バッファDOB1〜DOB4の
出力端子は、対応する外部端子D1〜D4にそれぞれ結合さ
れる。一方、これらの外部端子D1〜D4には、対応するデ
ータ入力バッファDIB1〜DIB4の入力端子がそれぞれ共通
結合される。データ入力バッファDIB1〜DIB4の出力端子
は、さらに対応する２個のメインアンプMA0・MA4〜MA3
・MA7の入力端子にそれぞれ共通結合される。

特に制限されないが、この実施例のダイナミック型RA
Mが×１ビット構成とされるとき、外部端子D2はデータ
入力端子Dinとされ、また外部端子D3はデータ出力端子D
outとされる。このとき、メインアンプMA0〜MA7の出力
信号は、試験論理回路TLを介して選択的にデータ出力バ
ッファDOB3に伝達され、外部端子D3から送出される。ま
た、外部端子D2を介して入力される書き込みデータは、
データ入力バッファDIB2からメインアンプMA0〜MA7の入
力端子に共通に供給され、ロウアドレスバッファRADBか
ら供給される内部選択信号AX8HUM・▲▼及
びニブルカウンタNCTRから出力される内部選択信号AXY0
〜AXY3に従って、選択的にメモリアレイMARY0〜MARY3に
伝達される。

メインアンプMA0〜MA7は、第26図のメインアンプMA0
に代表して示されるように、内部制御信号MAに従って選
択的に動作状態とされる主増幅回路と、内部選択信号WY
Pに従って選択的に動作状態とされる書き込み回路を含
む。書き込み回路は、ダイナミック型RAMがマスクライ
トモードとされるとき、さらに内部選択信号ME及び反転
マスクデータ▲▼〜▲▼に従って選択的に有効
とされる。

試験論理回路TLは、第27図に示されるように、各メイ
ンアンプの非反転出力信号MO0〜MO3及び反転出力信号▲
▼〜▲▼を受ける２組の単位試験論理回路
TLP及びTLNを含む。これらの単位試験論理回路は、ダイ
ナミック型RAMが試験モードとされ内部制御信号TEがハ
イレベルとされることで、非反転出力信号MO0〜MO3及び
反転出力信号▲▼〜▲▼に対する４入力ナ
ンドゲート回路として機能する。これにより、ダイナミ
ック型RAMは、４ビット単位の読み出し試験が可能とな
る。ダイナミック型RAMが試験モード以外の動作モード
とされるとき、メインアンプMA0〜MA7と単位試験論理回
路TLP及びTLNは、データセレクト用の内部制御信号DSと
上記内部選択信号AXY0〜AXY3に従って、メインアンプMA
0〜MA7の出力信号を順次選択し、データ出力バッファDO
B3に伝達する。

データ出力バッファDOB1〜DOB4は、第27図のデータ出
力バッファDOB3に代表して示されるように、対応するメ
インアンプMA0・MA4〜MA3・MA7の出力信号又は試験論理
回路TLの出力信号を書き込みサイクルの間だけ保持する
出力ラッチOL1〜OL4と、トライステート型の出力バッフ
ァOB1〜OB4をそれぞれ含む。各メインアンプの出力信号
は、内部制御信号DOEに従って対応する外部端子D1〜D4
又はデータ出力端子Doutから送出される。

一方、データ入力バッファDIB1〜DIB4は、第21図のデ
ータ入力バッファDIB2に代表して示されるように、内部
制御信号DLに従って書き込みデータを取り込むデータラ
ッチと、内部制御信号R1に従ってマスクデータを取り込
むマスクデータラッチをそれぞれ含む。内部制御信号DL
は、カラムアドレスストローブ信号▲▼に従って
形成される。つまり、ダイナミック型RAMがマスクライ
トモードとされるとき、マスクデータがロウアドレスス
トローブ信号▲▼の立ち下がりエッジに同期して
供給され、書き込みデータがカラムアドレスストローブ
信号▲▼に同期して供給される。

電圧発生回路VGは、電源投入時に反転起動信号▲
▼を形成する起動信号発生回路と、基板バックバイアス
電圧VBBを形成する基板バックバイアス電圧発生回路
と、セルプレート電圧VPL及びハーフプリチャージ電圧H
VCを形成するVCC/2電圧発生回路とを含む。

電圧発生回路VGの起動信号発生回路は、第28図に示さ
れるように、ダイナミック型RAMの電源が投入されてか
ら基板バックバイアス電圧VBBが充分低い電圧に達する
までの間、反転起動信号▲▼をハイレベルとする。
ダイナミック型RAMの各タイミング発生回路は、この反
転起動信号▲▼がロウレベルとなることで、初めて
有効状態とされる。

電圧発生回路VGの基板バックバイアス電圧発生回路
は、第29図に示されるように、比較的大きな電流供給能
力を持つ第１の基板バックバイアス電圧発生回路と、比
較的小さな電流供給能力を持つ第２の基板バックバイア
ス電圧発生回路を含む。これらの電圧発生回路は、５個
のCMOSインバータ回路からなるリングオシレータと、容
量を用いたチャージポンプ回路をそれぞれ含む。このう
ち、第１の基板バックバイアス電圧発生回路は、ダイナ
ミック型RAMが選択状態とされるとき、内部制御信号R1
すなわちロウアドレスストローブ信号▲▼に従っ
て選択的に動作状態とされる。また、第１及び第２の基
板バックバイアス電圧発生回路とも、外部端子VBTを介
して供給される反転試験制御信号▲▼に従ってそ
の動作を強制的に停止できる。また、第１の基板バック
バイアス電圧発生回路は、基板バックバイアス電圧VBB
自身が所定のレベルより低くなることでその動作が自動
的に停止される。

電圧発生回路VGのVCC/2電圧発生回路は、回路の電源
電圧Vccを容量分割しまたインバータ回路の入出力端子
を短絡することで、その二分の１の電圧を形成し、ハー
フプリチャージ電圧HVC及びセルプレート電圧VPLとして
出力する。このうち、セルプレート電圧VPLは、外部端
子VPLGをロウレベルとすることで強制的に切断すること
ができる。このとき、外部端子VPLから任意の試験用セ
ルプレート電圧を供給することで、ダイナミック型RAM
のメモリセルの特性試験を実施することができる。

タイミング発生回路TGは、特に制限されないが、共通
部COM,▲▼系タイミング発生部RTG,▲▼系
タイミング発生部CTG,▲▼系タイミング発生部のOT
G及び▲▼系タイミング発生部WTGを含む。

タイミング発生回路TGの共通部COMは、ダイナミック
型RAMのモード制御回路と試験制御回路及び各タイミン
グ発生部から供給される内部制御信号に従ってさらに各
種の内部制御信号を形成するためのタイミング発生部を
含む。

タイミング発生回路TGの共通部COMのモード制御回路
は、第１図に示されるように、モード設定用外部端子FP
0及びFP1が回路の電源電圧又は接地電位に所定の組み合
わせをもって結合されることで、内部制御信号SC,SR,NE
及びMSを、第１表に示される組み合わせで選択的に形成
する。前述のように、モード設定用外部端子FP0及びFP1
と回路の電源電圧及び接地電位との間の結合は、パッド
間のボンディングによって行われる。

タイミング発生回路TGの共通部COMの試験制御回路
は、第３図に示されるように、外部端子TFを介して供給
される試験制御信号に従って、 内部制御信号TE及びMTを選択的に形成する。同図におい
て、接続切り換え点CSa〜CScは、試験制御信号が、ロウ
アドレスストローブ信号RAS,カラムアドレスストローブ
信号CAS及びライトイネーブル信号WEのレベル及びタイ
ミングの組み合わせとして供給されるときLF側に接続さ
れ、回路の電源電圧を超える高電圧として供給されると
きAV側に接続される。

タイミング発生回路TGの共通部COMは、さらに第２図
及び第５図に示されるような、各種内部制御信号の発生
回路を含む。

タイミング発生回路TGの▲▼系タイミング発生
部RTGは、第６図に示されるように、外部端子RASを介し
て供給されるロウアドレスストローブ信号▲▼を
もとに、ワード線選択及びセンスアンプ駆動等に関する
内部制御信号R1〜R3,P1〜P3,RG,RE及びR3M等を形成す
る。また、上記内部制御信号R3,P1〜P3と内部制御信号A
X8H・▲▼及びAX8HU・▲▼をもと
に、センスアンプSAN0〜SAN3及びSAP0〜SAP3を駆動する
ための内部選択信号P1L（P1R）〜P2L（P2R）及び反転内
部選択信号▲▼（▲▼）〜▲▼（▲
▼）を形成する。さらに、上記内部制御信号R1及
びR3と相補内部アドレス信号BX8をもとに、センスアン
プSAN0〜SAN3の単位プリチャージ回路を駆動するための
反転内部選択信号▲▼及び▲▼を形成す
る。

タイミング発生回路TGの▲▼系タイミング発生
回路CTGは、第７図に示されるように、外部端子▲
▼を介して供給されるカラムアドレスストローブ信号
▲▼をもとに、データ線選択及びメインアンプ駆
動等に関する各種の内部制御信号C1・▲▼〜C2・▲
▼とYP,RYP・▲▼,MA及びDS等を形成する。

タイミング発生回路TGの▲▼系タイミング発生回
路OTGは、第８図に示されるように、外部端子▲▼
を介して供給される出力イネーブル信号▲▼をもと
に、データ出力に関する内部制御信号DOEを形成する。
特に制限されないが、この実施例のダイナミック型RAM
が×１ビット構成とされるとき、外部端子▲▼は最
上位ビットのアドレス入力端子A9とされる。したがっ
て、▲▼系タイミング発生回路OTGは、接続切り換
え点CS3の接続をフォトマスクによって変更すること
で、選択的に有効とされる。

タイミング発生回路TGの▲▼系タイミング発生回
路WTGは、第９図に示されるように、外部端子▲▼
を介して供給されるライトイネーブル信号▲▼をも
とに、書き込み動作に関する各種の内部制御信号WE2,W
R,WF,IOU,▲▼〜▲▼及びWYP・WYP等を形成す
る。

第32図には、第31図のダイナミック型RAMの一実施例
の配置図が示されている。

第32図において、ダイナミック型RAMは、特に制限さ
れないが、１個の単結晶シリコンからなる半導体基板SU
B上に形成される。半導体基板SUBの中央部には、メモリ
アレイMARY0〜MARY3が配置され、対応するセンスアンプ
SAN0〜SAN3,SAP0〜SAP3とカラムスイッチCS0〜CS3,カラ
ムアドレスデコーダCDCR0〜CDCR1及びロウアドレスデコ
ーダRDCR0〜RDCR3がそれぞれ所定の組み合わせで配置さ
れる。

特に制限されないが、この実施例のダイナミック型RA
Mでは、各メモリアレイを構成するワード線はその延長
線方向に16分割される。各メモリアレイのメモリセル
は、ポリサイドからなる分割ワード線に結合され、さら
にワードシャント部WSにおいて、対応するメインワード
線に結合される。メインワード線は、アルミニウム層に
よって形成される。最上部のワードシャント部WSには、
各ワード線に対応して設けられるクリアMOSFETがあわせ
て配置される。

半導体基板SUBの一端には、パッドTFないしA9が所定
の順序で配置され、これらのパッドとメモリアレイMARY
0〜MARY3との間には、タイミング発生回路TGやデータ入
力バッファDIB1〜DIB4及びデータ出力バッファDOB1〜DO
B4等を含む周辺回路PC1が配置される。一方、半導体基
板SUBの他端には、パッドA0ないしA8が所定の順序で配
置され、これらのパッドとメモリアレイMARY0〜MARY3と
の間には、ロウアドレスバッファRADBやカラムアドレス
バッファCADB及び冗長アドレス制御回路RAC等を含む周
辺回路PC2が配置される。

以上のように、この実施例のダイナミック型RAMは、
一つの共通半導体基板（ベースチップ）をもとに、２種
のビット構成と、延べ５種の動作モードを選択すること
が許される。このうち、記憶データの入出力経路の変更
を余儀なくされるビット構成の切り換えは、予め作成さ
れる２種のフォトマスクを選択的に使用することによっ
て行われる。これらのフォトマスクは、各回路に設けら
れる接続切り換え点CS1〜CS17において、接続状態の切
り換え・変更が行われる。一方、記憶データの入出力経
路に対する影響が比較的少ない動作モードの切り換え
は、タイミング発生回路TGの共通部COMに設けられるモ
ード設定用外部端子FP0及びFP1を回路の電源電圧又は接
地電位に所定の組み合わせでボンディングすることによ
って行われる。これらのことから、この実施例のダイナ
ミック型RAMでは、ビット構成の切り換えを、動作特性
の低下をともなうことなく実施できるとともに、動作モ
ードを切り換えるためのパッド数も少なくて済む。この
ため、ダイナミック型RAMの構成を最適化しつつ、効率
的な品種展開を実現できるものである。

以上の本実施例に示されるように、この発明を共通半
導体基板（ベースチップ）をもとに品種展開を図るダイ
ナミック型RAM等の半導体記憶装置に適用することで、
次のような効果が得られる。すなわち、 （１）ダイナミック型RAM等の動作モードを、共通半導
体基板（ベースチップ）の所定のパッド間のボンディン
グ処理を選択的に実施することによって設定すること
で、記憶データの入出力経路に対する影響が比較的少な
い動作モードの切り換えを、フォトマスクを変更するこ
となく、つまりフォトマスク数をいたずらに増大させる
ことなく実施できるという効果が得られる。

（２）ダイナミック型RAMのビット構成を、共通半導体
基板のフォトマスクの一部を変更することによって設定
することで、記憶データの入出力経路の変更を余儀なく
されるビット構成の切り換えを、ダイナミック型RAM等
の動作特性を低下させることなく、かつボンディングパ
ッドの設定数をいたずらに増大させることなく実施でき
るという効果が得られる。

（３）上記（１）項及び（２）項により、アクセスタイ
ム等の動作特性を低下させることなく、ダイナミック型
RAM等の効率的な品種展開を図ることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。例えば、この実施例
のダイナミック型RAMでは、モード設定用パッドFP0及び
FP1と回路の電源電圧及び接地電位の間のボンディング
を選択的に実施することで動作モードを設定している
が、これらのボンディング処理は、例えば予め設けられ
るヒューズ手段等の切断処理と組み合わせて用いられる
ものであってもよい。また、ビット構成を切り換えるた
めの接続切り換え点CS1〜CS7が設けられる位置は、特に
この実施例によって制限されないし、必要に応じて接続
切り換え点を増設することもできる。ビット構成及び動
作モードの種類は、任意に追加することができるし、ま
た削減することもできる。さらに、第31図に示されるダ
イナミック型RAMの回路ブロック構成や、第１図〜第30
図に示される各回路の具体的な構成及び第32図に示され
るチップレイアウト並びにアドレス信号，内部制御信
号，内部選択信号の組み合わせなど、種々の実施形態を
採りうる。

以上の説明では主として本願発明者等によってなされ
た発明をその背景となった利用分野であるダイナミック
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えばスタティック型RAM等の各
種の半導体記憶装置にも適用できる。本発明は、少なく
とも共通半導体基板（ベースチップ）をもとに品種展開
を図る半導体記憶装置及びこのような半導体記憶装置を
内蔵するディジタル装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、ダイナミック型RAM等の動作モード
を、共通半導体基板（ベースチップ）の所定のパッド間
のボンディング処理を選択的に実施することによって設
定し、そのビット構成を、共通半導体基板のフォトマス
クの一部を変更することによって設定することで、記憶
データの入出力経路に対する影響が比較的少ない動作モ
ードの切り換えを、フォトマスクを変更することなく実
施でき、また記憶データの入出力経路の変更を余儀なく
されるビット構成の切り換えを、ダイナミック型RAM等
の動作特性を低下させることなく、かつボンディングパ
ッドの設置数をいたずらに増大させることなく実施でき
るため、アクセスタイム等の動作特性を低下させること
なく、ダイナミック型RAM等の効率的な品種展開を図る
ことができるものである。

【図面の簡単な説明】

第１図ないし第５図は、この発明が適用されたダイナミ
ック型RAMのタイミング発生回路の共通部の一実施例を
示す回路図、 第６図は、第１図のダイナミック型RAMのタイミング発
生回路の▲▼系タイミング発生部の一実施例を示
す回路図、 第７図は、第１図のダイナミック型RAMのタイミング発
生回路の▲▼系タイミング発生部の一実施例を示
す回路図、 第８図は、第１図のダイナミック型RAMのタイミング発
生回路▲▼系タイミング発生部の一実施例を示す回
路図、 第９図は、第１図のダイナミック型RAMのタイミング発
生回路の▲▼系タイミング発生部の一実施例を示す
回路図、 第10図は、第１図のダイナミック型RAMのロウアドレス
バッファの一実施例を示す回路図、 第11図ないし第13図は、第１図のダイナミック型RAMの
プリロウアドレスデコーダの一実施例を示す回路図、 第14図は、第１図のダイナミック型RAMのリフレッシュ
アドレスカウンタの一実施例を示す回路図、 第15図は、第１図のダイナミック型RAMのロウアドレス
デコーダの一実施例を示す回路図、 第16図は、第１図のダイナミック型RAMのニブルカウン
タの一実施例を示す回路図、 第17図は、第１図のダイナミック型RAMのカラムアドレ
スバッファ及びシリアルカウンタの一実施例を示す回路
図、 第18図は、第１図のダイナミック型RAMのアドレス信号
変化検出回路の一実施例を示す回路図、 第19図ないし第20図は、第１図のダイナミック型RAMの
プリカラムアドレスデコーダの一実施例を示す回路図、 第21図は、第１図のダイナミック型RAMのデータ入力バ
ッファの一実施例を示す回路図、 第22図は、第１図のダイナミック型RAMのカラムアドレ
スデコーダの一実施例を示す回路図、 第23図ないし第24図は、第１図のダイナミック型RAMの
冗長アドレス制御回路の一実施例を示す回路図、 第25図は、第１図のダイナミック型RAMのメモリアレイ
及びその周辺回路の一実施例を示す回路図、 第26図は、第１図のダイナミック型RAMのメインアンプ
の一実施例を示す回路図、 第27図は、第１図のダイナミック型RAMの試験論理回路
及びデータ出力バッファの一実施例を示す回路図、 第28図ないし第30図は、第１図のダイナミック型RAMの
電圧発生回路の一実施例を示す回路図、 第31図は、この発明が適用されたダイナミック型RAMの
一実施例を示すブロック図、 第32図は、第31図のダイナミック型RAMの一実施例を示
す配置図、 第33図ないし第35図は、第１図ないし第30図及び第31図
のダイナミック型RAMの信号系統図である。 TG……タイミング発生回路、COM……タイミング発生回
路共通部、RTG……▲▼系タイミング発生部、CTG
……▲▼系タイミング発生部、OTG……▲▼
系タイミング発生部、WTG……▲▼系タイミング発
生部、RADB……ロウアドレスバッファ、RAB0〜RAB9……
単位ロウアドレスバッファ、PRDCR……プリロウアドレ
スデコーダ、XPD0〜XPD3……単位プリロウアドレスデコ
ーダ、RCTR……リフレッシュアドレスカウンタ、RC0〜R
C8……リフレッシュアドレスカウンタ単位回路、RDCR0
〜RDCR3……ロウアドレスデコーダ、NCTR……ニブルカ
ウンタ、CADB（SCTR）……カラムアドレスバッファ（シ
リアルカウンタ）、CAB0〜CAB9……単位カラムアドレス
バッファ、ATD……アドレス信号変化検出回路、UATD0〜
UATD9……単位アドレス信号変化検出回路、PCDCR……プ
リカラムアドレスデコーダ、DIB1〜DIB4……データ入力
バッファ、CDCR0〜CDCR1……カラムアドレスデコーダ、
RAC……冗長アドレス制御回路、XRC0,XRC1……冗長ワー
ド線選択回路、YRC0,YRC1……冗長データ線選択回路、X
EN……冗長ワード線イネーブル回路、XAC0〜XAC7……単
位冗長アドレス比較回路、MARY0〜MARY3……メモリアレ
イ、SAN0〜SAN3……Ｎ型センスアンプ、SAP0〜SAP3……
Ｐ型センスアンプ、CS0〜CS3……カラムスイッチ、MA0
〜MA7……メインアンプ、TL……試験論理回路、TL0,TL1
……単位試験論理回路、DOB1〜DOB4……データ出力バッ
ファ、OL1〜OL4……出力データラッチ、OB1〜OB4……ト
ライステート出力バッファ、VG……電圧発生回路。 FP0,FP1……モード設定用パッド、A0〜A9……アドレス
入力用パッド、D1〜D4（Din,Dout）……データ入出力用
パッド、▲▼，▲▼，▲▼，▲▼
……制御信号入力用パッド、P1〜P7……不良アドレス登
録用パッド、VCC……電源電圧供給用パッド、GND……接
地電位供給用パッド、TF,VBT,VBL,VBLG,VBB……試験用
パッド。

フロントページの続き (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 笠間 靖裕 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 有働 信治 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (56)参考文献 特開 昭63−4492（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】メモリアレイ部、上記メモリアレイ部のメ
   モリセルを選択するアドレス選択回路及び上記選択され
   たメモリアレイ部のメモリセルにデータの書き込みと読
   み出しとを行うデータ入出力回路及び制御回路を含み、
   上記メモリセルへの書き込み動作と読み出し動作が複数
   通りの動作モードに適合できるとともに、データの入出
   力単位が複数通りに適合できるようにされてなる上記各
   回路を半導体基板上に備え、 上記データの入出力単位であるビット構成は、フォトマ
   スク工程により選択的に形成された信号伝達経路により
   設定し、 上記動作モードの指定は、ボンディング工程により電源
   電圧又は回路の接地電位、又はヒューズ手段の切断の有
   無により電源電圧又は回路の接地電位にされた信号電圧
   を用いて行うことを特徴とする半導体記憶装置。
2. 【請求項２】上記半導体記憶装置は、ダイナミック型RA
   Mであることを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。