JP2712128B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2712128B2 JP2712128B2 JP63255371A JP25537188A JP2712128B2 JP 2712128 B2 JP2712128 B2 JP 2712128B2 JP 63255371 A JP63255371 A JP 63255371A JP 25537188 A JP25537188 A JP 25537188A JP 2712128 B2 JP2712128 B2 JP 2712128B2
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- Japan
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、分割ア
レイ方式を採るダイナミック型RAM（ランダム・アクセ
ス・メモリ）等に利用して特に有効な技術に関するもの
である。
レイ方式を採るダイナミック型RAM（ランダム・アクセ
ス・メモリ）等に利用して特に有効な技術に関するもの
である。
直交して配置される複数のワード線及び相補データ線
ならびにこれらのワード線及び相補データ線の交点に格
子状に配置される複数のダイナミック型メモリセルから
なるメモリアレイを基本構成とするダイナミック型RAM
がある。また、このようなダイナミック型RAMの動作を
高速化しその低消費電力化を図る一つの手段として、メ
モリアレイを相補データ線の延長方向に分割し、所定の
アドレス信号に従って選択的に活性状態とする分割アレ
イ方式がある。
ならびにこれらのワード線及び相補データ線の交点に格
子状に配置される複数のダイナミック型メモリセルから
なるメモリアレイを基本構成とするダイナミック型RAM
がある。また、このようなダイナミック型RAMの動作を
高速化しその低消費電力化を図る一つの手段として、メ
モリアレイを相補データ線の延長方向に分割し、所定の
アドレス信号に従って選択的に活性状態とする分割アレ
イ方式がある。
分割アレイ方式を採るダイナミック型RAMについて
は、例えば、特願昭61−135914号等に記載されている。
は、例えば、特願昭61−135914号等に記載されている。
上記のような分割アレイ方式を採る従来のダイナミッ
ク型RAMでは、分割された各メモリアレイに対応して相
補共通データ線とカラムスイッチ及びセンスアンプ等が
設けられ、また上記相補共通データ線に対応してメイン
アンプ等が設けられる。メモリアレイの分割数は、アレ
イ分割よる効果とセンスアンプ等が増設されることによ
るチップ面積等への影響との見合いで、最適値が設定さ
れる。つまり、分割アレイ方式を採るダイナミック型RA
Mでは、各分割アレイに対応して相補共通データ線が設
けられ、これらのアレイが選択的に動作状態とされるこ
とで、実質的に相補共通データ線の利用効率が低下す
る。このため、ダイナミック型RAMをさらに多ビット化
しようとする場合、例えば第４図に示されるように、各
分割アレイに対応して設けられる相補共通データ線の数
を増やす方法が採られる。
ク型RAMでは、分割された各メモリアレイに対応して相
補共通データ線とカラムスイッチ及びセンスアンプ等が
設けられ、また上記相補共通データ線に対応してメイン
アンプ等が設けられる。メモリアレイの分割数は、アレ
イ分割よる効果とセンスアンプ等が増設されることによ
るチップ面積等への影響との見合いで、最適値が設定さ
れる。つまり、分割アレイ方式を採るダイナミック型RA
Mでは、各分割アレイに対応して相補共通データ線が設
けられ、これらのアレイが選択的に動作状態とされるこ
とで、実質的に相補共通データ線の利用効率が低下す
る。このため、ダイナミック型RAMをさらに多ビット化
しようとする場合、例えば第４図に示されるように、各
分割アレイに対応して設けられる相補共通データ線の数
を増やす方法が採られる。
すなわち、第４図のダイナミック型RAMでは、それぞ
れ対をなしその一方が選択的に活性状態とされる２組の
メモリアレイMARY0及びMARY1ならびにMARY2及びMARY3が
設けられ、これらのメモリアレイMARY0〜MARY3に対応し
てそれぞれ４組の相補共通データ線CD0〜CD3ないしCD12
〜CD15（ここで、例えば非反転共通データ線CD0と反転
共通データ線▲▼をあわせて相補共通データ線CD
0のように表す。以下同様）が設けられる。これによ
り、例えば活性状態とされる２個のメモリアレイMARY0
及びMARY2から４組の相補データ線Dｑ〜Dｑ＋３（ここ
で、例えば非反転データ線Dqと反転データ線▲▼を
あわせて相補データ線Dｑのように表す。以下同様）が
それぞれ選択され、対応する相補共通データ線CD0〜CD3
ならびにCD8〜CD11にそれぞれ接続される。その結果、
８ビットの記憶データを同時に入出力するいわゆる８ビ
ット構成のダイナミック型RAMが実現される。
れ対をなしその一方が選択的に活性状態とされる２組の
メモリアレイMARY0及びMARY1ならびにMARY2及びMARY3が
設けられ、これらのメモリアレイMARY0〜MARY3に対応し
てそれぞれ４組の相補共通データ線CD0〜CD3ないしCD12
〜CD15（ここで、例えば非反転共通データ線CD0と反転
共通データ線▲▼をあわせて相補共通データ線CD
0のように表す。以下同様）が設けられる。これによ
り、例えば活性状態とされる２個のメモリアレイMARY0
及びMARY2から４組の相補データ線Dｑ〜Dｑ＋３（ここ
で、例えば非反転データ線Dqと反転データ線▲▼を
あわせて相補データ線Dｑのように表す。以下同様）が
それぞれ選択され、対応する相補共通データ線CD0〜CD3
ならびにCD8〜CD11にそれぞれ接続される。その結果、
８ビットの記憶データを同時に入出力するいわゆる８ビ
ット構成のダイナミック型RAMが実現される。
ところが、上記ダイナミック型RAMには、なお次のよ
うな問題点が残されている。すなわち、上記ダイナミッ
ク型RAMでは、前述のように、分割された各メモリアレ
イに対応してそれぞれ４組の相補共通データ線が設けら
れ、これらの相補共通データ線及び対応するスイッチMO
SFET群が、所定の間隔をおいてしかも各メモリアレイの
上端から下端にわたって配置される。このため、カラム
スイッチCS0〜CS3のレイアウト所要面積が増大し、ダイ
ナミック型RAMの低コスト化が妨げられるものである。
うな問題点が残されている。すなわち、上記ダイナミッ
ク型RAMでは、前述のように、分割された各メモリアレ
イに対応してそれぞれ４組の相補共通データ線が設けら
れ、これらの相補共通データ線及び対応するスイッチMO
SFET群が、所定の間隔をおいてしかも各メモリアレイの
上端から下端にわたって配置される。このため、カラム
スイッチCS0〜CS3のレイアウト所要面積が増大し、ダイ
ナミック型RAMの低コスト化が妨げられるものである。
この発明の目的は、ダイナミック型RAM等に設けられ
る共通データ線の利用効率を高めることにある。この発
明の他の目的は、その低コスト化を妨げることなくダイ
ナミック型RAM等の多ビット化を図ることにある。
る共通データ線の利用効率を高めることにある。この発
明の他の目的は、その低コスト化を妨げることなくダイ
ナミック型RAM等の多ビット化を図ることにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において掲示される発明の主なものを簡単に説明
すれば、下記の通りである。すなわち、分割アレイ方式
を採るダイナミック型RAM等において、対をなし隣接し
て配置される２個のメモリアレイに対応して設けられる
複数組の相補共通データ線をその中間点で交差させ、こ
の中間点の両側で、活性状態とされる一方のメモリアレ
イの対応する複数の相補データ線を各相補共通データ線
に接続するものである。
すれば、下記の通りである。すなわち、分割アレイ方式
を採るダイナミック型RAM等において、対をなし隣接し
て配置される２個のメモリアレイに対応して設けられる
複数組の相補共通データ線をその中間点で交差させ、こ
の中間点の両側で、活性状態とされる一方のメモリアレ
イの対応する複数の相補データ線を各相補共通データ線
に接続するものである。
上記した手段によれば、各相補共通データ線を対をな
す２個のメモリアレイで共有し、その利用効率を高める
ことができる。これにより、チップ面積を増大させるこ
となく、言い換えるとその低コスト化を妨げることな
く、ダイナミック型RAM等の多ビット化を図ることがで
きる。
す２個のメモリアレイで共有し、その利用効率を高める
ことができる。これにより、チップ面積を増大させるこ
となく、言い換えるとその低コスト化を妨げることな
く、ダイナミック型RAM等の多ビット化を図ることがで
きる。
第２図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。また、第１
図には、第２図のダイナミック型RAMのメモリアレイ及
びその周辺回路の一実施例の回路図が示され、第３図に
は、第１図のダイナミック型RAMの接続状態を示す概念
図が示されている。なお、第１図の回路素子ならびに第
２図の各ブロックを構成する回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、単
結晶シリコンのような１個の半導体基板上において形成
される。また、第１図において、そのチャンネル（バッ
クゲート）部に矢印が付加されるMOSFETはＰチャンネル
型であって、矢印の付加されないＮチャンネルMOSFETと
区別して表示される。
Mの一実施例のブロック図が示されている。また、第１
図には、第２図のダイナミック型RAMのメモリアレイ及
びその周辺回路の一実施例の回路図が示され、第３図に
は、第１図のダイナミック型RAMの接続状態を示す概念
図が示されている。なお、第１図の回路素子ならびに第
２図の各ブロックを構成する回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、単
結晶シリコンのような１個の半導体基板上において形成
される。また、第１図において、そのチャンネル（バッ
クゲート）部に矢印が付加されるMOSFETはＰチャンネル
型であって、矢印の付加されないＮチャンネルMOSFETと
区別して表示される。
第２図において、この実施例のダイナミック型RAM
は、特に制限されないが、２個のカラムアドレスデコー
ダCD0及びCD1と、これらのカラムアドレスデコーダをは
さむように配置される４個のメモリアレイMARY0（第１
のメモリアレイ）及びMARY1（第２のメモリアレイ）な
らびにMARY2（第１のメモリアレイ）及びMARY3（第３の
メモリアレイ）を含む。これらのメモリアレイMARY0及
びMARY1ならびにMARY2及びMARY3はそれぞれ対をなし、
後述するように、対応するロウアドレスデコーダRD0
（第１のロウアドレスデコーダ）及びRD1（第２のロウ
アドレスデコーダ）ならびにRD2（第１のロウアドレス
デコーダ）及びRD3（第２のロウアドレスデコーダ）と
センスアンプSA0（第１のセンスアンプ）及びSA1（第２
のセンスアンプ）ならびにAS2（第１のセンスアンプ）
及びSA3（第２のセンスアンプ）が最上位ビットの相補
内部アドレス信号axiに従って選択的に動作状態とされ
ることで、それぞれ選択的に活性状態とされる。
は、特に制限されないが、２個のカラムアドレスデコー
ダCD0及びCD1と、これらのカラムアドレスデコーダをは
さむように配置される４個のメモリアレイMARY0（第１
のメモリアレイ）及びMARY1（第２のメモリアレイ）な
らびにMARY2（第１のメモリアレイ）及びMARY3（第３の
メモリアレイ）を含む。これらのメモリアレイMARY0及
びMARY1ならびにMARY2及びMARY3はそれぞれ対をなし、
後述するように、対応するロウアドレスデコーダRD0
（第１のロウアドレスデコーダ）及びRD1（第２のロウ
アドレスデコーダ）ならびにRD2（第１のロウアドレス
デコーダ）及びRD3（第２のロウアドレスデコーダ）と
センスアンプSA0（第１のセンスアンプ）及びSA1（第２
のセンスアンプ）ならびにAS2（第１のセンスアンプ）
及びSA3（第２のセンスアンプ）が最上位ビットの相補
内部アドレス信号axiに従って選択的に動作状態とされ
ることで、それぞれ選択的に活性状態とされる。
メモリアレイMARY0は、特に制限されないが、第１図
に示されるように、垂直方向に配置されるｍ＋１本のワ
ード線W0〜Wmと、水平方向に配置されるｎ＋１組の相補
データ線D０〜Dｎならびにこれらのワード線と相補デー
タ線の交点に格子状に配置される（ｍ＋１）×（ｎ＋
１）個のダイナミック型メモリセルを含む。メモリアレ
イMARY1は、上記メモリアレイMARY0と対称的な構成とさ
れる。また、メモリアレイMARY2及びMARY3は、上記メモ
リアレイMARY0及びMARY1にそれぞれ対応した構成とさ
れ、対をなす。
に示されるように、垂直方向に配置されるｍ＋１本のワ
ード線W0〜Wmと、水平方向に配置されるｎ＋１組の相補
データ線D０〜Dｎならびにこれらのワード線と相補デー
タ線の交点に格子状に配置される（ｍ＋１）×（ｎ＋
１）個のダイナミック型メモリセルを含む。メモリアレ
イMARY1は、上記メモリアレイMARY0と対称的な構成とさ
れる。また、メモリアレイMARY2及びMARY3は、上記メモ
リアレイMARY0及びMARY1にそれぞれ対応した構成とさ
れ、対をなす。
メモリアレイMARY0〜MARY3を構成するダイナミック型
メモリセルMCは、第１図に例示的に示されるように、直
列形態とされる情報蓄積用キャパシタCs及びアドレス選
択用MOSFETQmをそれぞれ含む。各メモリアレイの同一の
列に配置されるｍ＋１個のメモリセルMCのアドレス選択
用MOSFETQmのドレインは、対応する相補データ線の非反
転信号線D0〜Dn又は反転信号線▲▼〜▲▼の所
定の規則性をもって交互に結合される。また、各メモリ
アレイの同一の行に配置されるｎ＋１個のメモリセルMC
のアドレス選択用MOSFETQmのゲートは、対応するワード
線W0〜Wmにそれぞれ共通結合される。特に制限されない
が、各メモリセルMCの情報蓄積用キャパシタCsの他方の
電極には、所定のセルプレート電圧が供給される。
メモリセルMCは、第１図に例示的に示されるように、直
列形態とされる情報蓄積用キャパシタCs及びアドレス選
択用MOSFETQmをそれぞれ含む。各メモリアレイの同一の
列に配置されるｍ＋１個のメモリセルMCのアドレス選択
用MOSFETQmのドレインは、対応する相補データ線の非反
転信号線D0〜Dn又は反転信号線▲▼〜▲▼の所
定の規則性をもって交互に結合される。また、各メモリ
アレイの同一の行に配置されるｎ＋１個のメモリセルMC
のアドレス選択用MOSFETQmのゲートは、対応するワード
線W0〜Wmにそれぞれ共通結合される。特に制限されない
が、各メモリセルMCの情報蓄積用キャパシタCsの他方の
電極には、所定のセルプレート電圧が供給される。
メモリアレイMARY0〜MARY3を構成するワード線W0〜Wm
は、対応するロウアドレスデコーダRD0〜RD3に結合さ
れ、それぞれ択一的に選択状態とされる。
は、対応するロウアドレスデコーダRD0〜RD3に結合さ
れ、それぞれ択一的に選択状態とされる。
ロウアドレスデコーダRD0〜RD3には、特に制限されな
いが、ロウアドレスバッファRABからｉ＋１ビットの相
補内部アドレス信号ax0〜axi（ここで、例えば非反転内
部アドレス信号ax0と反転内部アドレス信号▲▼
をあわせて相補内部アドレス信号ax0のように表す。以
下同様）が供給され、タイミング発生回路TGからタイミ
ング信号φｘが供給される。
いが、ロウアドレスバッファRABからｉ＋１ビットの相
補内部アドレス信号ax0〜axi（ここで、例えば非反転内
部アドレス信号ax0と反転内部アドレス信号▲▼
をあわせて相補内部アドレス信号ax0のように表す。以
下同様）が供給され、タイミング発生回路TGからタイミ
ング信号φｘが供給される。
ロウアドレスデコーダRD0〜RD3は、上記タイミング信
号φｘがハイレベルとされるとき、最上位ビットの相補
内部アドレス信号axiに従って選択的に動作状態とされ
る。すなわち、特に制限されないが、タイミング信号φ
ｘがハイレベルとされかつ相補内部アドレス信号axiが
論理“0"とされるとき、ロウアドレスデコーダRD0及びR
D2が選択的に動作状態とされる。また、タイミング信号
φｘがハイレベルとされかつ相補内部アドレス信号axi
が論理“1"とされるとき、ロウアドレスデコーダRD1及
びRD3が選択的に動作状態とされる。この動作状態にお
いて、ロウアドレスデコーダRD0〜RD3は、残りｉビット
の相補内部アドレス信号ax0〜axi−１をデコードし、対
応するメモリアレイMARY0〜MARY3の対応するワード線を
択一的にハイレベルの選択状態とする。つまり、この実
施例のダイナミック型RAMでは、対をなすメモリアレイM
ARY0及びMARY2あるいはMARY1及びMARY3において、相補
内部アドレス信号ax0〜axi−１に対応する２本のワード
線が同時に選択状態とされる。
号φｘがハイレベルとされるとき、最上位ビットの相補
内部アドレス信号axiに従って選択的に動作状態とされ
る。すなわち、特に制限されないが、タイミング信号φ
ｘがハイレベルとされかつ相補内部アドレス信号axiが
論理“0"とされるとき、ロウアドレスデコーダRD0及びR
D2が選択的に動作状態とされる。また、タイミング信号
φｘがハイレベルとされかつ相補内部アドレス信号axi
が論理“1"とされるとき、ロウアドレスデコーダRD1及
びRD3が選択的に動作状態とされる。この動作状態にお
いて、ロウアドレスデコーダRD0〜RD3は、残りｉビット
の相補内部アドレス信号ax0〜axi−１をデコードし、対
応するメモリアレイMARY0〜MARY3の対応するワード線を
択一的にハイレベルの選択状態とする。つまり、この実
施例のダイナミック型RAMでは、対をなすメモリアレイM
ARY0及びMARY2あるいはMARY1及びMARY3において、相補
内部アドレス信号ax0〜axi−１に対応する２本のワード
線が同時に選択状態とされる。
ロウアドレスバッファRABは、特に制限されないが、
アドレスマルチプレクサAMXを介して伝達されるロウア
ドレス信号を、タイミング発生回路TGから供給されるタ
イミング信号φarに従って取り込み、保持する。また、
これらのロウアドレス信号をもとに、ｉ＋１ビットの相
補内部アドレス信号ax0〜axiを形成し、上記ロウアドレ
スデコーダRD0〜RD3に供給する。特に制限されないが、
最上位ビットの相補内部アドレス信号axiは、カラムア
ドレスデコーダCD0及びCD1ならびにタイミング発生回路
TGにも供給される。
アドレスマルチプレクサAMXを介して伝達されるロウア
ドレス信号を、タイミング発生回路TGから供給されるタ
イミング信号φarに従って取り込み、保持する。また、
これらのロウアドレス信号をもとに、ｉ＋１ビットの相
補内部アドレス信号ax0〜axiを形成し、上記ロウアドレ
スデコーダRD0〜RD3に供給する。特に制限されないが、
最上位ビットの相補内部アドレス信号axiは、カラムア
ドレスデコーダCD0及びCD1ならびにタイミング発生回路
TGにも供給される。
アドレスマルチプレクサAMXの一方の入力端子には、
外部端子A0〜Aiを介して時分割的に供給されるＸアドレ
ス信号AX0〜AXiが入力され、その他方の入力端子には、
リフレッシュアドレスカウンタRFCからリフレッシュア
ドレス信号ar0〜ariが入力される。アドレスマルチプレ
クサAMXには、さらにタイミング発生回路TGから、タイ
ミング信号φrefが選択制御信号として供給される。こ
こで、タイミング信号φrefは、特に制限されないが、
ダイナミック型RAMがリフレッシュモードとされると
き、選択的にハイレベルとされる。
外部端子A0〜Aiを介して時分割的に供給されるＸアドレ
ス信号AX0〜AXiが入力され、その他方の入力端子には、
リフレッシュアドレスカウンタRFCからリフレッシュア
ドレス信号ar0〜ariが入力される。アドレスマルチプレ
クサAMXには、さらにタイミング発生回路TGから、タイ
ミング信号φrefが選択制御信号として供給される。こ
こで、タイミング信号φrefは、特に制限されないが、
ダイナミック型RAMがリフレッシュモードとされると
き、選択的にハイレベルとされる。
アドレスマルチプレクサAMXは、上記タイミング信号
φrefがロウレベルとされるとき、外部端子A0〜Aiを介
して供給されるＸアドレス信号AX0〜AXiを選択し、ロウ
アドレス信号としてロウアドレスバッファRABに伝達す
る。また、タイミング信号φrefがハイレベルとされる
とき、リフレッシュアドレスカウンタRFCから供給され
るリフレッシュアドレス信号ar0〜ariを選択し、ロウア
ドレス信号としてロウアドレスバッファRABに伝達す
る。
φrefがロウレベルとされるとき、外部端子A0〜Aiを介
して供給されるＸアドレス信号AX0〜AXiを選択し、ロウ
アドレス信号としてロウアドレスバッファRABに伝達す
る。また、タイミング信号φrefがハイレベルとされる
とき、リフレッシュアドレスカウンタRFCから供給され
るリフレッシュアドレス信号ar0〜ariを選択し、ロウア
ドレス信号としてロウアドレスバッファRABに伝達す
る。
リフレッシュアドレスカウンタRFCは、ダイナミック
型RAMがリフレッシュモードとされるとき、選択的に動
作状態とされる。この動作状態において、リフレッシュ
アドレスカウンタRFCは、タイミング発生回路TGから供
給されるタイミング信号φrcに従って歩進動作を行い、
上記リフレッシュアドレス信号ar0〜ariを形成する。こ
れらのリフレッシュアドレス信号ar0〜ariは、前述のよ
うに、アドレスマルチプレクサAMXの他方の入力端子に
供給される。
型RAMがリフレッシュモードとされるとき、選択的に動
作状態とされる。この動作状態において、リフレッシュ
アドレスカウンタRFCは、タイミング発生回路TGから供
給されるタイミング信号φrcに従って歩進動作を行い、
上記リフレッシュアドレス信号ar0〜ariを形成する。こ
れらのリフレッシュアドレス信号ar0〜ariは、前述のよ
うに、アドレスマルチプレクサAMXの他方の入力端子に
供給される。
一方、メモリアレイMARY0〜MARY3を構成する相補デー
タ線D０〜Dｎは、特に制限されないが、第１図に例示的
に示されるように、その一方において、対応するセンス
アンプSA0〜SA3の対応する単位増幅回路USAにそれぞれ
結合され、その他方において、対応するカラムスイッチ
CS0〜CS3の対応するスイッチMOSFETにそれぞれ結合され
る。
タ線D０〜Dｎは、特に制限されないが、第１図に例示的
に示されるように、その一方において、対応するセンス
アンプSA0〜SA3の対応する単位増幅回路USAにそれぞれ
結合され、その他方において、対応するカラムスイッチ
CS0〜CS3の対応するスイッチMOSFETにそれぞれ結合され
る。
センスアンプSAの各単位増幅回路USAは、特に制限さ
れないが、第１図に例示的に示されるように、Ｐチャン
ネルMOSFETQ3及びＮチャンネルMOSFETQ13ならびにＰチ
ャンネルMOSFETQ4及びＮチャンネルMOSFETQ14からなる
２個のCMOSインバータ回路を含む。これらのCMOSインバ
ータ回路は、その入力端子及び出力端子が互いに交差接
続されることで、ラッチ形態とされる。
れないが、第１図に例示的に示されるように、Ｐチャン
ネルMOSFETQ3及びＮチャンネルMOSFETQ13ならびにＰチ
ャンネルMOSFETQ4及びＮチャンネルMOSFETQ14からなる
２個のCMOSインバータ回路を含む。これらのCMOSインバ
ータ回路は、その入力端子及び出力端子が互いに交差接
続されることで、ラッチ形態とされる。
センスアンプSA0及びSA2を構成するｎ＋１個の単位増
幅回路USAには、特に制限されないが、Ｐチャンネル型
の駆動MOSFETQ1及び共通ソース線SPを介して回路の電源
電圧がそれぞれ供給され、またＮチャンネル型の駆動MO
SFETQ11及び共通ソース線SNを介して回路の接地電位が
それぞれ供給される。上記駆動MOSFETQ11のゲートに
は、タイミング発生回路TGからタイミング信号φpalが
供給され、駆動MOSFETQ1のゲートには、タイミング信号
φpalのインバータ回路N1による反転信号が供給され
る。同様に、センスアンプSA1及びSA3を構成するｎ＋１
個の単位増幅回路USAには、Ｐチャンネル型の駆動MOSFE
TQ2及び共通ソース線SPを介して回路の電源電圧がそれ
ぞれ供給され、またＮチャンネル型の駆動MOSFETQ12及
び共通ソース線SNを介して回路の接地電位がそれぞれ供
給される。上記駆動MOSFETQ12のゲートには、タイミン
グ発生回路TGからタイミング信号φparが供給され、駆
動MOSFETQ2のゲートには、上記タイミング信号φparの
インバータ回路N1による反転信号が供給される。ここ
で、タイミング信号φpal及びφparは、ダイナミック型
RAMが選択状態とされるとき、最上位ビットの相補内部
アドレス信号axiに従って選択的にハイレベルとされ
る。すなわち、ダイナミック型RAMが選択状態とされか
つ相補内部アドレス信号axiが論理“0"とされるとき、
タイミング信号φpalが所定のタイミングでハイレベル
とされる。また、ダイナミック型RAMが選択状態とされ
かつ相補内部アドレス信号axiが論理“1"とされると
き、タイミング信号φparが所定のタイミングでハイレ
ベルとされる。
幅回路USAには、特に制限されないが、Ｐチャンネル型
の駆動MOSFETQ1及び共通ソース線SPを介して回路の電源
電圧がそれぞれ供給され、またＮチャンネル型の駆動MO
SFETQ11及び共通ソース線SNを介して回路の接地電位が
それぞれ供給される。上記駆動MOSFETQ11のゲートに
は、タイミング発生回路TGからタイミング信号φpalが
供給され、駆動MOSFETQ1のゲートには、タイミング信号
φpalのインバータ回路N1による反転信号が供給され
る。同様に、センスアンプSA1及びSA3を構成するｎ＋１
個の単位増幅回路USAには、Ｐチャンネル型の駆動MOSFE
TQ2及び共通ソース線SPを介して回路の電源電圧がそれ
ぞれ供給され、またＮチャンネル型の駆動MOSFETQ12及
び共通ソース線SNを介して回路の接地電位がそれぞれ供
給される。上記駆動MOSFETQ12のゲートには、タイミン
グ発生回路TGからタイミング信号φparが供給され、駆
動MOSFETQ2のゲートには、上記タイミング信号φparの
インバータ回路N1による反転信号が供給される。ここ
で、タイミング信号φpal及びφparは、ダイナミック型
RAMが選択状態とされるとき、最上位ビットの相補内部
アドレス信号axiに従って選択的にハイレベルとされ
る。すなわち、ダイナミック型RAMが選択状態とされか
つ相補内部アドレス信号axiが論理“0"とされるとき、
タイミング信号φpalが所定のタイミングでハイレベル
とされる。また、ダイナミック型RAMが選択状態とされ
かつ相補内部アドレス信号axiが論理“1"とされると
き、タイミング信号φparが所定のタイミングでハイレ
ベルとされる。
ダイナミック型RAMが選択状態とされタイミング信号
φpalがハイレベルとされるとき、駆動MOSFETQ1及びQ11
がともにオン状態となり、センスアンプSA0及びSA2の単
位増幅回路USAが一斉に動作状態とされる。また、ダイ
ナミック型RAMが選択状態とされタイミング信号φparが
ハイレベルとされるとき、駆動MOSFETQ2及びQ12がとも
にオン状態となり、センスアンプSA1及びSA3の単位増幅
回路USAが一斉に動作状態とされる。この動作状態にお
いて、センスアンプSA0〜SA3の各単位増幅回路USAは、
選択されたワード線に結合されるｎ＋１個のメモリセル
MCから対応する相補データ線を介して出力される微小読
み出し信号を増幅し、ハイレベル又はロウレベルの２値
読み出し信号とする。
φpalがハイレベルとされるとき、駆動MOSFETQ1及びQ11
がともにオン状態となり、センスアンプSA0及びSA2の単
位増幅回路USAが一斉に動作状態とされる。また、ダイ
ナミック型RAMが選択状態とされタイミング信号φparが
ハイレベルとされるとき、駆動MOSFETQ2及びQ12がとも
にオン状態となり、センスアンプSA1及びSA3の単位増幅
回路USAが一斉に動作状態とされる。この動作状態にお
いて、センスアンプSA0〜SA3の各単位増幅回路USAは、
選択されたワード線に結合されるｎ＋１個のメモリセル
MCから対応する相補データ線を介して出力される微小読
み出し信号を増幅し、ハイレベル又はロウレベルの２値
読み出し信号とする。
ところで、センスアンプSA0及びSA2あるいはSA1及びS
A3が最上位ビットの相補内部アドレス信号axiに従って
選択的に動作状態とされるとき、前述のように、対応す
るロウアドレスデコーダRD0及びRD2あるいはRD1及びRD3
も、同様に選択的に動作状態とされる。その結果、対応
するメモリアレイMARY0及びMARY2あるいはMARY1及びMAR
Y3が、選択的に活性状態とされる。つまり、この実施例
のダイナミック型RAMでは、上記センスアンプSA0〜SA3
ならびにロウアドレスデコーダRD0〜RD3が選択的に動作
状態とされることで、対をなすメモリアレイMARY0及びM
ARY1ならびにMARY2及びMARY3のいずれか一方が選択的に
活性状態とされる。
A3が最上位ビットの相補内部アドレス信号axiに従って
選択的に動作状態とされるとき、前述のように、対応す
るロウアドレスデコーダRD0及びRD2あるいはRD1及びRD3
も、同様に選択的に動作状態とされる。その結果、対応
するメモリアレイMARY0及びMARY2あるいはMARY1及びMAR
Y3が、選択的に活性状態とされる。つまり、この実施例
のダイナミック型RAMでは、上記センスアンプSA0〜SA3
ならびにロウアドレスデコーダRD0〜RD3が選択的に動作
状態とされることで、対をなすメモリアレイMARY0及びM
ARY1ならびにMARY2及びMARY3のいずれか一方が選択的に
活性状態とされる。
カラムスイッチCS0〜CS3は、特に制限されないが、第
１図に例示的に示されるように、相補データ線D０〜Dｎ
に対応して設けられるｎ＋１対のスイッチMOSFETQ15・Q
16及びQ17・Q18ならびにQ19・Q20及びQ21・Q22等をそれ
ぞれ含む。これらのスイッチMOSFETの一方は、対応する
メモリアレイMARY0〜MARY3の対応する相補データ線D０
〜Dｎにそれぞれ結合され、その他方は、対応する２組
の相補共通データ線CD0及びCD1（第１の相補共通データ
線）ならびにCD2及びCD3（第２の相補共通データ線）あ
るいはCD4及びCD5（第１の相補共通データ線）ならびに
CD6及びCD7（第２の相補共通データ線）にそれぞれ所定
の規則性をもって結合される。
１図に例示的に示されるように、相補データ線D０〜Dｎ
に対応して設けられるｎ＋１対のスイッチMOSFETQ15・Q
16及びQ17・Q18ならびにQ19・Q20及びQ21・Q22等をそれ
ぞれ含む。これらのスイッチMOSFETの一方は、対応する
メモリアレイMARY0〜MARY3の対応する相補データ線D０
〜Dｎにそれぞれ結合され、その他方は、対応する２組
の相補共通データ線CD0及びCD1（第１の相補共通データ
線）ならびにCD2及びCD3（第２の相補共通データ線）あ
るいはCD4及びCD5（第１の相補共通データ線）ならびに
CD6及びCD7（第２の相補共通データ線）にそれぞれ所定
の規則性をもって結合される。
すなわち、この実施例のダイナミック型RAMにおい
て、対をなすメモリアレイMARY0及びMARY1ならびにMARY
2及びMARY3に対応して設けられる相補共通データ線CD0
及びCD1とCD2及びCD3ならびにCD4及びCD5とCD6及びCD7
は、特に制限されないが、その中間点においてそれぞれ
互いに交差して配置される。したがって、メモリアレイ
MARY0及びMARY2の上半分に配置される相補データ線D０
〜Dｈ−１に対応する（ｎ＋１）/2個のスイッチMOSFETQ
15・Q16及びQ17・Q18等の他方は、相補共通データ線CD0
及びCD1あるいはCD4及びCD5の非反転信号線及び反転信
号線にそれぞれ順に共通結合される。これらのスイッチ
MOSFETのゲートは２組ずつそれぞれ共通結合され、対応
するカラムアドレスデコーダCD0又はCD1から、対応する
データ線選択信号YL0〜YLh−２がそれぞれ供給される。
同様に、メモリアレイMARY0及びMARY2の下半分に配置さ
れる相補データ線Dｈ〜Dｎに対応する（ｎ＋１）/2個の
スイッチMOSFETQ19・Q20及びQ21・Q22等の他方は、相補
共通データ線CD2及びCD3あるいはCD6及びCD7の非反転信
号線及び反転信号線にそれぞれ順に共通結合される。こ
れらのスイッチMOSFETのゲートは２組ずつそれぞれ共通
結合され、対応するカラムアドレスデコーダCD0又はCD1
から、対応するデータ線選択信号YLh〜YLn−１がそれぞ
れ供給される。
て、対をなすメモリアレイMARY0及びMARY1ならびにMARY
2及びMARY3に対応して設けられる相補共通データ線CD0
及びCD1とCD2及びCD3ならびにCD4及びCD5とCD6及びCD7
は、特に制限されないが、その中間点においてそれぞれ
互いに交差して配置される。したがって、メモリアレイ
MARY0及びMARY2の上半分に配置される相補データ線D０
〜Dｈ−１に対応する（ｎ＋１）/2個のスイッチMOSFETQ
15・Q16及びQ17・Q18等の他方は、相補共通データ線CD0
及びCD1あるいはCD4及びCD5の非反転信号線及び反転信
号線にそれぞれ順に共通結合される。これらのスイッチ
MOSFETのゲートは２組ずつそれぞれ共通結合され、対応
するカラムアドレスデコーダCD0又はCD1から、対応する
データ線選択信号YL0〜YLh−２がそれぞれ供給される。
同様に、メモリアレイMARY0及びMARY2の下半分に配置さ
れる相補データ線Dｈ〜Dｎに対応する（ｎ＋１）/2個の
スイッチMOSFETQ19・Q20及びQ21・Q22等の他方は、相補
共通データ線CD2及びCD3あるいはCD6及びCD7の非反転信
号線及び反転信号線にそれぞれ順に共通結合される。こ
れらのスイッチMOSFETのゲートは２組ずつそれぞれ共通
結合され、対応するカラムアドレスデコーダCD0又はCD1
から、対応するデータ線選択信号YLh〜YLn−１がそれぞ
れ供給される。
一方、メモリアレイMARY1及びMARY3の上半分に配置さ
れる相補データ線D０〜Dｈ−１に対応する（ｎ＋１）/2
個のスイッチMOSFETQ15・Q16及びQ17・Q18等の他方は、
相補共通データ線CD2及びCD3あるいはCD6及びCD7の非反
転信号線及び反転信号線にそれぞれ順に共通結合され
る。これらのスイッチMOSFETのゲートは２組ずつそれぞ
れ共通結合され、対応するカラムアドレスデコーダCD0
又はCD1から、対応するデータ線選択信号YR0〜YRh−２
がそれぞれ供給される。同様に、メモリアレイMARY1及
びMARY3の下半分に配置される相補データ線Dｈ〜Dｎに
対応する（ｎ＋１）/2個のスイッチMOSFETQ19・Q20及び
Q21・Q22等の他方は、相補共通データ線CD0及びCD1ある
いはCD4及びCD5の非反転信号線及び反転信号線にそれぞ
れ順に共通結合される。これらのスイッチMOSFETのゲー
トは２組ずつそれぞれ共通結合され、対応するカラムア
ドレスデコーダCD0又はCD1から、対応するデータ線選択
信号YLh〜YLn−１がそれぞれ供給される。
れる相補データ線D０〜Dｈ−１に対応する（ｎ＋１）/2
個のスイッチMOSFETQ15・Q16及びQ17・Q18等の他方は、
相補共通データ線CD2及びCD3あるいはCD6及びCD7の非反
転信号線及び反転信号線にそれぞれ順に共通結合され
る。これらのスイッチMOSFETのゲートは２組ずつそれぞ
れ共通結合され、対応するカラムアドレスデコーダCD0
又はCD1から、対応するデータ線選択信号YR0〜YRh−２
がそれぞれ供給される。同様に、メモリアレイMARY1及
びMARY3の下半分に配置される相補データ線Dｈ〜Dｎに
対応する（ｎ＋１）/2個のスイッチMOSFETQ19・Q20及び
Q21・Q22等の他方は、相補共通データ線CD0及びCD1ある
いはCD4及びCD5の非反転信号線及び反転信号線にそれぞ
れ順に共通結合される。これらのスイッチMOSFETのゲー
トは２組ずつそれぞれ共通結合され、対応するカラムア
ドレスデコーダCD0又はCD1から、対応するデータ線選択
信号YLh〜YLn−１がそれぞれ供給される。
ここで、上記データ線選択信号YL0〜YLh−２及びYLh
〜YLn−１とデータ線選択信号YR0〜YRh−２及びYRh〜YR
n−１は、後述するように、最上位ビットの相補内部ア
ドレス信号axiに従って選択的に形成される。すなわ
ち、データ線選択信号YL0〜YLh−２と対応するデータ線
選択信号YLh〜YLn−１は、特に制限されないが、上記相
補内部アドレス信号axiが論理“0"とされるとき、相補
内部アドレス信号ay0〜ayiに従って選択的にかつそれぞ
れ同時にハイレベルとされる。一方、データ線選択信号
YR0〜YRh−２と対応するデータ線選択信号YRh〜YRn−１
は、上記相補内部アドレス信号axiが論理“1"とされる
とき、相補内部アドレス信号ay0〜ayiに従って選択的に
かつそれぞれ同時にハイレベルとされる。
〜YLn−１とデータ線選択信号YR0〜YRh−２及びYRh〜YR
n−１は、後述するように、最上位ビットの相補内部ア
ドレス信号axiに従って選択的に形成される。すなわ
ち、データ線選択信号YL0〜YLh−２と対応するデータ線
選択信号YLh〜YLn−１は、特に制限されないが、上記相
補内部アドレス信号axiが論理“0"とされるとき、相補
内部アドレス信号ay0〜ayiに従って選択的にかつそれぞ
れ同時にハイレベルとされる。一方、データ線選択信号
YR0〜YRh−２と対応するデータ線選択信号YRh〜YRn−１
は、上記相補内部アドレス信号axiが論理“1"とされる
とき、相補内部アドレス信号ay0〜ayiに従って選択的に
かつそれぞれ同時にハイレベルとされる。
データ線選択信号YL0〜YLh−２ならびに対応するYLh
〜YLn−１が選択的にかつ同時にハイレベルとされると
き、カラムスイッチCS0及びCS2では、対応する４対のス
イッチMOSFETが一斉にオン状態とされる。その結果、例
えば第３図に示されるように、メモリアレイMARY0及びM
ARY2の対応する４組の相補データ線Dｑ及びDｑ＋１なら
びにDｒ及びDｒ＋１がそれぞれ選択され、対応する相補
共通データ線CD0〜CD3ならびにCD4〜CD7にそれぞれ接続
される。言うまでもなく、第３図の場合、 ｒ＝ｑ＋（ｎ＋１）/2 なる関係が成立する。同様に、データ線選択信号YR0〜Y
Rh−２ならびに対応するYRh〜YRn−１が選択的にかつ同
時にハイレベルとされるとき、カラムスイッチCS1及びC
S3では、対応する４対のスイッチMOSFETが一斉にオン状
態とされる。その結果、メモリアレイMARY1及びMARY3の
対応する４組の相補データ線がそれぞれ選択され、対応
する相補共通データ線CD0〜CD3ならびにCD4〜CD7にそれ
ぞれ接続される。
〜YLn−１が選択的にかつ同時にハイレベルとされると
き、カラムスイッチCS0及びCS2では、対応する４対のス
イッチMOSFETが一斉にオン状態とされる。その結果、例
えば第３図に示されるように、メモリアレイMARY0及びM
ARY2の対応する４組の相補データ線Dｑ及びDｑ＋１なら
びにDｒ及びDｒ＋１がそれぞれ選択され、対応する相補
共通データ線CD0〜CD3ならびにCD4〜CD7にそれぞれ接続
される。言うまでもなく、第３図の場合、 ｒ＝ｑ＋（ｎ＋１）/2 なる関係が成立する。同様に、データ線選択信号YR0〜Y
Rh−２ならびに対応するYRh〜YRn−１が選択的にかつ同
時にハイレベルとされるとき、カラムスイッチCS1及びC
S3では、対応する４対のスイッチMOSFETが一斉にオン状
態とされる。その結果、メモリアレイMARY1及びMARY3の
対応する４組の相補データ線がそれぞれ選択され、対応
する相補共通データ線CD0〜CD3ならびにCD4〜CD7にそれ
ぞれ接続される。
つまり、この実施例のダイナミック型RAMでは、対を
なすメモリアレイMARY0及びMARY1ならびにMARY2及びMAR
Y3が選択的に活性状態とされるにもかかわらず、対応し
て設けられる相補共通データ線CD0〜CD3ならびにCD4〜C
D7は、すべて有効状態とされ。言うまでもなく、各メモ
リアレイの相補データ線D０〜Dｎには、選択されたワー
ド線に結合されるｎ＋１個のメモリセルMCの記憶データ
に対応した２値読み出し信号がそれぞれ確立される。し
たがって、この実施例のように各メモリアレイから同時
に４組の相補データ線を選択状態とすることは、メモリ
アレイやセンスアンプ及びロウアドレスデコーダ等にお
いてなんら特別な処置を必要とするものではない。
なすメモリアレイMARY0及びMARY1ならびにMARY2及びMAR
Y3が選択的に活性状態とされるにもかかわらず、対応し
て設けられる相補共通データ線CD0〜CD3ならびにCD4〜C
D7は、すべて有効状態とされ。言うまでもなく、各メモ
リアレイの相補データ線D０〜Dｎには、選択されたワー
ド線に結合されるｎ＋１個のメモリセルMCの記憶データ
に対応した２値読み出し信号がそれぞれ確立される。し
たがって、この実施例のように各メモリアレイから同時
に４組の相補データ線を選択状態とすることは、メモリ
アレイやセンスアンプ及びロウアドレスデコーダ等にお
いてなんら特別な処置を必要とするものではない。
カラムアドレスデコーダCD0及びCD1には、特に制限さ
れないが、カラムアドレスバッファCABからｉ＋１ビッ
トの相補内部アドレス信号ay0〜ayiが供給される。ま
た、特に制限されないが、ロウアドレスバッファRABか
ら最上位ビットの相補内部アドレス信号axiが供給さ
れ、タイミング発生回路TGからタイミング信号φｙが供
給される。
れないが、カラムアドレスバッファCABからｉ＋１ビッ
トの相補内部アドレス信号ay0〜ayiが供給される。ま
た、特に制限されないが、ロウアドレスバッファRABか
ら最上位ビットの相補内部アドレス信号axiが供給さ
れ、タイミング発生回路TGからタイミング信号φｙが供
給される。
カラムアドレスデコーダCD0及びCD1は、上記タイミン
グ信号φｙがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、カラムアドレス
デコーダCD0及びCD1は、上記相補内部アドレス信号ay0
〜ayiをデコードして、対応する上記データ線選択信号Y
L0〜YLh−２及びYLh〜YLn−１ならびにYR0〜YRh−２及
びYRh〜YRn−１を選択的にハイレベルとする。前述のよ
うに、データ線選択信号YL0〜YLh−２と対応するYLh〜Y
Ln−１は、相補内部アドレス信号axiが論理“0"とされ
るとき、相補内部アドレス信号ay0〜ayiに従って選択的
かつ同時にハイレベルとされる。また、データ線選択信
号YR0〜YRh−２と対応するYRh〜YRn−１は、相補内部ア
ドレス信号axiが論理“1"とされるとき、相補内部アド
レス信号ay0〜ayiに従って選択的にかつ同時にハイレベ
ルとされる。
グ信号φｙがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、カラムアドレス
デコーダCD0及びCD1は、上記相補内部アドレス信号ay0
〜ayiをデコードして、対応する上記データ線選択信号Y
L0〜YLh−２及びYLh〜YLn−１ならびにYR0〜YRh−２及
びYRh〜YRn−１を選択的にハイレベルとする。前述のよ
うに、データ線選択信号YL0〜YLh−２と対応するYLh〜Y
Ln−１は、相補内部アドレス信号axiが論理“0"とされ
るとき、相補内部アドレス信号ay0〜ayiに従って選択的
かつ同時にハイレベルとされる。また、データ線選択信
号YR0〜YRh−２と対応するYRh〜YRn−１は、相補内部ア
ドレス信号axiが論理“1"とされるとき、相補内部アド
レス信号ay0〜ayiに従って選択的にかつ同時にハイレベ
ルとされる。
カラムアドレスバッファCABは、外部端子A0〜Aiを介
して時分割的に供給されるＹアドレス信号AY0〜AYiを、
タイミング発生回路TGから供給されるタイミング信号φ
acに従って取り込み、保持する。また、これらのＹアド
レス信号AY0〜AYiをもとに、上記相補内部アドレス信号
ay0〜ayiを形成し、カラムアドレスデコーダCD0及びCD1
に供給する。
して時分割的に供給されるＹアドレス信号AY0〜AYiを、
タイミング発生回路TGから供給されるタイミング信号φ
acに従って取り込み、保持する。また、これらのＹアド
レス信号AY0〜AYiをもとに、上記相補内部アドレス信号
ay0〜ayiを形成し、カラムアドレスデコーダCD0及びCD1
に供給する。
相補共通データ線CD0,CD1及びCD2,CD3ならびにCD4,CD
5及びCD6,CD7は、対応するメインアンプMA0,MA1（第１
のメインアンプ）及びMA2,MA3（第２のメインアンプ）
ならびにMA4,MA5（第１のメインアンプ）及びMA6,MA7
（第２のメインアンプ）にそれぞれ結合される。
5及びCD6,CD7は、対応するメインアンプMA0,MA1（第１
のメインアンプ）及びMA2,MA3（第２のメインアンプ）
ならびにMA4,MA5（第１のメインアンプ）及びMA6,MA7
（第２のメインアンプ）にそれぞれ結合される。
メインアンプMA0〜MA7は、特に制限されないが、一対
のライトアンプ及びリードアンプをそれぞれ含む。メイ
ンアンプMA0〜MA7のライトアンプの入力端子は、特に制
限されないが、対応する書き込み信号線wd0〜wd7を介し
てデータ入出力回路I/Oの対応するデータ入力バッファ
の出力端子にそれぞれ結合され、その出力端子は、対応
する相補共通データ線CD0〜CD7にそれぞれ結合される。
一方、メインアンプMA0〜MA7のリードアンプの入力端子
は、対応する相補共通データ線CD0〜CD7にそれぞれ結合
され、その出力端子は、対応する読み出し信号線rd0〜r
d7を介してデータ入出力回路I/Oの対応するデータ出力
バッファの入力端子にそれぞれ結合される。メインアン
プMA0〜MA7のライトアンプには、タイミング発生回路TG
からタイミング信号φｗが共通に供給される。また、メ
インアンプMA0〜MA7のリードアンプには、タイミング発
生回路TGからタイミング信号φｒが共通に供給される。
のライトアンプ及びリードアンプをそれぞれ含む。メイ
ンアンプMA0〜MA7のライトアンプの入力端子は、特に制
限されないが、対応する書き込み信号線wd0〜wd7を介し
てデータ入出力回路I/Oの対応するデータ入力バッファ
の出力端子にそれぞれ結合され、その出力端子は、対応
する相補共通データ線CD0〜CD7にそれぞれ結合される。
一方、メインアンプMA0〜MA7のリードアンプの入力端子
は、対応する相補共通データ線CD0〜CD7にそれぞれ結合
され、その出力端子は、対応する読み出し信号線rd0〜r
d7を介してデータ入出力回路I/Oの対応するデータ出力
バッファの入力端子にそれぞれ結合される。メインアン
プMA0〜MA7のライトアンプには、タイミング発生回路TG
からタイミング信号φｗが共通に供給される。また、メ
インアンプMA0〜MA7のリードアンプには、タイミング発
生回路TGからタイミング信号φｒが共通に供給される。
メインアンプMA0〜MA7のライトアンプは、ダイナミッ
ク型RAMが書き込みモードとされ上記タイミング信号φ
ｗがハイレベルとされることで、選択的にかつ一斉に動
作状態とされる。この動作状態において、各ライトアン
プは、データ入出力回路I/Oの対応するデータ入力バッ
ファから対応する書き込み信号線wd0〜wd7を介して供給
される書き込みデータに従った相補書き込み信号を形成
し、対応する相補共通データ線CD0〜CD7にそれぞれ伝達
する。
ク型RAMが書き込みモードとされ上記タイミング信号φ
ｗがハイレベルとされることで、選択的にかつ一斉に動
作状態とされる。この動作状態において、各ライトアン
プは、データ入出力回路I/Oの対応するデータ入力バッ
ファから対応する書き込み信号線wd0〜wd7を介して供給
される書き込みデータに従った相補書き込み信号を形成
し、対応する相補共通データ線CD0〜CD7にそれぞれ伝達
する。
メインアンプMA0〜MA7のリードアンプは、ダイナミッ
ク型RAMが読み出しモードとされ上記タイミング信号φ
ｒがハイレベルとされることで、選択的にかつ一斉に動
作状態とされる。この動作状態において、各リードアン
プは、メモリアレイMARY0及びMARY2あるいはMARY1及びM
ARY3において選択された８個のメモリセルMCから対応す
る相補共通データ線CD0〜CD7を介して出力される２値読
み出し信号をさらに増幅し、対応する読み出し信号線rd
0〜rd7を介してデータ入出力回路I/Oの対応するデータ
出力バッファに伝達する。
ク型RAMが読み出しモードとされ上記タイミング信号φ
ｒがハイレベルとされることで、選択的にかつ一斉に動
作状態とされる。この動作状態において、各リードアン
プは、メモリアレイMARY0及びMARY2あるいはMARY1及びM
ARY3において選択された８個のメモリセルMCから対応す
る相補共通データ線CD0〜CD7を介して出力される２値読
み出し信号をさらに増幅し、対応する読み出し信号線rd
0〜rd7を介してデータ入出力回路I/Oの対応するデータ
出力バッファに伝達する。
データ入出力回路I/Oは、特に制限されないが、８個
のデータ入力バッファ及びデータ出力バッファを含む。
このうち、各データ出力バッファには、タイミング発生
回路TGからタイミング信号φoeが共通に供給される。
のデータ入力バッファ及びデータ出力バッファを含む。
このうち、各データ出力バッファには、タイミング発生
回路TGからタイミング信号φoeが共通に供給される。
データ入出力回路I/Oの各データ入力バッファは、ダ
イナミック型RAMが書き込みモードとされるとき、対応
するデータ入出力端子D0〜D7を介して供給される書き込
みデータを取り込み、これに保持する。これらの書き込
みデータは、対応する書き込み信号線wd0〜wd7を介し
て、対応する上記メインアンプMA0〜MA7のライトアンプ
にそれぞれ供給される。
イナミック型RAMが書き込みモードとされるとき、対応
するデータ入出力端子D0〜D7を介して供給される書き込
みデータを取り込み、これに保持する。これらの書き込
みデータは、対応する書き込み信号線wd0〜wd7を介し
て、対応する上記メインアンプMA0〜MA7のライトアンプ
にそれぞれ供給される。
データ入出力回路I/Oの各データ出力バッファは、ダ
イナミック型RAMが読み出しモードとされ上記タイミン
グ信号φoeがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各データ出力バ
ッファは、対応するメインアンプMA0〜MA7のリードアン
プから対応する読み出し信号線rd0〜rd7を介して出力さ
れる読み出し信号を、対応するデータ入出力端子D0〜D7
から送出する。
イナミック型RAMが読み出しモードとされ上記タイミン
グ信号φoeがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各データ出力バ
ッファは、対応するメインアンプMA0〜MA7のリードアン
プから対応する読み出し信号線rd0〜rd7を介して出力さ
れる読み出し信号を、対応するデータ入出力端子D0〜D7
から送出する。
タイミング発生回路TGは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼及びリフレッシュ制御信号▲▼に従
って、上記各種のタイミング信号を形成し、各回路に供
給する。タイミング発生回路TGは、前述のように、ロウ
アドレスバッファRABから供給される最上位ビットの相
補内部アドレス信号axiに従って、タイミング信号φpal
又はφparを選択的に形成する。
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼及びリフレッシュ制御信号▲▼に従
って、上記各種のタイミング信号を形成し、各回路に供
給する。タイミング発生回路TGは、前述のように、ロウ
アドレスバッファRABから供給される最上位ビットの相
補内部アドレス信号axiに従って、タイミング信号φpal
又はφparを選択的に形成する。
以上のように、この実施例のダイナミック型RAMは、
分割アレイ方式を採り、それぞれ対をなす４個のメモリ
アレイMARY0及びMARY1ならびにMARY2及びMARY3と、これ
らのメモリアレイに対応して設けられるロウアドレスデ
コーダRD0〜RD3,センスアンプSA0〜SA3ならびにカラム
スイッチCS0〜CS3を含む。各対のメモリアレイMARY0及
びMARY1ならびにMARY2及びMARY3は、対応するロウアド
レスデコーダ及びセンスアンプが最上位ビットの相補内
部アドレス信号axiに従って選択的に動作状態とされる
ことで、選択的に活性状態とされる。ダイナミック型RA
Mは、さらに、各対のメモリアレイMARY0及びMARY1なら
びにMARY2及びMARY3に対応して４組ずつ設けられる相補
共通データ線CD0〜CD3ならびにCD4〜CD7を含む。この実
施例において、相補共通データ線CD0及びCD1とCD2及びC
D3ならびにCD4及びCD5とCD6及びCD7は、その中間点にお
いてそれぞれ互いに交差して配置される。そして、上記
中間点の両側において、活性状態とされるメモリアレイ
の指定される２組の相補データ線がそれぞれ接続状態と
される。したがって、この実施例のダイナミック型RAM
では、対をなすメモリアレイが選択的に活性状態とされ
るにもかかわらず、すべての相補共通データ線が常時有
効状態とされ、等価的にその利用効率が高められる。こ
れにより、その低コスト化を妨げることなく、ダイナミ
ック型RAMの多ビット化を推進できる。
分割アレイ方式を採り、それぞれ対をなす４個のメモリ
アレイMARY0及びMARY1ならびにMARY2及びMARY3と、これ
らのメモリアレイに対応して設けられるロウアドレスデ
コーダRD0〜RD3,センスアンプSA0〜SA3ならびにカラム
スイッチCS0〜CS3を含む。各対のメモリアレイMARY0及
びMARY1ならびにMARY2及びMARY3は、対応するロウアド
レスデコーダ及びセンスアンプが最上位ビットの相補内
部アドレス信号axiに従って選択的に動作状態とされる
ことで、選択的に活性状態とされる。ダイナミック型RA
Mは、さらに、各対のメモリアレイMARY0及びMARY1なら
びにMARY2及びMARY3に対応して４組ずつ設けられる相補
共通データ線CD0〜CD3ならびにCD4〜CD7を含む。この実
施例において、相補共通データ線CD0及びCD1とCD2及びC
D3ならびにCD4及びCD5とCD6及びCD7は、その中間点にお
いてそれぞれ互いに交差して配置される。そして、上記
中間点の両側において、活性状態とされるメモリアレイ
の指定される２組の相補データ線がそれぞれ接続状態と
される。したがって、この実施例のダイナミック型RAM
では、対をなすメモリアレイが選択的に活性状態とされ
るにもかかわらず、すべての相補共通データ線が常時有
効状態とされ、等価的にその利用効率が高められる。こ
れにより、その低コスト化を妨げることなく、ダイナミ
ック型RAMの多ビット化を推進できる。
以上の本実施例に示されるように、この発明を分割ア
レイ方式を採るダイナミック型RAM等の半導体記憶装置
に適用することで、次のような作用効果が得られる。す
なわち、 （１）分割アレイ方式を採るダイナミック型RAMにおい
て、対をなし隣接して配置される２個のメモリアレイに
対応して設けられる複数組の相補共通データ線をその中
間点で交差させ、この中間点の両側で、活性状態とされ
る一方のメモリアレイの対応する複数の相補データ線を
選択し、対応する上記相補共通データ線に接続すること
で、各相補共通データ線を対をなす２個のメモリアレイ
で共有できるという効果が得られる。
レイ方式を採るダイナミック型RAM等の半導体記憶装置
に適用することで、次のような作用効果が得られる。す
なわち、 （１）分割アレイ方式を採るダイナミック型RAMにおい
て、対をなし隣接して配置される２個のメモリアレイに
対応して設けられる複数組の相補共通データ線をその中
間点で交差させ、この中間点の両側で、活性状態とされ
る一方のメモリアレイの対応する複数の相補データ線を
選択し、対応する上記相補共通データ線に接続すること
で、各相補共通データ線を対をなす２個のメモリアレイ
で共有できるという効果が得られる。
（２）上記（１）項により、等価的に相補共通データ線
の利用効率を高めることができるという効果が得られ
る。
の利用効率を高めることができるという効果が得られ
る。
（３）上記（１）項及び（２）項により、相補共通デー
タ線を増設することなく、言い換えるとそのチップ面積
を増大させることなく、相補共通データ線数にそのまま
対応したビット構成を有するダイナミック型RAMを実現
できるという効果が得られる。
タ線を増設することなく、言い換えるとそのチップ面積
を増大させることなく、相補共通データ線数にそのまま
対応したビット構成を有するダイナミック型RAMを実現
できるという効果が得られる。
（４）上記（１）項〜（３）項により、分割アレイ方式
を採るダイナミック型RAMの低コスト化を妨げることな
く、その多ビット化を図ることができるという効果が得
られる。
を採るダイナミック型RAMの低コスト化を妨げることな
く、その多ビット化を図ることができるという効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。例えば、第１図にお
いて、活性状態とされるメモリアレイから同時に選択状
態とされる相補データ線の数は、２組あるいは８組以上
であってもよい。この場合、同時に選択状態とされる相
補データ線の数に対応して、相補共通データ線の数を設
定する必要がある。対をなす相補共通データ線が交差さ
れる位置は、その中間点である必要はないし、交差され
る回数も任意である。カラムアドレスデコーダは、すべ
てのメモリアレイに共通に設けることもよい。この場
合、例えばアルミニウム配線層を多層化し、カラムアド
レスデコーダから各メモリアレイにデータ線選択信号を
伝達するための信号線を設ける必要がある。ロウアドレ
スデコーダRD0〜RD3は、特に相補内部アドレス信号axi
によって選択的に動作状態とされる必要はない。第２図
において、メモリアレイ及びその周辺回路の数は任意で
あり、各アドレスデコーダは、プリデコード方式を採る
ものであってもよい。データ入出力回路I/Oは、メモリ
アレイの出力をさらに選択して伝達するものであっても
よい。Ｘアドレス信号AX0〜AXi及びＹアドレス信号AY0
〜AYiは、マルチプレクス方式を採らず、それぞれ別個
の入力端子から入力してもよい。さらに、第１図に示さ
れるメモリアレイ及びその周辺回路の具体的な回路構成
や、第２図に示されるダイナミック型RAMのブロック構
成ならびにアドレス信号及び制御信号の組み合わせ等、
種々の実施形態を採りうる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。例えば、第１図にお
いて、活性状態とされるメモリアレイから同時に選択状
態とされる相補データ線の数は、２組あるいは８組以上
であってもよい。この場合、同時に選択状態とされる相
補データ線の数に対応して、相補共通データ線の数を設
定する必要がある。対をなす相補共通データ線が交差さ
れる位置は、その中間点である必要はないし、交差され
る回数も任意である。カラムアドレスデコーダは、すべ
てのメモリアレイに共通に設けることもよい。この場
合、例えばアルミニウム配線層を多層化し、カラムアド
レスデコーダから各メモリアレイにデータ線選択信号を
伝達するための信号線を設ける必要がある。ロウアドレ
スデコーダRD0〜RD3は、特に相補内部アドレス信号axi
によって選択的に動作状態とされる必要はない。第２図
において、メモリアレイ及びその周辺回路の数は任意で
あり、各アドレスデコーダは、プリデコード方式を採る
ものであってもよい。データ入出力回路I/Oは、メモリ
アレイの出力をさらに選択して伝達するものであっても
よい。Ｘアドレス信号AX0〜AXi及びＹアドレス信号AY0
〜AYiは、マルチプレクス方式を採らず、それぞれ別個
の入力端子から入力してもよい。さらに、第１図に示さ
れるメモリアレイ及びその周辺回路の具体的な回路構成
や、第２図に示されるダイナミック型RAMのブロック構
成ならびにアドレス信号及び制御信号の組み合わせ等、
種々の実施形態を採りうる。
以上の説明では主として本願発明者等によってなされ
た発明をその背景となった利用分野であるダイナミック
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、Bi・CMOSダイナミック型
RAMやダイナミック型メモリセルを基本構成とするマル
チポートRAM等の各種半導体記憶装置にも適用できる。
本発明は、少なくとも分割アレイ方式を採る半導体記憶
装置及びこのような半導体記憶装置を含むディジタル装
置に広く適用できる。
た発明をその背景となった利用分野であるダイナミック
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、Bi・CMOSダイナミック型
RAMやダイナミック型メモリセルを基本構成とするマル
チポートRAM等の各種半導体記憶装置にも適用できる。
本発明は、少なくとも分割アレイ方式を採る半導体記憶
装置及びこのような半導体記憶装置を含むディジタル装
置に広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、分割アレイ方式を採るダイナミック型
RAM等において、対をなし隣接して配置される２個のメ
モリアレイに対応して設けられる複数組の相補共通デー
タ線をその中間点で交差させ、この中間点の両側で、活
性状態とされる一方のメモリアレイの対応する複数の相
補データ線を選択し、対応する上記相補共通データ線に
接続することで、相補共通データ線を対をなす２個のメ
モリアレイで共有し、等価的にその利用効率を高めるこ
とができる。これにより、チップ面積を増大させること
なく、言い換えるとその低コスト化を妨げることなく、
ダイナミック型RAM等の多ビット化を推進できる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、分割アレイ方式を採るダイナミック型
RAM等において、対をなし隣接して配置される２個のメ
モリアレイに対応して設けられる複数組の相補共通デー
タ線をその中間点で交差させ、この中間点の両側で、活
性状態とされる一方のメモリアレイの対応する複数の相
補データ線を選択し、対応する上記相補共通データ線に
接続することで、相補共通データ線を対をなす２個のメ
モリアレイで共有し、等価的にその利用効率を高めるこ
とができる。これにより、チップ面積を増大させること
なく、言い換えるとその低コスト化を妨げることなく、
ダイナミック型RAM等の多ビット化を推進できる。
第１図は、この発明が適用されたダイナミック型RAMの
メモリアレイ及びその周辺回路の一実施例を示す回路
図、 第２図は、第１図のメモリアレイ及びその周辺回路を含
むダイナミック型RAMの一実施例を示すブロック図、 第３図は、第２図のダイナミック型RAMの接続状態を示
す概念図、 第４図は、従来のダイナミック型RAMの接続状態の一例
を示す概念図である。 MARY0〜MARY3…メモリアレイ、SA0〜SA3…センスアン
プ、CS0〜CS3…カラムスイッチ、CD0〜CD1…カラムアド
レスデコーダ、MC…ダイナミック型メモリセル、USA…
単位増幅回路、Cs…情報蓄積用キャパシタ、Qm…アドレ
ス選択用MOSFET、Q1〜Q4…ＰチャンネルMOSFET、Q11〜Q
22…ＮチャンネルMOSFET、N1〜N3…インパータ回路。 RD0〜RD3…ロウアドレスデコーダ、CAB…カラムアドレ
スバッファ、RAB…ロウアドレスバッファ、AMX…アドレ
スマルチプレクサ、RFC…リフレッシュアドレスカウン
タ、MA0〜MA7…メインアンプ、I/O…データ入出力回
路、TG…タイミング発生回路。
メモリアレイ及びその周辺回路の一実施例を示す回路
図、 第２図は、第１図のメモリアレイ及びその周辺回路を含
むダイナミック型RAMの一実施例を示すブロック図、 第３図は、第２図のダイナミック型RAMの接続状態を示
す概念図、 第４図は、従来のダイナミック型RAMの接続状態の一例
を示す概念図である。 MARY0〜MARY3…メモリアレイ、SA0〜SA3…センスアン
プ、CS0〜CS3…カラムスイッチ、CD0〜CD1…カラムアド
レスデコーダ、MC…ダイナミック型メモリセル、USA…
単位増幅回路、Cs…情報蓄積用キャパシタ、Qm…アドレ
ス選択用MOSFET、Q1〜Q4…ＰチャンネルMOSFET、Q11〜Q
22…ＮチャンネルMOSFET、N1〜N3…インパータ回路。 RD0〜RD3…ロウアドレスデコーダ、CAB…カラムアドレ
スバッファ、RAB…ロウアドレスバッファ、AMX…アドレ
スマルチプレクサ、RFC…リフレッシュアドレスカウン
タ、MA0〜MA7…メインアンプ、I/O…データ入出力回
路、TG…タイミング発生回路。
Claims (3)
- 【請求項１】対をなして隣接して配置される第１及び第
２のメモリアレイと、 上記隣接して配置される第１と第２のメモリアレイの間
に設けられ、所定の位置で第１メモリアレイ側と第２の
メモリアレイ側とに入れ換えられるように延長される第
１と第２の共通データ線と、 上記第１と第２のメモリアレイのデータ線と上記第１と
第２の共通データ線のうちそれに隣接して配置される第
１又は第２の共通データ線との間に設けられる第１と第
２のカラムスイッチと、 上記第１又は第２のカラムスイッチであって、上記入れ
換えられた部分を挟んで対とされるカラムスイッチを同
時に選択させるカラム選択回路と、 上記共通データ線に対応して設けられ同時に書き込み又
は読み出し動作が行われるデータ入力回路及びデータ出
力回路とを備えてなることを特徴とする半導体記憶装
置。 - 【請求項２】上記第１と第２の共通データ線との間には
カラムアドレスデコーダが配置されるものであり、上記
第１と第２の共通データ線の入れ換えはその中央部でか
かるカラムアドレスデコーダを分離するように形成され
るものであることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 - 【請求項３】上記第１と第２のメモリアレイは、ワード
線と折り返し方式の相補データ線との交点にダイナミッ
ク型メモリセルがマトリックス配置されてなり、かかる
相補データ線に接続されるセンスアンプ列は上記共通デ
ータ線と対応する第１又は第２のメモリアレイを挟むよ
うに配置されるものであることを特徴とする特許請求の
範囲第１又は第２項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255371A JP2712128B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体記憶装置 |
| KR1019890012802A KR900006972A (ko) | 1988-10-11 | 1989-09-05 | 반도체 기억장치 |
| US07/420,016 US5018100A (en) | 1988-10-11 | 1989-10-11 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255371A JP2712128B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101773A JPH02101773A (ja) | 1990-04-13 |
| JP2712128B2 true JP2712128B2 (ja) | 1998-02-10 |
Family
ID=17277841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255371A Expired - Lifetime JP2712128B2 (ja) | 1988-10-11 | 1988-10-11 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5018100A (ja) |
| JP (1) | JP2712128B2 (ja) |
| KR (1) | KR900006972A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257235A (en) * | 1989-04-25 | 1993-10-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device having serial access mode |
| EP0479170B1 (en) * | 1990-09-29 | 1996-08-21 | Nec Corporation | Semiconductor memory device having low-noise sense structure |
| JPH0668667A (ja) * | 1992-08-19 | 1994-03-11 | Hitachi Ltd | 半導体集積回路装置 |
| US5521880A (en) * | 1994-05-31 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory having control circuitry for shared data bus |
| KR0144901B1 (ko) * | 1995-04-24 | 1998-08-17 | 김광호 | 트리플 포트 반도체 메모리장치 |
| KR100457745B1 (ko) * | 1997-12-27 | 2005-01-17 | 주식회사 하이닉스반도체 | 다중로오 구동장치 |
| JPH11260059A (ja) * | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| DE19960558B4 (de) * | 1999-12-15 | 2008-07-24 | Qimonda Ag | Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM) |
| US6370055B1 (en) * | 2001-02-28 | 2002-04-09 | Infineon Technologies Ag | Semiconductor memory having asymmetric column addressing and twisted read write drive (RWD) line architecture |
| KR102127966B1 (ko) * | 2013-12-20 | 2020-06-30 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
| JPS5850698A (ja) * | 1981-09-21 | 1983-03-25 | Toshiba Corp | 半導体メモリ |
| JPH0677397B2 (ja) * | 1984-01-09 | 1994-09-28 | 日本電気株式会社 | 半導体記憶装置 |
| JPS6310396A (ja) * | 1986-07-01 | 1988-01-16 | Sharp Corp | 半導体メモリ装置 |
| JPH0832075B2 (ja) * | 1986-11-07 | 1996-03-27 | 株式会社日立製作所 | 信号処理回路 |
| JPH0758587B2 (ja) * | 1986-12-11 | 1995-06-21 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63183691A (ja) * | 1987-01-26 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63225991A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| US4796235A (en) * | 1987-07-22 | 1989-01-03 | Motorola, Inc. | Write protect mechanism for non-volatile memory |
-
1988
- 1988-10-11 JP JP63255371A patent/JP2712128B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-05 KR KR1019890012802A patent/KR900006972A/ko not_active Application Discontinuation
- 1989-10-11 US US07/420,016 patent/US5018100A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5018100A (en) | 1991-05-21 |
| KR900006972A (ko) | 1990-05-09 |
| JPH02101773A (ja) | 1990-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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