JPH11260059A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11260059A JPH11260059A JP10063405A JP6340598A JPH11260059A JP H11260059 A JPH11260059 A JP H11260059A JP 10063405 A JP10063405 A JP 10063405A JP 6340598 A JP6340598 A JP 6340598A JP H11260059 A JPH11260059 A JP H11260059A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
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- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 データ線をすべて２本１組の対で構成する
と、多ピン化やバンク構成化、ビット容量の増加に伴
い、半導体集積回路のチップ面積においてデータ線の占
める配線領域が膨大になり、チップサイズがこの配線領
域によって制限を受け、チップサイズの肥大化を招くと
いう問題があったが、高速動作し、かつ、チップ面積を
も縮小した半導体集積回路を得ることを目的とする。 【解決手段】 ３値制御され、有効データが伝送される
とき互いに相補なデータが伝送される１対の基準相補デ
ータ線対/RDn,RDnと、２値制御され、相補データ線対と
同系統のデータを伝送するシングルデータ線RD0〜RDn-1
と、基準相補データ線対/RDn,RDnを伝送されるデータが
互いに相補なデータへ変化したのを基準中間保持回路LA
n内の有効データ検知回路で検知することで、有効デー
タの到達を確認し、シングルデータ線RD0〜RDn-1を伝送
されるデータに応じたデータの制御を行う。
と、多ピン化やバンク構成化、ビット容量の増加に伴
い、半導体集積回路のチップ面積においてデータ線の占
める配線領域が膨大になり、チップサイズがこの配線領
域によって制限を受け、チップサイズの肥大化を招くと
いう問題があったが、高速動作し、かつ、チップ面積を
も縮小した半導体集積回路を得ることを目的とする。 【解決手段】 ３値制御され、有効データが伝送される
とき互いに相補なデータが伝送される１対の基準相補デ
ータ線対/RDn,RDnと、２値制御され、相補データ線対と
同系統のデータを伝送するシングルデータ線RD0〜RDn-1
と、基準相補データ線対/RDn,RDnを伝送されるデータが
互いに相補なデータへ変化したのを基準中間保持回路LA
n内の有効データ検知回路で検知することで、有効デー
タの到達を確認し、シングルデータ線RD0〜RDn-1を伝送
されるデータに応じたデータの制御を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
の信号線の構成に関し、特に、アクセス速度の高速化と
チップサイズの縮小化を共に実現できるものに関する。
の信号線の構成に関し、特に、アクセス速度の高速化と
チップサイズの縮小化を共に実現できるものに関する。
【０００２】
【従来の技術】半導体集積回路は、アクセスの高速化の
ため様々な改良がなされている。その１つとして、メモ
リを有する半導体集積回路では、メモリセルから読み出
されるデータ、又は、メモリセルへ書き込まれるデータ
が伝送されるデータ線と呼ばれる線を２本１組の信号線
対で構成し、メモリセルから読み出されたデータ、又は
メモリセルへ書き込まれるデータをこのデータ線対を使
って伝送する方法が多くとられている。予め、プリチャ
ージされた１対のデータ線対に、メモリセルから読み出
されたデータ、又はメモリセルへ書き込まれるデータが
伝送されると、この１対のデータ線対に現れるデータ
は、互いに相補な値となる。メモリセルから読み出され
たデータ、又はメモリセルへ書き込まれるデータを有効
データと呼ぶと、データ線が対の構成をとる場合は、こ
のデータ線対を伝送されるデータが互いに相補な値とな
ったときが有効データが伝送された時であると言える。
ため様々な改良がなされている。その１つとして、メモ
リを有する半導体集積回路では、メモリセルから読み出
されるデータ、又は、メモリセルへ書き込まれるデータ
が伝送されるデータ線と呼ばれる線を２本１組の信号線
対で構成し、メモリセルから読み出されたデータ、又は
メモリセルへ書き込まれるデータをこのデータ線対を使
って伝送する方法が多くとられている。予め、プリチャ
ージされた１対のデータ線対に、メモリセルから読み出
されたデータ、又はメモリセルへ書き込まれるデータが
伝送されると、この１対のデータ線対に現れるデータ
は、互いに相補な値となる。メモリセルから読み出され
たデータ、又はメモリセルへ書き込まれるデータを有効
データと呼ぶと、データ線が対の構成をとる場合は、こ
のデータ線対を伝送されるデータが互いに相補な値とな
ったときが有効データが伝送された時であると言える。
【０００３】データ線の対構成としては、例えば、特開
平2-101773号記載の半導体集積回路があり、この半導体
集積回路では、データ線を対で構成し、ＤＲＡＭの多ビ
ット化、大容量化によるデータ線数の増加に対する対策
が記載されている。
平2-101773号記載の半導体集積回路があり、この半導体
集積回路では、データ線を対で構成し、ＤＲＡＭの多ビ
ット化、大容量化によるデータ線数の増加に対する対策
が記載されている。
【０００４】一方、図３２は一般的なＤＲＡＭのプリア
ンプ〜メインアンプを結ぶデータ線が各々１本で構成さ
れている従来例を表わすブロック図である。
ンプ〜メインアンプを結ぶデータ線が各々１本で構成さ
れている従来例を表わすブロック図である。
【０００５】図３２において、001はＤＲＡＭのアレイ
ブロックである。i/o線領域200は、複数のi/o線対で構
成され、プリアンプ領域300は、各i/o線対に対応して設
けられるプリアンプpa0〜panで構成される。メモリセル
アレイブロック100内のビット線対に読みだされたメモ
リセルのデータが各i/o線対を介してプリアンプpa0〜pa
nで増幅される。第１系統データ線領域400は、プリアン
プpa0〜panと接続される各々１本のシングルデータ線rd
0〜rdnで構成され、プリアンプpa0〜panで増幅されたメ
モリセルのデータを伝送する。これら第１系統のデータ
線rd0〜rdnを伝送されたデータは、第１系統のデータ線
rd0〜rdnに各々接続される中間保持回路la0〜lanで構成
される中間保持回路領域500で一旦保持され、さらに、
これら中間保持回路la0〜lanと各々接続される第２系統
データ線領域600の各々１本のシングルデータ線od0〜od
nを伝送され、メインアンプ領域700の各メインアンプma
0〜manに到達する。そして、これらのメインアンプma0
〜manの出力は、入出力端子群010内の入出力端子dq0〜d
qnから外部に出力される。
ブロックである。i/o線領域200は、複数のi/o線対で構
成され、プリアンプ領域300は、各i/o線対に対応して設
けられるプリアンプpa0〜panで構成される。メモリセル
アレイブロック100内のビット線対に読みだされたメモ
リセルのデータが各i/o線対を介してプリアンプpa0〜pa
nで増幅される。第１系統データ線領域400は、プリアン
プpa0〜panと接続される各々１本のシングルデータ線rd
0〜rdnで構成され、プリアンプpa0〜panで増幅されたメ
モリセルのデータを伝送する。これら第１系統のデータ
線rd0〜rdnを伝送されたデータは、第１系統のデータ線
rd0〜rdnに各々接続される中間保持回路la0〜lanで構成
される中間保持回路領域500で一旦保持され、さらに、
これら中間保持回路la0〜lanと各々接続される第２系統
データ線領域600の各々１本のシングルデータ線od0〜od
nを伝送され、メインアンプ領域700の各メインアンプma
0〜manに到達する。そして、これらのメインアンプma0
〜manの出力は、入出力端子群010内の入出力端子dq0〜d
qnから外部に出力される。
【０００６】図３３は図３２に示される従来のＤＲＡＭ
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【０００７】図３３において、i/o、/i/oはビット線
対、センスアンプを介してi/o線対に伝送されるメモリ
セルのデータを表わす。この例ではi/o線対の0〜nまで
に同じデータが読み出されるとする。paeはプリアンプ
活性化信号、rdiは第１系統のシングルデータ線の１つr
diを伝送されるデータ、rdLは中間保持回路la0〜lanの
データ保持制御信号、odiは中間保持回路la0〜lan出力
である第２系統のデータ線の１つodiを伝送されるデー
タ、oemはデータ保持制御信号rdLの遅延により発生され
るメインアンプの出力制御信号、dqiは入出力端子の１
つであるdqiから出力されるデータを表す。図において
（Ｈ０）は入出力端子dqiから出力されるデータがＨレ
ベルのデータである場合、（Ｌ０）は出力されるデータ
がＬレベルの場合である。
対、センスアンプを介してi/o線対に伝送されるメモリ
セルのデータを表わす。この例ではi/o線対の0〜nまで
に同じデータが読み出されるとする。paeはプリアンプ
活性化信号、rdiは第１系統のシングルデータ線の１つr
diを伝送されるデータ、rdLは中間保持回路la0〜lanの
データ保持制御信号、odiは中間保持回路la0〜lan出力
である第２系統のデータ線の１つodiを伝送されるデー
タ、oemはデータ保持制御信号rdLの遅延により発生され
るメインアンプの出力制御信号、dqiは入出力端子の１
つであるdqiから出力されるデータを表す。図において
（Ｈ０）は入出力端子dqiから出力されるデータがＨレ
ベルのデータである場合、（Ｌ０）は出力されるデータ
がＬレベルの場合である。
【０００８】時刻T00に指定されたアドレスのメモリセ
ルのデータがビット線対、センスアンプを介してi/o線
対に現れる。
ルのデータがビット線対、センスアンプを介してi/o線
対に現れる。
【０００９】時刻T01にプリアンプ活性化信号paeがＨレ
ベルとなりプリアンプが活性化される。活性化されたプ
リアンプにより、i/o線対に現れたメモリセルのデータ
が差動増幅され第１系統のデータ線rdiにＬレベルが出
力される。
ベルとなりプリアンプが活性化される。活性化されたプ
リアンプにより、i/o線対に現れたメモリセルのデータ
が差動増幅され第１系統のデータ線rdiにＬレベルが出
力される。
【００１０】時刻T02に予めＨレベルになっていた中間
保持回路のデータ保持制御信号rdLがプリアンプ活性化
信号paeの遅延によってＬレベルとなる。この変化に応
じて中間保持回路に第１系統のデータ線rdiから伝送さ
れたデータを保持し、且つ、第２系統のデータ線odiに
出力する。この時刻T01からT02までの期間は、プリアン
プpa0〜panから出力された増幅データが第１系統のデー
タ線rd0〜nを伝送されて中間保持回路la0〜lanに到達
し、確実に保持されるように、予め、シミュレ−ション
等により綿密に計算され、想定された結果に基づき設計
される。
保持回路のデータ保持制御信号rdLがプリアンプ活性化
信号paeの遅延によってＬレベルとなる。この変化に応
じて中間保持回路に第１系統のデータ線rdiから伝送さ
れたデータを保持し、且つ、第２系統のデータ線odiに
出力する。この時刻T01からT02までの期間は、プリアン
プpa0〜panから出力された増幅データが第１系統のデー
タ線rd0〜nを伝送されて中間保持回路la0〜lanに到達
し、確実に保持されるように、予め、シミュレ−ション
等により綿密に計算され、想定された結果に基づき設計
される。
【００１１】時刻T03には、メインアンプの出力制御信
号oemが活性化され、すなわち、Ｈレベルとなり、これ
に応じてメインアンプが伝送されてきたデータを入出力
端子dqiから出力する。この出力制御信号oemの活性化の
タイミングも、上述のデータ保持制御信号rdLのタイミ
ングと同様に、第２系統のデータ線odiを伝送されるデ
ータが対応するメインアンプに到達する時間をシミュレ
−ション等で綿密に計算した結果に基づき設計される。
号oemが活性化され、すなわち、Ｈレベルとなり、これ
に応じてメインアンプが伝送されてきたデータを入出力
端子dqiから出力する。この出力制御信号oemの活性化の
タイミングも、上述のデータ保持制御信号rdLのタイミ
ングと同様に、第２系統のデータ線odiを伝送されるデ
ータが対応するメインアンプに到達する時間をシミュレ
−ション等で綿密に計算した結果に基づき設計される。
【００１２】
【発明が解決しようとする課題】以上のように、例え
ば、データ線をすべて２本１組の対で構成すると、特に
近年進んでいる多ピン化やバンク構成化、ビット容量の
増加に伴い、半導体集積回路のチップ面積においてデー
タ線の占める配線領域が膨大になり、半導体集積回路の
チップサイズがこの配線領域によって制限を受け、チッ
プサイズの肥大化を招くという問題があった。
ば、データ線をすべて２本１組の対で構成すると、特に
近年進んでいる多ピン化やバンク構成化、ビット容量の
増加に伴い、半導体集積回路のチップ面積においてデー
タ線の占める配線領域が膨大になり、半導体集積回路の
チップサイズがこの配線領域によって制限を受け、チッ
プサイズの肥大化を招くという問題があった。
【００１３】さらに、配線数の増加によって、半導体集
積回路内のレイアウトが規制され、そのために、せっか
く高速化のため対にしたデータ線の配線が異様に長くな
ったり、また、データ線を抵抗値、容量値の高い配線層
で構成しなければならなくなったりするという問題があ
った。さらに、レイアウトが複雑化することによって異
なる配線層間のコンタクト接続が増え、製造時にコンタ
クト開口不良、配線の断線、ショート等を起こしやすく
する。すなわち、歩留りに悪影響を及ぼすという問題も
あった。
積回路内のレイアウトが規制され、そのために、せっか
く高速化のため対にしたデータ線の配線が異様に長くな
ったり、また、データ線を抵抗値、容量値の高い配線層
で構成しなければならなくなったりするという問題があ
った。さらに、レイアウトが複雑化することによって異
なる配線層間のコンタクト接続が増え、製造時にコンタ
クト開口不良、配線の断線、ショート等を起こしやすく
する。すなわち、歩留りに悪影響を及ぼすという問題も
あった。
【００１４】一方、図３２に示される構成の場合は、配
線領域はデータ線対構成の場合に比べ約半分になるので
チップサイズの縮小化には非常に有効的であるが、中間
保持回路のデータ保持、メインアンプの出力等を制御す
る信号rdL、oemの動作タイミングを設定するために各デ
ータ線、信号線の配線長や配線構成、配線物質、動作温
度マージン等の様々な要素を考慮し、また想定してシミ
ュレーションを行わなければならない。さらにこのよう
な場合、制御信号のタイミングは最悪の条件、言い換え
ると最もデータの伝送が遅い場合を基準に設定されるた
め、高速化に有効的でないという問題があった。
線領域はデータ線対構成の場合に比べ約半分になるので
チップサイズの縮小化には非常に有効的であるが、中間
保持回路のデータ保持、メインアンプの出力等を制御す
る信号rdL、oemの動作タイミングを設定するために各デ
ータ線、信号線の配線長や配線構成、配線物質、動作温
度マージン等の様々な要素を考慮し、また想定してシミ
ュレーションを行わなければならない。さらにこのよう
な場合、制御信号のタイミングは最悪の条件、言い換え
ると最もデータの伝送が遅い場合を基準に設定されるた
め、高速化に有効的でないという問題があった。
【００１５】さらに、このような微妙なタイミング調整
は、製造プロセスのばらつきによって誤動作を招き、歩
留りに多大な影響を及ぼすという問題もあった。
は、製造プロセスのばらつきによって誤動作を招き、歩
留りに多大な影響を及ぼすという問題もあった。
【００１６】実際、ここ数年大容量化が進むにもかかわ
らず、高速化のためにデータ線の多くを対で構成する半
導体集積回路が増加している。
らず、高速化のためにデータ線の多くを対で構成する半
導体集積回路が増加している。
【００１７】この発明は、上述のような課題を解決する
ためになされたもので、高速動作し、かつ、チップ面積
を縮小した半導体集積回路を得ることを目的とする。ま
た、製造工程に大きく左右されない、安定した歩留りの
半導体集積回路を得ることを目的とする。
ためになされたもので、高速動作し、かつ、チップ面積
を縮小した半導体集積回路を得ることを目的とする。ま
た、製造工程に大きく左右されない、安定した歩留りの
半導体集積回路を得ることを目的とする。
【００１８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、３値制御され、有効データが伝送されるとき
互いに相補なデータが伝送される１対の相補データ線対
と、２値制御され、相補データ線対と同系統のデータを
伝送するシングルデータ線と、相補データ線対を伝送さ
れるデータが互いに相補なデータへ変化したのを検知す
ることで、有効データの到達を確認し、シングルデータ
線を伝送されるデータに応じたデータの制御を行うデー
タ制御信号を発生する有効データ検知回路とを有するも
のである。
積回路は、３値制御され、有効データが伝送されるとき
互いに相補なデータが伝送される１対の相補データ線対
と、２値制御され、相補データ線対と同系統のデータを
伝送するシングルデータ線と、相補データ線対を伝送さ
れるデータが互いに相補なデータへ変化したのを検知す
ることで、有効データの到達を確認し、シングルデータ
線を伝送されるデータに応じたデータの制御を行うデー
タ制御信号を発生する有効データ検知回路とを有するも
のである。
【００１９】また、相補データ線対、シングルデータ線
が、増幅器又は保持回路で区切られた複数の系統のう
ち、増幅器から出力され保持回路に入力されるデータを
伝送する第１の系統のデータ線であるものである。
が、増幅器又は保持回路で区切られた複数の系統のう
ち、増幅器から出力され保持回路に入力されるデータを
伝送する第１の系統のデータ線であるものである。
【００２０】さらに、 データ制御信号は、第１の系統
のデータ線のデータを保持回路に保持するタイミングを
制御するデータ保持制御信号であるものである。
のデータ線のデータを保持回路に保持するタイミングを
制御するデータ保持制御信号であるものである。
【００２１】また、、データ制御信号は、保持回路から
出力され増幅器に入力されるデータを伝送する第２の系
統のデータ線のデータに応じたデータを出力端子から外
部へ出力するタイミングを制御するデータ出力制御信号
であるものである。
出力され増幅器に入力されるデータを伝送する第２の系
統のデータ線のデータに応じたデータを出力端子から外
部へ出力するタイミングを制御するデータ出力制御信号
であるものである。
【００２２】また、相補データ線１対に対し、複数のシ
ングルデータ線からなるグループを複数有するものであ
る。
ングルデータ線からなるグループを複数有するものであ
る。
【００２３】また、有効データ検知回路をシングルデー
タ線に接続される増幅器ごとに備え、前記データ制御信
号が対応する増幅器の出力を制御するものである。
タ線に接続される増幅器ごとに備え、前記データ制御信
号が対応する増幅器の出力を制御するものである。
【００２４】また、この発明に係る半導体集積回路は、
３値制御され、有効なデータ伝送されるとき互いに相補
なデータが伝送される１対の相補データ線対と、２値制
御され、相補データ線対と同系統の第１の系統データを
伝送するシングルデータ線と、相補データ線対を伝送さ
れるデータが相補なデータへ変化したのを検知すること
で、有効データの到達を確認し、次の系統のデータ線を
伝送されるデータの制御を行う信号を発生する有効デー
タ検知回路を有するものである。
３値制御され、有効なデータ伝送されるとき互いに相補
なデータが伝送される１対の相補データ線対と、２値制
御され、相補データ線対と同系統の第１の系統データを
伝送するシングルデータ線と、相補データ線対を伝送さ
れるデータが相補なデータへ変化したのを検知すること
で、有効データの到達を確認し、次の系統のデータ線を
伝送されるデータの制御を行う信号を発生する有効デー
タ検知回路を有するものである。
【００２５】また、この発明に係る半導体集積回路は、
複数のワード線と、複数のワード線と交差して配置され
た複数のビット線と、複数のワード線とビット線の交点
に対応して配置された複数のメモリセルと、複数のビッ
ト線に対応して設けられた複数のセンスアンプとを有す
るメモリセルアレイブロックと、メモリセルアレイブロ
ックに対応して設けられた複数のI/O線対と、複数のI/O
線対のうち所定のI/O線対を伝送されるデータに応じた
データを２本１組の相補データ線対で伝送する基準相補
データ線対と、基準相補データ線対を伝送されるデータ
が互いに相補なデータとなったことを検知する有効デー
タ検知回路と、複数のI/O線対のうち他のI/O線対を伝送
されるデータに応じたデータを伝送するシングルデータ
線と、有効データ検知回路の検知結果にを受け、シング
ルデータ線を入力とし、シングルデータ線を伝送される
データに応じたデータを出力するドライブ回路とを有す
るものである。
複数のワード線と、複数のワード線と交差して配置され
た複数のビット線と、複数のワード線とビット線の交点
に対応して配置された複数のメモリセルと、複数のビッ
ト線に対応して設けられた複数のセンスアンプとを有す
るメモリセルアレイブロックと、メモリセルアレイブロ
ックに対応して設けられた複数のI/O線対と、複数のI/O
線対のうち所定のI/O線対を伝送されるデータに応じた
データを２本１組の相補データ線対で伝送する基準相補
データ線対と、基準相補データ線対を伝送されるデータ
が互いに相補なデータとなったことを検知する有効デー
タ検知回路と、複数のI/O線対のうち他のI/O線対を伝送
されるデータに応じたデータを伝送するシングルデータ
線と、有効データ検知回路の検知結果にを受け、シング
ルデータ線を入力とし、シングルデータ線を伝送される
データに応じたデータを出力するドライブ回路とを有す
るものである。
【００２６】さらに、ドライブ回路が中間保持回路であ
るものである。
るものである。
【００２７】また、ドライブ回路がメインアンプである
ものである。
ものである。
【００２８】また、複数のI/O線対と対応して設けられ
た複数のプリアンプを有し、相補データ線対及びシング
ルデータ線対は各々対応するプリアンプの出力であるも
のである。
た複数のプリアンプを有し、相補データ線対及びシング
ルデータ線対は各々対応するプリアンプの出力であるも
のである。
【００２９】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１を示すＤＲＡＭ（Dynamic Random Access
memory）のブロック図である。図において、1000はＤＲ
ＡＭ、1100は複数のワード線（図示せず）および複数の
ビット線対（図示せず）が行列方向に互いに交差し、そ
れらの交点にメモリセル（図示せず）が配置されている
メモリセルアレイブロックで、対応するビット線対に接
続されるセンスアンプ（図示せず）等をも含む。1200は
メモリセルアレイブロック1100のビット線対とスイッチ
回路（図示せず）により接続される複数のI/O線対が配
線されるI/O線領域で、ビット線対に読み出され、セン
スアンプにより増幅されたメモリセルのデータ、すなわ
ち、有効データを伝送する。1300はI/O線領域1200の対
応するI/O線対と接続され、I/O線対に伝送された有効デ
ータを増幅し、さらに、ドライブ出力するプリアンプが
複数配置されるプリアンプ領域（以下P.A領域と称
す）、1400はP.A領域1300の対応するプリアンプに接続
され、プリアンプにより増幅された有効データを伝送す
る第１系統のデータ線が複数配線される第１系統データ
線領域、1001〜1004はアレイブロックで、この実施の形
態１におけるＤＲＡＭでは、４つのアレイブロックに分
割されている。各アレイブロック1001〜1004は、それぞ
れ、メモリセルアレイブロック、I/O線領域、P.A領域、
第１系統データ線領域を含む。
実施の形態１を示すＤＲＡＭ（Dynamic Random Access
memory）のブロック図である。図において、1000はＤＲ
ＡＭ、1100は複数のワード線（図示せず）および複数の
ビット線対（図示せず）が行列方向に互いに交差し、そ
れらの交点にメモリセル（図示せず）が配置されている
メモリセルアレイブロックで、対応するビット線対に接
続されるセンスアンプ（図示せず）等をも含む。1200は
メモリセルアレイブロック1100のビット線対とスイッチ
回路（図示せず）により接続される複数のI/O線対が配
線されるI/O線領域で、ビット線対に読み出され、セン
スアンプにより増幅されたメモリセルのデータ、すなわ
ち、有効データを伝送する。1300はI/O線領域1200の対
応するI/O線対と接続され、I/O線対に伝送された有効デ
ータを増幅し、さらに、ドライブ出力するプリアンプが
複数配置されるプリアンプ領域（以下P.A領域と称
す）、1400はP.A領域1300の対応するプリアンプに接続
され、プリアンプにより増幅された有効データを伝送す
る第１系統のデータ線が複数配線される第１系統データ
線領域、1001〜1004はアレイブロックで、この実施の形
態１におけるＤＲＡＭでは、４つのアレイブロックに分
割されている。各アレイブロック1001〜1004は、それぞ
れ、メモリセルアレイブロック、I/O線領域、P.A領域、
第１系統データ線領域を含む。
【００３０】1500は各アレイブロック1001〜1004の第１
系統データ線領域の各データ線と接続され、プリアンプ
からドライブ出力され、第1系統のデータ線を伝送され
た有効データを保持し、さらに、ドライブ出力する中間
保持回路が複数配置される中間保持回路領域、1600は中
間保持回路領域1500の対応する中間保持回路と接続さ
れ、中間保持回路によって保持され、ドライブ出力され
た有効データを伝送する第２系統のデータ線が複数配線
される第２系統データ線領域、1700は第２系統データ線
領域1600の各データ線に接続され、中間保持回路からド
ライブ出力され、第２系統のデータ線を伝送された有効
データを外部へドライブ出力するメインアンプが複数配
置されるメインアンプ領域（以下M.A領域と称す）であ
る。
系統データ線領域の各データ線と接続され、プリアンプ
からドライブ出力され、第1系統のデータ線を伝送され
た有効データを保持し、さらに、ドライブ出力する中間
保持回路が複数配置される中間保持回路領域、1600は中
間保持回路領域1500の対応する中間保持回路と接続さ
れ、中間保持回路によって保持され、ドライブ出力され
た有効データを伝送する第２系統のデータ線が複数配線
される第２系統データ線領域、1700は第２系統データ線
領域1600の各データ線に接続され、中間保持回路からド
ライブ出力され、第２系統のデータ線を伝送された有効
データを外部へドライブ出力するメインアンプが複数配
置されるメインアンプ領域（以下M.A領域と称す）であ
る。
【００３１】1010はメインアンプからドライブ出力され
た有効データを外部へ出力するための入出力端子群、10
20は外部からメモリセルのアドレスを指定するためのア
ドレス信号を入力するアドレス信号入力端子群で、これ
らの端子数は、ＤＲＡＭのメモリビット構成、ビット容
量等によって異なる。1030は、行列方向に配列されたメ
モリセルの行方向のアドレスを内部に取り込むためのロ
ウアドレスストローブ信号/RASが入力される端子、列方
向のアドレスを内部に取り込むためのカラムアドレスス
トローブ信号/CASが入力される端子、入出力端子群1010
からデータの出力を指示するためのアウトプットイネー
ブル信号/OEが入力される端子、入出力端子群1010から
入力されるデータをメモリセルに書き込むためのライト
イネーブル信号/WEが入力される端子等からなる外部コ
ントロール信号入力端子群である。
た有効データを外部へ出力するための入出力端子群、10
20は外部からメモリセルのアドレスを指定するためのア
ドレス信号を入力するアドレス信号入力端子群で、これ
らの端子数は、ＤＲＡＭのメモリビット構成、ビット容
量等によって異なる。1030は、行列方向に配列されたメ
モリセルの行方向のアドレスを内部に取り込むためのロ
ウアドレスストローブ信号/RASが入力される端子、列方
向のアドレスを内部に取り込むためのカラムアドレスス
トローブ信号/CASが入力される端子、入出力端子群1010
からデータの出力を指示するためのアウトプットイネー
ブル信号/OEが入力される端子、入出力端子群1010から
入力されるデータをメモリセルに書き込むためのライト
イネーブル信号/WEが入力される端子等からなる外部コ
ントロール信号入力端子群である。
【００３２】1800はアドレス信号入力端子群1020から入
力されたアドレス信号を内部アドレス信号に変換するア
ドレスバファ（以下ADDバッファと称す）、1900は外部
コントロール信号入力端子群1030から入力された各外部
コントロール信号に応じてＤＲＡＭ内部の様々な動作を
制御するための内部コントロール信号、例えば、P.A領
域1300中のプリアンプを活性化するプリアンプ活性化信
号PAE、中間保持回路領域1500中の中間保持回路のデー
タ保持タイミングを制御するデータ保持制御信号RDL、
M.A領域1700中のメインアンプから入出力端子を介して
外部へのデータの出力を指示するデータ出力制御信号OE
M等を発生するコントロール信号発生回路である。（以
下、これらの内部コントロール信号の総称をCLKとす
る。）
力されたアドレス信号を内部アドレス信号に変換するア
ドレスバファ（以下ADDバッファと称す）、1900は外部
コントロール信号入力端子群1030から入力された各外部
コントロール信号に応じてＤＲＡＭ内部の様々な動作を
制御するための内部コントロール信号、例えば、P.A領
域1300中のプリアンプを活性化するプリアンプ活性化信
号PAE、中間保持回路領域1500中の中間保持回路のデー
タ保持タイミングを制御するデータ保持制御信号RDL、
M.A領域1700中のメインアンプから入出力端子を介して
外部へのデータの出力を指示するデータ出力制御信号OE
M等を発生するコントロール信号発生回路である。（以
下、これらの内部コントロール信号の総称をCLKとす
る。）
【００３３】図２は図１に示されるＤＲＡＭのアレイブ
ロック1001とそれに対応する中間保持回路領域1500の一
部、第２系統データ線領域1600の一部、M.A領域1700の
一部を示すブロック図である。図２においては、I/O線
対、プリアンプ、第１系統のデータ線、中間保持回路、
第２系統のデータ線、メインアンプ、入出力端子は各々
１対１の対応で各８個の構成を例として表している。メ
モリセルアレイブロック1100内のWLはワード線、BL,/BL
はビット線対、M.Cはワード線、ビット線対が行列方向
に互いに交差し、それらの交点に配置されているメモリ
セル、S.Aは対応するビット線対に接続されるセンスア
ンプ、S.Wはビット線対とI/O線対を選択接続するスイッ
チ回路である。
ロック1001とそれに対応する中間保持回路領域1500の一
部、第２系統データ線領域1600の一部、M.A領域1700の
一部を示すブロック図である。図２においては、I/O線
対、プリアンプ、第１系統のデータ線、中間保持回路、
第２系統のデータ線、メインアンプ、入出力端子は各々
１対１の対応で各８個の構成を例として表している。メ
モリセルアレイブロック1100内のWLはワード線、BL,/BL
はビット線対、M.Cはワード線、ビット線対が行列方向
に互いに交差し、それらの交点に配置されているメモリ
セル、S.Aは対応するビット線対に接続されるセンスア
ンプ、S.Wはビット線対とI/O線対を選択接続するスイッ
チ回路である。
【００３４】図２において、I/O線領域1200には、I/O線
対８対が配線され、P.A領域1300には、各I/O線対に対応
して設けられるプリアンプ８個PA0〜PA7が配置される。
メモリセルアレイブロック1100のビット線対BL,/BLに読
みだされたメモリセルM.CのデータがセンスアンプS.Aで
増幅され、次に、対応するI/O線対を介して対応するプ
リアンプで増幅される。第１系統データ線領域1400に
は、プリアンプPA0〜PA7と接続されるデータ線RD0〜RD
7,/RD7が配線され、この配線がプリアンプPA0〜PA7で増
幅されたデータを伝送する。プリアンプPA0〜PA6に接続
される第１系統のデータ線RD0〜RD6は各々１本のシング
ルデータ線であり、Ｈレベル及びＬレベルの２値で制御
される。プリアンプPA7に接続される第１系統のデータ
線は１対の相補データ線対RD7,/RD7で構成され、データ
線RD7がＨレベル/RD7がＬレベル、データ線RD7がＬレベ
ル/RD7がＨレベル、データ線RD7,/RD7が共にＨレベルの
３値で制御される。これらの第１系統のデータ線を伝送
されたデータは、第１系統のデータ線RD0〜RD7,/RD7に
各々接続される中間保持回路LA0〜LA7で保持され、さら
に、これら中間保持回路LA0〜LA7と各々接続される第２
系統データ線領域1600のデータ線OD0〜OD7を伝送され、
各メインアンプMA0〜MA7に到達する。そして、これらの
メインアンプMA0〜MA7の出力は、入出力端子DQ0〜DQ7か
ら外部に出力される。
対８対が配線され、P.A領域1300には、各I/O線対に対応
して設けられるプリアンプ８個PA0〜PA7が配置される。
メモリセルアレイブロック1100のビット線対BL,/BLに読
みだされたメモリセルM.CのデータがセンスアンプS.Aで
増幅され、次に、対応するI/O線対を介して対応するプ
リアンプで増幅される。第１系統データ線領域1400に
は、プリアンプPA0〜PA7と接続されるデータ線RD0〜RD
7,/RD7が配線され、この配線がプリアンプPA0〜PA7で増
幅されたデータを伝送する。プリアンプPA0〜PA6に接続
される第１系統のデータ線RD0〜RD6は各々１本のシング
ルデータ線であり、Ｈレベル及びＬレベルの２値で制御
される。プリアンプPA7に接続される第１系統のデータ
線は１対の相補データ線対RD7,/RD7で構成され、データ
線RD7がＨレベル/RD7がＬレベル、データ線RD7がＬレベ
ル/RD7がＨレベル、データ線RD7,/RD7が共にＨレベルの
３値で制御される。これらの第１系統のデータ線を伝送
されたデータは、第１系統のデータ線RD0〜RD7,/RD7に
各々接続される中間保持回路LA0〜LA7で保持され、さら
に、これら中間保持回路LA0〜LA7と各々接続される第２
系統データ線領域1600のデータ線OD0〜OD7を伝送され、
各メインアンプMA0〜MA7に到達する。そして、これらの
メインアンプMA0〜MA7の出力は、入出力端子DQ0〜DQ7か
ら外部に出力される。
【００３５】図２においては、第１系統の相補データ線
対RD7,/RD7を基準相補データ線対として、その基準相補
データ線対に有効データが伝送されるのに応じて、すな
わち、データ線対のデータが互いに相補になるのに応じ
て、シングルデータ線RD0〜RD6を伝送される有効データ
の保持タイミングの制御を行っているため、各中間保持
回路LA0〜LA6の有効データ保持のタイミングを制御する
信号は、中間保持回路LA7からデータ保持制御信号RDL7
として出力される。
対RD7,/RD7を基準相補データ線対として、その基準相補
データ線対に有効データが伝送されるのに応じて、すな
わち、データ線対のデータが互いに相補になるのに応じ
て、シングルデータ線RD0〜RD6を伝送される有効データ
の保持タイミングの制御を行っているため、各中間保持
回路LA0〜LA6の有効データ保持のタイミングを制御する
信号は、中間保持回路LA7からデータ保持制御信号RDL7
として出力される。
【００３６】図３は、図２に示されたプリアンプ、中間
保持回路等がｎ＋１個になった場合であり、これをもと
に本発明の実施の形態１を具体的に説明する。図３で
は、第１系統データ線領域1400中に基準となる１対の相
補データ線対があり、その他の同系統のデータ線はシン
グルデータ線、また、第２系統データ線領域1600はすべ
てシングルデータ線で構成される。
保持回路等がｎ＋１個になった場合であり、これをもと
に本発明の実施の形態１を具体的に説明する。図３で
は、第１系統データ線領域1400中に基準となる１対の相
補データ線対があり、その他の同系統のデータ線はシン
グルデータ線、また、第２系統データ線領域1600はすべ
てシングルデータ線で構成される。
【００３７】図３において、P.A領域1300中のプリアン
プPAnはI/O線対I/On,/I/Onから伝送されるデータを増幅
し、第１系統の相補データ線対RDn,/RDnに出力するよう
接続される。その他のプリアンプPA0〜PAn-1は第１系統
のシングルデータ線RD0〜RDn-1に接続される。さらに、
第１系統の相補データ線対RDn,/RDnは中間保持回路LAn
に接続され、その他の第１系統のシングルデータ線RD0
〜RDn-1は、各々中間保持回路LA0〜LAn-1に接続され、
それらの中間保持回路の出力は、各々第２系統のデータ
線OD0〜ODnに接続される。
プPAnはI/O線対I/On,/I/Onから伝送されるデータを増幅
し、第１系統の相補データ線対RDn,/RDnに出力するよう
接続される。その他のプリアンプPA0〜PAn-1は第１系統
のシングルデータ線RD0〜RDn-1に接続される。さらに、
第１系統の相補データ線対RDn,/RDnは中間保持回路LAn
に接続され、その他の第１系統のシングルデータ線RD0
〜RDn-1は、各々中間保持回路LA0〜LAn-1に接続され、
それらの中間保持回路の出力は、各々第２系統のデータ
線OD0〜ODnに接続される。
【００３８】以下、この第１系統の相補データ線対RDn,
/RDnを基準相補データ線対とし、対応するプリアンプPA
n、中間保持回路LAnを各々基準プリアンプ、基準中間保
持回路と称する。また、RDLnは基準中間保持回路LAnか
ら出力され、他の中間保持回路LA0〜LAn-1のデータ保持
のタイミングを制御する基準データ保持制御信号であ
る。
/RDnを基準相補データ線対とし、対応するプリアンプPA
n、中間保持回路LAnを各々基準プリアンプ、基準中間保
持回路と称する。また、RDLnは基準中間保持回路LAnか
ら出力され、他の中間保持回路LA0〜LAn-1のデータ保持
のタイミングを制御する基準データ保持制御信号であ
る。
【００３９】図４は、図３の基準プリアンプPAnの回路
図である。図においてVccは電源電位、GNDは接地電位を
示す。図４において1310はI/O線対I/On,/I/Onに現れる
データを入力とし、I/On線と/I/On線に現れる電位差を
検知し増幅するカレントミラー型の差動増幅器で、ソ−
スが電源電位Vccに接続され、ゲートが互いに接続され
る２つのＰチャネル型トランジスタ1311p、1312pと、ゲ
ートが各々I/On線と/I/On線に接続される２つのＮチャ
ネル型トランジスタ1311n、1312nで構成される。1320も
同様のカレントミラー型差動増幅器であり、ソースが電
源電位Vccに接続され、ゲートが互いに接続される２つ
のＰチャネル型トランジスタ1321p、1322pと、ゲートが
各々I/On線と/I/On線に接続される２つのＮチャネル型
トランジスタ1322n、1321nで構成される。1314はＮチャ
ネル型トランジスタで差動増幅器1310、1320と接地電位
GNDの間に接続され、ゲートにプリアンプ活性化信号PAE
を受け、差動増幅器1310と1320を共に活性化する。1313
は差動増幅器1310と1320の間に接続され、ゲートにプリ
アンプ活性化信号PAEを受け、差動増幅器1310と1320を
プリアンプ活性化時に切り離すＰチャネル型トランジス
タである。
図である。図においてVccは電源電位、GNDは接地電位を
示す。図４において1310はI/O線対I/On,/I/Onに現れる
データを入力とし、I/On線と/I/On線に現れる電位差を
検知し増幅するカレントミラー型の差動増幅器で、ソ−
スが電源電位Vccに接続され、ゲートが互いに接続され
る２つのＰチャネル型トランジスタ1311p、1312pと、ゲ
ートが各々I/On線と/I/On線に接続される２つのＮチャ
ネル型トランジスタ1311n、1312nで構成される。1320も
同様のカレントミラー型差動増幅器であり、ソースが電
源電位Vccに接続され、ゲートが互いに接続される２つ
のＰチャネル型トランジスタ1321p、1322pと、ゲートが
各々I/On線と/I/On線に接続される２つのＮチャネル型
トランジスタ1322n、1321nで構成される。1314はＮチャ
ネル型トランジスタで差動増幅器1310、1320と接地電位
GNDの間に接続され、ゲートにプリアンプ活性化信号PAE
を受け、差動増幅器1310と1320を共に活性化する。1313
は差動増幅器1310と1320の間に接続され、ゲートにプリ
アンプ活性化信号PAEを受け、差動増幅器1310と1320を
プリアンプ活性化時に切り離すＰチャネル型トランジス
タである。
【００４０】1330は、ゲートに差動増幅器1310の出力CU
M1を受けるＰチャネル型トランジスタ1331pと、ゲート
がI/O線/I/Onに接続されるＮチャネル型トランジスタ13
31nと、プリアンプ活性化信号PAEをゲートに受ける活性
化用Ｎチャネル型トランジスタ1332が電源電位Vccと接
地電位GNDの間に直列に接続されたインバータ型増幅器
である。1333はインバータ型増幅器1330の出力波形生成
用インバータであり、その出力をIV1とする。
M1を受けるＰチャネル型トランジスタ1331pと、ゲート
がI/O線/I/Onに接続されるＮチャネル型トランジスタ13
31nと、プリアンプ活性化信号PAEをゲートに受ける活性
化用Ｎチャネル型トランジスタ1332が電源電位Vccと接
地電位GNDの間に直列に接続されたインバータ型増幅器
である。1333はインバータ型増幅器1330の出力波形生成
用インバータであり、その出力をIV1とする。
【００４１】1340は、ゲートに差動増幅器1320の出力CU
M2を受けるＰチャネル型トランジスタ1341pと、ゲート
がI/O線I/Onに接続されるＮチャネル型トランジスタ134
1nと、プリアンプ活性化信号PAEをゲートに受ける活性
化用Ｎチャネル型トランジスタ1342が電源電位Vccと接
地電位GNDの間に直列に接続されたインバータ型増幅器
である。1343はインバータ型増幅器1340の出力波形生成
用インバータであり、その出力をIV2とする。
M2を受けるＰチャネル型トランジスタ1341pと、ゲート
がI/O線I/Onに接続されるＮチャネル型トランジスタ134
1nと、プリアンプ活性化信号PAEをゲートに受ける活性
化用Ｎチャネル型トランジスタ1342が電源電位Vccと接
地電位GNDの間に直列に接続されたインバータ型増幅器
である。1343はインバータ型増幅器1340の出力波形生成
用インバータであり、その出力をIV2とする。
【００４２】また、このプリアンプPAnは、これらのイ
ンバータ1333と1343からの出力IV1、IV2を受け、差動増
幅器1310、1320とインバータ型増幅器1330、1340で増幅
されたデータを第１系統の相補データ線RDn,/RDn対に伝
達出力し、その相補データ線対をドライブするためのド
ライバーの役目と、この相補データ線対を共にＨレベル
にプリチャージするためのバスドライバー回路1334、13
44を含む。
ンバータ1333と1343からの出力IV1、IV2を受け、差動増
幅器1310、1320とインバータ型増幅器1330、1340で増幅
されたデータを第１系統の相補データ線RDn,/RDn対に伝
達出力し、その相補データ線対をドライブするためのド
ライバーの役目と、この相補データ線対を共にＨレベル
にプリチャージするためのバスドライバー回路1334、13
44を含む。
【００４３】バスドライバー回路1334は、インバータ13
33の出力IV1とプリアンプ活性化信号PAEの反転信号/PAE
を入力とするＮＯＲゲート1335と、電源電位Vccと接地
電位GNDの間に直列接続された２つのトランジスタ、す
なわち、ＮＯＲゲート1335の出力をゲートに受けるＰチ
ャネル型トランジスタ1336pとインバータ1343の出力IV2
をゲートに受けるＮチャネル型トランジスタ1336nで構
成される。
33の出力IV1とプリアンプ活性化信号PAEの反転信号/PAE
を入力とするＮＯＲゲート1335と、電源電位Vccと接地
電位GNDの間に直列接続された２つのトランジスタ、す
なわち、ＮＯＲゲート1335の出力をゲートに受けるＰチ
ャネル型トランジスタ1336pとインバータ1343の出力IV2
をゲートに受けるＮチャネル型トランジスタ1336nで構
成される。
【００４４】バスドライバー回路1344は、インバータ13
43の出力IV2とプリアンプ活性化信号PAEの反転信号/PAE
を入力とするＮＯＲゲート1345と、電源電位Vccと接地
電位GNDの間に直列接続された２つのトランジスタ、す
なわち、ＮＯＲゲート1345の出力をゲートに受けるＰチ
ャネル型トランジスタ1346p、インバータ1333の出力IV1
をゲートに受けるＮチャネル型トランジスタ1346nで構
成される。
43の出力IV2とプリアンプ活性化信号PAEの反転信号/PAE
を入力とするＮＯＲゲート1345と、電源電位Vccと接地
電位GNDの間に直列接続された２つのトランジスタ、す
なわち、ＮＯＲゲート1345の出力をゲートに受けるＰチ
ャネル型トランジスタ1346p、インバータ1333の出力IV1
をゲートに受けるＮチャネル型トランジスタ1346nで構
成される。
【００４５】図５は、図３の基準プリアンプPAn以外の
プリアンプPA0〜PAn-1に対応するプリアンプである。
（図５においてｉは0〜n-1を表わす。）1360はI/Oi線対
を入力とし、I/Oi線と/I/Oi線に現れる電位差を検知し
増幅するカレントミラー型の差動増幅器で、ソースが電
源電位Vccに接続され、ゲートが互いに接続される２つ
のＰチャネル型トランジスタ1361p、1362pと、ゲートが
各々I/Oi線と/I/Oi線に接続される２つのＮチャネル型
トランジスタ1361n、1362nで構成される。1364はＮチャ
ネル型トランジスタで差動増幅器1360と接地電位GNDの
間に接続され、ゲートにプリアンプ活性化信号PAEを受
け、差動増幅器1360を活性化する。
プリアンプPA0〜PAn-1に対応するプリアンプである。
（図５においてｉは0〜n-1を表わす。）1360はI/Oi線対
を入力とし、I/Oi線と/I/Oi線に現れる電位差を検知し
増幅するカレントミラー型の差動増幅器で、ソースが電
源電位Vccに接続され、ゲートが互いに接続される２つ
のＰチャネル型トランジスタ1361p、1362pと、ゲートが
各々I/Oi線と/I/Oi線に接続される２つのＮチャネル型
トランジスタ1361n、1362nで構成される。1364はＮチャ
ネル型トランジスタで差動増幅器1360と接地電位GNDの
間に接続され、ゲートにプリアンプ活性化信号PAEを受
け、差動増幅器1360を活性化する。
【００４６】1370は、ゲートに差動増幅器1360の出力CU
M3を受けるＰチャネル型トランジスタ1371pと、ゲート
がI/O線/I/Oiに接続されるＮチャネル型トランジスタ13
71nと、プリアンプ活性化信号PAEをゲートに受ける活性
化用Ｎチャネル型トランジスタ1372が電源電位Vccと接
地電位GNDの間に直列に接続されたインバータ型増幅器
である。
M3を受けるＰチャネル型トランジスタ1371pと、ゲート
がI/O線/I/Oiに接続されるＮチャネル型トランジスタ13
71nと、プリアンプ活性化信号PAEをゲートに受ける活性
化用Ｎチャネル型トランジスタ1372が電源電位Vccと接
地電位GNDの間に直列に接続されたインバータ型増幅器
である。
【００４７】1363はＰチャネル型トランジスタで差動増
幅器1360とインバータ型増幅器1370間に接続され、ゲー
トにプリアンプ活性化信号PAEを受け、増幅器1360と137
0をプリアンプ活性化時に切り離す。1373はＰチャネル
型トランジスタで差動増幅器1360の出力CUM3とインバー
タ型増幅器1370の出力IV3の間に接続され、ゲートにプ
リアンプ活性化信号PAEを受け、CUM3とIV3をプリアンプ
非活性時にイコライズする。
幅器1360とインバータ型増幅器1370間に接続され、ゲー
トにプリアンプ活性化信号PAEを受け、増幅器1360と137
0をプリアンプ活性化時に切り離す。1373はＰチャネル
型トランジスタで差動増幅器1360の出力CUM3とインバー
タ型増幅器1370の出力IV3の間に接続され、ゲートにプ
リアンプ活性化信号PAEを受け、CUM3とIV3をプリアンプ
非活性時にイコライズする。
【００４８】1380は差動増幅器1360の出力CUM3とインバ
ータ増幅器1370の出力IV3を入力とし、両者の電位差を
検知するカレントミラー型の差動増幅器で、ソースが電
源電位Vccに接続され、ゲートが互いに接続される２つ
のＰチャネル型トランジスタ1381p、1382pと、ゲートが
各々差動増幅器1360の出力CUM3とインバータ型増幅器13
70の出力IV3に接続される２つのＮチャネル型トランジ
スタ1381n、1382nで構成される。1383はＮチャネル型ト
ランジスタで差動増幅器1380と接地電位GNDの間に接続
され、ゲートにプリアンプ活性化信号PAEを受け、差動
増幅器1380を活性化する。
ータ増幅器1370の出力IV3を入力とし、両者の電位差を
検知するカレントミラー型の差動増幅器で、ソースが電
源電位Vccに接続され、ゲートが互いに接続される２つ
のＰチャネル型トランジスタ1381p、1382pと、ゲートが
各々差動増幅器1360の出力CUM3とインバータ型増幅器13
70の出力IV3に接続される２つのＮチャネル型トランジ
スタ1381n、1382nで構成される。1383はＮチャネル型ト
ランジスタで差動増幅器1380と接地電位GNDの間に接続
され、ゲートにプリアンプ活性化信号PAEを受け、差動
増幅器1380を活性化する。
【００４９】1385は差動増幅器1380の出力CUM4を第１系
統のシングルデータ線RDiに伝達出力し、このシングル
データ線をドライブするためのインバータ、1390は、イ
ンバータ1385の出力を保持する保持回路で、インバータ
1391と1392で構成される。
統のシングルデータ線RDiに伝達出力し、このシングル
データ線をドライブするためのインバータ、1390は、イ
ンバータ1385の出力を保持する保持回路で、インバータ
1391と1392で構成される。
【００５０】図６は、図３の基準相補データ線対RDn,/R
Dnに接続された基準中間保持回路LAnの回路図である。
図において、1510は、基準相補データ線対RDn,/RDnを伝
送されたデータが互いに相補になるのを検知し、他の中
間保持回路LA0〜LAn-1のデータ保持のタイミング制御す
る基準データ保持制御信号RDLnを出力する有効データ検
知回路、保持回路1520は、基準相補データ線対RDn,/RDn
に有効データが伝送され、互いに相補なデータになると
そのデータを取り込み、反転出力する。そして、その
後、基準相補データ線対RDn,/RDnがプリチャージされ、
共にＨレベルとなった後も、プリチャージ前のデータ出
力を維持するＮＡＮＤゲート1521と1522で構成される。
1531と1532は、各々保持回路1520の出力と基準中間保持
回路LAnのデータ保持制御信号RDLを入力とするＮＡＮＤ
ゲートである。
Dnに接続された基準中間保持回路LAnの回路図である。
図において、1510は、基準相補データ線対RDn,/RDnを伝
送されたデータが互いに相補になるのを検知し、他の中
間保持回路LA0〜LAn-1のデータ保持のタイミング制御す
る基準データ保持制御信号RDLnを出力する有効データ検
知回路、保持回路1520は、基準相補データ線対RDn,/RDn
に有効データが伝送され、互いに相補なデータになると
そのデータを取り込み、反転出力する。そして、その
後、基準相補データ線対RDn,/RDnがプリチャージされ、
共にＨレベルとなった後も、プリチャージ前のデータ出
力を維持するＮＡＮＤゲート1521と1522で構成される。
1531と1532は、各々保持回路1520の出力と基準中間保持
回路LAnのデータ保持制御信号RDLを入力とするＮＡＮＤ
ゲートである。
【００５１】1560はＮＡＮＤゲート1531と1532の出力と
メインアンプに入力される出力制御信号OEMより早いタ
イミングで活性化される信号/OEMFを受け、第１系統の
データ線対RDn,/RDnを伝送された有効データがＮＡＮＤ
ゲート1531、1532の出力として互いに相補なデータとな
った時に自動的に保持する回路である。1540はＮＡＮＤ
ゲート1532の出力である第１系統のデータ線対の一方で
あるデータ線RDnを伝送された有効データを保持する複
合ゲート、1550はＮＡＮＤゲート1531の出力である第１
系統のデータ線対の他方であるデータ線/RDnを伝送され
た有効データを保持する複合ゲートである。
メインアンプに入力される出力制御信号OEMより早いタ
イミングで活性化される信号/OEMFを受け、第１系統の
データ線対RDn,/RDnを伝送された有効データがＮＡＮＤ
ゲート1531、1532の出力として互いに相補なデータとな
った時に自動的に保持する回路である。1540はＮＡＮＤ
ゲート1532の出力である第１系統のデータ線対の一方で
あるデータ線RDnを伝送された有効データを保持する複
合ゲート、1550はＮＡＮＤゲート1531の出力である第１
系統のデータ線対の他方であるデータ線/RDnを伝送され
た有効データを保持する複合ゲートである。
【００５２】1544は複合ゲート1560からの出力を反転
し、第２系統のデータ線ODnをドライブするためのイン
バータである。また、複合ゲート1560に入力される/OEM
Fが非活性になると（Ｈレベルになると）第２系統のデ
ータ線ODnはプリチャージされる。
し、第２系統のデータ線ODnをドライブするためのイン
バータである。また、複合ゲート1560に入力される/OEM
Fが非活性になると（Ｈレベルになると）第２系統のデ
ータ線ODnはプリチャージされる。
【００５３】以上のように図６に示される中間保持回路
内の保持回路1520や複合ゲート1560の自動保持回路は、
データ線RDnがＨレベル/RDnがＬレベル、データ線RDnが
Ｌレベル/RDnがＨレベル、データ線RDn,/RDnが共にＨレ
ベルの３種類の状態の制御をできるだけ時間のロスをな
くして効率的に行う回路である。
内の保持回路1520や複合ゲート1560の自動保持回路は、
データ線RDnがＨレベル/RDnがＬレベル、データ線RDnが
Ｌレベル/RDnがＨレベル、データ線RDn,/RDnが共にＨレ
ベルの３種類の状態の制御をできるだけ時間のロスをな
くして効率的に行う回路である。
【００５４】図７は図６の有効データ検知回路1510の回
路図である。図７において1511、1512は基準相補データ
線対RDn,/RDnを伝送されるデータとデータ保持制御信号
RDLを入力とするＮＡＮＤゲート、1513はＮＡＮＤゲー
ト1511と1512の出力を入力とするＮＯＲゲートで中間保
持回路が第１系統のデータ線対RDn,/RDnを伝送されるデ
ータを取り込み可能な状態とするデータ保持制御信号RD
LがＨレベルのときに基準相補データ線対RDn,/RDnを伝
送されるデータが互いに相補なデータになるとＬレベル
が出力される。この出力は他の中間保持回路すなわち基
準中間保持回路LAn以外の中間保持回路LA0〜LAn-1のデ
ータ保持のタイミングを制御するための基準データ保持
制御信号RDLnで、インバータ1514でその反転信号/RDLn
が出力される。
路図である。図７において1511、1512は基準相補データ
線対RDn,/RDnを伝送されるデータとデータ保持制御信号
RDLを入力とするＮＡＮＤゲート、1513はＮＡＮＤゲー
ト1511と1512の出力を入力とするＮＯＲゲートで中間保
持回路が第１系統のデータ線対RDn,/RDnを伝送されるデ
ータを取り込み可能な状態とするデータ保持制御信号RD
LがＨレベルのときに基準相補データ線対RDn,/RDnを伝
送されるデータが互いに相補なデータになるとＬレベル
が出力される。この出力は他の中間保持回路すなわち基
準中間保持回路LAn以外の中間保持回路LA0〜LAn-1のデ
ータ保持のタイミングを制御するための基準データ保持
制御信号RDLnで、インバータ1514でその反転信号/RDLn
が出力される。
【００５５】図８は基準中間保持回路LAn以外の中間保
持回路LA0〜LAn-1の回路図であり、LAiとする。（プリ
アンプの場合と同様に以下i＝0〜n-1として表わす。）1
561は、第１系統の基準相補データ線対RDn,/RDn以外の
シングルデータ線RDiを伝送されるデータを入力とし、
図６および図７に示される有効データ検知回路1510から
出力される基準データ保持制御信号RDLn,/RDLnで入力デ
ータの転送を制御する入力側クロックドインバータ、イ
ンバータ1563、1564は、入力側クロックドインバータ15
61により中間保持回路LAi内に取り込まれたデータを保
持する保持回路を構成し、その出力は基準データ保持制
御信号RDLn,/RDLnで制御される入力側クロックドインバ
ータ1561と反対の位相で転送可能状態となる出力側クロ
ックドインバータ1562によって第２系統のデータ線ODi
に転送される。この出力側クロックドインバータ1562に
よって第２系統のデータ線ODiをドライブする。
持回路LA0〜LAn-1の回路図であり、LAiとする。（プリ
アンプの場合と同様に以下i＝0〜n-1として表わす。）1
561は、第１系統の基準相補データ線対RDn,/RDn以外の
シングルデータ線RDiを伝送されるデータを入力とし、
図６および図７に示される有効データ検知回路1510から
出力される基準データ保持制御信号RDLn,/RDLnで入力デ
ータの転送を制御する入力側クロックドインバータ、イ
ンバータ1563、1564は、入力側クロックドインバータ15
61により中間保持回路LAi内に取り込まれたデータを保
持する保持回路を構成し、その出力は基準データ保持制
御信号RDLn,/RDLnで制御される入力側クロックドインバ
ータ1561と反対の位相で転送可能状態となる出力側クロ
ックドインバータ1562によって第２系統のデータ線ODi
に転送される。この出力側クロックドインバータ1562に
よって第２系統のデータ線ODiをドライブする。
【００５６】クロックドインバータ1561は基準データ保
持制御信号RDLnがＨレベルで、基準データ保持制御信号
/RDLnがＬレベルの時にインバータ動作する。すなわ
ち、データ線RDiのデータを反転出力する。一方クロッ
クドインバータ1562は基準データ保持制御信号RDLnがＬ
レベルで、基準データ保持制御信号/RDLnがＨレベルの
時にインバータ動作する。すなわち、インバータ1563、
1564で構成される保持回路のデータを反転出力する。
持制御信号RDLnがＨレベルで、基準データ保持制御信号
/RDLnがＬレベルの時にインバータ動作する。すなわ
ち、データ線RDiのデータを反転出力する。一方クロッ
クドインバータ1562は基準データ保持制御信号RDLnがＬ
レベルで、基準データ保持制御信号/RDLnがＨレベルの
時にインバータ動作する。すなわち、インバータ1563、
1564で構成される保持回路のデータを反転出力する。
【００５７】以上のように図８に示される中間保持回路
内は、データ線RDiがＨレベル、データ線RDiがＬレベル
の２種類の状態の制御を行う回路である。また、入力側
出力側クロックドインバータの代わりにトランスファ−
ゲートを用いたものもある。
内は、データ線RDiがＨレベル、データ線RDiがＬレベル
の２種類の状態の制御を行う回路である。また、入力側
出力側クロックドインバータの代わりにトランスファ−
ゲートを用いたものもある。
【００５８】次に動作について説明する。図９は、実施
の形態１の動作を示すタイミングチャートである。
の形態１の動作を示すタイミングチャートである。
【００５９】I/O、/I/Oはビット線対、センスアンプを
介してI/O線対に伝送されるメモリセルのデータを表わ
す。この例ではI/O線対の0〜nまでに同じデータが読み
だされるとする。PAEはプリアンプ活性化信号、RDn、/R
Dnは第１系統の基準相補データ線対RDn、/RDnを伝送さ
れるデータ、RDiは第１系統のシングルデータ線の１つ
であるRDiを伝送されるデータ、RDLは基準中間保持回路
LAnのデータ保持制御信号、RDLnは基準中間保持回路LAn
から出力され、その他の中間保持回路LAiに入力される
基準データ保持制御信号、ODnは基準中間保持回路LAnの
出力である第２系統のデータ線ODnを伝送されるデー
タ、ODiは基準データ保持制御信号RDLnにより制御され
る中間保持回路LAiより出力される第２系統のデータ線O
Diを伝送されるデータ、/OEMFは基準中間保持回路LAnの
出力をプリチャージする信号、DQiは入出力端子DQiから
出力されるデータを表し、このタイミングチャ−トの例
では、0〜nまで同じデータが出力される。図９において
（Ｈ１）は入出力端子DQiから出力されるデータがＨレ
ベルである場合、（Ｌ１）は出力されるデータがＬレベ
ルの場合である。
介してI/O線対に伝送されるメモリセルのデータを表わ
す。この例ではI/O線対の0〜nまでに同じデータが読み
だされるとする。PAEはプリアンプ活性化信号、RDn、/R
Dnは第１系統の基準相補データ線対RDn、/RDnを伝送さ
れるデータ、RDiは第１系統のシングルデータ線の１つ
であるRDiを伝送されるデータ、RDLは基準中間保持回路
LAnのデータ保持制御信号、RDLnは基準中間保持回路LAn
から出力され、その他の中間保持回路LAiに入力される
基準データ保持制御信号、ODnは基準中間保持回路LAnの
出力である第２系統のデータ線ODnを伝送されるデー
タ、ODiは基準データ保持制御信号RDLnにより制御され
る中間保持回路LAiより出力される第２系統のデータ線O
Diを伝送されるデータ、/OEMFは基準中間保持回路LAnの
出力をプリチャージする信号、DQiは入出力端子DQiから
出力されるデータを表し、このタイミングチャ−トの例
では、0〜nまで同じデータが出力される。図９において
（Ｈ１）は入出力端子DQiから出力されるデータがＨレ
ベルである場合、（Ｌ１）は出力されるデータがＬレベ
ルの場合である。
【００６０】時刻T10に指定されたアドレスのメモリセ
ルのデータがビット線対、センスアンプを介してI/O線
対に現れる。このデータを以下有効データと呼ぶ。
ルのデータがビット線対、センスアンプを介してI/O線
対に現れる。このデータを以下有効データと呼ぶ。
【００６１】時刻T11にプリアンプ活性化信号PAEがＨレ
ベルとなりプリアンプが活性化されると、図４に示され
る基準プリアンプPAnの差動増幅器1310と1320がＰチャ
ネル型トランジスタ1313によって切り離され、Ｎチャネ
ル型トランジスタ1314が導通して差動増幅器1310と1320
が活性化される。差動増幅器1310と1320は、各々I/On線
と/I/On線に現れた有効データを比較し、比較結果をCUM
1、CUM2に出力する。今、/I/On線に現れるデータはI/O
線に現れるデータより低いレベルであるから、差動増幅
器1310のＮチャネル型トランジスタ1311nがＮチャネル
型トランジスタ1312nより強い導通状態となり比較結果C
UM1はＬレベルに近い値となり、差動増幅器1320のＮチ
ャネル型トランジスタ1321nがＮチャネル型トランジス
タ1322nより弱い導通状態となり比較結果CUM2はＨレベ
ルに近い値となる。
ベルとなりプリアンプが活性化されると、図４に示され
る基準プリアンプPAnの差動増幅器1310と1320がＰチャ
ネル型トランジスタ1313によって切り離され、Ｎチャネ
ル型トランジスタ1314が導通して差動増幅器1310と1320
が活性化される。差動増幅器1310と1320は、各々I/On線
と/I/On線に現れた有効データを比較し、比較結果をCUM
1、CUM2に出力する。今、/I/On線に現れるデータはI/O
線に現れるデータより低いレベルであるから、差動増幅
器1310のＮチャネル型トランジスタ1311nがＮチャネル
型トランジスタ1312nより強い導通状態となり比較結果C
UM1はＬレベルに近い値となり、差動増幅器1320のＮチ
ャネル型トランジスタ1321nがＮチャネル型トランジス
タ1322nより弱い導通状態となり比較結果CUM2はＨレベ
ルに近い値となる。
【００６２】次に、プリアンプ活性化信号PAEにより活
性化されたインバータ型増幅器1330が比較結果CUM１と/
I/On線に現れる有効データを増幅する。比較結果CUM1は
Ｌレベルに近い値、/I/On線に現れる有効データもＬレ
ベルに近い値なので、Ｐチャネル型トランジスタ1331p
がＮチャネル型トランジスタ1331nより強い導通状態と
なりインバータ型増幅器1330の出力はＨレベルに近い値
となる。この出力をインバータ1333で波形生成し、第２
ステージ増幅結果IV1にＬレベルが出力される。一方、
インバータ型増幅器1330と同様に、予めプリアンプ活性
化信号PAEによって活性化されたインバータ型増幅器134
0が比較結果CUM2とI/On線に現れる有効データを増幅す
る。比較結果CUM2はＨレベルに近い値、I/On線に現れる
有効データもＨレベルに近い値なので、Ｎチャネル型ト
ランジスタ1341nがＰチャネル型トランジスタ1341pより
強い導通状態となりインバータ型増幅器1340の出力はよ
りＬレベルに近い値となる。この出力をインバータ1343
で波形生成し、第２ステージ増幅結果IV2にＨレベルが
出力される。
性化されたインバータ型増幅器1330が比較結果CUM１と/
I/On線に現れる有効データを増幅する。比較結果CUM1は
Ｌレベルに近い値、/I/On線に現れる有効データもＬレ
ベルに近い値なので、Ｐチャネル型トランジスタ1331p
がＮチャネル型トランジスタ1331nより強い導通状態と
なりインバータ型増幅器1330の出力はＨレベルに近い値
となる。この出力をインバータ1333で波形生成し、第２
ステージ増幅結果IV1にＬレベルが出力される。一方、
インバータ型増幅器1330と同様に、予めプリアンプ活性
化信号PAEによって活性化されたインバータ型増幅器134
0が比較結果CUM2とI/On線に現れる有効データを増幅す
る。比較結果CUM2はＨレベルに近い値、I/On線に現れる
有効データもＨレベルに近い値なので、Ｎチャネル型ト
ランジスタ1341nがＰチャネル型トランジスタ1341pより
強い導通状態となりインバータ型増幅器1340の出力はよ
りＬレベルに近い値となる。この出力をインバータ1343
で波形生成し、第２ステージ増幅結果IV2にＨレベルが
出力される。
【００６３】これらの第２ステージ増幅結果IV1、IV2は
各々Ｎチャネル型トランジスタ1336n、1346nとＮＯＲゲ
ート1335、1345に入力され、その出力がＰチャネル型ト
ランジスタ1336p、1346pのゲートに入力され、第１系統
のデータ線RDnにはＬレベルが、/RDnにはＨレベルがド
ライブ出力される。
各々Ｎチャネル型トランジスタ1336n、1346nとＮＯＲゲ
ート1335、1345に入力され、その出力がＰチャネル型ト
ランジスタ1336p、1346pのゲートに入力され、第１系統
のデータ線RDnにはＬレベルが、/RDnにはＨレベルがド
ライブ出力される。
【００６４】一方、基準プリアンプPAn以外のプリアン
プPAiは、時刻T10にI/O線対I/Oi、/I/Oiにあらわれた有
効データに応じて、時刻T11にプリアンプ活性化信号PAE
がＨレベルとなると、図５に示される差動増幅器1360と
インバータ型増幅器1370がＰチャネル型トランジスタ13
63によって切り離され、さらに、Ｎチャネル型トランジ
スタ1364が導通して差動増幅器1360が、Ｎチャネル型ト
ランジスタ1372が導通してインバータ型増幅器1370が活
性化される。差動増幅器1360はI/Oi線と/I/Oi線に現れ
た有効データを比較し、比較結果がCUM3に出力される。
今、I/O線対I/On、/I/Onと同様に/I/Oi線に現れるデー
タがI/Oi線に現れるデータより低いレベルの場合である
から、差動増幅器1360のＮチャネル型トランジスタ1361
nがＮチャネル型トランジスタ1362nより強い導通状態と
なり、比較結果CUM3はＬレベルとなる。
プPAiは、時刻T10にI/O線対I/Oi、/I/Oiにあらわれた有
効データに応じて、時刻T11にプリアンプ活性化信号PAE
がＨレベルとなると、図５に示される差動増幅器1360と
インバータ型増幅器1370がＰチャネル型トランジスタ13
63によって切り離され、さらに、Ｎチャネル型トランジ
スタ1364が導通して差動増幅器1360が、Ｎチャネル型ト
ランジスタ1372が導通してインバータ型増幅器1370が活
性化される。差動増幅器1360はI/Oi線と/I/Oi線に現れ
た有効データを比較し、比較結果がCUM3に出力される。
今、I/O線対I/On、/I/Onと同様に/I/Oi線に現れるデー
タがI/Oi線に現れるデータより低いレベルの場合である
から、差動増幅器1360のＮチャネル型トランジスタ1361
nがＮチャネル型トランジスタ1362nより強い導通状態と
なり、比較結果CUM3はＬレベルとなる。
【００６５】次に、インバータ型増幅器1370が比較結果
CUM3と/I/Oi線に現れる有効データを増幅する。比較結
果CUM3はＬレベルに近い値、/I/Oi線に現れる有効デー
タもＬレベルに近い値なので、Ｐチャネル型トランジス
タ1371pはＮチャネル型トランジスタ1371nより強い導通
状態となり、インバータ型増幅器1370の出力IV3はＨレ
ベルに近い値となる。さらに、差動増幅器1380で比較結
果CUM3とインバータ型増幅器1370の増幅結果IV3とを比
較する。今、差動増幅器1380のＮチャネル型トランジス
タ1381nのゲートには、差動増幅器1360の出力CUM3のＬ
レベルに近い値が、Ｎチャネル型トランジスタ1382nの
ゲートには、インバータ型増幅器1370の出力IV3のＨレ
ベルに近い値が入力されるので差動増幅器1380のＮチャ
ネル型トランジスタ1381nはＮチャネル型トランジスタ1
382nより弱い導通状態となり、比較結果CUM4はＨレベル
に近い値が出力される。この出力がインバータ1385で反
転され、第１系統のシングルデータ線RDiにＬレベルが
ドライブ出力される。そしてこのデータは、インバータ
1391と1392から成る保持回路1390により保持される。
CUM3と/I/Oi線に現れる有効データを増幅する。比較結
果CUM3はＬレベルに近い値、/I/Oi線に現れる有効デー
タもＬレベルに近い値なので、Ｐチャネル型トランジス
タ1371pはＮチャネル型トランジスタ1371nより強い導通
状態となり、インバータ型増幅器1370の出力IV3はＨレ
ベルに近い値となる。さらに、差動増幅器1380で比較結
果CUM3とインバータ型増幅器1370の増幅結果IV3とを比
較する。今、差動増幅器1380のＮチャネル型トランジス
タ1381nのゲートには、差動増幅器1360の出力CUM3のＬ
レベルに近い値が、Ｎチャネル型トランジスタ1382nの
ゲートには、インバータ型増幅器1370の出力IV3のＨレ
ベルに近い値が入力されるので差動増幅器1380のＮチャ
ネル型トランジスタ1381nはＮチャネル型トランジスタ1
382nより弱い導通状態となり、比較結果CUM4はＨレベル
に近い値が出力される。この出力がインバータ1385で反
転され、第１系統のシングルデータ線RDiにＬレベルが
ドライブ出力される。そしてこのデータは、インバータ
1391と1392から成る保持回路1390により保持される。
【００６６】一方、図７に示される基準中間保持回路LA
nの有効データ検知回路1510はデータ保持制御信号RDLが
Ｌレベルの時はＮＡＮＤゲート1511、1512の出力が共に
ＨレベルとなりＮＯＲゲート1513の出力はすなわち基準
データ保持制御信号RDLnはＬレベルとなる。次に、デー
タ保持制御信号RDLがＨレベルになると基準相補データ
線対RDn,/RDnのデータは有効データが現れる前は、共に
ＨレベルであるからＮＡＮＤゲート1511、1512の出力は
共にＬレベルとなり、ＮＯＲゲート1513の出力すなわ
ち、基準データ保持制御信号RDLnはＨレベルとなる。図
８に示される中間保持回路LAiの入力側クロックドイン
バータ1561は、この基準データ保持制御信号RDLnを受け
て、第１系統のシングルデータ線RDiを伝送されるデー
タをインバータ1563、1564で構成される保持回路に取り
込む状態となっている。
nの有効データ検知回路1510はデータ保持制御信号RDLが
Ｌレベルの時はＮＡＮＤゲート1511、1512の出力が共に
ＨレベルとなりＮＯＲゲート1513の出力はすなわち基準
データ保持制御信号RDLnはＬレベルとなる。次に、デー
タ保持制御信号RDLがＨレベルになると基準相補データ
線対RDn,/RDnのデータは有効データが現れる前は、共に
ＨレベルであるからＮＡＮＤゲート1511、1512の出力は
共にＬレベルとなり、ＮＯＲゲート1513の出力すなわ
ち、基準データ保持制御信号RDLnはＨレベルとなる。図
８に示される中間保持回路LAiの入力側クロックドイン
バータ1561は、この基準データ保持制御信号RDLnを受け
て、第１系統のシングルデータ線RDiを伝送されるデー
タをインバータ1563、1564で構成される保持回路に取り
込む状態となっている。
【００６７】時刻T12に基準相補データ線対RDn,/RDnに
現れるデータが相補なデータになると、すなわち、基準
相補データ線対に有効データが現れると、データ線RDn
に現れる有効データがＬレベル、他方のデータ線/RDnに
現れる有効データがＨレベルになる。図６の基準中間保
持回路LAnは、この有効データが到達すると、ＮＡＮＤ
ゲート1521、1522で構成される保持回路に相補となった
有効データを取り込み、ＮＡＮＤゲート1521の出力はＬ
レベル、1522の出力はＨレベルとなる。今、データ保持
制御信号RDLがＨレベルであるため、この相補データが
ＮＡＮＤゲート1531、1532で反転され、保持回路1560に
伝送される。さらに、プリチャージ信号/OEMFは既にＬ
レベルであるから、これらのデータは、各々複合ゲート
1550、1540に自動的に保持されるとともに、インバータ
1544で反転され、第２系統のデータ線ODnにはＬレベル
がドライブ出力される。
現れるデータが相補なデータになると、すなわち、基準
相補データ線対に有効データが現れると、データ線RDn
に現れる有効データがＬレベル、他方のデータ線/RDnに
現れる有効データがＨレベルになる。図６の基準中間保
持回路LAnは、この有効データが到達すると、ＮＡＮＤ
ゲート1521、1522で構成される保持回路に相補となった
有効データを取り込み、ＮＡＮＤゲート1521の出力はＬ
レベル、1522の出力はＨレベルとなる。今、データ保持
制御信号RDLがＨレベルであるため、この相補データが
ＮＡＮＤゲート1531、1532で反転され、保持回路1560に
伝送される。さらに、プリチャージ信号/OEMFは既にＬ
レベルであるから、これらのデータは、各々複合ゲート
1550、1540に自動的に保持されるとともに、インバータ
1544で反転され、第２系統のデータ線ODnにはＬレベル
がドライブ出力される。
【００６８】時刻T13になると、図７に示される有効デ
ータ検知回路1510は、基準相補データ線対RDn、/RDnの
データが相補になったのを検知する。すなわち、有効デ
ータ検知回路1510の配置されている基準中間保持回路ま
で、有効データが到達したことを検知する。先ず、ＮＡ
ＮＤゲート1511、1512の出力のうちどちらかがＨレベル
を出力する。このＨレベルを出力するＮＡＮＤゲート
は、入力のＬレベルを受ける方であり、この場合は、相
補データ線対のRDnがＬレベルとなるのでＮＡＮＤゲー
ト1512の出力がＨレベルとなる。これに応じて、ＮＯＲ
ゲート1513から出力される基準データ保持制御信号RDLn
はＬレベルとなる。そして、インバータ1514で反転され
た/RDLnはＨレベルとなる。一方、既に、基準データ保
持制御信号RDLnがＨレベルの期間にシングルデータ線RD
iを伝送される有効データは入力側クロックドインバー
タ1561を通して中間保持回路LAiの保持回路に取り込ま
れている。基準中間保持回路LAn中の有効データ検知回
路1510から出力された基準データ保持制御信号RDLnがＬ
レベル、/RDLnがＨレベルとなるとその他の中間保持回
路LAiの入力側クロックドインバータ1561が第１系統の
データ線RDiを伝送されるデータを取り込まなくなり、
逆位相でインバータ動作が可能な出力側クロックドイン
バータ1562が、保持回路に保持されたデータを反転し、
第２系統のデータ線ODiにドライブ出力する。
ータ検知回路1510は、基準相補データ線対RDn、/RDnの
データが相補になったのを検知する。すなわち、有効デ
ータ検知回路1510の配置されている基準中間保持回路ま
で、有効データが到達したことを検知する。先ず、ＮＡ
ＮＤゲート1511、1512の出力のうちどちらかがＨレベル
を出力する。このＨレベルを出力するＮＡＮＤゲート
は、入力のＬレベルを受ける方であり、この場合は、相
補データ線対のRDnがＬレベルとなるのでＮＡＮＤゲー
ト1512の出力がＨレベルとなる。これに応じて、ＮＯＲ
ゲート1513から出力される基準データ保持制御信号RDLn
はＬレベルとなる。そして、インバータ1514で反転され
た/RDLnはＨレベルとなる。一方、既に、基準データ保
持制御信号RDLnがＨレベルの期間にシングルデータ線RD
iを伝送される有効データは入力側クロックドインバー
タ1561を通して中間保持回路LAiの保持回路に取り込ま
れている。基準中間保持回路LAn中の有効データ検知回
路1510から出力された基準データ保持制御信号RDLnがＬ
レベル、/RDLnがＨレベルとなるとその他の中間保持回
路LAiの入力側クロックドインバータ1561が第１系統の
データ線RDiを伝送されるデータを取り込まなくなり、
逆位相でインバータ動作が可能な出力側クロックドイン
バータ1562が、保持回路に保持されたデータを反転し、
第２系統のデータ線ODiにドライブ出力する。
【００６９】時刻T14には、第２系統のデータ線ODn、OD
iを伝送された有効データが、各々対応するメインアン
プに到達し、さらには、入出力端子DQn,DQiから出力さ
れる。図９の（Ｌ１）で示される期間も入出力端子DQn,
DQiから出力されるデータがＬレベルの場合、すなわ
ち、メモリセルからビット線、センスアンプを介してI/
O線対に現れる有効データが逆の場合を示したものでT11
〜T14で表わされる時刻の動作は同様である。
iを伝送された有効データが、各々対応するメインアン
プに到達し、さらには、入出力端子DQn,DQiから出力さ
れる。図９の（Ｌ１）で示される期間も入出力端子DQn,
DQiから出力されるデータがＬレベルの場合、すなわ
ち、メモリセルからビット線、センスアンプを介してI/
O線対に現れる有効データが逆の場合を示したものでT11
〜T14で表わされる時刻の動作は同様である。
【００７０】以上の様に、３値制御される第１系統の基
準相補データ線対RDn,/RDnを伝送される有効データが基
準中間保持回路LAnに到達したことを基準中間保持回路L
An内の有効データ検知回路1510で検知し、その検知信号
に応じた信号RDLnで、他の第１系統の２値制御されるシ
ングルデータ線を伝送される有効データを対応する中間
保持回路LA0〜LAn-1内に保持し、さらに出力するタイミ
ングを制御する。
準相補データ線対RDn,/RDnを伝送される有効データが基
準中間保持回路LAnに到達したことを基準中間保持回路L
An内の有効データ検知回路1510で検知し、その検知信号
に応じた信号RDLnで、他の第１系統の２値制御されるシ
ングルデータ線を伝送される有効データを対応する中間
保持回路LA0〜LAn-1内に保持し、さらに出力するタイミ
ングを制御する。
【００７１】図１０は有効データ検知回路1510の他の例
を示す回路図である。図において、1515、1516、1517は
ＮＯＲゲート、1518はＮＡＮＤゲート、1519はインバー
タである。基準相補データ線対RDn,/RDnのデータが共に
ＨレベルであるとＮＯＲゲート1515、1516の出力は共に
Ｌレベルとなるため、ＮＯＲゲート1517の出力はＨレベ
ルとなる。データ保持制御信号RDLがＨレベルになるの
に応じてＮＡＮＤゲート1518の出力はＨからＬレベルと
なりインバータ1519で反転され基準データ保持制御信号
RDLnがＨレベルになる。次に、基準相補データ線対RDn,
/RDnのデータが相補になるとＮＯＲゲート1515、1516の
どちらかがＨレベルを出力し、これを受けてＮＯＲゲー
ト1517はＬレベルを出力、ＮＡＮＤゲート1518はＨレベ
ル、インバータ1519はＬレベルになる。
を示す回路図である。図において、1515、1516、1517は
ＮＯＲゲート、1518はＮＡＮＤゲート、1519はインバー
タである。基準相補データ線対RDn,/RDnのデータが共に
ＨレベルであるとＮＯＲゲート1515、1516の出力は共に
Ｌレベルとなるため、ＮＯＲゲート1517の出力はＨレベ
ルとなる。データ保持制御信号RDLがＨレベルになるの
に応じてＮＡＮＤゲート1518の出力はＨからＬレベルと
なりインバータ1519で反転され基準データ保持制御信号
RDLnがＨレベルになる。次に、基準相補データ線対RDn,
/RDnのデータが相補になるとＮＯＲゲート1515、1516の
どちらかがＨレベルを出力し、これを受けてＮＯＲゲー
ト1517はＬレベルを出力、ＮＡＮＤゲート1518はＨレベ
ル、インバータ1519はＬレベルになる。
【００７２】実施の形態２．図１１は、この発明の実施
の形態２を示すブロック図である。実施の形態１に示さ
れる構成では、基準相補データ線対が１つのアレイブロ
ックの第１系統のデータ線ｎ＋１組中に１組設けられて
いたが、図１１では、第１系統のデータ線ｎ＋１組中に
２組設ける。2200はI/O線領域、2300はP.A領域、2400は
第２系統データ線領域、2500は中間保持回路領域、2600
は第２系統のデータ線領域である。
の形態２を示すブロック図である。実施の形態１に示さ
れる構成では、基準相補データ線対が１つのアレイブロ
ックの第１系統のデータ線ｎ＋１組中に１組設けられて
いたが、図１１では、第１系統のデータ線ｎ＋１組中に
２組設ける。2200はI/O線領域、2300はP.A領域、2400は
第２系統データ線領域、2500は中間保持回路領域、2600
は第２系統のデータ線領域である。
【００７３】実施の形態２においては、基準プリアンプ
がPAnとPAm、第１系統の基準相補データ線対がRDn,/RDn
とRDm,/RDm、基準中間保持回路がLAn、LAmである。中間
保持回路LA0〜LAm-1は基準中間保持回路LAmから出力さ
れる基準データ保持制御信号RDLmで制御され、中間保持
回路LAm+1〜LAn-1は基準中間保持回路LAnから出力され
る基準データ保持制御信号RDLnで制御される。各回路、
及び動作については、実施の形態１と同様である。
がPAnとPAm、第１系統の基準相補データ線対がRDn,/RDn
とRDm,/RDm、基準中間保持回路がLAn、LAmである。中間
保持回路LA0〜LAm-1は基準中間保持回路LAmから出力さ
れる基準データ保持制御信号RDLmで制御され、中間保持
回路LAm+1〜LAn-1は基準中間保持回路LAnから出力され
る基準データ保持制御信号RDLnで制御される。各回路、
及び動作については、実施の形態１と同様である。
【００７４】また、この基準相補データ線対の数をさら
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対を共通に設けるこ
とも可能である。
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対を共通に設けるこ
とも可能である。
【００７５】実施の形態３．図１２は、この発明の実施
の形態３を示すブロック図である。実施の形態１に示さ
れる構成では、基準中間保持回路LAnから出力される第
２系統のデータ線はシングルデータ線であったが、図１
２では、基準中間保持回路LAnから出力される第２系統
のデータ線のみを相補データ線対で構成する。3200はI/
O線領域、3300はP.A領域、3400は第２系統データ線領
域、3500は中間保持回路領域、3600は第２系統のデータ
線領域である。
の形態３を示すブロック図である。実施の形態１に示さ
れる構成では、基準中間保持回路LAnから出力される第
２系統のデータ線はシングルデータ線であったが、図１
２では、基準中間保持回路LAnから出力される第２系統
のデータ線のみを相補データ線対で構成する。3200はI/
O線領域、3300はP.A領域、3400は第２系統データ線領
域、3500は中間保持回路領域、3600は第２系統のデータ
線領域である。
【００７６】実施の形態３においては、基準プリアンプ
がPAn、第１系統の基準相補データ線対がRDn,/RDn、基
準中間保持回路がLAnであり、基準中間保持回路LAnから
出力される第２系統のデータ線が相補データ線対ODn,/O
Dnで構成される。すなわち、図６の基準中間保持回路LA
nの複合ゲート1540の出力をインバータ1544でデータ線O
Dnにドライブ出力するのに対応して、複合ゲート1550の
出力を新たに設けるドライブ出力用インバータでデータ
線/ODnにドライブ出力する。その他、各回路、及び動作
については、実施の形態１と同様である。
がPAn、第１系統の基準相補データ線対がRDn,/RDn、基
準中間保持回路がLAnであり、基準中間保持回路LAnから
出力される第２系統のデータ線が相補データ線対ODn,/O
Dnで構成される。すなわち、図６の基準中間保持回路LA
nの複合ゲート1540の出力をインバータ1544でデータ線O
Dnにドライブ出力するのに対応して、複合ゲート1550の
出力を新たに設けるドライブ出力用インバータでデータ
線/ODnにドライブ出力する。その他、各回路、及び動作
については、実施の形態１と同様である。
【００７７】実施の形態４．図１３は、この発明の実施
の形態４を示すブロック図である。実施の形態３に示さ
れる構成では、基準相補データ線対が１つのアレイブロ
ックの第１系統のデータ線ｎ＋１組中に１組設けられて
いたが、図１３では、第１系統のデータ線ｎ＋１組中に
２組設ける。4200はI/O線領域、4300はP.A領域、4400は
第２系統データ線領域、4500は中間保持回路領域、4600
は第２系統のデータ線領域である。
の形態４を示すブロック図である。実施の形態３に示さ
れる構成では、基準相補データ線対が１つのアレイブロ
ックの第１系統のデータ線ｎ＋１組中に１組設けられて
いたが、図１３では、第１系統のデータ線ｎ＋１組中に
２組設ける。4200はI/O線領域、4300はP.A領域、4400は
第２系統データ線領域、4500は中間保持回路領域、4600
は第２系統のデータ線領域である。
【００７８】実施の形態４においては、基準プリアンプ
がPAnとPAm、第１系統の基準相補データ線対がRDn,/RDn
とRDm,/RDm、基準中間保持回路がLAn、LAmである。中間
保持回路LA0〜LAm-1は基準中間保持回路LAmから出力さ
れる基準データ保持制御信号RDLmで制御され、中間保持
回路LAm+1〜LAn-1は基準中間保持回路LAnから出力され
る基準データ保持制御信号RDLnで制御される。そして、
基準中間保持回路LAn、LAmから出力される第２系統のデ
ータ線が相補データ線対ODn,/ODn、ODm,/ODmで構成され
る。各回路、及び動作については、実施の形態３と同様
である。
がPAnとPAm、第１系統の基準相補データ線対がRDn,/RDn
とRDm,/RDm、基準中間保持回路がLAn、LAmである。中間
保持回路LA0〜LAm-1は基準中間保持回路LAmから出力さ
れる基準データ保持制御信号RDLmで制御され、中間保持
回路LAm+1〜LAn-1は基準中間保持回路LAnから出力され
る基準データ保持制御信号RDLnで制御される。そして、
基準中間保持回路LAn、LAmから出力される第２系統のデ
ータ線が相補データ線対ODn,/ODn、ODm,/ODmで構成され
る。各回路、及び動作については、実施の形態３と同様
である。
【００７９】また、この基準相補データ線対の数をさら
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対共通に設けること
も可能である。
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対共通に設けること
も可能である。
【００８０】実施の形態５．図１４は、この発明の実施
の形態５を示すブロック図である。実施の形態３に示さ
れる構成では、基準中間保持回路LAnから出力される第
２系統のデータ線が相補データ線対であったが、図１４
では、基準中間保持回路LAn以外の中間保持回路LA0〜LA
n-1から出力される第２系統のデータ線もすべてを相補
データ線対で構成する。5200はI/O線領域、5300はP.A領
域、5400は第２系統データ線領域、5500は中間保持回路
領域、5600は第２系統のデータ線領域である。
の形態５を示すブロック図である。実施の形態３に示さ
れる構成では、基準中間保持回路LAnから出力される第
２系統のデータ線が相補データ線対であったが、図１４
では、基準中間保持回路LAn以外の中間保持回路LA0〜LA
n-1から出力される第２系統のデータ線もすべてを相補
データ線対で構成する。5200はI/O線領域、5300はP.A領
域、5400は第２系統データ線領域、5500は中間保持回路
領域、5600は第２系統のデータ線領域である。
【００８１】実施の形態５においては、基準プリアンプ
がPAn、第１系統の基準相補データ線対がRDn,/RDn、基
準中間保持回路がLAnであり、中間保持回路LA0〜LAnか
ら出力される第２系統のデータ線が全て相補データ線対
で構成される。すなわち、図６の基準中間保持回路LAn
の複合ゲート1540の出力をインバータ1544でデータ線OD
nにドライブ出力するのに対応して、複合ゲート1550の
出力を新たに設けるドライブ出力用インバータでデータ
線/ODnにドライブ出力する。さらに、図８の中間保持回
路LAiの出力ODiを新たに設けたインバータで反転し、デ
ータ線/ODiにドライブ出力する。その他、各回路、及び
動作については、実施の形態１と同様である。
がPAn、第１系統の基準相補データ線対がRDn,/RDn、基
準中間保持回路がLAnであり、中間保持回路LA0〜LAnか
ら出力される第２系統のデータ線が全て相補データ線対
で構成される。すなわち、図６の基準中間保持回路LAn
の複合ゲート1540の出力をインバータ1544でデータ線OD
nにドライブ出力するのに対応して、複合ゲート1550の
出力を新たに設けるドライブ出力用インバータでデータ
線/ODnにドライブ出力する。さらに、図８の中間保持回
路LAiの出力ODiを新たに設けたインバータで反転し、デ
ータ線/ODiにドライブ出力する。その他、各回路、及び
動作については、実施の形態１と同様である。
【００８２】実施の形態６．図１５は、この発明の実施
の形態６を示すブロック図である。実施の形態５に示さ
れる構成では、基準相補データ線対が１つのアレイブロ
ックの第１系統のデータ線ｎ＋１組中に１組設けられて
いたが、図１５では、第１系統のデータ線ｎ＋１組中に
２組設ける。6200はI/O線領域、6300はP.A領域、6400は
第２系統データ線領域、6500は中間保持回路領域、6600
は第１系統のデータ線領域である。
の形態６を示すブロック図である。実施の形態５に示さ
れる構成では、基準相補データ線対が１つのアレイブロ
ックの第１系統のデータ線ｎ＋１組中に１組設けられて
いたが、図１５では、第１系統のデータ線ｎ＋１組中に
２組設ける。6200はI/O線領域、6300はP.A領域、6400は
第２系統データ線領域、6500は中間保持回路領域、6600
は第１系統のデータ線領域である。
【００８３】実施の形態６においては、基準プリアンプ
がPAnとPAm、基準第１系統の相補データ線対がRDn,/RDn
とRDm,/RDm、基準中間保持回路がLAn、LAmである。中間
保持回路LA0〜LAm-1は基準中間保持回路LAmから出力さ
れる基準データ保持制御信号RDLmで制御され、中間保持
回路LAm+1〜LAn-1は基準中間保持回路LAnから出力され
る基準データ保持制御信号RDLnで制御される。そして、
基準中間保持回路LAn、LAm以外の中間保持回路から出力
される第２系統のデータ線がすべて相補データ線対で構
成される。各回路、及び動作については、実施の形態５
と同じである。
がPAnとPAm、基準第１系統の相補データ線対がRDn,/RDn
とRDm,/RDm、基準中間保持回路がLAn、LAmである。中間
保持回路LA0〜LAm-1は基準中間保持回路LAmから出力さ
れる基準データ保持制御信号RDLmで制御され、中間保持
回路LAm+1〜LAn-1は基準中間保持回路LAnから出力され
る基準データ保持制御信号RDLnで制御される。そして、
基準中間保持回路LAn、LAm以外の中間保持回路から出力
される第２系統のデータ線がすべて相補データ線対で構
成される。各回路、及び動作については、実施の形態５
と同じである。
【００８４】また、この基準相補データ線対の数をさら
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対を共通に設けるこ
とも可能である。
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対を共通に設けるこ
とも可能である。
【００８５】実施の形態７．図１６は、この発明の実施
の形態７を示すブロック図である。図１６は、図１に示
されたＤＲＡＭの特に第２系統のデータ線に対して本発
明を適用したものである。図１６は図１の１つのアレイ
ブロック1001に対応する第１系統のデータ線、中間保持
回路、第２系統のデータ線、メインアンプが各ｎ+1個の
場合である。図１６では、第２系統データ線領域7600中
に基準となる１対の相補データ線対があり、その他の同
系統のデータ線はシングルデータ線、第１系統データ線
領域7400はすべてシングルデータ線で構成される。
の形態７を示すブロック図である。図１６は、図１に示
されたＤＲＡＭの特に第２系統のデータ線に対して本発
明を適用したものである。図１６は図１の１つのアレイ
ブロック1001に対応する第１系統のデータ線、中間保持
回路、第２系統のデータ線、メインアンプが各ｎ+1個の
場合である。図１６では、第２系統データ線領域7600中
に基準となる１対の相補データ線対があり、その他の同
系統のデータ線はシングルデータ線、第１系統データ線
領域7400はすべてシングルデータ線で構成される。
【００８６】図１６において、第１系統のシングルデー
タ線RD0〜RDnは各々中間保持回路LA0〜LAnに接続され、
中間保持回路LA0の出力は第２系統の相補データ線対OD
0,/OD0に接続され、他の中間保持回路LA1〜LAnの出力は
第２系統の独立データ線OD1〜ODnに各々接続される。メ
インアンプMA0は、第２系統の相補データ線対OD0,/OD0
と接続され、入出力端子DQ0から外部にデータを出力す
る。その他のメインアンプMA1〜MAnは、各々第２系統の
相補データ線対OD0,/OD0と接続され、さらに対応するシ
ングルデータ線OD1〜ODnと接続され、各々対応する入出
力端子DQ1〜DQnから外部にデータを出力する。
タ線RD0〜RDnは各々中間保持回路LA0〜LAnに接続され、
中間保持回路LA0の出力は第２系統の相補データ線対OD
0,/OD0に接続され、他の中間保持回路LA1〜LAnの出力は
第２系統の独立データ線OD1〜ODnに各々接続される。メ
インアンプMA0は、第２系統の相補データ線対OD0,/OD0
と接続され、入出力端子DQ0から外部にデータを出力す
る。その他のメインアンプMA1〜MAnは、各々第２系統の
相補データ線対OD0,/OD0と接続され、さらに対応するシ
ングルデータ線OD1〜ODnと接続され、各々対応する入出
力端子DQ1〜DQnから外部にデータを出力する。
【００８７】以下この第２系統の相補データ線対OD0,/O
D0を基準相補データ線対とし、対応する中間保持回路LA
0、メインアンプMA0を各々基準中間保持回路、基準メイ
ンアンプと称する。
D0を基準相補データ線対とし、対応する中間保持回路LA
0、メインアンプMA0を各々基準中間保持回路、基準メイ
ンアンプと称する。
【００８８】図１７は、図１６の基準中間保持回路LA0
の回路図である。図において、7510は、第１系統のデー
タ線RD0を伝送された有効データをデータ保持制御信号R
DLによって基準中間保持回路LA0内に取り込むためのク
ロックドインバータ、インバータ7511、7512はこの取り
込まれた有効データを保持する保持回路、ＮＡＮＤゲー
ト7513は、保持回路に保持されたデータとデータ保持制
御信号RDLを入力とし、ＮＡＮＤゲート7514はその反転
データとデータ保持制御信号RDLを入力とする。
の回路図である。図において、7510は、第１系統のデー
タ線RD0を伝送された有効データをデータ保持制御信号R
DLによって基準中間保持回路LA0内に取り込むためのク
ロックドインバータ、インバータ7511、7512はこの取り
込まれた有効データを保持する保持回路、ＮＡＮＤゲー
ト7513は、保持回路に保持されたデータとデータ保持制
御信号RDLを入力とし、ＮＡＮＤゲート7514はその反転
データとデータ保持制御信号RDLを入力とする。
【００８９】7540はＮＡＮＤゲート7513と7514の出力と
出力制御信号OEMより早いタイミングで活性化される信
号/OEMFを受け、第１系統のデータ線対RDn,/RDnを伝送
された有効データがＮＡＮＤゲート7513、7514の出力と
して互いに相補なデータとなったときに自動的に保持す
る回路である。7520はＮＡＮＤゲート7531の出力である
第１系統のデータ線対の一方であるデータ線RDnを伝送
された有効データを保持する複合ゲート、1550はＮＡＮ
Ｄゲート7514の出力である第１系統のデータ線対の他方
であるデータ線/RDnを伝送された有効データを保持する
複合ゲートである。
出力制御信号OEMより早いタイミングで活性化される信
号/OEMFを受け、第１系統のデータ線対RDn,/RDnを伝送
された有効データがＮＡＮＤゲート7513、7514の出力と
して互いに相補なデータとなったときに自動的に保持す
る回路である。7520はＮＡＮＤゲート7531の出力である
第１系統のデータ線対の一方であるデータ線RDnを伝送
された有効データを保持する複合ゲート、1550はＮＡＮ
Ｄゲート7514の出力である第１系統のデータ線対の他方
であるデータ線/RDnを伝送された有効データを保持する
複合ゲートである。
【００９０】7524と7534は複合ゲート7520と7530からの
出力を反転し、第２系統のデータ線対OD0,/OD0にドライ
ブ出力するためのインバータである。また、複合ゲート
7520と7530に入力される/OEMFが非活性になると（Ｈレ
ベルになると）第２系統の基準相補データ線対OD0,/OD0
はプリチャージされる。
出力を反転し、第２系統のデータ線対OD0,/OD0にドライ
ブ出力するためのインバータである。また、複合ゲート
7520と7530に入力される/OEMFが非活性になると（Ｈレ
ベルになると）第２系統の基準相補データ線対OD0,/OD0
はプリチャージされる。
【００９１】図１８は、図１６の基準メインアンプMA0
の回路図である。図においてVccは電源電位、GNDは接地
電位、7713はゲートとソースが共に電源電位Vccに接続
された充電用Ｎチャネル型トランジスタ、7711は第２系
統の基準相補データ線対の一方であるOD0を伝送される
データを反転するインバータ、7714cはインバータ7711
の出力ノードと充電用Ｎチャネル型トランジスタ7713の
ソース間に接続されたブースト用容量、7714pはＰチャ
ネル型トランジスタ、7714nはＮチャネル型トランジス
タで充電用Ｎチャネル型トランジスタ7713のソースと接
地電位GNDの間に直列に接続され、共にゲートにデータ
線OD0が接続される。7715、7716は電源電位Vccと接地電
位GNDの間に直列に接続されたＮチャネル型トランジス
タで、Ｎチャネル型トランジスタ7716はゲートにＰチャ
ネル型トランジスタ7714pを介したブースト電位を受け
て導通し、Ｈレベルを入出力端子DQ0から出力する。一
方、Ｎチャネル型トランジスタ7715はゲートに基準相補
データ線対の他方である/OD0を伝送されるデータのイン
バータ7712で反転された信号を受け、導通時には、入出
力端子DQ0からＬレベルを出力する。これらのＮチャネ
ル型トランジスタ7715、7716は、入出力端子DQ0までの
配線及び入出力端子DQ0と接続される外部配線をもドラ
イブする役目を持つ。
の回路図である。図においてVccは電源電位、GNDは接地
電位、7713はゲートとソースが共に電源電位Vccに接続
された充電用Ｎチャネル型トランジスタ、7711は第２系
統の基準相補データ線対の一方であるOD0を伝送される
データを反転するインバータ、7714cはインバータ7711
の出力ノードと充電用Ｎチャネル型トランジスタ7713の
ソース間に接続されたブースト用容量、7714pはＰチャ
ネル型トランジスタ、7714nはＮチャネル型トランジス
タで充電用Ｎチャネル型トランジスタ7713のソースと接
地電位GNDの間に直列に接続され、共にゲートにデータ
線OD0が接続される。7715、7716は電源電位Vccと接地電
位GNDの間に直列に接続されたＮチャネル型トランジス
タで、Ｎチャネル型トランジスタ7716はゲートにＰチャ
ネル型トランジスタ7714pを介したブースト電位を受け
て導通し、Ｈレベルを入出力端子DQ0から出力する。一
方、Ｎチャネル型トランジスタ7715はゲートに基準相補
データ線対の他方である/OD0を伝送されるデータのイン
バータ7712で反転された信号を受け、導通時には、入出
力端子DQ0からＬレベルを出力する。これらのＮチャネ
ル型トランジスタ7715、7716は、入出力端子DQ0までの
配線及び入出力端子DQ0と接続される外部配線をもドラ
イブする役目を持つ。
【００９２】図１９は、図１６の基準メインアンプMA0
以外のメインアンプMA1〜MAnに共通する回路図であり、
MAiとする。図において7730は第２系統の基準相補デー
タ線対OD0,/OD0を伝送されるデータが互いに相補になる
ことを検知し、メインアンプMAiのデータ出力のタイミ
ングを制御する基準データ出力制御信号OEMDを出力する
有効データ検知回路で第２系統の基準相補データ線対OD
0,/OD0を入力とするＮＡＮＤゲートで構成されている。
この有効データ検知回路7730の出力OEMDは検知結果に相
当し、第２系統のデータ線対OD0,/OD0が共にＨレベルに
プリチャージされているときはＬレベルを出力し、有効
データが到達するとＨレベルになる。7728は基準データ
出力制御信号OEMDと第２系統のシングルデータ線ODiを
伝送されるデータを入力とするＮＡＮＤゲートで基準デ
ータ制御信号OEMDが活性化されている時データ線ODiを
伝送されるデータを反転させて出力バッファ7720に伝え
る。7729は基準データ出力制御信号OEMDと第２系統のシ
ングルデータ線ODiを伝送されるデータのインバータ772
7によって反転されたデータを入力とするＮＡＮＤゲー
トで基準データ出力制御信号OEMDが活性化されている時
データ線ODiの反転データを出力バッファ7720に伝え
る。
以外のメインアンプMA1〜MAnに共通する回路図であり、
MAiとする。図において7730は第２系統の基準相補デー
タ線対OD0,/OD0を伝送されるデータが互いに相補になる
ことを検知し、メインアンプMAiのデータ出力のタイミ
ングを制御する基準データ出力制御信号OEMDを出力する
有効データ検知回路で第２系統の基準相補データ線対OD
0,/OD0を入力とするＮＡＮＤゲートで構成されている。
この有効データ検知回路7730の出力OEMDは検知結果に相
当し、第２系統のデータ線対OD0,/OD0が共にＨレベルに
プリチャージされているときはＬレベルを出力し、有効
データが到達するとＨレベルになる。7728は基準データ
出力制御信号OEMDと第２系統のシングルデータ線ODiを
伝送されるデータを入力とするＮＡＮＤゲートで基準デ
ータ制御信号OEMDが活性化されている時データ線ODiを
伝送されるデータを反転させて出力バッファ7720に伝え
る。7729は基準データ出力制御信号OEMDと第２系統のシ
ングルデータ線ODiを伝送されるデータのインバータ772
7によって反転されたデータを入力とするＮＡＮＤゲー
トで基準データ出力制御信号OEMDが活性化されている時
データ線ODiの反転データを出力バッファ7720に伝え
る。
【００９３】出力バッファ7720は、図１８に示される基
準メインアンプの構成と同じであり、ＮＡＮＤゲート77
29、7728の出力が図１８に示される入力データOD0,/OD0
に対応する。
準メインアンプの構成と同じであり、ＮＡＮＤゲート77
29、7728の出力が図１８に示される入力データOD0,/OD0
に対応する。
【００９４】次に動作について説明する。図２０は、実
施の形態７の動作を示すタイミングチャートである。
施の形態７の動作を示すタイミングチャートである。
【００９５】I/O、/I/Oはビット線対、センスアンプを
介してI/O線対に伝送されるメモリセルのデータを表わ
す。この例ではI/O線対0〜nまで同じデータが読みださ
れるとする。RDは第１系統のあるシングルデータ線RDを
伝送されるデータ、RDLは中間保持回路LA0〜LAnのデー
タ保持制御信号、OD0、/OD0は基準中間保持回路LA0の出
力である第２系統の基準相補データ線対OD0,/OD0を伝送
されるデータ、ODiはその他の中間保持回路の１つLAiよ
り出力される第２系統のシングルデータ線ODiを伝送さ
れるデータ、/OEMFは基準中間保持回路LA0の出力の保持
とプリチャージを制御する信号、OEMDは基準メインアン
プMA0以外のメインアンプの１つMAiに含まれる有効デー
タ検知回路7730の検知結果である基準データ出力制御信
号、DQ0は入出力端子DQ0から出力されるデータを表し、
この例ではDQ0〜DQnまで同じデータが出力される。DQi
はある入出力端子DQiから出力されるデータである。図
２０において（Ｈ２）は入出力端子DQから出力されるデ
ータがＨレベルのデータである場合、（Ｌ２）は出力さ
れるデータがＬレベルの場合である。
介してI/O線対に伝送されるメモリセルのデータを表わ
す。この例ではI/O線対0〜nまで同じデータが読みださ
れるとする。RDは第１系統のあるシングルデータ線RDを
伝送されるデータ、RDLは中間保持回路LA0〜LAnのデー
タ保持制御信号、OD0、/OD0は基準中間保持回路LA0の出
力である第２系統の基準相補データ線対OD0,/OD0を伝送
されるデータ、ODiはその他の中間保持回路の１つLAiよ
り出力される第２系統のシングルデータ線ODiを伝送さ
れるデータ、/OEMFは基準中間保持回路LA0の出力の保持
とプリチャージを制御する信号、OEMDは基準メインアン
プMA0以外のメインアンプの１つMAiに含まれる有効デー
タ検知回路7730の検知結果である基準データ出力制御信
号、DQ0は入出力端子DQ0から出力されるデータを表し、
この例ではDQ0〜DQnまで同じデータが出力される。DQi
はある入出力端子DQiから出力されるデータである。図
２０において（Ｈ２）は入出力端子DQから出力されるデ
ータがＨレベルのデータである場合、（Ｌ２）は出力さ
れるデータがＬレベルの場合である。
【００９６】時刻T20に指定されたアドレスのメモリセ
ルのデータがビット線対、センスアンプを介してI/O線
対に現れる。このデータを以下有効データと呼ぶ。
ルのデータがビット線対、センスアンプを介してI/O線
対に現れる。このデータを以下有効データと呼ぶ。
【００９７】時刻T21にプリアンプが活性化され、第１
系統のデータ線対RDiにはＬレベルが出力される。（PAE
の信号波形は図示せず）
系統のデータ線対RDiにはＬレベルが出力される。（PAE
の信号波形は図示せず）
【００９８】図１７に示される基準中間保持回路LA0の
クロックドインバータ7510はデータ保持制御信号RDLが
Ｌレベルの時は第１系統のデータ線RD0を伝送されるデ
ータを中間保持回路LA0内に取り込まない。ＮＡＮＤゲ
ート7513、7514の出力はデータ保持制御信号RDLがＬレ
ベルであるのに応じて共にＨレベルとなっている。次
に、データ保持制御信号RDLがＨレベルになると第１系
統のデータ線RD0を伝送されるデータは中間保持回路LA0
の内部にとりこまれる。この時、他の中間保持回路LAi
は図８に示される中間保持回路LAiと同様の構成でRDL
n、/RDLnの代わりにRDL、/RDLを受けているから入力側
クロックドインバータ1561は、第１系統のデータ線RDi
を伝送されるデータをインバータ1563、1564で構成され
る保持回路に取り込む状態となっている。
クロックドインバータ7510はデータ保持制御信号RDLが
Ｌレベルの時は第１系統のデータ線RD0を伝送されるデ
ータを中間保持回路LA0内に取り込まない。ＮＡＮＤゲ
ート7513、7514の出力はデータ保持制御信号RDLがＬレ
ベルであるのに応じて共にＨレベルとなっている。次
に、データ保持制御信号RDLがＨレベルになると第１系
統のデータ線RD0を伝送されるデータは中間保持回路LA0
の内部にとりこまれる。この時、他の中間保持回路LAi
は図８に示される中間保持回路LAiと同様の構成でRDL
n、/RDLnの代わりにRDL、/RDLを受けているから入力側
クロックドインバータ1561は、第１系統のデータ線RDi
を伝送されるデータをインバータ1563、1564で構成され
る保持回路に取り込む状態となっている。
【００９９】第１系統のデータ線RDiに有効データが伝
送されるとデータ線RDiのデータがＨレベルからＬレベ
ルに変化する。図１７の基準中間保持回路LA0において
は、今データ保持制御信号RDLがＨレベルである為、Ｎ
ＡＮＤゲート7513の出力はＨレベル、ＮＡＮＤゲート75
14の出力はＬレベルとなり、このデータは、保持回路75
40に伝送される。さらに、プリチャージ信号/OEMFは既
にＬレベルであるので有効データは各々自動的に複合ゲ
ート7520、7530に保持されるとともに、第２系統の基準
相補データ線対の一方OD0にはＬレベル、他方/OD0には
Ｈレベルがドライブ出力される。
送されるとデータ線RDiのデータがＨレベルからＬレベ
ルに変化する。図１７の基準中間保持回路LA0において
は、今データ保持制御信号RDLがＨレベルである為、Ｎ
ＡＮＤゲート7513の出力はＨレベル、ＮＡＮＤゲート75
14の出力はＬレベルとなり、このデータは、保持回路75
40に伝送される。さらに、プリチャージ信号/OEMFは既
にＬレベルであるので有効データは各々自動的に複合ゲ
ート7520、7530に保持されるとともに、第２系統の基準
相補データ線対の一方OD0にはＬレベル、他方/OD0には
Ｈレベルがドライブ出力される。
【０１００】時刻T22になると、データ保持制御信号RDL
が設計上のある一定のタイミングでＬレベルになる。こ
れに応じて、図８に示されるその他の中間保持回路LAi
の入力側クロックドインバータ1561が第１系統のデータ
線RDiを伝送されるデータを取り込まなくなり、そのか
わりに出力側クロックドインバータ1562が、第２系統の
シングルデータ線ODiにインバータで構成された保持回
路に保持されているデータを反転し、ドライブ出力す
る。
が設計上のある一定のタイミングでＬレベルになる。こ
れに応じて、図８に示されるその他の中間保持回路LAi
の入力側クロックドインバータ1561が第１系統のデータ
線RDiを伝送されるデータを取り込まなくなり、そのか
わりに出力側クロックドインバータ1562が、第２系統の
シングルデータ線ODiにインバータで構成された保持回
路に保持されているデータを反転し、ドライブ出力す
る。
【０１０１】時刻T23には、第２系統の基準相補データ
線対OD0,/OD0を伝送された有効データが、対応する基準
メインアンプMA0に伝送される。これを受けて図１８の
インバータ7712はＬレベルを出力、この出力をゲートに
受けるＮチャネル型トランジスタ7716が非導通となる。
一方、基準相補データ線対の一方OD0の有効データはＬ
レベルであるからＰチャネル型トランジスタ7714pは導
通する。このＰチャネル型トランジスタ7715pのソース
は、予め、充電用Ｎチャネル型トランジスタ7713により
VccーVth（VthはＮチャネル型トランジスタ7713のしき
い値電圧）の電位に充電されており、さらに、データ線
OD0がＬレベルになると、インバータ7711の出力がＨレ
ベルとなってブース用容量7714cの片方の電極に与えら
れる。そのため、ブース用容量7714cの他方の電極と接
続されるＰチャネル型トランジスタ7714pのソース側の
電位はVcc−Vth＋αの電位にブーストされる。ゆえにＮ
チャネル型トランジスタ7715のゲートにはVcc−Vth＋α
の電位が与えられ、入出力端子DQ0からは電源電位に等
しいＨレベルのデータがドライブ出力される。一方、こ
の基準相補データ線対のデータが相補になるのを他のメ
インアンプLAi中の有効データ検知回路7730が検知し、
すなわち、有効データがメインアンプMA1〜MAn中の有効
データ検知回路7730に到達したことを検知し、基準デー
タ出力制御信号OEMDがＨレベルとなる。
線対OD0,/OD0を伝送された有効データが、対応する基準
メインアンプMA0に伝送される。これを受けて図１８の
インバータ7712はＬレベルを出力、この出力をゲートに
受けるＮチャネル型トランジスタ7716が非導通となる。
一方、基準相補データ線対の一方OD0の有効データはＬ
レベルであるからＰチャネル型トランジスタ7714pは導
通する。このＰチャネル型トランジスタ7715pのソース
は、予め、充電用Ｎチャネル型トランジスタ7713により
VccーVth（VthはＮチャネル型トランジスタ7713のしき
い値電圧）の電位に充電されており、さらに、データ線
OD0がＬレベルになると、インバータ7711の出力がＨレ
ベルとなってブース用容量7714cの片方の電極に与えら
れる。そのため、ブース用容量7714cの他方の電極と接
続されるＰチャネル型トランジスタ7714pのソース側の
電位はVcc−Vth＋αの電位にブーストされる。ゆえにＮ
チャネル型トランジスタ7715のゲートにはVcc−Vth＋α
の電位が与えられ、入出力端子DQ0からは電源電位に等
しいＨレベルのデータがドライブ出力される。一方、こ
の基準相補データ線対のデータが相補になるのを他のメ
インアンプLAi中の有効データ検知回路7730が検知し、
すなわち、有効データがメインアンプMA1〜MAn中の有効
データ検知回路7730に到達したことを検知し、基準デー
タ出力制御信号OEMDがＨレベルとなる。
【０１０２】時刻T24には、この基準データ出力制御信
号がＨレベルになったのに応じてメインアンプMAiが入
出力端子DQiからのデータ出力を可能とする。第２系統
のシングルデータ線を伝送される有効データが各メイン
アンプに到達すると、図１９の基準データ出力制御信号
OEMDがＨレベルで、第２系統のシングルデータ線ODiの
データがＬレベルであるから、ＮＡＮＤゲート7729の出
力はＬレベル、7728の出力はＨレベルである。これを受
けてインバータ7722はＬレベルを出力、故に、Ｎチャネ
ル型トランジスタ7726が非導通となる。一方、ＮＡＮＤ
ゲート7729の出力はＬレベルであるからＰチャネル型ト
ランジスタ7724pは導通する。このＰチャネル型トラン
ジスタ7724pのソース電位は、予め、充電用Ｎチャネル
型トランジスタ7723によりVcc−Vth（VthはＮチャネル
型トランジスタ7723のしきい値電圧）の電位に充電され
ており、さらに、データ線ODiがＬレベルになるとイン
バータ7721の出力がＨレベルとなってブースト用容量77
24cの片方の電極に与えられる。そのため、ブースト用
容量7724cの他方の電極と接続されるＰチャネル型トラ
ンジスタ7724pのソース側の電位はVcc−Vth＋αの電位
にブーストされる。ゆえに、Ｎチャネル型トランジスタ
7725のゲートにはVcc−Vth＋αの電位が与えられ、入出
力端子DQiからは電源電位に等しいＨレベルのデータが
ドライブ出力される。（Ｌ２）で示される期間も入出力
端子DQから出力されるデータがＬレベルの場合、すなわ
ち、メモリセルからビット線対、センスアンプを介して
I/O線対に現れる有効データが逆の場合を示したもの
で、T20〜T24で表わされる時刻の動作は、同様である。
号がＨレベルになったのに応じてメインアンプMAiが入
出力端子DQiからのデータ出力を可能とする。第２系統
のシングルデータ線を伝送される有効データが各メイン
アンプに到達すると、図１９の基準データ出力制御信号
OEMDがＨレベルで、第２系統のシングルデータ線ODiの
データがＬレベルであるから、ＮＡＮＤゲート7729の出
力はＬレベル、7728の出力はＨレベルである。これを受
けてインバータ7722はＬレベルを出力、故に、Ｎチャネ
ル型トランジスタ7726が非導通となる。一方、ＮＡＮＤ
ゲート7729の出力はＬレベルであるからＰチャネル型ト
ランジスタ7724pは導通する。このＰチャネル型トラン
ジスタ7724pのソース電位は、予め、充電用Ｎチャネル
型トランジスタ7723によりVcc−Vth（VthはＮチャネル
型トランジスタ7723のしきい値電圧）の電位に充電され
ており、さらに、データ線ODiがＬレベルになるとイン
バータ7721の出力がＨレベルとなってブースト用容量77
24cの片方の電極に与えられる。そのため、ブースト用
容量7724cの他方の電極と接続されるＰチャネル型トラ
ンジスタ7724pのソース側の電位はVcc−Vth＋αの電位
にブーストされる。ゆえに、Ｎチャネル型トランジスタ
7725のゲートにはVcc−Vth＋αの電位が与えられ、入出
力端子DQiからは電源電位に等しいＨレベルのデータが
ドライブ出力される。（Ｌ２）で示される期間も入出力
端子DQから出力されるデータがＬレベルの場合、すなわ
ち、メモリセルからビット線対、センスアンプを介して
I/O線対に現れる有効データが逆の場合を示したもの
で、T20〜T24で表わされる時刻の動作は、同様である。
【０１０３】以上の様に、３値制御される第２系統の相
補データ線対OD0,/OD0を伝送される有効データが各メイ
ンアンプMA0〜MAnに到達したことをメインアンプ内の有
効データ検知回路7730で検知し、その検知信号に応じた
信号OEMDで、他の第２系統の２値制御されるシングルデ
ータ線OD1〜ODnを伝送される有効データを対応するメイ
ンアンプから入出力端子DQ1〜DQnを介して出力するタイ
ミングを制御する。
補データ線対OD0,/OD0を伝送される有効データが各メイ
ンアンプMA0〜MAnに到達したことをメインアンプ内の有
効データ検知回路7730で検知し、その検知信号に応じた
信号OEMDで、他の第２系統の２値制御されるシングルデ
ータ線OD1〜ODnを伝送される有効データを対応するメイ
ンアンプから入出力端子DQ1〜DQnを介して出力するタイ
ミングを制御する。
【０１０４】実施の形態８．図２１は、この発明の実施
の形態８を示すブロック図である。実施の形態７に示さ
れる構成では、基準相補データ線対が１つのアレイブロ
ックに対応する第２系統のデータ線ｎ＋1組中に１組設
けられていたが、図２１では、第２系統のデータ線ｎ＋
1組中に２組設ける。8400は第１系統データ線領域、850
0は中間保持回路領域、8600は第２系統のデータ線領
域、8700はM.A領域、8010は入出力端子である。
の形態８を示すブロック図である。実施の形態７に示さ
れる構成では、基準相補データ線対が１つのアレイブロ
ックに対応する第２系統のデータ線ｎ＋1組中に１組設
けられていたが、図２１では、第２系統のデータ線ｎ＋
1組中に２組設ける。8400は第１系統データ線領域、850
0は中間保持回路領域、8600は第２系統のデータ線領
域、8700はM.A領域、8010は入出力端子である。
【０１０５】実施の形態８においては、基準中間保持回
路がLA0、LAm+1、第２系統の基準相補データ線対がOD0,
/OD0とODm+1,/ODm+1、基準メインアンプがMA0、MAm+1で
ある。メインアンプMA1〜MAmは基準中間保持回路LA0か
ら出力される基準相補データ線対を伝送されるデータが
互いに相補なデータへ変化するのに応じて、すなわち、
有効データが基準メインアンプに到達するタイミングに
応じて各対応入出力端子からのデータを出力する。メイ
ンアンプMAm+2〜MAnは基準中間保持回路LAm+1から出力
される基準相補データ線対のデータの相補データへの変
化に応じて各対応入出力端子からデータを出力する。各
回路、及び動作については、実施の形態７と同じであ
る。
路がLA0、LAm+1、第２系統の基準相補データ線対がOD0,
/OD0とODm+1,/ODm+1、基準メインアンプがMA0、MAm+1で
ある。メインアンプMA1〜MAmは基準中間保持回路LA0か
ら出力される基準相補データ線対を伝送されるデータが
互いに相補なデータへ変化するのに応じて、すなわち、
有効データが基準メインアンプに到達するタイミングに
応じて各対応入出力端子からのデータを出力する。メイ
ンアンプMAm+2〜MAnは基準中間保持回路LAm+1から出力
される基準相補データ線対のデータの相補データへの変
化に応じて各対応入出力端子からデータを出力する。各
回路、及び動作については、実施の形態７と同じであ
る。
【０１０６】また、この基準相補データ線対の数をさら
に増加させることも可能である。さらに、複数のアレイ
ブロックに対してこの基準相補データ線対の数を共通に
設けることも可能である。
に増加させることも可能である。さらに、複数のアレイ
ブロックに対してこの基準相補データ線対の数を共通に
設けることも可能である。
【０１０７】実施の形態９．図２２は、この発明の実施
の形態９を示すブロック図である。実施の形態７に示さ
れる構成では、中間保持回路LA0〜LAnに入力される第１
系統のデータ線はシングルデータ線であったが、図２２
では、中間保持回路LA0〜LAnに入力される第１系統のデ
ータ線をすべて相補データ線対で構成する。9400は第１
系統データ線領域、9500は中間保持回路領域、9600は第
２系統のデータ線領域、9700はM.A領域、9010は入出力
端子である。
の形態９を示すブロック図である。実施の形態７に示さ
れる構成では、中間保持回路LA0〜LAnに入力される第１
系統のデータ線はシングルデータ線であったが、図２２
では、中間保持回路LA0〜LAnに入力される第１系統のデ
ータ線をすべて相補データ線対で構成する。9400は第１
系統データ線領域、9500は中間保持回路領域、9600は第
２系統のデータ線領域、9700はM.A領域、9010は入出力
端子である。
【０１０８】実施の形態９においては、基準中間保持回
路がLA0、第２系統の基準相補データ線対がOD0,/OD0、
基準メインアンプがMA0である。中間保持回路LA0〜LAn
はすべて相補データ線対を入力とするため、図６で示さ
れた中間保持回路の有効データ検知回路1510を取り除い
た回路で構成される。メインアンプが基準中間保持回路
から出力される基準相補データ線対のデータの相補デー
タへの変化に応じて入出力端子からデータを出力する動
作については、実施の形態７と同じである。
路がLA0、第２系統の基準相補データ線対がOD0,/OD0、
基準メインアンプがMA0である。中間保持回路LA0〜LAn
はすべて相補データ線対を入力とするため、図６で示さ
れた中間保持回路の有効データ検知回路1510を取り除い
た回路で構成される。メインアンプが基準中間保持回路
から出力される基準相補データ線対のデータの相補デー
タへの変化に応じて入出力端子からデータを出力する動
作については、実施の形態７と同じである。
【０１０９】実施の形態１０．図２３は、この発明の実
施の形態１０を示すブロック図である。実施の形態９に
示される構成では、基準相補データ線対が１つのアレイ
ブロックに対応する第２系統のデータ線ｎ＋1組中に１
組設けられていたが、図２１では、第２系統のデータ線
ｎ＋1組中に２組設ける。10400は第２系統データ線領
域、10500は中間保持回路領域、10600は第２系統のデー
タ線領域、10700はM.A領域、10010は入出力端子であ
る。
施の形態１０を示すブロック図である。実施の形態９に
示される構成では、基準相補データ線対が１つのアレイ
ブロックに対応する第２系統のデータ線ｎ＋1組中に１
組設けられていたが、図２１では、第２系統のデータ線
ｎ＋1組中に２組設ける。10400は第２系統データ線領
域、10500は中間保持回路領域、10600は第２系統のデー
タ線領域、10700はM.A領域、10010は入出力端子であ
る。
【０１１０】実施の形態１０においては、基準中間保持
回路がLA0、LAm+1、第２系統の基準相補データ線対がOD
0,/OD0とODm+1,/ODm+1、基準メインアンプがMA0、MAm+1
である。メインアンプMA1〜MAmは基準中間保持回路LA0
から出力される基準相補データ線対を伝送されるデータ
が互いに相補データへ変化するのに応じて各対応入出力
端子からの出力が制御される。メインアンプMAm+2〜MAn
は基準中間保持回路LAm+1から出力される基準相補デー
タ線対のデータの相補データへの変化に応じて各対応入
出力端子からの出力が制御される。動作については、実
施の形態９と同じである。
回路がLA0、LAm+1、第２系統の基準相補データ線対がOD
0,/OD0とODm+1,/ODm+1、基準メインアンプがMA0、MAm+1
である。メインアンプMA1〜MAmは基準中間保持回路LA0
から出力される基準相補データ線対を伝送されるデータ
が互いに相補データへ変化するのに応じて各対応入出力
端子からの出力が制御される。メインアンプMAm+2〜MAn
は基準中間保持回路LAm+1から出力される基準相補デー
タ線対のデータの相補データへの変化に応じて各対応入
出力端子からの出力が制御される。動作については、実
施の形態９と同じである。
【０１１１】また、この基準相補データ線対の数をさら
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対を共通に設けるこ
とも可能である。
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対を共通に設けるこ
とも可能である。
【０１１２】実施の形態１１．図２４は、この発明の実
施の形態１１を示すブロック図である。実施の形態７に
示される構成では、中間保持回路LA0〜LAnに入力される
第１系統のデータ線はシングルデータ線であったが、図
２２では、基準中間保持回路LA0に入力される第１系統
のデータ線のみ相補データ線対で構成する。11400は第
１系統データ線領域、11500は中間保持回路領域、11600
は第２系統のデータ線領域、11700はM.A領域、11010は
入出力端子である。
施の形態１１を示すブロック図である。実施の形態７に
示される構成では、中間保持回路LA0〜LAnに入力される
第１系統のデータ線はシングルデータ線であったが、図
２２では、基準中間保持回路LA0に入力される第１系統
のデータ線のみ相補データ線対で構成する。11400は第
１系統データ線領域、11500は中間保持回路領域、11600
は第２系統のデータ線領域、11700はM.A領域、11010は
入出力端子である。
【０１１３】実施の形態１１においては、基準中間保持
回路がLA0、第２系統の基準相補データ線対がOD0,/OD
0、基準メインアンプがMA0である。基準中間保持回路LA
0のみ相補データ線対を入力とするため、図６で示され
た中間保持回路の有効データ検知回路1510を取り除いた
回路で構成され、その他の中間保持回路LA1〜LAnは図８
で構成される。その他各回路、動作については、実施の
形態７と同じである。
回路がLA0、第２系統の基準相補データ線対がOD0,/OD
0、基準メインアンプがMA0である。基準中間保持回路LA
0のみ相補データ線対を入力とするため、図６で示され
た中間保持回路の有効データ検知回路1510を取り除いた
回路で構成され、その他の中間保持回路LA1〜LAnは図８
で構成される。その他各回路、動作については、実施の
形態７と同じである。
【０１１４】実施の形態１２．図２５は、この発明の実
施の形態１２を示すブロック図である。実施の形態１１
に示される構成では、基準相補データ線対が１つのアレ
イブロックに対応する第２系統のデータ線ｎ＋１組中に
１組設けられていたが、図２５では、第２系統のデータ
線ｎ＋１組中に２組設ける。12400は第２系統データ線
領域、12500は中間保持回路領域、12600は第２系統のデ
ータ線領域、12700はM.A領域、12010は入出力端子であ
る。
施の形態１２を示すブロック図である。実施の形態１１
に示される構成では、基準相補データ線対が１つのアレ
イブロックに対応する第２系統のデータ線ｎ＋１組中に
１組設けられていたが、図２５では、第２系統のデータ
線ｎ＋１組中に２組設ける。12400は第２系統データ線
領域、12500は中間保持回路領域、12600は第２系統のデ
ータ線領域、12700はM.A領域、12010は入出力端子であ
る。
【０１１５】実施の形態１２においては、基準中間保持
回路がLA0、LAm+1、第２系統の基準相補データ線対がOD
0,/OD0とODm+1、/ODm+1、基準メインアンプがMA0、MAm+
1である。メインアンプMA1〜MAmは基準中間保持回路LA0
から出力される基準相補データ線対のデータの相補デー
タへの変化に応じて各対応入出力端子からの出力が制御
される。メインアンプMAm+2〜MAnは基準中間保持回路LA
m+1から出力される基準相補データ線対のデータの相補
データへの変化に応じて各対応入出力端子からの出力が
制御される。各回路、及び動作については、実施の形態
１１と同じである。
回路がLA0、LAm+1、第２系統の基準相補データ線対がOD
0,/OD0とODm+1、/ODm+1、基準メインアンプがMA0、MAm+
1である。メインアンプMA1〜MAmは基準中間保持回路LA0
から出力される基準相補データ線対のデータの相補デー
タへの変化に応じて各対応入出力端子からの出力が制御
される。メインアンプMAm+2〜MAnは基準中間保持回路LA
m+1から出力される基準相補データ線対のデータの相補
データへの変化に応じて各対応入出力端子からの出力が
制御される。各回路、及び動作については、実施の形態
１１と同じである。
【０１１６】実施の形態１３．図２６は、この発明の実
施の形態１３を示すブロック図である。この実施の形態
１３では、図１に示されたＤＲＡＭの特に第１系統のデ
ータ線から第２系統のデータ線にかけて本発明を適用す
る。図２６は図１の１つのアレイブロック1001に対応す
る第１系統のデータ線、中間保持回路、第２系統のデー
タ線、メインアンプが各ｎ＋１個の場合である。図２６
においては、第１系統データ線領域13400中に基準とな
る１対の相補データ線対があり、その他の同系統のデー
タ線はシングルデータ線、第２系統データ線領域13600
はすべてシングルデータ線で構成される。
施の形態１３を示すブロック図である。この実施の形態
１３では、図１に示されたＤＲＡＭの特に第１系統のデ
ータ線から第２系統のデータ線にかけて本発明を適用す
る。図２６は図１の１つのアレイブロック1001に対応す
る第１系統のデータ線、中間保持回路、第２系統のデー
タ線、メインアンプが各ｎ＋１個の場合である。図２６
においては、第１系統データ線領域13400中に基準とな
る１対の相補データ線対があり、その他の同系統のデー
タ線はシングルデータ線、第２系統データ線領域13600
はすべてシングルデータ線で構成される。
【０１１７】図２６において、第１系統の相補データ線
対RD0,/RD0は中間保持回路LA0の入力に接続され、その
他の第１系統のシングルデータ線RD1〜RDnは各々中間保
持回路LA1〜LAnの入力に接続され、各々中間保持回路LA
0〜LAnの出力は第２系統のシングルデータ線OD0〜ODnに
接続される。さらにこの第２系統のシングルデータ線は
各々対応するメインアンプMA0〜MAnに接続される。メイ
ンアンプMA0〜MAnは、入出力端子DQ0〜DQnから外部にデ
ータを出力する。
対RD0,/RD0は中間保持回路LA0の入力に接続され、その
他の第１系統のシングルデータ線RD1〜RDnは各々中間保
持回路LA1〜LAnの入力に接続され、各々中間保持回路LA
0〜LAnの出力は第２系統のシングルデータ線OD0〜ODnに
接続される。さらにこの第２系統のシングルデータ線は
各々対応するメインアンプMA0〜MAnに接続される。メイ
ンアンプMA0〜MAnは、入出力端子DQ0〜DQnから外部にデ
ータを出力する。
【０１１８】以下この第1系統の相補データ線対RD0,/RD
0を基準相補データ線対とし、対応する中間保持回路を
基準中間保持回路LA0と称する。
0を基準相補データ線対とし、対応する中間保持回路を
基準中間保持回路LA0と称する。
【０１１９】図２７は、図２６の基準相補データ線RD0,
/RD0に接続された基準中間保持回路LA0の回路図であ
る。13520は、基準相補データ線対RD0,/RD0に有効デー
タが伝送され、互いに相補なデータになるとそのデータ
を取り込み、反転出力する。そして、その後、基準相補
データ線対RD0,/RD0がプリチャージされ、共に,Ｈレベ
ルとなっても、プリチャージ 前のデータ出力を維持す
るＮＡＮＤゲート13521と13522で構成される保持回路で
ある。13531と13532は、各々保持回路13520の出力と基
準中間保持回路LA0のデータ保持制御信号RDLを入力とす
るＮＡＮＤゲートである。
/RD0に接続された基準中間保持回路LA0の回路図であ
る。13520は、基準相補データ線対RD0,/RD0に有効デー
タが伝送され、互いに相補なデータになるとそのデータ
を取り込み、反転出力する。そして、その後、基準相補
データ線対RD0,/RD0がプリチャージされ、共に,Ｈレベ
ルとなっても、プリチャージ 前のデータ出力を維持す
るＮＡＮＤゲート13521と13522で構成される保持回路で
ある。13531と13532は、各々保持回路13520の出力と基
準中間保持回路LA0のデータ保持制御信号RDLを入力とす
るＮＡＮＤゲートである。
【０１２０】13560はＮＡＮＤゲート13531と13532の出
力とメインアンプに入力される出力制御信号OEMより早
いタイミングで活性化される信号/OEMFを受け、第１系
統のデータ線対RDn,/RDnを伝送された有効データがＮＡ
ＮＤゲート13531、13532の出力として互いに相補なデー
タとなった時に自動的に保持する回路である。13540は
ＮＡＮＤゲート13532の出力である第１系統のデータ線
対の１方であるデータ線RDnを伝送された有効データを
保持する複合ゲート、13550はＮＡＮＤゲート13531の出
力である第１系統のデータ線対の他方であるデータ線/R
Dnを伝送された有効データを保持する複合ゲートであ
る。
力とメインアンプに入力される出力制御信号OEMより早
いタイミングで活性化される信号/OEMFを受け、第１系
統のデータ線対RDn,/RDnを伝送された有効データがＮＡ
ＮＤゲート13531、13532の出力として互いに相補なデー
タとなった時に自動的に保持する回路である。13540は
ＮＡＮＤゲート13532の出力である第１系統のデータ線
対の１方であるデータ線RDnを伝送された有効データを
保持する複合ゲート、13550はＮＡＮＤゲート13531の出
力である第１系統のデータ線対の他方であるデータ線/R
Dnを伝送された有効データを保持する複合ゲートであ
る。
【０１２１】13544は複合ゲート13560からの出力を反転
し、第２系統のデータ線ODnをドライブするためのイン
バータである。また、複合ゲート13560に入力される/OE
MFが非活性になると（Ｈレベルになると）第２系統のデ
ータ線ODnはプリチャージされる。
し、第２系統のデータ線ODnをドライブするためのイン
バータである。また、複合ゲート13560に入力される/OE
MFが非活性になると（Ｈレベルになると）第２系統のデ
ータ線ODnはプリチャージされる。
【０１２２】以上のように図２７に示される中間保持回
路内の保持回路13520や複合ゲート13550、13540の自動
保持回路は、データ線RD0がＨレベル、/RD0がＬレベ
ル、データ線RD0がＬレベル、/RD0がＨレベル、データ
線RD0,/RD0が共にＨレベルの３種類の状態の制御をでき
るだけ時間のロスをなくして効率的に行う回路である。
路内の保持回路13520や複合ゲート13550、13540の自動
保持回路は、データ線RD0がＨレベル、/RD0がＬレベ
ル、データ線RD0がＬレベル、/RD0がＨレベル、データ
線RD0,/RD0が共にＨレベルの３種類の状態の制御をでき
るだけ時間のロスをなくして効率的に行う回路である。
【０１２３】図２８は図２７の有効データ検知回路1351
0の詳細な回路図である。図２８において13511、は複合
ゲート13540と13550の出力であるOD0Fと/OD0Fを入力と
するＮＯＲゲートでOD0Fと/OD0Fのデータが互いに相補
なデータになるとＨレベルが出力される。この出力は各
メインアンプMA0〜MAnの出力を制御する信号であり、基
準データ出力制御信号OEM0となる。その他の中間保持回
路LA1〜LAnは図８に示された回路と同様である。
0の詳細な回路図である。図２８において13511、は複合
ゲート13540と13550の出力であるOD0Fと/OD0Fを入力と
するＮＯＲゲートでOD0Fと/OD0Fのデータが互いに相補
なデータになるとＨレベルが出力される。この出力は各
メインアンプMA0〜MAnの出力を制御する信号であり、基
準データ出力制御信号OEM0となる。その他の中間保持回
路LA1〜LAnは図８に示された回路と同様である。
【０１２４】図２９は、実施の形態１３における各メイ
ンアンプMA0〜MAnの回路図である。図においてVccは電
源電位、GNDは接地電位、13728は基準データ出力制御信
号OEM0と第２系統のシングルデータ線ODiを伝送される
データを入力とするＮＡＮＤゲートで基準データ制御信
号OEM0が活性化されている時データ線ODiを伝送される
データを反転させて出力バッファ13720に伝える。13729
はデータ制御信号OEM0と第２系統のシングルデータ線OD
iを伝送されるデータのインバータ13727によって反転さ
れたデータを入力とするＮＡＮＤゲートで基準データ出
力制御信号OEM0が活性化されている時データ線ODiの反
転データを出力バッファ13720に伝える。
ンアンプMA0〜MAnの回路図である。図においてVccは電
源電位、GNDは接地電位、13728は基準データ出力制御信
号OEM0と第２系統のシングルデータ線ODiを伝送される
データを入力とするＮＡＮＤゲートで基準データ制御信
号OEM0が活性化されている時データ線ODiを伝送される
データを反転させて出力バッファ13720に伝える。13729
はデータ制御信号OEM0と第２系統のシングルデータ線OD
iを伝送されるデータのインバータ13727によって反転さ
れたデータを入力とするＮＡＮＤゲートで基準データ出
力制御信号OEM0が活性化されている時データ線ODiの反
転データを出力バッファ13720に伝える。
【０１２５】出力バッファ13720は、図１８に示される
基準メインアンプの構成と同じであり、ＮＡＮＤゲート
13729、13728の出力が図１８の入力データOD0,/OD0に対
応する。
基準メインアンプの構成と同じであり、ＮＡＮＤゲート
13729、13728の出力が図１８の入力データOD0,/OD0に対
応する。
【０１２６】次に動作について説明する。図３０は、実
施の形態１３の動作を示すタイミングチャートである。
施の形態１３の動作を示すタイミングチャートである。
【０１２７】I/O、/I/Oはビット線対、センスアンプを
介してI/O線対に伝送されるメモリセルのデータを表わ
す。この例ではI/O線対の0〜nまでに同じデータが読み
だされるとする。RD0、/RD0は第１系統の基準相補デー
タ線対を伝送されるデータ、RDLは中間保持回路のデー
タ保持制御信号、OD0F、/OD0Fは基準中間保持回路LA0の
有効データ検知回路13510に入力されるOD0F、/OD0Fのデ
ータ、ODiはその他の中間保持回路LAiより出力される第
２系統のシングルデータ線ODiを伝送されるデータ、/OE
MFは基準中間保持回路LA0の出力ををプリチャージする
信号、OEM0は基準中間保持回路LA0内の有効データ検知
回路13510の検知結果である基準データ出力制御信号、D
Qiは入出力端子DQiから出力されるデータであり、この
タイミングチャートの例では、0〜nまで同じデータが出
力される。図３０において（Ｈ３）は入出力端子DQiか
ら出力されるデータがＨレベルである場合、（Ｌ３）は
出力されるデータがＬレベルの場合である。
介してI/O線対に伝送されるメモリセルのデータを表わ
す。この例ではI/O線対の0〜nまでに同じデータが読み
だされるとする。RD0、/RD0は第１系統の基準相補デー
タ線対を伝送されるデータ、RDLは中間保持回路のデー
タ保持制御信号、OD0F、/OD0Fは基準中間保持回路LA0の
有効データ検知回路13510に入力されるOD0F、/OD0Fのデ
ータ、ODiはその他の中間保持回路LAiより出力される第
２系統のシングルデータ線ODiを伝送されるデータ、/OE
MFは基準中間保持回路LA0の出力ををプリチャージする
信号、OEM0は基準中間保持回路LA0内の有効データ検知
回路13510の検知結果である基準データ出力制御信号、D
Qiは入出力端子DQiから出力されるデータであり、この
タイミングチャートの例では、0〜nまで同じデータが出
力される。図３０において（Ｈ３）は入出力端子DQiか
ら出力されるデータがＨレベルである場合、（Ｌ３）は
出力されるデータがＬレベルの場合である。
【０１２８】時刻T30に指定されたアドレスのメモリセ
ルのデータがビット線対、センスアンプを介してI/O線
対に現れる。このデータを以下有効データと呼ぶ。
ルのデータがビット線対、センスアンプを介してI/O線
対に現れる。このデータを以下有効データと呼ぶ。
【０１２９】時刻T31にプリアンプが活性化され、第１
系統の基準相補データ線対RD0にはＬが出力、/RD0には
Ｈが出力される。（プリアンプ活性化信号PAEは図示せ
ず）
系統の基準相補データ線対RD0にはＬが出力、/RD0には
Ｈが出力される。（プリアンプ活性化信号PAEは図示せ
ず）
【０１３０】時刻T32にこの第１系統の基準相補データ
線対RD0,/RD0を伝送される有効データが、図２８に示さ
れる基準中間保持回路LA0に到達すると、基準中間保持
回路LA0のＮＡＮＤゲート13521、13522で構成される保
持回路13520に相補となった有効データを取り込み、Ｎ
ＡＮＤゲート13521の出力はＬレベル、13522の出力はＨ
レベルとなる。今、データ保持制御信号RDLがＨレベル
であるため、この相補データがＮＡＮＤゲート13531、1
3532で反転され、複合ゲートである13550、13540に伝送
される。さらに、プリチャージ信号/OEMFは既にＬレベ
ルであるから、これらのデータは、各々自動的に保持さ
れるとともに、各々/OD0FがＬレベル、OD0FがＨレベル
が出力される。
線対RD0,/RD0を伝送される有効データが、図２８に示さ
れる基準中間保持回路LA0に到達すると、基準中間保持
回路LA0のＮＡＮＤゲート13521、13522で構成される保
持回路13520に相補となった有効データを取り込み、Ｎ
ＡＮＤゲート13521の出力はＬレベル、13522の出力はＨ
レベルとなる。今、データ保持制御信号RDLがＨレベル
であるため、この相補データがＮＡＮＤゲート13531、1
3532で反転され、複合ゲートである13550、13540に伝送
される。さらに、プリチャージ信号/OEMFは既にＬレベ
ルであるから、これらのデータは、各々自動的に保持さ
れるとともに、各々/OD0FがＬレベル、OD0FがＨレベル
が出力される。
【０１３１】時刻T33にこの/OD0F、OD0Fが相補なデータ
となったのを、図２８に示される有効データ検知回路13
510が検知し、ＮＯＲゲート13511の出力がＬレベルとな
り、インバータ15312で反転され、基準データ出力制御
信号OEM0はＨレベルとなる。
となったのを、図２８に示される有効データ検知回路13
510が検知し、ＮＯＲゲート13511の出力がＬレベルとな
り、インバータ15312で反転され、基準データ出力制御
信号OEM0はＨレベルとなる。
【０１３２】時刻T34には、各メインアンプMAiが有効デ
ータ検知回路13510の検知結果を受けて、入出力端子DQi
から出力可能状態となる。第２系統のシングルデータ線
ODiを伝送される有効データが各メインアンプに到達す
ると、OEM0がＨレベルで、シングルデータ線ODiのデー
タがＬレベルである、ＮＡＮＤゲート13728の出力はＨ
レベル、ＮＡＮＤゲート13729の出力はＬレベルとな
る。このＮＡＮＤゲート13728の出力を受けてインバー
タ13722はＬレベルを出力、故にＮチャネル型トランジ
スタ13726は非導通となる。一方、ＮＡＮＤゲート13729
の出力はＬレベルであるからＰチャネル型トランジスタ
13724pは導通する。このＰチャネル型トランジスタ1372
4pのソース電位は、予め、充電用Ｎチャネル型トランジ
スタ13723によりVccーVth（VthはＮチャネル型トランジ
スタ13723のしきい値電圧）の電位に充電されており、
さらに、ＮＡＮＤゲート13729の出力がＬレベルになる
とインバータ13721の出力がＨレベルとなってブースト
用容量13724cの片方の電極に与えられる。そのため、ブ
ースト用容量13724cの他方の電極と接続されるＰチャネ
ル型トランジスタ13724pのソース側の電位はVcc−Vth＋
αの電位にブーストされる。ゆえに、Ｎチャネル型トラ
ンジスタ13725のゲートにはVcc−Vth＋αの電位が与え
られ、入出力端子DQiからは電源電位に等しいＨレベル
のデータがドライブ出力される。（Ｌ２）で示される期
間も入出力端子DQiから出力されるデータがＬレベルの
場合、すなわち、メモリセルからビット線対、センスア
ンプを介してI/O線対に現れる有効データが逆の場合を
示したもので、T31〜T34で表わされる時刻の動作は、同
様である。
ータ検知回路13510の検知結果を受けて、入出力端子DQi
から出力可能状態となる。第２系統のシングルデータ線
ODiを伝送される有効データが各メインアンプに到達す
ると、OEM0がＨレベルで、シングルデータ線ODiのデー
タがＬレベルである、ＮＡＮＤゲート13728の出力はＨ
レベル、ＮＡＮＤゲート13729の出力はＬレベルとな
る。このＮＡＮＤゲート13728の出力を受けてインバー
タ13722はＬレベルを出力、故にＮチャネル型トランジ
スタ13726は非導通となる。一方、ＮＡＮＤゲート13729
の出力はＬレベルであるからＰチャネル型トランジスタ
13724pは導通する。このＰチャネル型トランジスタ1372
4pのソース電位は、予め、充電用Ｎチャネル型トランジ
スタ13723によりVccーVth（VthはＮチャネル型トランジ
スタ13723のしきい値電圧）の電位に充電されており、
さらに、ＮＡＮＤゲート13729の出力がＬレベルになる
とインバータ13721の出力がＨレベルとなってブースト
用容量13724cの片方の電極に与えられる。そのため、ブ
ースト用容量13724cの他方の電極と接続されるＰチャネ
ル型トランジスタ13724pのソース側の電位はVcc−Vth＋
αの電位にブーストされる。ゆえに、Ｎチャネル型トラ
ンジスタ13725のゲートにはVcc−Vth＋αの電位が与え
られ、入出力端子DQiからは電源電位に等しいＨレベル
のデータがドライブ出力される。（Ｌ２）で示される期
間も入出力端子DQiから出力されるデータがＬレベルの
場合、すなわち、メモリセルからビット線対、センスア
ンプを介してI/O線対に現れる有効データが逆の場合を
示したもので、T31〜T34で表わされる時刻の動作は、同
様である。
【０１３３】以上の様に、３値制御される第１系統の基
準相補データ線対RD0,/RD0を伝送された有効データが基
準中間保持回路LA0に到達、さらに出力されたことを基
準中間保持回路LA0内の有効データ検知回路13510で検知
し、その検知信号に応じた信号OEM0で、第２系統の２値
制御されるシングルデータ線OD0〜ODnを伝送される有効
データを対応するメインアンプから入出力端子DQ1〜DQn
を介して出力するタイミングを制御する。
準相補データ線対RD0,/RD0を伝送された有効データが基
準中間保持回路LA0に到達、さらに出力されたことを基
準中間保持回路LA0内の有効データ検知回路13510で検知
し、その検知信号に応じた信号OEM0で、第２系統の２値
制御されるシングルデータ線OD0〜ODnを伝送される有効
データを対応するメインアンプから入出力端子DQ1〜DQn
を介して出力するタイミングを制御する。
【０１３４】実施の形態１４．図３１は、この発明の実
施の形態１４を示すブロック図である。実施の形態１３
に示される構成では、基準相補データ線対が１つのアレ
イブロックの第１系統のデータ線ｎ＋１組中に１組設け
られていたが、図３１では、第１系統のデータ線ｎ＋１
組中に２組設ける。実施の形態１４において、第１系統
データ線領域14400中に基準となる相補データ線対が２
対あり、その他の同系統のデータ線はシングルデータ
線、第２系統データ線領域14600はすべてシングルデー
タ線で構成される。
施の形態１４を示すブロック図である。実施の形態１３
に示される構成では、基準相補データ線対が１つのアレ
イブロックの第１系統のデータ線ｎ＋１組中に１組設け
られていたが、図３１では、第１系統のデータ線ｎ＋１
組中に２組設ける。実施の形態１４において、第１系統
データ線領域14400中に基準となる相補データ線対が２
対あり、その他の同系統のデータ線はシングルデータ
線、第２系統データ線領域14600はすべてシングルデー
タ線で構成される。
【０１３５】実施の形態１４においては、基準相補デー
タ線対がRD0,/RD0、RDm+1,/RDm+1、基準中間保持回路が
LA0、LAm+1である。メインアンプMA0〜MAmは基準中間保
持回路LA0から出力される基準出力制御信号OEM0で制御
され、メインアンプMAm+1〜MAnは基準中間保持回路LAm+
1から出力される基準出力制御信号OEMm+1で制御され
る。各基準回路の詳細、及び動作については、実施の形
態１３と同じである。
タ線対がRD0,/RD0、RDm+1,/RDm+1、基準中間保持回路が
LA0、LAm+1である。メインアンプMA0〜MAmは基準中間保
持回路LA0から出力される基準出力制御信号OEM0で制御
され、メインアンプMAm+1〜MAnは基準中間保持回路LAm+
1から出力される基準出力制御信号OEMm+1で制御され
る。各基準回路の詳細、及び動作については、実施の形
態１３と同じである。
【０１３６】また、この基準相補データ線対の数をさら
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対を共通に設けるこ
とも可能である。
に増加させることも可能である。さらに、複数のアレイ
ブロックに対して基準相補データ線対を共通に設けるこ
とも可能である。
【０１３７】
【発明の効果】以上のように、この発明による半導体集
積回路は、３値制御され、有効データが伝送されるとき
互いに相補なデータが伝送される１対の相補データ線対
と、２値制御され、相補データ線対と同系統のデータを
伝送するシングルデータ線と、相補データ線対を伝送さ
れるデータが互いに相補なデータへ変化したのを検知す
ることで、有効データの到達を確認し、シングルデータ
線を伝送されるデータに応じたデータの制御を行うデー
タ制御信号を発生する有効データ検知回路とを有するよ
う構成したので、高速化に有効な相補データ線対を伝送
されるデータの制御タイミングでシングルデータ線を伝
送されるデータの制御を行うことができ、高速化とチッ
プ縮小を同時に行うことができる。
積回路は、３値制御され、有効データが伝送されるとき
互いに相補なデータが伝送される１対の相補データ線対
と、２値制御され、相補データ線対と同系統のデータを
伝送するシングルデータ線と、相補データ線対を伝送さ
れるデータが互いに相補なデータへ変化したのを検知す
ることで、有効データの到達を確認し、シングルデータ
線を伝送されるデータに応じたデータの制御を行うデー
タ制御信号を発生する有効データ検知回路とを有するよ
う構成したので、高速化に有効な相補データ線対を伝送
されるデータの制御タイミングでシングルデータ線を伝
送されるデータの制御を行うことができ、高速化とチッ
プ縮小を同時に行うことができる。
【０１３８】さらに、相補データ線対、シングルデータ
線が、増幅器又は保持回路で区切られた複数の系統のう
ち、増幅器から出力され保持回路に入力されるデータを
伝送する第１の系統のデータ線であるよう構成したの
で、配線レイアウトが複雑な系統や、特に配線領域が大
きい系統などの局所的な系統に限って有効的にレイアウ
トすることができる。
線が、増幅器又は保持回路で区切られた複数の系統のう
ち、増幅器から出力され保持回路に入力されるデータを
伝送する第１の系統のデータ線であるよう構成したの
で、配線レイアウトが複雑な系統や、特に配線領域が大
きい系統などの局所的な系統に限って有効的にレイアウ
トすることができる。
【０１３９】さらに、データ制御信号は、前記第１の系
統のデータ線のデータを前記保持回路に保持するタイミ
ングを制御するデータ保持制御信号であるよう構成した
ので、シングルデータ線を伝送される有効データが保持
回路に保持されるタイミングをデータの伝送速度に応じ
て自動的に生成することができる。
統のデータ線のデータを前記保持回路に保持するタイミ
ングを制御するデータ保持制御信号であるよう構成した
ので、シングルデータ線を伝送される有効データが保持
回路に保持されるタイミングをデータの伝送速度に応じ
て自動的に生成することができる。
【０１４０】また、相補データ線１対に対し、複数のシ
ングルデータ線からなるグループを複数有するよう構成
したので、メモリアレイブロックの数、配置、メモリの
ビット数に応じてデータ線の配線レイアウトができる。
ングルデータ線からなるグループを複数有するよう構成
したので、メモリアレイブロックの数、配置、メモリの
ビット数に応じてデータ線の配線レイアウトができる。
【０１４１】有効データ検知回路をシングルデータ線に
接続される増幅器ごとに備え、前記データ制御信号が対
応する増幅器の出力を制御するよう構成したので、各増
幅器への有効データの到達時間に対してロスのないタイ
ミングでデータの制御ができ、アクセスの高速化ができ
る。
接続される増幅器ごとに備え、前記データ制御信号が対
応する増幅器の出力を制御するよう構成したので、各増
幅器への有効データの到達時間に対してロスのないタイ
ミングでデータの制御ができ、アクセスの高速化ができ
る。
【０１４２】この発明に係る半導体集積回路は、３値制
御され、有効なデータ伝送されるとき互いに相補なデー
タが伝送される１対の相補データ線対と、２値制御さ
れ、前記相補データ線対と同系統の第１の系統データを
伝送するシングルデータ線と、相補データ線対を伝送さ
れるデータが相補なデータへ変化したのを検知すること
で、有効データの到達を確認し、次の系統のデータ線を
伝送されるデータの制御を行う信号を発生する有効デー
タ検知回路を有するよう構成したので、レイアウト面積
を縮小し、アクセスも高速化することができる。
御され、有効なデータ伝送されるとき互いに相補なデー
タが伝送される１対の相補データ線対と、２値制御さ
れ、前記相補データ線対と同系統の第１の系統データを
伝送するシングルデータ線と、相補データ線対を伝送さ
れるデータが相補なデータへ変化したのを検知すること
で、有効データの到達を確認し、次の系統のデータ線を
伝送されるデータの制御を行う信号を発生する有効デー
タ検知回路を有するよう構成したので、レイアウト面積
を縮小し、アクセスも高速化することができる。
【０１４３】また、この発明に係る半導体集積回路は、
複数のワード線と、複数のワード線と交差して配置され
た複数のビット線と、複数のワード線とビット線の交点
に対応して配置された複数のメモリセルと、複数のビッ
ト線に対応して設けられた複数のセンスアンプとを有す
るメモリセルアレイブロックと、メモリセルアレイブロ
ックに対応して設けられた複数のI/O線対と、複数のI/O
線対のうち所定のI/O線対を伝送されるデータに応じた
データを２本１組の相補データ線対で伝送する基準相補
データ線対と、基準相補データ線対を伝送されるデータ
が互いに相補なデータとなったことを検知する有効デー
タ検知回路と、複数のI/O線対のうち他のI/O線対を伝送
されるデータに応じたデータを伝送するシングルデータ
線と、有効データ検知回路の検知結果を受け、前記シン
グルデータ線を入力とし、前記シングルデータ線を伝送
されるデータに応じたデータを出力するドライブ回路と
を有するよう構成したので、レイアウト面積を縮小し、
かつ、有効データを保持、ドライブ出力などのタイミン
グ制御が高速化され、アクセス速度を速くすることがで
きる。
複数のワード線と、複数のワード線と交差して配置され
た複数のビット線と、複数のワード線とビット線の交点
に対応して配置された複数のメモリセルと、複数のビッ
ト線に対応して設けられた複数のセンスアンプとを有す
るメモリセルアレイブロックと、メモリセルアレイブロ
ックに対応して設けられた複数のI/O線対と、複数のI/O
線対のうち所定のI/O線対を伝送されるデータに応じた
データを２本１組の相補データ線対で伝送する基準相補
データ線対と、基準相補データ線対を伝送されるデータ
が互いに相補なデータとなったことを検知する有効デー
タ検知回路と、複数のI/O線対のうち他のI/O線対を伝送
されるデータに応じたデータを伝送するシングルデータ
線と、有効データ検知回路の検知結果を受け、前記シン
グルデータ線を入力とし、前記シングルデータ線を伝送
されるデータに応じたデータを出力するドライブ回路と
を有するよう構成したので、レイアウト面積を縮小し、
かつ、有効データを保持、ドライブ出力などのタイミン
グ制御が高速化され、アクセス速度を速くすることがで
きる。
【０１４４】さらに、ドライブ回路は中間保持回路であ
るよう構成したので、メモリセルから入出力端子までの
データの読み出しが外部のマスタークロックに同期して
数段階になっているパイプライン方式が用いられている
半導体集積回路において確実なデータの保持、ドライブ
出力を行い、データ伝送速度を速くすることができる。
るよう構成したので、メモリセルから入出力端子までの
データの読み出しが外部のマスタークロックに同期して
数段階になっているパイプライン方式が用いられている
半導体集積回路において確実なデータの保持、ドライブ
出力を行い、データ伝送速度を速くすることができる。
【０１４５】さらに、ドライブ回路はメインアンプであ
るよう構成したので、入出力端子からの出力のアクセス
速度を高速化することができる。
るよう構成したので、入出力端子からの出力のアクセス
速度を高速化することができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１に示したＤＲＡＭの１つのアレイブロッ
クとそれに対応する中間保持領域、第２系統データ線領
域、メインアンプ領域の構成を示すブロック図である。
クとそれに対応する中間保持領域、第２系統データ線領
域、メインアンプ領域の構成を示すブロック図である。
【図３】 図１に示したＤＲＡＭの１つのアレイブロッ
クに対応するプリアンプ領域、第１系統データ線領域、
中間保持領域の構成を示すブロック図である。
クに対応するプリアンプ領域、第１系統データ線領域、
中間保持領域の構成を示すブロック図である。
【図４】 図３に示した基準プリアンプPAnの回路図で
ある。
ある。
【図５】 図３に示したプリアンプPA0〜PAn-1の回路図
である。
である。
【図６】 図３に示した基準中間保持回路LAnの回路図
である。
である。
【図７】 図６に示した有効データ検知回路の回路図で
ある。
ある。
【図８】 図３に示した中間保持回路LA0〜LAn-1の回路
図である。
図である。
【図９】 この発明の実施の形態１のＤＲＡＭの動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１０】 図７に示した有効データ検知回路の他の例
を示す回路図である。
を示す回路図である。
【図１１】 この発明の実施の形態２を示すプリアンプ
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
【図１２】 この発明の実施の形態３を示すプリアンプ
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
【図１３】 この発明の実施の形態４を示すプリアンプ
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
【図１４】 この発明の実施の形態５を示すプリアンプ
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
【図１５】 この発明の実施の形態６を示すプリアンプ
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
領域、第１系統データ線領域、中間保持領域の構成を示
すブロック図である。
【図１６】 この発明の実施の形態７を示す１つのアレ
イブロックとそれに対応する第１系統データ線領域、中
間保持領域、第２系統データ線領域、メインアンプ領域
の構成を示すブロック図である。
イブロックとそれに対応する第１系統データ線領域、中
間保持領域、第２系統データ線領域、メインアンプ領域
の構成を示すブロック図である。
【図１７】 図１６に示した基準中間保持回路プリアン
プLA0の回路図である。
プLA0の回路図である。
【図１８】 図１６に示した基準メインアンプMA0の回
路図である。
路図である。
【図１９】 図１６に示したメインアンプの回路図MA1
〜MAnである。
〜MAnである。
【図２０】 この発明の実施の形態７のＤＲＡＭの動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図２１】 この発明の実施の形態８を示す第１系統デ
ータ線領域、中間保持回路領域、第２系統のデータ線領
域、メインアンプ領域の構成を示すブロック図である。
ータ線領域、中間保持回路領域、第２系統のデータ線領
域、メインアンプ領域の構成を示すブロック図である。
【図２２】 この発明の実施の形態９を示す第１系統デ
ータ線領域、中間保持回路領域、第２系統のデータ線領
域、メインアンプ領域の構成を示すブロック図である。
ータ線領域、中間保持回路領域、第２系統のデータ線領
域、メインアンプ領域の構成を示すブロック図である。
【図２３】 この発明の実施の形態１０を示す第１系統
データ線領域、中間保持回路領域、第２系統のデータ線
領域、メインアンプ領域の構成を示すブロック図であ
る。
データ線領域、中間保持回路領域、第２系統のデータ線
領域、メインアンプ領域の構成を示すブロック図であ
る。
【図２４】 この発明の実施の形態１１を示す第１系統
データ線領域、中間保持回路領域、第２系統のデータ線
領域、メインアンプ領域の構成を示すブロック図であ
る。
データ線領域、中間保持回路領域、第２系統のデータ線
領域、メインアンプ領域の構成を示すブロック図であ
る。
【図２５】 この発明の実施の形態１２を示す第１系統
データ線領域、中間保持回路領域、第２系統のデータ線
領域、メインアンプ領域の構成を示すブロック図であ
る。
データ線領域、中間保持回路領域、第２系統のデータ線
領域、メインアンプ領域の構成を示すブロック図であ
る。
【図２６】 この発明の実施の形態１３を示す１つのア
レイブロックに対応する第１系統データ線領域、中間保
持領域、第２系統データ線領域、メインアンプ領域の構
成を示すブロック図である。
レイブロックに対応する第１系統データ線領域、中間保
持領域、第２系統データ線領域、メインアンプ領域の構
成を示すブロック図である。
【図２７】 図２６に示した基準中間保持回路LA0の回
路図である。
路図である。
【図２８】 図２７に示した有効データ検知回路の回路
図である。
図である。
【図２９】 図２６に示したメインアンプMA0〜MAnの回
路図である
路図である
【図３０】 この発明の実施の形態１３のＤＲＡＭの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図３１】 この発明の実施の形態１４を示す第１系統
データ線領域、中間保持回路領域、第２系統データ線領
域、メインアンプ領域の構成を示すブロック図である。
データ線領域、中間保持回路領域、第２系統データ線領
域、メインアンプ領域の構成を示すブロック図である。
【図３２】 従来のＤＲＡＭの１つのアレイブロックと
それに対応する第１系統データ線領域、中間保持領域、
第２系統データ線領域、メインアンプ領域の構成を示す
ブロック図である。
それに対応する第１系統データ線領域、中間保持領域、
第２系統データ線領域、メインアンプ領域の構成を示す
ブロック図である。
【図３３】 図３２に示す従来のＤＲＡＭの動作を示す
タイミングチャートである。
タイミングチャートである。
WL ワード線、 BL,/BL ビット線対、M.C メモリ
セル、 S.A、センスアンプRD 第１系統のデータ
線、 /RD 第１系統のデータ線、OD 第２系統のデ
ータ線、 /OD 第２系統のデータ線、PA プリアン
プ、 LA 中間保持回路、 MA メインアンプ、RD
L データ保持制御信号、OEMD データ出力制御信号、
OEM0 データ出力制御信号、1510、7730、13510
有効データ検知回路、1001 アレイブロック、 1100
メモリセルアレイブロック、1200 I/O線対領域、 1
300 P.A領域、 1400 第１系統データ線領域、1600
第２系統データ線領域、 1500 中間保持回路領
域、1700 M.A領域、 1010 入出力端子群、
セル、 S.A、センスアンプRD 第１系統のデータ
線、 /RD 第１系統のデータ線、OD 第２系統のデ
ータ線、 /OD 第２系統のデータ線、PA プリアン
プ、 LA 中間保持回路、 MA メインアンプ、RD
L データ保持制御信号、OEMD データ出力制御信号、
OEM0 データ出力制御信号、1510、7730、13510
有効データ検知回路、1001 アレイブロック、 1100
メモリセルアレイブロック、1200 I/O線対領域、 1
300 P.A領域、 1400 第１系統データ線領域、1600
第２系統データ線領域、 1500 中間保持回路領
域、1700 M.A領域、 1010 入出力端子群、
Claims (11)
- 【請求項１】 ３値制御され、有効データが伝送される
とき互いに相補なデータが伝送される１対の相補データ
線対と、 ２値制御され、前記相補データ線対と同系統のデータを
伝送するシングルデータ線と、 前記相補データ線対を伝送されるデータが互いに相補な
データへ変化したのを検知することで、有効データの到
達を確認し、前記シングルデータ線を伝送されるデータ
に応じたデータの制御を行うデータ制御信号を発生する
有効データ検知回路とを有する半導体集積回路。 - 【請求項２】 前記相補データ線対、前記シングルデー
タ線が、増幅器又は保持回路で区切られた複数の系統の
うち、増幅器から出力され保持回路に入力されるデータ
を伝送する第１の系統のデータ線である請求項１記載の
半導体集積回路。 - 【請求項３】 前記データ制御信号は、前記第１の系統
のデータ線のデータを前記保持回路に保持するタイミン
グを制御するデータ保持制御信号である請求項２記載の
半導体集積回路。 - 【請求項４】 前記データ制御信号は、保持回路から出
力され増幅器に入力されるデータを伝送する第２の系統
のデータ線のデータに応じたデータを出力端子から外部
へ出力するタイミングを制御するデータ出力制御信号で
ある請求項１記載の半導体集積回路。 - 【請求項５】 前記相補データ線１対に対し、複数の前
記シングルデータ線からなるグループを複数有する請求
項１記載の半導体集積回路。 - 【請求項６】 前記有効データ検知回路を前記シングル
データ線に接続される増幅器ごとに備え、前記データ制
御信号が対応する増幅器の出力を制御する請求項１記載
の半導体集積回路。 - 【請求項７】 ３値制御され、有効なデータが伝送され
るとき互いに相補なデータが伝送される１対の相補デー
タ線対と、 ２値制御され、前記相補データ線対と同系統の第１の系
統データを伝送するシングルデータ線と、 前記相補データ線対を伝送されるデータが互いに相補な
データへ変化したのを検知することで、有効データの到
達を確認し、次の系統のデータ線を伝送されるデータの
制御を行う信号を発生する有効データ検知回路を有する
半導体集積回路。 - 【請求項８】 複数のワード線と、前記複数のワード線
と交差して配置された複数のビット線と、前記複数のワ
ード線とビット線の交点に対応して配置された複数のメ
モリセルと、前記複数のビット線に対応して設けられた
複数のセンスアンプとを有するメモリセルアレイブロッ
クと、 前記メモリセルアレイブロックに対応して設けられた複
数のI/O線対と、 前記複数のI/O線対のうち所定のI/O線対を伝送されるデ
ータに応じたデータを２本１組の相補データ線対で伝送
する基準相補データ線対と、 前記基準相補データ線対を伝送されるデータが互いに相
補なデータとなったことを検知する有効データ検知回路
と、 前記複数のI/O線対のうち他のI/O線対を伝送されるデー
タに応じたデータを伝送するシングルデータ線と、 前記有効データ検知回路の検知結果を受け、前記シング
ルデータ線を入力とし、前記シングルデータ線を伝送さ
れるデータに応じたデータを出力するドライブ回路とを
有する半導体集積回路。 - 【請求項９】 前記ドライブ回路は中間保持回路である
請求項８記載の半導体集積回路 - 【請求項１０】 前記ドライブ回路はメインアンプであ
る請求項８記載の半導体集積回路。 - 【請求項１１】 前記複数のI/O線対と対応して設けら
れた複数のプリアンプを有し、前記相補データ線対及び
前記シングルデータ線対は各々対応するプリアンプの出
力である請求項８記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063405A JPH11260059A (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路 |
| US09/138,409 US5991210A (en) | 1998-03-13 | 1998-08-24 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063405A JPH11260059A (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260059A true JPH11260059A (ja) | 1999-09-24 |
Family
ID=13228372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10063405A Pending JPH11260059A (ja) | 1998-03-13 | 1998-03-13 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5991210A (ja) |
| JP (1) | JPH11260059A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232571A (ja) * | 2009-03-30 | 2010-10-14 | Panasonic Corp | 固体撮像素子及び固体撮像装置 |
| US8737144B2 (en) * | 2011-12-29 | 2014-05-27 | Stmicroelectronics International N.V. | Memory architecture and design methodology with adaptive read |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414792A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Semiconductor storage device |
| JP2712128B2 (ja) * | 1988-10-11 | 1998-02-10 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0554651A (ja) * | 1991-08-29 | 1993-03-05 | Nec Corp | 半導体メモリ回路 |
| JPH07271712A (ja) * | 1994-03-29 | 1995-10-20 | Japan Radio Co Ltd | メモリアクセス方法及びこれを用いたフレームメモリアクセス装置 |
| JP3028913B2 (ja) * | 1994-11-10 | 2000-04-04 | 株式会社東芝 | 半導体記憶装置 |
| JPH09139073A (ja) * | 1995-11-14 | 1997-05-27 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-03-13 JP JP10063405A patent/JPH11260059A/ja active Pending
- 1998-08-24 US US09/138,409 patent/US5991210A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5991210A (en) | 1999-11-23 |
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