JP2002230998A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002230998A JP2002230998A JP2001025173A JP2001025173A JP2002230998A JP 2002230998 A JP2002230998 A JP 2002230998A JP 2001025173 A JP2001025173 A JP 2001025173A JP 2001025173 A JP2001025173 A JP 2001025173A JP 2002230998 A JP2002230998 A JP 2002230998A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control circuit
- circuit
- sense amplifier
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 不良メモリセルを高速に検出することができ
る半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、奇数番目の
ビット線対に対応するセンスアンプを駆動するためのセ
ンスアンプ信号と偶数番目のビット線対に対応するセン
スアンプとの動作タイミングを制御する制御回路１１０
および１１２を含む。制御回路１１０および１１２によ
り、隣接するビット線対のそれぞれに対して設けられる
センスアンプの動作タイミングをずらす。
る半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、奇数番目の
ビット線対に対応するセンスアンプを駆動するためのセ
ンスアンプ信号と偶数番目のビット線対に対応するセン
スアンプとの動作タイミングを制御する制御回路１１０
および１１２を含む。制御回路１１０および１１２によ
り、隣接するビット線対のそれぞれに対して設けられる
センスアンプの動作タイミングをずらす。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にセンスアンプの動作タイミングを制御する
ことができる構成を有する半導体記憶装置に関するもの
である。
に関し、特にセンスアンプの動作タイミングを制御する
ことができる構成を有する半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】従来のダイナミックランダムアクセスメ
モリの主要部の構成について説明する。なお、信号名の
先頭に“Ｚ”がつく信号は、Ｌアクティブの信号を表し
ている。従来の半導体記憶装置は、図１３に示すよう
に、複数のメモリセルと、行方向に配置される複数のワ
ード線と、列方向に配置される複数のビット線とを含
む。図において、１は、メモリセルを、ＷＬは、ワード
線を、ＢＬ＜ｉ＞，ＺＢＬ＜ｉ＞は、ビット線対を表し
ている（ｉ＝０，１，…） 各ビット線対は、センスアンプ部２を介して図示しない
データバスと接続される。ビット線対ＢＬ＜ｋ＞，ＺＢ
Ｌ＜ｋ＞は、メモリ領域を挟んで左側に配置されるセン
スアンプブロックＳＢ０に含まれるセンスアンプ部２と
接続され、ビット線対ＢＬ＜ｋ＋１＞，ＺＢＬ＜ｋ＋１
＞は、メモリ領域を挟んで右側に配置されるセンスアン
プブロックＳＢ１に含まれるセンスアンプ部２と接続さ
れる（ｋ＝０，２，４，…）。
モリの主要部の構成について説明する。なお、信号名の
先頭に“Ｚ”がつく信号は、Ｌアクティブの信号を表し
ている。従来の半導体記憶装置は、図１３に示すよう
に、複数のメモリセルと、行方向に配置される複数のワ
ード線と、列方向に配置される複数のビット線とを含
む。図において、１は、メモリセルを、ＷＬは、ワード
線を、ＢＬ＜ｉ＞，ＺＢＬ＜ｉ＞は、ビット線対を表し
ている（ｉ＝０，１，…） 各ビット線対は、センスアンプ部２を介して図示しない
データバスと接続される。ビット線対ＢＬ＜ｋ＞，ＺＢ
Ｌ＜ｋ＞は、メモリ領域を挟んで左側に配置されるセン
スアンプブロックＳＢ０に含まれるセンスアンプ部２と
接続され、ビット線対ＢＬ＜ｋ＋１＞，ＺＢＬ＜ｋ＋１
＞は、メモリ領域を挟んで右側に配置されるセンスアン
プブロックＳＢ１に含まれるセンスアンプ部２と接続さ
れる（ｋ＝０，２，４，…）。
【０００３】センスアンプ部２は、図１４に示すよう
に、対応するビット線対の電位差を検出するためのセン
スアンプＳＡと対応するビット線対をイコライズ・プリ
チャージするためのイコライズ・プリチャージ回路ＥＱ
とを含む。
に、対応するビット線対の電位差を検出するためのセン
スアンプＳＡと対応するビット線対をイコライズ・プリ
チャージするためのイコライズ・プリチャージ回路ＥＱ
とを含む。
【０００４】図１３を参照して、センスアンプブロック
ＳＢ０に含まれるセンスアンプＳＡは、センスアンプ活
性化信号ＳＯＮ＜０＞により、センスアンプブロックＳ
Ｂ１に含まれるセンスアンプＳＡは、センスアンプ活性
化信号ＳＯＮ＜１＞により活性化する。
ＳＢ０に含まれるセンスアンプＳＡは、センスアンプ活
性化信号ＳＯＮ＜０＞により、センスアンプブロックＳ
Ｂ１に含まれるセンスアンプＳＡは、センスアンプ活性
化信号ＳＯＮ＜１＞により活性化する。
【０００５】イコライズ・プリチャージ回路ＥＱは、イ
コライズ信号ＥＱに応答してリファレンス電圧ＶＢＬを
供給する配線ＶＢＬと対応するビット線対とを所定のタ
イミングで電気的に接続する。
コライズ信号ＥＱに応答してリファレンス電圧ＶＢＬを
供給する配線ＶＢＬと対応するビット線対とを所定のタ
イミングで電気的に接続する。
【０００６】メモリセルへのデータの書込およびメモリ
セルからのデータの読出動作にあたり、ビット線対はあ
らかじめリファレンス電位ＶＢＬにプリチャージされ
る。
セルからのデータの読出動作にあたり、ビット線対はあ
らかじめリファレンス電位ＶＢＬにプリチャージされ
る。
【０００７】読出動作時、外部から入力されるアドレス
信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａ１２により、対応するワ
ード線ＷＬがＨレベルに駆動される。当該ワード線ＷＬ
と接続されるメモリセル１のデータが読出され、ビット
線の電位が変化する。続いてセンスアンプ活性化信号が
Ｈレベルになる。センスアンプＳＡは、対となるビット
線間の電位差を差動増幅し、ビット線のデータを“Ｈ”
または“Ｌ”に確定する。
信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａ１２により、対応するワ
ード線ＷＬがＨレベルに駆動される。当該ワード線ＷＬ
と接続されるメモリセル１のデータが読出され、ビット
線の電位が変化する。続いてセンスアンプ活性化信号が
Ｈレベルになる。センスアンプＳＡは、対となるビット
線間の電位差を差動増幅し、ビット線のデータを“Ｈ”
または“Ｌ”に確定する。
【０００８】センスアンプＳＡは、図１５に示すよう
に、ＰＭＯＳトランジスタＴ０〜Ｔ２およびＮＭＯＳト
ランジスタＴ３〜Ｔ５、ならびにインバータＩ０を含
む。
に、ＰＭＯＳトランジスタＴ０〜Ｔ２およびＮＭＯＳト
ランジスタＴ３〜Ｔ５、ならびにインバータＩ０を含
む。
【０００９】トランジスタＴ０は、電源電圧を受けるノ
ードＶｃｃとノードＺ０との間に接続され、ゲートにイ
ンバータＩ０の出力を受ける。トランジスタＴ５は、ノ
ードＺ１と接地電圧を受けるノードＧＮＤとの間に接続
され、ゲートにセンスアンプ活性化信号ＳＯＮを受け
る。インバータＩ０は、センスアンプ活性化信号ＳＯＮ
を反転して出力する。
ードＶｃｃとノードＺ０との間に接続され、ゲートにイ
ンバータＩ０の出力を受ける。トランジスタＴ５は、ノ
ードＺ１と接地電圧を受けるノードＧＮＤとの間に接続
され、ゲートにセンスアンプ活性化信号ＳＯＮを受け
る。インバータＩ０は、センスアンプ活性化信号ＳＯＮ
を反転して出力する。
【００１０】トランジスタＴ１は、ノードＺ０とノード
Ｚ３との間に接続され、トランジスタＴ３はノードＺ３
とノードＺ１との間に接続される。トランジスタＴ２
は、ノードＺ０とノードＺ４との間に接続され、トラン
ジスタＴ４は、ノードＺ４とノードＺ１との間に接続さ
れる。トランジスタＴ１およびＴ３のそれぞれのゲート
は、ノードＺ４においてビット線ＢＬと接続され、トラ
ンジスタＴ２およびＴ４のそれぞれのゲートは、ノード
Ｚ３においてビット線ＺＢＬと接続される。センスアン
プ活性化信号ＳＯＮがＨになると、ビット線対の電位差
に応じて、一方のビット線がＧＮＤレベルに、他方のビ
ット線がＶｃｃレベルに駆動される。
Ｚ３との間に接続され、トランジスタＴ３はノードＺ３
とノードＺ１との間に接続される。トランジスタＴ２
は、ノードＺ０とノードＺ４との間に接続され、トラン
ジスタＴ４は、ノードＺ４とノードＺ１との間に接続さ
れる。トランジスタＴ１およびＴ３のそれぞれのゲート
は、ノードＺ４においてビット線ＢＬと接続され、トラ
ンジスタＴ２およびＴ４のそれぞれのゲートは、ノード
Ｚ３においてビット線ＺＢＬと接続される。センスアン
プ活性化信号ＳＯＮがＨになると、ビット線対の電位差
に応じて、一方のビット線がＧＮＤレベルに、他方のビ
ット線がＶｃｃレベルに駆動される。
【００１１】センスアンプＳＡと制御回路との関係につ
いて、図１６を用いて説明する。図１６を参照して、従
来の半導体記憶装置は、外部ロウアドレスストローブ信
号ｅｘｔ．ＺＲＡＳを受けて内部信号ＺＳＯＮＭを出力
する内部回路１００と、外部アドレス信号ｅｘｔ．Ａ０
〜ｅｘｔ．Ａ１２を受けてブロック選択信号ＢＳ＜０＞
〜ＢＳ＜１５＞を出力するブロック選択回路１０２と、
リファレンス電圧ＶＢＬを発生するＶＢＬ発生回路１０
４と、ブロック選択信号と内部信号ＺＳＯＮＭとを受け
て、センスアンプ活性化信号ＳＯＮ＜０＞〜ＳＯＮ＜１
５＞を出力するためのセンスアンプ活性化信号発生回路
１０６と、メモリアレイブロックＢ０，Ｂ１，…とを含
む。
いて、図１６を用いて説明する。図１６を参照して、従
来の半導体記憶装置は、外部ロウアドレスストローブ信
号ｅｘｔ．ＺＲＡＳを受けて内部信号ＺＳＯＮＭを出力
する内部回路１００と、外部アドレス信号ｅｘｔ．Ａ０
〜ｅｘｔ．Ａ１２を受けてブロック選択信号ＢＳ＜０＞
〜ＢＳ＜１５＞を出力するブロック選択回路１０２と、
リファレンス電圧ＶＢＬを発生するＶＢＬ発生回路１０
４と、ブロック選択信号と内部信号ＺＳＯＮＭとを受け
て、センスアンプ活性化信号ＳＯＮ＜０＞〜ＳＯＮ＜１
５＞を出力するためのセンスアンプ活性化信号発生回路
１０６と、メモリアレイブロックＢ０，Ｂ１，…とを含
む。
【００１２】外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．
Ａ１２の組合わせにより、ブロック選択信号ＢＳ＜０＞
〜ＢＳ＜１５＞のうち、隣り合うメモリアレイブロック
Ｂｊ，Ｂｊ＋１を選択するブロック選択信号ＢＳ＜ｊ
＞，ＢＳ＜ｊ＋１＞が活性化する。
Ａ１２の組合わせにより、ブロック選択信号ＢＳ＜０＞
〜ＢＳ＜１５＞のうち、隣り合うメモリアレイブロック
Ｂｊ，Ｂｊ＋１を選択するブロック選択信号ＢＳ＜ｊ
＞，ＢＳ＜ｊ＋１＞が活性化する。
【００１３】センスアンプ活性化信号発生回路１０６
は、センスアンプ活性化信号ＳＯＮ＜０＞，ＳＯＮ＜１
＞、…のそれぞれに対応して配置される論理回路５♯
０，５♯１，…とインバータＩ１♯０，Ｉ１♯１，…と
を含む。
は、センスアンプ活性化信号ＳＯＮ＜０＞，ＳＯＮ＜１
＞、…のそれぞれに対応して配置される論理回路５♯
０，５♯１，…とインバータＩ１♯０，Ｉ１♯１，…と
を含む。
【００１４】論理回路５♯ｉは、内部信号ＺＳＯＮＭと
ブロック選択信号ＢＳ＜ｉ＞とを入力に受ける。インバ
ータＩ１♯ｉは、論理回路５♯ｉの出力を反転して、セ
ンスアンプ活性化信号ＳＯＮ＜ｉ＞を出力する。
ブロック選択信号ＢＳ＜ｉ＞とを入力に受ける。インバ
ータＩ１♯ｉは、論理回路５♯ｉの出力を反転して、セ
ンスアンプ活性化信号ＳＯＮ＜ｉ＞を出力する。
【００１５】ブロック選択信号ＢＳ＜ｉ＞が“Ｈ”であ
り、かつ内部信号ＺＳＯＮＭが“Ｌ”になると、センス
アンプ活性化信号ＳＯＮ＜ｉ＞が“Ｈ”となる。センス
アンプ活性化信号ＳＯＮ＜ｉ＞は、メモリアレイブロッ
クＢｉに供給される。
り、かつ内部信号ＺＳＯＮＭが“Ｌ”になると、センス
アンプ活性化信号ＳＯＮ＜ｉ＞が“Ｈ”となる。センス
アンプ活性化信号ＳＯＮ＜ｉ＞は、メモリアレイブロッ
クＢｉに供給される。
【００１６】メモリアレイブロックＢｉは、センスアン
プ活性化信号ＳＯＮ＜ｉ＞により活性化されるセンスア
ンプＳＡと、当該センスアンプＳＡによりデータが読出
されるメモリセルと、当該メモリセルに対応して設けら
れる複数のビット線対と、ビット線対をイコライズ・プ
リチャージするためのイコライズ・プリチャージ回路Ｅ
Ｑとを含む。
プ活性化信号ＳＯＮ＜ｉ＞により活性化されるセンスア
ンプＳＡと、当該センスアンプＳＡによりデータが読出
されるメモリセルと、当該メモリセルに対応して設けら
れる複数のビット線対と、ビット線対をイコライズ・プ
リチャージするためのイコライズ・プリチャージ回路Ｅ
Ｑとを含む。
【００１７】メモリアレイブロックＢｋには、図１３に
おけるビット線対ＢＬ＜ｉ＞，ＺＢＬ＜ｉ＞と、ビット
線対ＢＬ＜ｉ＞，ＺＢＬ＜ｉ＞に接続されるセンスアン
プ部２を含むセンスアンプブロックＳＢ０とが含まれ、
メモリアレイブロックＢｋ＋１には、図１３におけるビ
ット線対ＢＬ＜ｉ＋１＞，ＺＢＬ＜ｉ＋１＞と、ビット
線対ＢＬ＜ｉ＋１＞，ＺＢＬ＜ｉ＋１＞に接続されるセ
ンスアンプ部２を含むセンスアンプブロックＳＢ１とが
含まれる（ｋ＝０，２，４，…、ｉ＝０，２，４，
…）。
おけるビット線対ＢＬ＜ｉ＞，ＺＢＬ＜ｉ＞と、ビット
線対ＢＬ＜ｉ＞，ＺＢＬ＜ｉ＞に接続されるセンスアン
プ部２を含むセンスアンプブロックＳＢ０とが含まれ、
メモリアレイブロックＢｋ＋１には、図１３におけるビ
ット線対ＢＬ＜ｉ＋１＞，ＺＢＬ＜ｉ＋１＞と、ビット
線対ＢＬ＜ｉ＋１＞，ＺＢＬ＜ｉ＋１＞に接続されるセ
ンスアンプ部２を含むセンスアンプブロックＳＢ１とが
含まれる（ｋ＝０，２，４，…、ｉ＝０，２，４，
…）。
【００１８】すべてのメモリセルアレイブロックＢｉに
は、ＶＢＬ発生回路１０４からリファレンス電圧ＶＢＬ
が供給される。
は、ＶＢＬ発生回路１０４からリファレンス電圧ＶＢＬ
が供給される。
【００１９】ここで従来の半導体記憶装置の動作につい
て説明する。外部ロウアドレスストローブ信号ｅｘｔ．
ＺＲＡＳが“Ｌ”になる。このとき入力されるアドレス
信号により、特定のワード線ＷＬが“Ｈ”に駆動され
る。ワード線ＷＬに接続されるメモリセルのデータがビ
ット線ＺＢＬに出力される。内部信号ＺＳＯＮＭがワー
ド線ＷＬの立上げタイミングよりも遅れて“Ｌ”にな
る。
て説明する。外部ロウアドレスストローブ信号ｅｘｔ．
ＺＲＡＳが“Ｌ”になる。このとき入力されるアドレス
信号により、特定のワード線ＷＬが“Ｈ”に駆動され
る。ワード線ＷＬに接続されるメモリセルのデータがビ
ット線ＺＢＬに出力される。内部信号ＺＳＯＮＭがワー
ド線ＷＬの立上げタイミングよりも遅れて“Ｌ”にな
る。
【００２０】外部入力信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａ１
２の組合せにより、たとえばブロック選択信号ＢＳ＜０
＞およびＢＳ＜１＞が“Ｈ”になるとする。
２の組合せにより、たとえばブロック選択信号ＢＳ＜０
＞およびＢＳ＜１＞が“Ｈ”になるとする。
【００２１】信号ＺＳＯＮＭが“Ｌ”ならびに信号ＢＳ
＜０＞およびＢＳ＜１＞が“Ｈ”であるため、センスア
ンプ活性化信号ＳＯＮ＜０＞およびＳＯＮ＜１＞が
“Ｈ”になる。センスアンプ活性化信号ＳＯＮ＜０＞お
よびＳＯＮ＜１＞が“Ｈ”になると、センスアンプＳＡ
が活性化され、ビット線ＢＬ，ＺＢＬのそれぞれのデー
タが“Ｈ”または“Ｌ”に確定する。
＜０＞およびＢＳ＜１＞が“Ｈ”であるため、センスア
ンプ活性化信号ＳＯＮ＜０＞およびＳＯＮ＜１＞が
“Ｈ”になる。センスアンプ活性化信号ＳＯＮ＜０＞お
よびＳＯＮ＜１＞が“Ｈ”になると、センスアンプＳＡ
が活性化され、ビット線ＢＬ，ＺＢＬのそれぞれのデー
タが“Ｈ”または“Ｌ”に確定する。
【００２２】
【発明が解決しようとする課題】このような従来の半導
体記憶装置においては、次の手順によりメモリセルの性
能を評価する。まず、特定なメモリセル（注目セル）に
“Ｌ”のデータを、注目セルと隣り合う同一ワード線Ｗ
Ｌに接続されるメモリセルに“Ｌ”のデータを、ワード
線ＷＬに接続されるそれ以外のメモリセルのすべてに
“Ｈ”のデータを書込む（当該書込パターンを、３セン
スアンプパターンと称す）。そして、注目セルからデー
タの読出しを行う。
体記憶装置においては、次の手順によりメモリセルの性
能を評価する。まず、特定なメモリセル（注目セル）に
“Ｌ”のデータを、注目セルと隣り合う同一ワード線Ｗ
Ｌに接続されるメモリセルに“Ｌ”のデータを、ワード
線ＷＬに接続されるそれ以外のメモリセルのすべてに
“Ｈ”のデータを書込む（当該書込パターンを、３セン
スアンプパターンと称す）。そして、注目セルからデー
タの読出しを行う。
【００２３】ここで、ビット線対ＢＬ＜３＞，ＺＢＬ＜
３＞に接続されるメモリセルを注目セルとする。注目セ
ルおよび注目セルに隣接するメモリセル、すなわちビッ
ト線対ＢＬ＜２＞，ＺＢＬ＜２＞、ＢＬ＜３＞，ＺＢＬ
＜３＞，ＢＬ＜４＞，ＺＢＬ＜４＞にそれぞれ接続され
るメモリセルに“Ｌ”のデータを書込む。そして、ビッ
ト線対ＢＬ＜ｊ＞，ＺＢＬ＜ｊ＞（ｊ＝０，１，５，
６，…）に接続されるメモリセルに“Ｈ”のデータを書
込んでおく。
３＞に接続されるメモリセルを注目セルとする。注目セ
ルおよび注目セルに隣接するメモリセル、すなわちビッ
ト線対ＢＬ＜２＞，ＺＢＬ＜２＞、ＢＬ＜３＞，ＺＢＬ
＜３＞，ＢＬ＜４＞，ＺＢＬ＜４＞にそれぞれ接続され
るメモリセルに“Ｌ”のデータを書込む。そして、ビッ
ト線対ＢＬ＜ｊ＞，ＺＢＬ＜ｊ＞（ｊ＝０，１，５，
６，…）に接続されるメモリセルに“Ｈ”のデータを書
込んでおく。
【００２４】図１７を参照して、読出動作では、大多数
のメモリセルから“Ｈ”のデータが読出されるため、
“Ｈ”データを記憶するメモリセルに対するセンスアン
プ動作が速くなる。これに対し注目セルからは“Ｌ”デ
ータを読出すため、対応するセンスアンプ動作が遅れて
しまう。
のメモリセルから“Ｈ”のデータが読出されるため、
“Ｈ”データを記憶するメモリセルに対するセンスアン
プ動作が速くなる。これに対し注目セルからは“Ｌ”デ
ータを読出すため、対応するセンスアンプ動作が遅れて
しまう。
【００２５】したがって、大多数のメモリセルの読出時
に起こった接地電位ＧＮＤの浮上がりの影響を受けて、
ノードＧＮＤの電位が浮上してしまう。したがって、注
目セルのデータの読出に対しては、センスマージンが低
下する。
に起こった接地電位ＧＮＤの浮上がりの影響を受けて、
ノードＧＮＤの電位が浮上してしまう。したがって、注
目セルのデータの読出に対しては、センスマージンが低
下する。
【００２６】さらに、隣接するビット線ＢＬ＜２＞のデ
ータ“Ｈ”を読出す際におけるカップリングノイズをビ
ット線ＺＢＬ＜３＞が、隣接するビット線ＺＢＬ＜４＞
のデータ“Ｌ”を読出す際におけるカップリングノイズ
をビット線ＢＬ＜３＞が受ける。これにより、ビット線
ＢＬ＜３＞とビット線ＢＬ＜３＞と対となるビット線Ｚ
ＢＬ＜３＞との電位差が小さくなり読出マージンが減少
することになる。
ータ“Ｈ”を読出す際におけるカップリングノイズをビ
ット線ＺＢＬ＜３＞が、隣接するビット線ＺＢＬ＜４＞
のデータ“Ｌ”を読出す際におけるカップリングノイズ
をビット線ＢＬ＜３＞が受ける。これにより、ビット線
ＢＬ＜３＞とビット線ＢＬ＜３＞と対となるビット線Ｚ
ＢＬ＜３＞との電位差が小さくなり読出マージンが減少
することになる。
【００２７】このように、上記した３センスアンプパタ
ーンを用いると、接地電位ＧＮＤの浮上がりと隣接する
ビット線からのカップリングノイズの影響とにより特定
のメモリセルにおける“Ｌ”データの読出マージンを減
少させ、“Ｌ”データの読出不良を加速できるため、よ
り高品質な製品を提供することが可能となる。
ーンを用いると、接地電位ＧＮＤの浮上がりと隣接する
ビット線からのカップリングノイズの影響とにより特定
のメモリセルにおける“Ｌ”データの読出マージンを減
少させ、“Ｌ”データの読出不良を加速できるため、よ
り高品質な製品を提供することが可能となる。
【００２８】しかしながら、上記した３センスアンプパ
ターンによりテストを行なうと、注目セルを順にかえな
がらデータの書込および読出をメモリセルアレイ全体に
実現しなければならず、テスト時間が長くなるという問
題があった。
ターンによりテストを行なうと、注目セルを順にかえな
がらデータの書込および読出をメモリセルアレイ全体に
実現しなければならず、テスト時間が長くなるという問
題があった。
【００２９】そこで、本発明は係る課題を解決するため
になされたものであり、その目的は、高速にメモリセル
をテストすることができる構成を有する半導体記憶装置
を提供することにある。
になされたものであり、その目的は、高速にメモリセル
をテストすることができる構成を有する半導体記憶装置
を提供することにある。
【００３０】
【課題を解決するための手段】この発明のある局面によ
る半導体記憶装置は、行列状に配置される複数のメモリ
セルと、行に対応して配置される複数のワード線と、列
に対応して配置される複数のビット線対とを含むメモリ
セルアレイと、複数のビット線対のうち偶数番目に配置
される第１複数個のビット線対の電位差を検出するため
の第１センスアンプと、複数のビット線対のうち奇数番
目に配置される第２複数個のビット線対の電位差を検出
するための第２センスアンプと、第１および第２センス
アンプのそれぞれの動作タイミングを個別に制御するた
めのセンスアンプ制御回路とを備える。
る半導体記憶装置は、行列状に配置される複数のメモリ
セルと、行に対応して配置される複数のワード線と、列
に対応して配置される複数のビット線対とを含むメモリ
セルアレイと、複数のビット線対のうち偶数番目に配置
される第１複数個のビット線対の電位差を検出するため
の第１センスアンプと、複数のビット線対のうち奇数番
目に配置される第２複数個のビット線対の電位差を検出
するための第２センスアンプと、第１および第２センス
アンプのそれぞれの動作タイミングを個別に制御するた
めのセンスアンプ制御回路とを備える。
【００３１】好ましくは、センスアンプ制御回路は、第
１センスアンプの活性化を制御する第１活性化信号を発
生する第１ブロック制御回路と、第２センスアンプの活
性化を制御する第２活性化信号を発生する第２ブロック
制御回路とを含む。
１センスアンプの活性化を制御する第１活性化信号を発
生する第１ブロック制御回路と、第２センスアンプの活
性化を制御する第２活性化信号を発生する第２ブロック
制御回路とを含む。
【００３２】特に、第１ブロック制御回路は、遅延段
と、通常モードでは、活性化信号を第１活性化信号とし
て出力し、テストモードにおいては、活性化信号を遅延
段で遅延した信号を第１活性化信号として出力するため
の回路とを含む。
と、通常モードでは、活性化信号を第１活性化信号とし
て出力し、テストモードにおいては、活性化信号を遅延
段で遅延した信号を第１活性化信号として出力するため
の回路とを含む。
【００３３】特に、第２ブロック制御回路は、遅延段
と、通常モードでは、活性化信号を前記第２活性化信号
として出力し、テストモードにおいては、活性化信号を
遅延段で遅延した信号を第２活性化信号として出力する
ための回路とを含む。
と、通常モードでは、活性化信号を前記第２活性化信号
として出力し、テストモードにおいては、活性化信号を
遅延段で遅延した信号を第２活性化信号として出力する
ための回路とを含む。
【００３４】特に、第１制御ブロック回路は、テストモ
ードにおいては、外部入力信号に同期して、第１活性化
信号を発生する。
ードにおいては、外部入力信号に同期して、第１活性化
信号を発生する。
【００３５】特に、第２制御ブロック回路は、テストモ
ードにおいては、外部入力信号に同期して、第２活性化
信号を発生する。
ードにおいては、外部入力信号に同期して、第２活性化
信号を発生する。
【００３６】特に、第１制御ブロック回路は、テストモ
ードにおいては、第１外部入力信号に同期して、第１活
性化信号を発生し、第２制御ブロック回路は、テストモ
ードにおいては、第２外部入力信号に同期して、第２活
性化信号を発生する。
ードにおいては、第１外部入力信号に同期して、第１活
性化信号を発生し、第２制御ブロック回路は、テストモ
ードにおいては、第２外部入力信号に同期して、第２活
性化信号を発生する。
【００３７】この発明のさらなる局面による半導体記憶
装置は、行列状に配置される複数のメモリセルと、行に
対応して配置される複数のワード線と、列に対応して配
置される複数のビット線対とを含むメモリセルアレイ
と、複数のビット線対のうち偶数番目に配置される第１
複数個のビット線対の電位差を検出するための第１セン
スアンプと、複数のビット線対のうち奇数番目に配置さ
れる第２複数個のビット線対の電位差を検出するための
第２センスアンプと、偶数番目に配置される第１複数個
のビット線対をプリチャージするための電圧を供給する
第１配線と、奇数番目に配置される第２複数個のビット
線対をプリチャージするための電圧を供給する第２配線
と、第１配線および第２配線の電圧を個別に制御するた
めの制御回路とを備える。
装置は、行列状に配置される複数のメモリセルと、行に
対応して配置される複数のワード線と、列に対応して配
置される複数のビット線対とを含むメモリセルアレイ
と、複数のビット線対のうち偶数番目に配置される第１
複数個のビット線対の電位差を検出するための第１セン
スアンプと、複数のビット線対のうち奇数番目に配置さ
れる第２複数個のビット線対の電位差を検出するための
第２センスアンプと、偶数番目に配置される第１複数個
のビット線対をプリチャージするための電圧を供給する
第１配線と、奇数番目に配置される第２複数個のビット
線対をプリチャージするための電圧を供給する第２配線
と、第１配線および第２配線の電圧を個別に制御するた
めの制御回路とを備える。
【００３８】好ましくは、制御回路は、第１配線の電圧
を制御する第１ブロック制御回路と、第２配線の電圧を
制御する第２ブロック制御回路とを含む。
を制御する第１ブロック制御回路と、第２配線の電圧を
制御する第２ブロック制御回路とを含む。
【００３９】特に、第１ブロック制御回路は、テストモ
ードにおいて、外部入力ピンから受ける信号に応じて第
１配線の電圧を決定するための回路を含む。
ードにおいて、外部入力ピンから受ける信号に応じて第
１配線の電圧を決定するための回路を含む。
【００４０】特に、第２ブロック制御回路は、テストモ
ードにおいて、外部入力ピンから受ける信号に応じて第
２配線の電圧を決定するための回路を含む。
ードにおいて、外部入力ピンから受ける信号に応じて第
２配線の電圧を決定するための回路を含む。
【００４１】特に、第１ブロック制御回路は、テストモ
ードにおいて、第１テストモード信号に基づき、第１外
部入力ピンから受ける信号に応じて第１配線の電圧を決
定するための回路を含み、第２ブロック制御回路は、テ
ストモードにおいて、第２テストモード信号に基づき、
第２外部入力ピンから受ける信号に応じて第２配線の電
位を決定するための回路を含む。
ードにおいて、第１テストモード信号に基づき、第１外
部入力ピンから受ける信号に応じて第１配線の電圧を決
定するための回路を含み、第２ブロック制御回路は、テ
ストモードにおいて、第２テストモード信号に基づき、
第２外部入力ピンから受ける信号に応じて第２配線の電
位を決定するための回路を含む。
【００４２】特に、半導体記憶装置は、第１リファレン
ス電圧を発生する第１発生回路と、第１リファレンス電
圧と異なる第２リファレンス電圧を発生する第２発生回
路とをさらに備える。第１ブロック制御回路は、通常モ
ードにおいては、第１リファレンス電圧を第１配線に供
給し、テストモードにおいては、第２リファレンス電圧
を第１配線に供給する。第２ブロック制御回路は、通常
モードにおいては、第１リファレンス電圧を第２配線に
供給し、テストモードにおいては、第２リファレンス電
圧を第２配線に供給する。
ス電圧を発生する第１発生回路と、第１リファレンス電
圧と異なる第２リファレンス電圧を発生する第２発生回
路とをさらに備える。第１ブロック制御回路は、通常モ
ードにおいては、第１リファレンス電圧を第１配線に供
給し、テストモードにおいては、第２リファレンス電圧
を第１配線に供給する。第２ブロック制御回路は、通常
モードにおいては、第１リファレンス電圧を第２配線に
供給し、テストモードにおいては、第２リファレンス電
圧を第２配線に供給する。
【００４３】
【発明の実施の形態】以下、本発明の実施の形態による
半導体記憶装置について図を用いて説明する。図中同一
または相当部分には同一記号または符号を付しその説明
を省略する。
半導体記憶装置について図を用いて説明する。図中同一
または相当部分には同一記号または符号を付しその説明
を省略する。
【００４４】［第１の実施の形態］第１の実施の形態に
よる半導体記憶装置の主要部の構成について、図１を用
いて説明する。第１の実施の形態による半導体記憶装置
は、図１に示すように、外部ロウアドレスストローブ信
号ｅｘｔ．ＺＲＡＳを受けて内部信号ＺＳＯＮＭを出力
する内部回路１００、外部アドレス信号ｅｘｔ．Ａ０〜
ｅｘｔ．Ａ１２を受けてブロック選択信号ＢＳ＜０＞〜
ＢＳ＜１５＞を出力するブロック選択回路１０２、ビッ
ト線のリファレンス電圧ＶＢＬを発生するＶＢＬ発生回
路１０４、センスアンプ活性化信号を発生するためのセ
ンスアンプ活性化信号発生回路１０６、内部信号ＺＳＯ
ＮＭを反転して内部信号ＳＯＮＭを出力するインバータ
Ｉ１０、奇数ブロック制御回路１１０、偶数ブロック制
御回路１１２およびメモリアレイブロックＢ０，Ｂ１，
…を含む。
よる半導体記憶装置の主要部の構成について、図１を用
いて説明する。第１の実施の形態による半導体記憶装置
は、図１に示すように、外部ロウアドレスストローブ信
号ｅｘｔ．ＺＲＡＳを受けて内部信号ＺＳＯＮＭを出力
する内部回路１００、外部アドレス信号ｅｘｔ．Ａ０〜
ｅｘｔ．Ａ１２を受けてブロック選択信号ＢＳ＜０＞〜
ＢＳ＜１５＞を出力するブロック選択回路１０２、ビッ
ト線のリファレンス電圧ＶＢＬを発生するＶＢＬ発生回
路１０４、センスアンプ活性化信号を発生するためのセ
ンスアンプ活性化信号発生回路１０６、内部信号ＺＳＯ
ＮＭを反転して内部信号ＳＯＮＭを出力するインバータ
Ｉ１０、奇数ブロック制御回路１１０、偶数ブロック制
御回路１１２およびメモリアレイブロックＢ０，Ｂ１，
…を含む。
【００４５】奇数ブロック制御回路１１０は、内部信号
ＳＯＮＭを遅延する遅延段３、テストモード信号ＴＭＯ
を反転するインバータＩ１５、ＯＲ回路６３およびＮＡ
ＮＤ回路６４を含む。遅延段３は、直列に接続されるイ
ンバータＩ１１およびＩ１２を含む。
ＳＯＮＭを遅延する遅延段３、テストモード信号ＴＭＯ
を反転するインバータＩ１５、ＯＲ回路６３およびＮＡ
ＮＤ回路６４を含む。遅延段３は、直列に接続されるイ
ンバータＩ１１およびＩ１２を含む。
【００４６】ＯＲ回路６３は、インバータＩ１５の出力
と遅延段３の出力とを入力に受ける。ＮＡＮＤ回路６４
は、ＯＲ回路６３の出力と内部信号ＳＯＮＭとを入力に
受けてメモリアレイブロックＢｋ（ｋ：奇数、奇数ブロ
ックと称す）対応の内部信号ＺＳＯＮＭｏｄｄを出力す
る。
と遅延段３の出力とを入力に受ける。ＮＡＮＤ回路６４
は、ＯＲ回路６３の出力と内部信号ＳＯＮＭとを入力に
受けてメモリアレイブロックＢｋ（ｋ：奇数、奇数ブロ
ックと称す）対応の内部信号ＺＳＯＮＭｏｄｄを出力す
る。
【００４７】偶数ブロック制御回路１１２は、内部信号
ＳＯＮＭを遅延する遅延段４、テストモード信号ＴＭＥ
を反転するインバータＩ１６、ＯＲ回路６５およびＮＡ
ＮＤ回路６６を含む。
ＳＯＮＭを遅延する遅延段４、テストモード信号ＴＭＥ
を反転するインバータＩ１６、ＯＲ回路６５およびＮＡ
ＮＤ回路６６を含む。
【００４８】ＯＲ回路６５は、遅延段４の出力とインバ
ータＩ１６の出力とを入力に受ける。ＮＡＮＤ回路６６
は、内部信号ＳＯＮＭとＯＲ回路６５の出力とを入力に
受けてメモリアレイブロックＢｊ（ｊ：偶数、偶数ブロ
ックと称す）対応の内部信号ＺＳＯＮＭｅｖｅｎを出力
する。
ータＩ１６の出力とを入力に受ける。ＮＡＮＤ回路６６
は、内部信号ＳＯＮＭとＯＲ回路６５の出力とを入力に
受けてメモリアレイブロックＢｊ（ｊ：偶数、偶数ブロ
ックと称す）対応の内部信号ＺＳＯＮＭｅｖｅｎを出力
する。
【００４９】センスアンプ活性化信号発生回路１０６に
含まれる論理回路５♯ｋ（ｋ＝１，３，…）は、内部信
号ＺＳＯＮＭｏｄｄとブロック選択信号ＢＳ＜ｋ＞とを
入力に受ける。センスアンプ活性化信号発生回路１０６
に含まれる論理回路５♯ｊ（ｊ＝０，２，…）は、内部
信号ＺＳＯＮＭｅｖｅｎとブロック選択信号ＢＳ＜ｊ＞
とを入力に受ける。インバータＩ１♯ｈ（ｈ＝０，１，
２，…）は、論理回路５♯ｈの出力を反転して、センス
アンプ活性化信号ＳＯＮ＜ｈ＞を出力する。
含まれる論理回路５♯ｋ（ｋ＝１，３，…）は、内部信
号ＺＳＯＮＭｏｄｄとブロック選択信号ＢＳ＜ｋ＞とを
入力に受ける。センスアンプ活性化信号発生回路１０６
に含まれる論理回路５♯ｊ（ｊ＝０，２，…）は、内部
信号ＺＳＯＮＭｅｖｅｎとブロック選択信号ＢＳ＜ｊ＞
とを入力に受ける。インバータＩ１♯ｈ（ｈ＝０，１，
２，…）は、論理回路５♯ｈの出力を反転して、センス
アンプ活性化信号ＳＯＮ＜ｈ＞を出力する。
【００５０】第１の実施の形態による半導体記憶装置の
全体構成の一例について、図２を用いて説明する。第１
の実施の形態による半導体記憶装置１０００は、図２に
示すように、外部制御信号（外部ロウアドレスストロー
ブ信号ｅｘｔ．ＺＲＡＳ、外部コラムアドレスストロー
ブ信号ｅｘｔ．ＺＣＡＳ、外部ライトイネーブル信号ｅ
ｘｔ．ZＷＥ、外部アウトプットイネーブル信号ｅｘ
ｔ．ＺＯＥ等）を受ける制御信号入力バッファ２００、
外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａ１２を受け
るアドレス入力バッファ２０２、アドレス入力バッファ
２０２の出力する内部アドレス信号ｉｎｔ．Ａ０〜ｉｎ
ｔ．Ａ１２と制御信号入力バッファ２００の出力する内
部信号とを受けて内部制御信号を出力するコントロール
回路２０４、および内部アドレス信号ｉｎｔ．Ａ０〜ｉ
ｎｔ．Ａ１２と制御信号入力バッファ２００の出力する
内部信号とを受けてテストモード信号を出力するテスト
モード設定回路２１６を含む。
全体構成の一例について、図２を用いて説明する。第１
の実施の形態による半導体記憶装置１０００は、図２に
示すように、外部制御信号（外部ロウアドレスストロー
ブ信号ｅｘｔ．ＺＲＡＳ、外部コラムアドレスストロー
ブ信号ｅｘｔ．ＺＣＡＳ、外部ライトイネーブル信号ｅ
ｘｔ．ZＷＥ、外部アウトプットイネーブル信号ｅｘ
ｔ．ＺＯＥ等）を受ける制御信号入力バッファ２００、
外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａ１２を受け
るアドレス入力バッファ２０２、アドレス入力バッファ
２０２の出力する内部アドレス信号ｉｎｔ．Ａ０〜ｉｎ
ｔ．Ａ１２と制御信号入力バッファ２００の出力する内
部信号とを受けて内部制御信号を出力するコントロール
回路２０４、および内部アドレス信号ｉｎｔ．Ａ０〜ｉ
ｎｔ．Ａ１２と制御信号入力バッファ２００の出力する
内部信号とを受けてテストモード信号を出力するテスト
モード設定回路２１６を含む。
【００５１】テストモード設定回路２１６は、テストモ
ードに必要となるテストモード信号を内部発生する。第
１の実施の形態においては、図３に示すように、内部ロ
ウアドレスストローブ信号ｉｎｔ．ＺＲＡＳ、内部コラ
ムアドレスストローブ信号ｉｎｔ．ＺＣＡＳおよび内部
ライトイネーブル信号ｉｎｔ．ＺＷＥ（外部ロウアドレ
スストローブ信号ｅｘｔ．ＺＲＡＳ、外部コラムアドレ
スストローブ信号ｅｘｔ．ＺＣＡＳ、外部ライトイネー
ブル信号ｅｘｔ．ＺＷＥにそれぞれ対応）と、内部アド
レス信号ｉｎｔ．Ａ０〜ｉｎｔ．Ａ１２とに応じて、テ
ストモード信号ＴＭＯ，ＴＭＥのそれぞれの論理レベル
を決定する。
ードに必要となるテストモード信号を内部発生する。第
１の実施の形態においては、図３に示すように、内部ロ
ウアドレスストローブ信号ｉｎｔ．ＺＲＡＳ、内部コラ
ムアドレスストローブ信号ｉｎｔ．ＺＣＡＳおよび内部
ライトイネーブル信号ｉｎｔ．ＺＷＥ（外部ロウアドレ
スストローブ信号ｅｘｔ．ＺＲＡＳ、外部コラムアドレ
スストローブ信号ｅｘｔ．ＺＣＡＳ、外部ライトイネー
ブル信号ｅｘｔ．ＺＷＥにそれぞれ対応）と、内部アド
レス信号ｉｎｔ．Ａ０〜ｉｎｔ．Ａ１２とに応じて、テ
ストモード信号ＴＭＯ，ＴＭＥのそれぞれの論理レベル
を決定する。
【００５２】一例としては、外部コラムアドレスストロ
ーブ信号ｅｘｔ．ＺＣＡＳおよび外部ライトイネーブル
信号ｅｘｔ．ＺＷＥが外部ロウアドレスストローブ信号
ｅｘｔ．ＺＲＡＳよりも先に“Ｌ”になったときに（い
わゆるＷＣＢＲモード）、外部アドレス信号ｅｘｔ．Ａ
０〜ｅｘｔ．Ａ１２の組合せによって、テストモード信
号ＴＭＯ，ＴＭＥの論理を決定する。
ーブ信号ｅｘｔ．ＺＣＡＳおよび外部ライトイネーブル
信号ｅｘｔ．ＺＷＥが外部ロウアドレスストローブ信号
ｅｘｔ．ＺＲＡＳよりも先に“Ｌ”になったときに（い
わゆるＷＣＢＲモード）、外部アドレス信号ｅｘｔ．Ａ
０〜ｅｘｔ．Ａ１２の組合せによって、テストモード信
号ＴＭＯ，ＴＭＥの論理を決定する。
【００５３】図２を参照して、半導体記憶装置１０００
はさらに、ロウデコーダ２０６、コラムデコーダ２０
８、入力バッファ２１０、プリアンプライトドライバ２
１２および出力バッファ２１４を含む。
はさらに、ロウデコーダ２０６、コラムデコーダ２０
８、入力バッファ２１０、プリアンプライトドライバ２
１２および出力バッファ２１４を含む。
【００５４】ロウデコーダ２０６は、コントロール回路
２０４の制御に応じて、アドレス入力バッファ２０２の
出力するロウアドレスＸａｄｄにより指定される行を選
択する。コラムデコーダ２０８は、コントロール回路２
０４の制御に応じて、アドレス入力バッファ２０２の出
力するコラムアドレスＹａｄｄにより指定される列を選
択する。
２０４の制御に応じて、アドレス入力バッファ２０２の
出力するロウアドレスＸａｄｄにより指定される行を選
択する。コラムデコーダ２０８は、コントロール回路２
０４の制御に応じて、アドレス入力バッファ２０２の出
力するコラムアドレスＹａｄｄにより指定される列を選
択する。
【００５５】入力バッファ２１０は、コントロール回路
２０４の制御に応じて、データ入出力ピンＤＱ０〜ＤＱ
１５からの書込データを受ける。入力バッファ２１０の
データは、コントロール回路２０４の制御によりプリア
ンプライトドライバ２１２を介して対応するメモリセル
に書込まれる。
２０４の制御に応じて、データ入出力ピンＤＱ０〜ＤＱ
１５からの書込データを受ける。入力バッファ２１０の
データは、コントロール回路２０４の制御によりプリア
ンプライトドライバ２１２を介して対応するメモリセル
に書込まれる。
【００５６】出力バッファ２１４は、コントロール回路
２０４の制御に応じて、メモリセルから読出されたデー
タをデータ入出力ピンＤＱ０〜ＤＱ１５に出力する。
２０４の制御に応じて、メモリセルから読出されたデー
タをデータ入出力ピンＤＱ０〜ＤＱ１５に出力する。
【００５７】ここで、第１の実施の形態による半導体記
憶装置１０００の動作について、図４を用いて説明す
る。メモリアレイブロックＢ１に含まれるビット線対Ｂ
Ｌ＜３＞，ＺＢＬ＜３＞に接続されるメモリセルの不良
を検出するものとする。
憶装置１０００の動作について、図４を用いて説明す
る。メモリアレイブロックＢ１に含まれるビット線対Ｂ
Ｌ＜３＞，ＺＢＬ＜３＞に接続されるメモリセルの不良
を検出するものとする。
【００５８】不良検出にあたり、メモリアレイブロック
Ｂ０，Ｂ１のメモリセルには“Ｌ”のデータを書込む。
Ｂ０，Ｂ１のメモリセルには“Ｌ”のデータを書込む。
【００５９】続いて読出動作を行う。ＷＣＢＲモードに
設定する。外部ロウアドレスストローブ信号ｅｘｔ．Ｚ
ＲＡＳがＬレベルになる。外部アドレス信号ｅｘｔ．Ａ
０〜ｅｘｔ．Ａ１２の組合せによってテストモード信号
ＴＭＯを“Ｈ”、テストモード信号ＴＭＥを“Ｌ”にす
る。ブロック選択信号ＢＳ＜０＞，ＢＳ＜１＞を“Ｈ”
にする。
設定する。外部ロウアドレスストローブ信号ｅｘｔ．Ｚ
ＲＡＳがＬレベルになる。外部アドレス信号ｅｘｔ．Ａ
０〜ｅｘｔ．Ａ１２の組合せによってテストモード信号
ＴＭＯを“Ｈ”、テストモード信号ＴＭＥを“Ｌ”にす
る。ブロック選択信号ＢＳ＜０＞，ＢＳ＜１＞を“Ｈ”
にする。
【００６０】外部ロウアドレスストローブ信号ｅｘｔ．
ＺＲＡＳの立下りに応じて、ワード線が選択される。
ＺＲＡＳの立下りに応じて、ワード線が選択される。
【００６１】外部ロウアドレスストローブ信号ｅｘｔ．
ＺＲＡＳが“Ｌ”になるのを受けて、内部信号ＺＳＯＮ
Ｍが“Ｌ”レベルになる。
ＺＲＡＳが“Ｌ”になるのを受けて、内部信号ＺＳＯＮ
Ｍが“Ｌ”レベルになる。
【００６２】テストモード信号ＴＭＥは“Ｌ”であるた
め、偶数ブロック対応の内部信号ＺＳＯＮＭｅｖｅｎが
“Ｌ”になる。センスアンプ活性化信号ＳＯＮ＜０＞が
“Ｈ”になり、メモリアレイブロックＢ０（偶数ブロッ
ク）のセンスアンプＳＡが活性化される。対応するビッ
ト線対の電位が確定する。
め、偶数ブロック対応の内部信号ＺＳＯＮＭｅｖｅｎが
“Ｌ”になる。センスアンプ活性化信号ＳＯＮ＜０＞が
“Ｈ”になり、メモリアレイブロックＢ０（偶数ブロッ
ク）のセンスアンプＳＡが活性化される。対応するビッ
ト線対の電位が確定する。
【００６３】テストモード信号ＴＭＯは“Ｈ”であるた
め、奇数ブロック対応の内部信号ＺＳＯＮＭｏｄｄは、
内部信号ＺＳＯＮＭが“Ｌ”になってから遅延段３によ
る遅延時間△ｔだけ遅れて“Ｌ”となる。したがって、
センスアンプ活性化信号ＳＯＮ＜１＞はセンスアンプ活
性化信号ＳＯＮ＜０＞よりも△ｔだけ遅れて“Ｈ”にな
る。
め、奇数ブロック対応の内部信号ＺＳＯＮＭｏｄｄは、
内部信号ＺＳＯＮＭが“Ｌ”になってから遅延段３によ
る遅延時間△ｔだけ遅れて“Ｌ”となる。したがって、
センスアンプ活性化信号ＳＯＮ＜１＞はセンスアンプ活
性化信号ＳＯＮ＜０＞よりも△ｔだけ遅れて“Ｈ”にな
る。
【００６４】したがって、偶数ブロック（たとえば、セ
ンスアンプブロックＳＢ０）に含まれるセンスアンプＳ
Ａよりも遅れて奇数ブロック（たとえば、センスアンプ
ブロックＳＢ１）に含まれるセンスアンプＳＡが活性化
される。
ンスアンプブロックＳＢ０）に含まれるセンスアンプＳ
Ａよりも遅れて奇数ブロック（たとえば、センスアンプ
ブロックＳＢ１）に含まれるセンスアンプＳＡが活性化
される。
【００６５】このため、偶数ブロック側でのメモリセル
の読出時に起こった接地電位の浮上がりの影響を受け
て、奇数ブロック側のセンスアンプＳＡにおけるセンス
マージンが低下することになる。
の読出時に起こった接地電位の浮上がりの影響を受け
て、奇数ブロック側のセンスアンプＳＡにおけるセンス
マージンが低下することになる。
【００６６】さらに、隣接するビット線ＢＬ＜２＞に書
込まれた“Ｈ”データの読出時のカップリングノイズを
ビット線ＺＢＬ＜３＞が、隣接するビット線ＺＢＬ＜４
＞における“Ｌ”データの読出時におけるカップリング
ノイズをビット線ＢＬ＜３＞が受ける。これにより、ビ
ット線対ＢＬ＜３＞，ＺＢＬ＜３＞の電位差が小さくな
り読出マージンが減少することになる。
込まれた“Ｈ”データの読出時のカップリングノイズを
ビット線ＺＢＬ＜３＞が、隣接するビット線ＺＢＬ＜４
＞における“Ｌ”データの読出時におけるカップリング
ノイズをビット線ＢＬ＜３＞が受ける。これにより、ビ
ット線対ＢＬ＜３＞，ＺＢＬ＜３＞の電位差が小さくな
り読出マージンが減少することになる。
【００６７】このように、第１の実施の形態による半導
体記憶装置によれば、メモリセルに３センスアンプパタ
ーンのデータを書込むことなく不良セルを検出すること
ができる。この結果、不良メモリの検出においてテスト
時間を短縮化することが可能となる。
体記憶装置によれば、メモリセルに３センスアンプパタ
ーンのデータを書込むことなく不良セルを検出すること
ができる。この結果、不良メモリの検出においてテスト
時間を短縮化することが可能となる。
【００６８】［第２の実施の形態］第２の実施の形態に
よる半導体記憶装置の主要部の構成について、図５を用
いて説明する。第２の実施の形態による半導体記憶装置
は、図５に示すように、内部回路１００、ブロック選択
回路１０２、ＶＢＬ発生回路１０４、第１の外部コラム
アドレスストローブ信号ｅｘｔ．ＺＬＣＡＳを受けて内
部信号ｉｎｔ．ＬＣＡＳを出力する内部回路１２０、第
２のコラムアドレスストローブ信号ｅｘｔ．ＺＵＣＡＳ
を受けて内部信号ｉｎｔ．ＵＣＡＳを出力する内部回路
１２２、制御回路１２８、奇数ブロック制御回路１２
４、偶数ブロック制御回路１２６およびメモリアレイブ
ロックＢ０，Ｂ１，…を含む。
よる半導体記憶装置の主要部の構成について、図５を用
いて説明する。第２の実施の形態による半導体記憶装置
は、図５に示すように、内部回路１００、ブロック選択
回路１０２、ＶＢＬ発生回路１０４、第１の外部コラム
アドレスストローブ信号ｅｘｔ．ＺＬＣＡＳを受けて内
部信号ｉｎｔ．ＬＣＡＳを出力する内部回路１２０、第
２のコラムアドレスストローブ信号ｅｘｔ．ＺＵＣＡＳ
を受けて内部信号ｉｎｔ．ＵＣＡＳを出力する内部回路
１２２、制御回路１２８、奇数ブロック制御回路１２
４、偶数ブロック制御回路１２６およびメモリアレイブ
ロックＢ０，Ｂ１，…を含む。
【００６９】制御回路１２８は、内部信号ＺＳＯＮＭと
テストモード信号ＴＭとに応じて信号ＴＸを出力する。
制御回路１２８は、インバータＩ２０〜Ｉ２２およびＮ
ＡＮＤ回路７０を含む。インバータＩ２０はテストモー
ド信号ＴＭを反転し、インバータＩ２１は内部信号ＺＳ
ＯＮＭを反転する。ＮＡＮＤ回路７０は、インバータＩ
２０の出力およびインバータＩ２１の出力を受け信号／
ＴＸを出力する。インバータＩ２２は、信号／ＴＸを反
転して信号ＴＸを出力する。信号ＴＸは、奇数ブロック
制御回路１２４および偶数ブロック制御回路１２６に供
給される。
テストモード信号ＴＭとに応じて信号ＴＸを出力する。
制御回路１２８は、インバータＩ２０〜Ｉ２２およびＮ
ＡＮＤ回路７０を含む。インバータＩ２０はテストモー
ド信号ＴＭを反転し、インバータＩ２１は内部信号ＺＳ
ＯＮＭを反転する。ＮＡＮＤ回路７０は、インバータＩ
２０の出力およびインバータＩ２１の出力を受け信号／
ＴＸを出力する。インバータＩ２２は、信号／ＴＸを反
転して信号ＴＸを出力する。信号ＴＸは、奇数ブロック
制御回路１２４および偶数ブロック制御回路１２６に供
給される。
【００７０】奇数ブロック制御回路１２４は、ＡＮＤ回
路７１およびＮＯＲ回路７２を含む。ＡＮＤ回路７１
は、テストモード信号ＴＭと内部信号ｉｎｔ．ＬＣＡＳ
とを入力に受ける。ＮＯＲ回路７２はＡＮＤ回路７１の
出力と信号ＴＸとを受け奇数ブロック対応の内部信号Ｚ
ＳＯＮＭｏｄｄを出力する。
路７１およびＮＯＲ回路７２を含む。ＡＮＤ回路７１
は、テストモード信号ＴＭと内部信号ｉｎｔ．ＬＣＡＳ
とを入力に受ける。ＮＯＲ回路７２はＡＮＤ回路７１の
出力と信号ＴＸとを受け奇数ブロック対応の内部信号Ｚ
ＳＯＮＭｏｄｄを出力する。
【００７１】偶数ブロック制御回路１２６は、ＡＮＤ回
路７３およびＮＯＲ回路７４を含む。ＡＮＤ回路７３は
内部信号ｉｎｔ．ＵＣＡＳとテストモード信号ＴＭとを
入力に受ける。ＮＯＲ回路７４はＡＮＤ回路７３の出力
と信号ＴＸとを入力に受け、奇数ブロック対応の内部信
号ＺＳＯＮＭｅｖｅｎを出力する。
路７３およびＮＯＲ回路７４を含む。ＡＮＤ回路７３は
内部信号ｉｎｔ．ＵＣＡＳとテストモード信号ＴＭとを
入力に受ける。ＮＯＲ回路７４はＡＮＤ回路７３の出力
と信号ＴＸとを入力に受け、奇数ブロック対応の内部信
号ＺＳＯＮＭｅｖｅｎを出力する。
【００７２】センスアンプ活性化信号発生回路１０６に
含まれる論理回路５♯ｋ（ｋ＝１，３，…）は、内部信
号ＺＳＯＮＭｏｄｄとブロック選択信号ＢＳ＜ｋ＞とを
入力に受ける。センスアンプ活性化信号発生回路１０６
に含まれる論理回路５♯ｊ（ｊ＝０，２，…）は、内部
信号ＺＳＯＮＭｅｖｅｎとブロック選択信号ＢＳ＜ｊ＞
とを入力に受ける。インバータＩ１♯ｈ（ｈ＝０，１，
２，…）は、論理回路５♯ｈの出力を反転して、センス
アンプ活性化信号ＳＯＮ＜ｈ＞を出力する。
含まれる論理回路５♯ｋ（ｋ＝１，３，…）は、内部信
号ＺＳＯＮＭｏｄｄとブロック選択信号ＢＳ＜ｋ＞とを
入力に受ける。センスアンプ活性化信号発生回路１０６
に含まれる論理回路５♯ｊ（ｊ＝０，２，…）は、内部
信号ＺＳＯＮＭｅｖｅｎとブロック選択信号ＢＳ＜ｊ＞
とを入力に受ける。インバータＩ１♯ｈ（ｈ＝０，１，
２，…）は、論理回路５♯ｈの出力を反転して、センス
アンプ活性化信号ＳＯＮ＜ｈ＞を出力する。
【００７３】外部入力の切換により、センスアンプ活性
化信号ＳＯＮ＜ｈ＞またはセンスアンプ活性化信号ＳＯ
Ｎ＜ｈ＋１＞の一方を活性化させ、他方を非活性状態と
する。
化信号ＳＯＮ＜ｈ＞またはセンスアンプ活性化信号ＳＯ
Ｎ＜ｈ＋１＞の一方を活性化させ、他方を非活性状態と
する。
【００７４】第２の実施の形態による半導体記憶装置の
全体構成の一例について、図６を用いて説明する。第２
の実施の形態による半導体記憶装置２０００は、図６に
示すように、外部制御信号（外部ロウアドレスストロー
ブ信号ｅｘｔ．ＺＲＡＳ、外部コラムアドレスストロー
ブ信号ｅｘｔ．ＺＬＣＡＳ，ｅｘｔ．ＺＵＣＡＳ、外部
ライトイネーブル信号ｅｘｔ．ＷＥ、外部アウトプット
イネーブル信号ｅｘｔ．ＺＯＥ等）を受ける制御信号入
力バッファ２２２、アドレス入力バッファ２０２、アド
レス入力バッファ２０２の出力する内部アドレス信号ｉ
ｎｔ．Ａ０〜ｉｎｔ．Ａ１２と制御信号入力バッファ２
２２の出力する内部信号とを受けて内部制御信号を出力
するコントロール回路２２４、および内部アドレス信号
ｉｎｔ．Ａ０〜ｉｎｔ．Ａ１２と制御信号入力バッファ
２２２の出力する内部信号とを受けてテストモード信号
を出力するテストモード設定回路２２６を含む。
全体構成の一例について、図６を用いて説明する。第２
の実施の形態による半導体記憶装置２０００は、図６に
示すように、外部制御信号（外部ロウアドレスストロー
ブ信号ｅｘｔ．ＺＲＡＳ、外部コラムアドレスストロー
ブ信号ｅｘｔ．ＺＬＣＡＳ，ｅｘｔ．ＺＵＣＡＳ、外部
ライトイネーブル信号ｅｘｔ．ＷＥ、外部アウトプット
イネーブル信号ｅｘｔ．ＺＯＥ等）を受ける制御信号入
力バッファ２２２、アドレス入力バッファ２０２、アド
レス入力バッファ２０２の出力する内部アドレス信号ｉ
ｎｔ．Ａ０〜ｉｎｔ．Ａ１２と制御信号入力バッファ２
２２の出力する内部信号とを受けて内部制御信号を出力
するコントロール回路２２４、および内部アドレス信号
ｉｎｔ．Ａ０〜ｉｎｔ．Ａ１２と制御信号入力バッファ
２２２の出力する内部信号とを受けてテストモード信号
を出力するテストモード設定回路２２６を含む。
【００７５】テストモード設定回路２２６は、内部ロウ
アドレスストローブ信号ｉｎｔ．ＺＲＡＳ、内部コラム
アドレスストローブ信号ｉｎｔ．ＺＬＣＡＳ，ｉｎｔＺ
ＵＣＡＳおよび内部ライトイネーブル信号ｉｎｔ．ＺＷ
Ｅ（外部ロウアドレスストローブ信号ｅｘｔ．ＺＲＡ
Ｓ、外部コラムアドレスストローブ信号ｅｘｔ．ＺＣＡ
Ｓ，ｉｎｔ．ＺＬＣＡＳ、外部ライトイネーブル信号ｅ
ｘｔ．ＺＷＥにそれぞれ対応）と、内部アドレス信号ｉ
ｎｔ．Ａ０〜ｉｎｔ．Ａ１２とに応じて、テストモード
信号ＴＭＯ，ＴＭＥ，ＴＭのそれぞれの論理レベルを決
定する。
アドレスストローブ信号ｉｎｔ．ＺＲＡＳ、内部コラム
アドレスストローブ信号ｉｎｔ．ＺＬＣＡＳ，ｉｎｔＺ
ＵＣＡＳおよび内部ライトイネーブル信号ｉｎｔ．ＺＷ
Ｅ（外部ロウアドレスストローブ信号ｅｘｔ．ＺＲＡ
Ｓ、外部コラムアドレスストローブ信号ｅｘｔ．ＺＣＡ
Ｓ，ｉｎｔ．ＺＬＣＡＳ、外部ライトイネーブル信号ｅ
ｘｔ．ＺＷＥにそれぞれ対応）と、内部アドレス信号ｉ
ｎｔ．Ａ０〜ｉｎｔ．Ａ１２とに応じて、テストモード
信号ＴＭＯ，ＴＭＥ，ＴＭのそれぞれの論理レベルを決
定する。
【００７６】センスアンプ活性化信号の活性タイミング
は、外部入力信号（図に示す例では、外部コラムアドレ
スストローブ信号ｅｘｔ．ＺＵＣＡＳ，ｅｘｔ．ＺＬＣ
ＡＳ）に同期させる。
は、外部入力信号（図に示す例では、外部コラムアドレ
スストローブ信号ｅｘｔ．ＺＵＣＡＳ，ｅｘｔ．ＺＬＣ
ＡＳ）に同期させる。
【００７７】第２の実施の形態による半導体記憶装置の
動作について、図７を用いて説明する。メモリアレイブ
ロックＢ１に含まれるビット線対ＢＬ＜３＞，ＺＢＬ＜
３＞に接続されるメモリセルの不良を検出するものとす
る。
動作について、図７を用いて説明する。メモリアレイブ
ロックＢ１に含まれるビット線対ＢＬ＜３＞，ＺＢＬ＜
３＞に接続されるメモリセルの不良を検出するものとす
る。
【００７８】不良検出にあたり、メモリアレイブロック
Ｂ０，Ｂ１のメモリセルには“Ｌ”のデータを書込む。
Ｂ０，Ｂ１のメモリセルには“Ｌ”のデータを書込む。
【００７９】続いて読出動作を行う。第１の実施の形態
と同様にＷＣＢＲモードに設定する。信号ｅｘｔ．Ａ０
〜ｅｘｔ．Ａ１２により、テストモード信号ＴＭを
“Ｈ”に設定する。ＮＡＮＤ回路７０の出力／ＴＸが外
部ロウアドレスストローブ信号ｅｘｔ．ＺＲＡＳに関係
なく“Ｈ”に固定される。
と同様にＷＣＢＲモードに設定する。信号ｅｘｔ．Ａ０
〜ｅｘｔ．Ａ１２により、テストモード信号ＴＭを
“Ｈ”に設定する。ＮＡＮＤ回路７０の出力／ＴＸが外
部ロウアドレスストローブ信号ｅｘｔ．ＺＲＡＳに関係
なく“Ｈ”に固定される。
【００８０】外部ロウアドレスストローブ信号ｅｘｔ．
ＺＵＣＡＳの立ち下がりに同期して、内部信号ＺＳＯＮ
Ｍｅｖｅｎが立ち下がる。
ＺＵＣＡＳの立ち下がりに同期して、内部信号ＺＳＯＮ
Ｍｅｖｅｎが立ち下がる。
【００８１】センスアンプ活性化信号ＳＯＮ＜０＞がＨ
レベルになり、偶数ブロックのセンスアンプＳＡが活性
化する。ビット線ＢＬ＜２＞の電位が上がり、ビット線
ＺＢＬ＜４＞の電位が下がる。
レベルになり、偶数ブロックのセンスアンプＳＡが活性
化する。ビット線ＢＬ＜２＞の電位が上がり、ビット線
ＺＢＬ＜４＞の電位が下がる。
【００８２】次に内部信号ｅｘｔ．ＺＬＣＡＳの立ち下
がりに同期して、内部信号ＺＳＯＮＭｏｄｄが立ち下が
る。
がりに同期して、内部信号ＺＳＯＮＭｏｄｄが立ち下が
る。
【００８３】センスアンプ活性化信号ＳＯＮ＜１＞がＨ
レベルになり、奇数ブロックのセンスアンプが活性化す
る。
レベルになり、奇数ブロックのセンスアンプが活性化す
る。
【００８４】偶数ブロック側でのメモリセルの読出時に
起こった接地電位の浮上がりの影響を受けて、奇数ブロ
ック側のセンスアンプＳＡにおけるセンスマージンが低
下する。
起こった接地電位の浮上がりの影響を受けて、奇数ブロ
ック側のセンスアンプＳＡにおけるセンスマージンが低
下する。
【００８５】さらに、隣接するビット線ＢＬ＜２＞に書
込まれた“Ｈ”データの読出時のカップリングノイズを
ビット線ＺＢＬ＜３＞が、隣接するビット線ＺＢＬ＜４
＞における“Ｌ”データの読出時におけるカップリング
ノイズをビット線ＢＬ＜３＞が受ける。これにより、ビ
ット線対ＢＬ＜３＞，ＺＢＬ＜３＞の電位差が小さくな
り読出マージンが減少するこのように、第２の実施の形
態による半導体記憶装置によれば、内部信号ＺＳＯＮＭ
ｏｄｄおよびＺＳＯＮＭｅｖｅｎを外部ロウアドレスス
トローブ信号ｅｘｔ．ＺＲＡＳの立上がりタイミングに
関係なく、外部ロウアドレスストローブ信号ｅｘｔ．Ｚ
ＵＣＡＳおよびｅｘｔ．ＺＬＣＡＳによって制御可能と
なる。
込まれた“Ｈ”データの読出時のカップリングノイズを
ビット線ＺＢＬ＜３＞が、隣接するビット線ＺＢＬ＜４
＞における“Ｌ”データの読出時におけるカップリング
ノイズをビット線ＢＬ＜３＞が受ける。これにより、ビ
ット線対ＢＬ＜３＞，ＺＢＬ＜３＞の電位差が小さくな
り読出マージンが減少するこのように、第２の実施の形
態による半導体記憶装置によれば、内部信号ＺＳＯＮＭ
ｏｄｄおよびＺＳＯＮＭｅｖｅｎを外部ロウアドレスス
トローブ信号ｅｘｔ．ＺＲＡＳの立上がりタイミングに
関係なく、外部ロウアドレスストローブ信号ｅｘｔ．Ｚ
ＵＣＡＳおよびｅｘｔ．ＺＬＣＡＳによって制御可能と
なる。
【００８６】したがって、外部入力信号の活性タイミン
グをずらすことにより、偶数ブロックのセンスアンプＳ
Ａと奇数ブロックのセンスアンプＳＡとで活性タイミン
グをずらすことができため、第１の実施の形態と同様の
効果を奏することが可能となる。
グをずらすことにより、偶数ブロックのセンスアンプＳ
Ａと奇数ブロックのセンスアンプＳＡとで活性タイミン
グをずらすことができため、第１の実施の形態と同様の
効果を奏することが可能となる。
【００８７】［第３の実施の形態］第３の実施の形態に
よる半導体記憶装置の主要部の構成について、図８を用
いて説明する。第３の実施の形態による半導体記憶装置
は、内部回路１００、ブロック選択回路１０２、ＶＢＬ
発生回路１０４、ＶＢＬ印加回路１３０、奇数ブロック
対応のＶＢＬ制御回路１３２、偶数ブロック対応のＶＢ
Ｌ制御回路１３４、センスアンプ活性化信号発生回路１
０６、およびメモリアレイブロックＢ０，Ｂ１，…を含
む。
よる半導体記憶装置の主要部の構成について、図８を用
いて説明する。第３の実施の形態による半導体記憶装置
は、内部回路１００、ブロック選択回路１０２、ＶＢＬ
発生回路１０４、ＶＢＬ印加回路１３０、奇数ブロック
対応のＶＢＬ制御回路１３２、偶数ブロック対応のＶＢ
Ｌ制御回路１３４、センスアンプ活性化信号発生回路１
０６、およびメモリアレイブロックＢ０，Ｂ１，…を含
む。
【００８８】センスアンプ活性化信号発生回路１０６に
含まれる論理回路５♯ｉは、内部信号ＺＳＯＮＭとブロ
ック選択信号ＢＳ＜ｉ＞とを入力に受け、インバータＩ
１♯ｉは、論理回路５♯ｉの出力を反転して、センスア
ンプ活性化信号ＳＯＮ＜ｉ＞を出力する。
含まれる論理回路５♯ｉは、内部信号ＺＳＯＮＭとブロ
ック選択信号ＢＳ＜ｉ＞とを入力に受け、インバータＩ
１♯ｉは、論理回路５♯ｉの出力を反転して、センスア
ンプ活性化信号ＳＯＮ＜ｉ＞を出力する。
【００８９】ＶＢＬ印加回路１３０は、外部アウトプッ
トイネーブル信号ｅｘｔ．ＺＯＥとテストモード信号Ｔ
ＭＥおよびＴＭＯとに基づき、ノードＺ３０にリファレ
ンス電位ＶＢＬ２を供給する。より具体的には、ＶＢＬ
印加回路１３０は、テストモード信号ＴＭＯまたはＴＭ
Ｅが“Ｈ”になると活性化され、外部アウトプットイネ
ーブル信号ｅｘｔ．ＺＯＥを受ける端子とノードＺ３０
とを電気的に結合する。ＶＢＬ発生回路１０４は、ノー
ドＺ３２にリファレンス電位ＶＢＬを供給する。
トイネーブル信号ｅｘｔ．ＺＯＥとテストモード信号Ｔ
ＭＥおよびＴＭＯとに基づき、ノードＺ３０にリファレ
ンス電位ＶＢＬ２を供給する。より具体的には、ＶＢＬ
印加回路１３０は、テストモード信号ＴＭＯまたはＴＭ
Ｅが“Ｈ”になると活性化され、外部アウトプットイネ
ーブル信号ｅｘｔ．ＺＯＥを受ける端子とノードＺ３０
とを電気的に結合する。ＶＢＬ発生回路１０４は、ノー
ドＺ３２にリファレンス電位ＶＢＬを供給する。
【００９０】ＶＢＬ制御回路１３２は、インバータＩ３
０およびトランジスタＴ１０〜Ｔ１３を含む。トランジ
スタＴ１０およびＴ１２はＰＭＯＳトランジスタであ
り、トランジスタＴ１１およびＴ１３はＮＭＯＳトラン
ジスタである。
０およびトランジスタＴ１０〜Ｔ１３を含む。トランジ
スタＴ１０およびＴ１２はＰＭＯＳトランジスタであ
り、トランジスタＴ１１およびＴ１３はＮＭＯＳトラン
ジスタである。
【００９１】インバータＩ３０は、テストモード信号Ｔ
ＭＥを反転して出力する。トランジスタＴ１０およびＴ
１１は、テストモード信号ＴＭＥ（およびインバータＩ
３０の出力）に応じてノードＺ３２と配線ＶＢＬｅｖｅ
ｎとを電気的に結合する。トランジスタＴ１２およびＴ
１３は、テストモード信号ＴＭＥ（およびインバータＩ
３０の出力）に応じてノードＺ３０と配線ＶＢＬｅｖｅ
ｎとを電気的に結合する。
ＭＥを反転して出力する。トランジスタＴ１０およびＴ
１１は、テストモード信号ＴＭＥ（およびインバータＩ
３０の出力）に応じてノードＺ３２と配線ＶＢＬｅｖｅ
ｎとを電気的に結合する。トランジスタＴ１２およびＴ
１３は、テストモード信号ＴＭＥ（およびインバータＩ
３０の出力）に応じてノードＺ３０と配線ＶＢＬｅｖｅ
ｎとを電気的に結合する。
【００９２】ＶＢＬ制御回路１３４は、インバータＩ３
１およびトランジスタＴ１４〜Ｔ１７を含む。トランジ
スタＴ１５およびＴ１７はＰＭＯＳトランジスタであ
り、トランジスタＴ１４およびＴ１６はＮＭＯＳトラン
ジスタである。
１およびトランジスタＴ１４〜Ｔ１７を含む。トランジ
スタＴ１５およびＴ１７はＰＭＯＳトランジスタであ
り、トランジスタＴ１４およびＴ１６はＮＭＯＳトラン
ジスタである。
【００９３】インバータＩ３１は、テストモード信号Ｔ
ＭＯを反転して出力する。トランジスタＴ１６およびＴ
１７は、テストモード信号ＴＭＯ（およびインバータＩ
３１の出力）に応じて、ノードＺ３２と配線ＶＢＬｏｄ
ｄとを電気的に結合する。トランジスタＴ１４およびＴ
１５は、テストモード信号ＴＭＯ（およびインバータＩ
３１の出力）に応じてノードＺ３０と配線ＶＢＬｏｄｄ
とを電気的に結合する。
ＭＯを反転して出力する。トランジスタＴ１６およびＴ
１７は、テストモード信号ＴＭＯ（およびインバータＩ
３１の出力）に応じて、ノードＺ３２と配線ＶＢＬｏｄ
ｄとを電気的に結合する。トランジスタＴ１４およびＴ
１５は、テストモード信号ＴＭＯ（およびインバータＩ
３１の出力）に応じてノードＺ３０と配線ＶＢＬｏｄｄ
とを電気的に結合する。
【００９４】メモリアレイブロックＢｋ（ｋは、０以上
の偶数）は、配線ＶＢＬｅｖｅｎからリファレンス電位
の供給を受け、メモリアレイブロックＢｋ＋１は、配線
ＶＢＬｏｄｄからリファレンス電位の供給を受ける。
の偶数）は、配線ＶＢＬｅｖｅｎからリファレンス電位
の供給を受け、メモリアレイブロックＢｋ＋１は、配線
ＶＢＬｏｄｄからリファレンス電位の供給を受ける。
【００９５】より具体的に、図９を用いて説明する。セ
ンスアンプブロックＳＢ０に含まれるセンスアンプ部２
は、配線ＶＢＬｅｖｅｎと接続され、センスアンプブロ
ックＳＢ１に含まれるセンスアンプ部２は、配線ＶＢＬ
ｏｄｄと接続される。したがって、偶数番目のビット線
対と奇数番目のビット線対とには、それぞれ異なる配線
からリファレンス電圧が供給され、プリチャージされる
ことになる。
ンスアンプブロックＳＢ０に含まれるセンスアンプ部２
は、配線ＶＢＬｅｖｅｎと接続され、センスアンプブロ
ックＳＢ１に含まれるセンスアンプ部２は、配線ＶＢＬ
ｏｄｄと接続される。したがって、偶数番目のビット線
対と奇数番目のビット線対とには、それぞれ異なる配線
からリファレンス電圧が供給され、プリチャージされる
ことになる。
【００９６】配線ＶＢＬｅｖｅｎおよびＶＢＬｏｄｄの
電位は、リファレンス電位ＶＢＬまたはＶＢＬ２に切換
わる。
電位は、リファレンス電位ＶＢＬまたはＶＢＬ２に切換
わる。
【００９７】図８を参照して、テストモード信号ＴＭＯ
またはＴＭＥが“Ｌ”のとき（通常モード）は、配線Ｖ
ＢＬｏｄｄおよびＶＢＬｅｖｅｎの電位は、ＶＢＬ発生
回路１０４の出力と一致する。
またはＴＭＥが“Ｌ”のとき（通常モード）は、配線Ｖ
ＢＬｏｄｄおよびＶＢＬｅｖｅｎの電位は、ＶＢＬ発生
回路１０４の出力と一致する。
【００９８】テストモード信号ＴＭＯが“Ｈ”になる
と、外部アウトプットイネーブル信号ｅｘｔ．ＺＯＥに
応じて配線ＶＢＬｏｄｄの電位が決定される。テストモ
ード信号ＴＭＥが“Ｈ”になると、外部アウトプットイ
ネーブル信号ｅｘｔ．ＺＯＥに応じて配線ＶＢＬｅｖｅ
ｎの電位が決定される。
と、外部アウトプットイネーブル信号ｅｘｔ．ＺＯＥに
応じて配線ＶＢＬｏｄｄの電位が決定される。テストモ
ード信号ＴＭＥが“Ｈ”になると、外部アウトプットイ
ネーブル信号ｅｘｔ．ＺＯＥに応じて配線ＶＢＬｅｖｅ
ｎの電位が決定される。
【００９９】第３の実施の形態による半導体記憶装置の
動作について、図１０を用いて説明する。第１〜２の実
施の形態と同様、すべてのメモリセルにＬのデータを書
きこんでおく。外部コラムアドレスストローブ信号ｅｘ
ｔ．ＺＣＡＳおよび外部ライトイネーブル信号ｅｘｔ．
ＺＷＥを外部ロウアドレスストローブ信号ｅｘｔ．ＺＲ
ＡＳよりも先に“Ｌ”に設定する。外部アドレス信号ｅ
ｘｔ．Ａ０〜ｅｘｔ．Ａ１２の組合せによりテストモー
ド信号ＴＭＯが“Ｈ”、テストモード信号ＴＭＥが
“Ｌ”になったとする。
動作について、図１０を用いて説明する。第１〜２の実
施の形態と同様、すべてのメモリセルにＬのデータを書
きこんでおく。外部コラムアドレスストローブ信号ｅｘ
ｔ．ＺＣＡＳおよび外部ライトイネーブル信号ｅｘｔ．
ＺＷＥを外部ロウアドレスストローブ信号ｅｘｔ．ＺＲ
ＡＳよりも先に“Ｌ”に設定する。外部アドレス信号ｅ
ｘｔ．Ａ０〜ｅｘｔ．Ａ１２の組合せによりテストモー
ド信号ＴＭＯが“Ｈ”、テストモード信号ＴＭＥが
“Ｌ”になったとする。
【０１００】従来と同様、外部ロウアドレスストローブ
信号ｅｘｔ．ＺＲＡＳが“Ｌ”になると、選択されたワ
ード線ＷＬが“Ｈ”になり、内部信号ＺＳＯＮＭが
“Ｌ”になる。
信号ｅｘｔ．ＺＲＡＳが“Ｌ”になると、選択されたワ
ード線ＷＬが“Ｈ”になり、内部信号ＺＳＯＮＭが
“Ｌ”になる。
【０１０１】外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．
Ａ１２に応じてセンスアンプ活性化信号ＳＯＮ＜０＞お
よびＳＯＮ＜１＞が“Ｈ”となる。
Ａ１２に応じてセンスアンプ活性化信号ＳＯＮ＜０＞お
よびＳＯＮ＜１＞が“Ｈ”となる。
【０１０２】“Ｈ”のテストモード信号ＴＭＯに応じ
て、配線ＶＢＬｏｄｄは、リファレンス電位ＶＢＬ２に
なる。“Ｌ”のテストモード信号ＴＭＥに応じて、配線
ＶＢＬｅｖｅｎは、リファレンス電位ＶＢＬになる。
て、配線ＶＢＬｏｄｄは、リファレンス電位ＶＢＬ２に
なる。“Ｌ”のテストモード信号ＴＭＥに応じて、配線
ＶＢＬｅｖｅｎは、リファレンス電位ＶＢＬになる。
【０１０３】たとえば、リファレンス電位ＶＢＬ２＜リ
ファレンス電位ＶＢＬとした場合には、配線ＶＢＬｏｄ
ｄの電位＜配線ＶＢＬｅｖｅｎの電位となる。
ファレンス電位ＶＢＬとした場合には、配線ＶＢＬｏｄ
ｄの電位＜配線ＶＢＬｅｖｅｎの電位となる。
【０１０４】センスアンプＳＡにおいては、リファレン
ス電位が高い方がトランジスタＴ４のゲート・ソース間
電圧Ｖｇｓが大きくなるため、センスアンプ動作が速く
なる。
ス電位が高い方がトランジスタＴ４のゲート・ソース間
電圧Ｖｇｓが大きくなるため、センスアンプ動作が速く
なる。
【０１０５】これにより、偶数ブロックのセンスアンプ
ＳＡが先に動作し、奇数ブロックのセンスアンプＳＡが
遅れて動作することになる。したがって、第１の実施の
形態と同様、メモリセルへのデータの書込を操作するこ
となく不良セルを高速に検出することが可能となる。
ＳＡが先に動作し、奇数ブロックのセンスアンプＳＡが
遅れて動作することになる。したがって、第１の実施の
形態と同様、メモリセルへのデータの書込を操作するこ
となく不良セルを高速に検出することが可能となる。
【０１０６】［第４の実施の形態］第４の実施の形態に
よる半導体記憶装置の主要部の構成について、図１１を
用いて説明する。第４の実施の形態による半導体記憶装
置は、内部回路１００、ブロック選択回路１０２、ＶＢ
Ｌ発生回路１０４，１４０、奇数ブロック対応のＶＢＬ
制御回路１３２、偶数ブロック対応のＶＢＬ制御回路１
３４、センスアンプ活性化信号発生回路１０６、および
メモリアレイブロックＢ０，Ｂ１，…を含む。
よる半導体記憶装置の主要部の構成について、図１１を
用いて説明する。第４の実施の形態による半導体記憶装
置は、内部回路１００、ブロック選択回路１０２、ＶＢ
Ｌ発生回路１０４，１４０、奇数ブロック対応のＶＢＬ
制御回路１３２、偶数ブロック対応のＶＢＬ制御回路１
３４、センスアンプ活性化信号発生回路１０６、および
メモリアレイブロックＢ０，Ｂ１，…を含む。
【０１０７】センスアンプ活性化信号発生回路１０６に
含まれる論理回路５♯ｉは、内部信号ＺＳＯＮＭとブロ
ック選択信号ＢＳ＜ｉ＞とを入力に受け、インバータＩ
１♯ｉは、論理回路５♯ｉの出力を反転して、センスア
ンプ活性化信号ＳＯＮ＜ｉ＞を出力する。
含まれる論理回路５♯ｉは、内部信号ＺＳＯＮＭとブロ
ック選択信号ＢＳ＜ｉ＞とを入力に受け、インバータＩ
１♯ｉは、論理回路５♯ｉの出力を反転して、センスア
ンプ活性化信号ＳＯＮ＜ｉ＞を出力する。
【０１０８】ＶＢＬ発生回路１４０は、テストモード信
号ＴＭＥおよびＴＭＯを受けて、ノードＺ３０にリファ
レンス電位ＶＢＬ２を供給する。ＶＢＬ発生回路１４０
は、テストモード信号ＴＭＯまたはＴＭＥが“Ｈ”にな
ると活性化され、リファレンス電位ＶＢＬと電圧レベル
の異なるリファレンス電位ＶＢＬ２を発生する。
号ＴＭＥおよびＴＭＯを受けて、ノードＺ３０にリファ
レンス電位ＶＢＬ２を供給する。ＶＢＬ発生回路１４０
は、テストモード信号ＴＭＯまたはＴＭＥが“Ｈ”にな
ると活性化され、リファレンス電位ＶＢＬと電圧レベル
の異なるリファレンス電位ＶＢＬ２を発生する。
【０１０９】ＶＢＬ制御回路１３２は、ＶＢＬ発生回路
１４０または１０４の出力のいずれか一方を配線ＶＢＬ
ｅｖｅｎに供給する。ＶＢＬ制御回路１３４は、ＶＢＬ
発生回路１４０または１０４の出力のいずれか一方を配
線ＶＢＬｏｄｄに供給する。
１４０または１０４の出力のいずれか一方を配線ＶＢＬ
ｅｖｅｎに供給する。ＶＢＬ制御回路１３４は、ＶＢＬ
発生回路１４０または１０４の出力のいずれか一方を配
線ＶＢＬｏｄｄに供給する。
【０１１０】２種類のリファレンス電位を用いて、奇数
ブロックに供給するリファレンス電位と偶数ブロックに
供給するリファレンス電位との間に差を設ける。
ブロックに供給するリファレンス電位と偶数ブロックに
供給するリファレンス電位との間に差を設ける。
【０１１１】これにより、偶数ブロックのセンスアンプ
と奇数ブロックのセンスアンプとの動作タイミングをそ
れぞれコントロールすることができるため、第１の実施
の形態と同様の効果を奏することが可能となる。
と奇数ブロックのセンスアンプとの動作タイミングをそ
れぞれコントロールすることができるため、第１の実施
の形態と同様の効果を奏することが可能となる。
【０１１２】なお、上記例では、２種類のリファレンス
電位を用いたがこれに限定されない。図１２に示す半導
体記憶装置は、ＶＢＬ印加回路１４２および１４４を含
む。
電位を用いたがこれに限定されない。図１２に示す半導
体記憶装置は、ＶＢＬ印加回路１４２および１４４を含
む。
【０１１３】ＶＢＬ印加回路１４２は、外部アウトプッ
トイネーブル信号ｅｘｔ．ＺＯＥとテストモード信号Ｔ
ＭＥとを受けて、リファレンス電位ＶＢＬ２を出力す
る。たとえば、テストモード信号ＴＭＥがＨレベルにな
ると、出力ＶＢＬ２が、外部アウトプットイネーブル信
号ｅｘｔ．ＺＯＥと同じ電位レベルになる。
トイネーブル信号ｅｘｔ．ＺＯＥとテストモード信号Ｔ
ＭＥとを受けて、リファレンス電位ＶＢＬ２を出力す
る。たとえば、テストモード信号ＴＭＥがＨレベルにな
ると、出力ＶＢＬ２が、外部アウトプットイネーブル信
号ｅｘｔ．ＺＯＥと同じ電位レベルになる。
【０１１４】ＶＢＬ印加回路１４４は、外部ライトイネ
ーブル信号ｅｘｔ．ＺＷＥとテストモード信号ＴＭＯと
を受けて、リファレンス電位ＶＢＬ３を出力する。たと
えば、テストモード信号ＴＭＯがＨレベルになると、出
力ＶＢＬ３が、外部ライトイネーブル信号ｅｘｔ．ＺＷ
Ｅと同じ電位レベルになる。
ーブル信号ｅｘｔ．ＺＷＥとテストモード信号ＴＭＯと
を受けて、リファレンス電位ＶＢＬ３を出力する。たと
えば、テストモード信号ＴＭＯがＨレベルになると、出
力ＶＢＬ３が、外部ライトイネーブル信号ｅｘｔ．ＺＷ
Ｅと同じ電位レベルになる。
【０１１５】ＶＢＬ制御回路１３２は、テストモード信
号ＴＭＥに応じて、配線ＶＢＬｅｖｅｎをリファレンス
電位ＶＢＬまたはリファレンス電位ＶＢＬ２にする。
号ＴＭＥに応じて、配線ＶＢＬｅｖｅｎをリファレンス
電位ＶＢＬまたはリファレンス電位ＶＢＬ２にする。
【０１１６】ＶＢＬ制御回路１３４は、テストモード信
号ＴＭＯに応じて、配線ＶＢＬｏｄｄをリファレンス電
位ＶＢＬまたはリファレンス電位ＶＢＬ３にする。
号ＴＭＯに応じて、配線ＶＢＬｏｄｄをリファレンス電
位ＶＢＬまたはリファレンス電位ＶＢＬ３にする。
【０１１７】このような構成によっても、奇数ブロック
対応のビット線対と偶数ブロック対応のビット線対との
リファレンス電位を個別に制御することができる。
対応のビット線対と偶数ブロック対応のビット線対との
リファレンス電位を個別に制御することができる。
【０１１８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１１９】
【発明の効果】以上のように、本発明による半導体記憶
装置によれば、偶数番目のビット線対に接続されるセン
スアンプと奇数番目のビット線対に接続されるセンスア
ンプとの活性タイミングを個別に制御することができ
る。これにより、データの書込みパターンを操作するこ
となく不良メモリセルの検出を高速化することが可能と
なる。
装置によれば、偶数番目のビット線対に接続されるセン
スアンプと奇数番目のビット線対に接続されるセンスア
ンプとの活性タイミングを個別に制御することができ
る。これにより、データの書込みパターンを操作するこ
となく不良メモリセルの検出を高速化することが可能と
なる。
【０１２０】また、本発明による半導体記憶装置によれ
ば、センスアンプ活性化信号制御回路に遅延段を設ける
ことにより、活性タイミングを遅延させることができ
る。
ば、センスアンプ活性化信号制御回路に遅延段を設ける
ことにより、活性タイミングを遅延させることができ
る。
【０１２１】また、本発明による半導体記憶装置によれ
ば、外部入力に同期してセンスアンプを活性化させるこ
ともできる。
ば、外部入力に同期してセンスアンプを活性化させるこ
ともできる。
【０１２２】さらに、本発明による半導体記憶装置によ
れば、偶数番目のビット線対をプリチャージする配線と
奇数番目のビット線対をプリチャージする配線との電位
を個別に制御することができる。これにより、データの
書込みパターンを操作することなく不良メモリセルの検
出を高速化することが可能となる。
れば、偶数番目のビット線対をプリチャージする配線と
奇数番目のビット線対をプリチャージする配線との電位
を個別に制御することができる。これにより、データの
書込みパターンを操作することなく不良メモリセルの検
出を高速化することが可能となる。
【０１２３】特に、本発明による半導体記憶装置によれ
ば、各配線の電位は外部入力により決定することができ
る。また、本発明による半導体記憶装置によれば、複数
の電位を発生させる回路を備えることにより、各配線の
電位を制御することができる。
ば、各配線の電位は外部入力により決定することができ
る。また、本発明による半導体記憶装置によれば、複数
の電位を発生させる回路を備えることにより、各配線の
電位を制御することができる。
【図１】 第１の実施の形態による半導体記憶装置の主
要部の構成について説明するための図である。
要部の構成について説明するための図である。
【図２】 第１の実施の形態による半導体記憶装置１０
００の全体構成の概要を示す図である。
００の全体構成の概要を示す図である。
【図３】 第１の実施の形態によるテストモード設定回
路２１６について説明するための図である。
路２１６について説明するための図である。
【図４】 第１の実施の形態による半導体記憶装置１０
００の動作について説明するためのタイミングチャート
である。
００の動作について説明するためのタイミングチャート
である。
【図５】 第２の実施の形態による半導体記憶装置の主
要部の構成について説明するための図である。
要部の構成について説明するための図である。
【図６】 第２の実施の形態による半導体記憶装置２０
００の全体構成の概要を示す図である。
００の全体構成の概要を示す図である。
【図７】 第２の実施の形態による半導体記憶装置２０
００の動作について説明するためのタイミングチャート
である。
００の動作について説明するためのタイミングチャート
である。
【図８】 第３の実施の形態による半導体記憶装置の主
要部の構成について説明するための図である。
要部の構成について説明するための図である。
【図９】 第３の実施の形態によるリファレンス電位と
センスアンプとの関係について説明するための図であ
る。
センスアンプとの関係について説明するための図であ
る。
【図１０】 第３の実施の形態による半導体記憶装置の
動作について説明するためのタイミングチャートであ
る。
動作について説明するためのタイミングチャートであ
る。
【図１１】 第４の実施の形態による半導体記憶装置の
主要部の構成について説明するための図である。
主要部の構成について説明するための図である。
【図１２】 第４の実施の形態による半導体記憶装置の
主要部のもう一つの構成例について説明するための図で
ある。
主要部のもう一つの構成例について説明するための図で
ある。
【図１３】 従来の半導体記憶装置におけるビット線対
とセンスアンプブロックとの関係について説明するため
の図である。
とセンスアンプブロックとの関係について説明するため
の図である。
【図１４】 従来の半導体記憶装置におけるセンスアン
プ部の構成の概要を示す図である。
プ部の構成の概要を示す図である。
【図１５】 センスアンプＳＡの回路構成を示す図であ
る。
る。
【図１６】 従来の半導体記憶装置における主要部の構
成について説明するための図である。
成について説明するための図である。
【図１７】 従来の半導体記憶装置における動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
１ メモリセル、２ センスアンプ部、３，４ 遅延
段、１００，１２０，１２２ 内部回路、１０２ ブロ
ック選択回路、１０４ ＶＢＬ発生回路、１０６センス
アンプ活性化信号発生回路、１１０，１２４ 奇数ブロ
ック制御回路、１１２，１２６ 偶数ブロック制御回
路、１３０，１４２，１４４ ＶＢＬ印加回路、１４０
ＶＢＬ発生回路、２００，２２２ 制御信号入力バッ
ファ、２０２ アドレス入力バッファ、２０４，２２４
コントロール回路、２０６ ロウデコーダ、２０８
コラムデコーダ、２１０ 入力バッファ、２１２ プリ
アンプライトドライバ、２１４ 出力バッファ、２１
６，２２６ テストモード設定回路、２２０ 制御信号
入力バッファ、Ｂ０〜Ｂ１５ メモリアレイブロック、
ＥＱ イコライズ・プリチャージ回路、１０００，２０
００ 半導体記憶装置。
段、１００，１２０，１２２ 内部回路、１０２ ブロ
ック選択回路、１０４ ＶＢＬ発生回路、１０６センス
アンプ活性化信号発生回路、１１０，１２４ 奇数ブロ
ック制御回路、１１２，１２６ 偶数ブロック制御回
路、１３０，１４２，１４４ ＶＢＬ印加回路、１４０
ＶＢＬ発生回路、２００，２２２ 制御信号入力バッ
ファ、２０２ アドレス入力バッファ、２０４，２２４
コントロール回路、２０６ ロウデコーダ、２０８
コラムデコーダ、２１０ 入力バッファ、２１２ プリ
アンプライトドライバ、２１４ 出力バッファ、２１
６，２２６ テストモード設定回路、２２０ 制御信号
入力バッファ、Ｂ０〜Ｂ１５ メモリアレイブロック、
ＥＱ イコライズ・プリチャージ回路、１０００，２０
００ 半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AK07 AK15 AL09 5B024 AA15 BA09 BA21 BA23 BA29 CA07 EA02 5L106 AA01 DD11 DD35 GG03
Claims (14)
- 【請求項１】 行列状に配置される複数のメモリセル
と、行に対応して配置される複数のワード線と、列に対
応して配置される複数のビット線対とを含むメモリセル
アレイと、 前記複数のビット線対のうち偶数番目に配置される第１
複数個のビット線対の電位差を検出するための第１セン
スアンプと、 前記複数のビット線対のうち奇数番目に配置される第２
複数個のビット線対の電位差を検出するための第２セン
スアンプと、 前記第１および第２センスアンプのそれぞれの動作タイ
ミングを個別に制御するためのセンスアンプ制御回路と
を備える、半導体記憶装置。 - 【請求項２】 前記センスアンプ制御回路は、 前記第１センスアンプの活性化を制御する第１活性化信
号を発生する第１ブロック制御回路と、 前記第２センスアンプの活性化を制御する第２活性化信
号を発生する第２ブロック制御回路とを含む、請求項１
に記載の半導体記憶装置。 - 【請求項３】 前記第１ブロック制御回路は、 遅延段と、 通常モードでは、活性化信号を前記第１活性化信号とし
て出力し、テストモードにおいては、前記活性化信号を
前記遅延段で遅延した信号を前記第１活性化信号として
出力するための回路とを含む、請求項２に記載の半導体
記憶装置。 - 【請求項４】 前記第２ブロック制御回路は、 遅延段と、 通常モードでは、活性化信号を前記第２活性化信号とし
て出力し、テストモードにおいては、前記活性化信号を
前記遅延段で遅延した信号を前記第２活性化信号として
出力するための回路とを含む、請求項２に記載の半導体
記憶装置。 - 【請求項５】 前記第１制御ブロック回路は、 テストモードにおいては、外部入力信号に同期して、前
記第１活性化信号を発生する、請求項２に記載の半導体
記憶装置。 - 【請求項６】 前記第２制御ブロック回路は、 前記テストモードにおいては、外部入力信号に同期し
て、前記第２活性化信号を発生する、請求項２に記載の
半導体記憶装置。 - 【請求項７】 前記第１制御ブロック回路は、 テストモードにおいては、第１外部入力信号に同期し
て、前記第１活性化信号を発生し、 前記第２制御ブロック回路は、 前記テストモードにおいては、第２外部入力信号に同期
して、前記第２活性化信号を発生する、請求項２に記載
の半導体記憶装置。 - 【請求項８】 行列状に配置される複数のメモリセル
と、行に対応して配置される複数のワード線と、列に対
応して配置される複数のビット線対とを含むメモリセル
アレイと、 前記複数のビット線対のうち偶数番目に配置される第１
複数個のビット線対の電位差を検出するための第１セン
スアンプと、 前記複数のビット線対のうち奇数番目に配置される第２
複数個のビット線対の電位差を検出するための第２セン
スアンプと、 前記偶数番目に配置される第１複数個のビット線対をプ
リチャージするための電圧を供給する第１配線と、 前記奇数番目に配置される第２複数個のビット線対をプ
リチャージするための電圧を供給する第２配線と、 前記第１配線および前記第２配線の電圧を個別に制御す
るための制御回路とを備える、半導体記憶装置。 - 【請求項９】 前記制御回路は、 前記第１配線の電圧を制御する第１ブロック制御回路
と、 前記第２配線の電圧を制御する第２ブロック制御回路と
を含む、請求項８に記載の半導体記憶装置。 - 【請求項１０】 前記第１ブロック制御回路は、 テストモードにおいて、外部入力ピンから受ける信号に
応じて前記第１配線の電圧を決定するための回路を含
む、請求項９に記載の半導体記憶装置。 - 【請求項１１】 前記第２ブロック制御回路は、 テストモードにおいて、外部入力ピンから受ける信号に
応じて前記第２配線の電圧を決定するための回路を含
む、請求項９に記載の半導体記憶装置。 - 【請求項１２】 前記第１ブロック制御回路は、 テストモードにおいて、第１テストモード信号に基づ
き、第１外部入力ピンから受ける信号に応じて前記第１
配線の電圧を決定するための回路を含み、 前記第２ブロック制御回路は、 前記テストモードにおいて、第２テストモード信号に基
づき、第２外部入力ピンから受ける信号に応じて前記第
２配線の電圧を決定するための回路を含む、請求項９に
記載の半導体記憶装置。 - 【請求項１３】 第１リファレンス電圧を発生する第１
発生回路と、 前記第１リファレンス電圧と異なる第２リファレンス電
圧を発生する第２発生回路とをさらに備え、 前記第１ブロック制御回路は、 通常モードにおいては、前記第１リファレンス電圧を前
記第１配線に供給し、テストモードにおいては、前記第
２リファレンス電圧を前記第１配線に供給する、請求項
９に記載の半導体記憶装置。 - 【請求項１４】 第１リファレンス電圧を発生する第１
発生回路と、 前記第１リファレンス電圧と異なる第２リファレンス電
圧を発生する第２発生回路とをさらに備え、 前記第２ブロック制御回路は、 通常モードにおいては、前記第１リファレンス電圧を前
記第２配線に供給し、テストモードにおいては、前記第
２リファレンス電圧を前記第２配線に供給する、請求項
９に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025173A JP2002230998A (ja) | 2001-02-01 | 2001-02-01 | 半導体記憶装置 |
| US09/931,039 US6480435B2 (en) | 2001-02-01 | 2001-08-17 | Semiconductor memory device with controllable operation timing of sense amplifier |
| DE10145153A DE10145153A1 (de) | 2001-02-01 | 2001-09-13 | Halbleiterspeichervorrichtung mit steuerbarer Operationszeit des Leseverstärkers |
| TW090125531A TW527594B (en) | 2001-02-01 | 2001-10-16 | Semiconductor memory device |
| KR10-2001-0065046A KR100399496B1 (ko) | 2001-02-01 | 2001-10-22 | 센스 앰프의 동작 타이밍을 제어할 수 있는 반도체 기억장치 |
| CN01137100A CN1368734A (zh) | 2001-02-01 | 2001-10-22 | 可控制读出放大器工作定时的半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025173A JP2002230998A (ja) | 2001-02-01 | 2001-02-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002230998A true JP2002230998A (ja) | 2002-08-16 |
Family
ID=18890210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001025173A Pending JP2002230998A (ja) | 2001-02-01 | 2001-02-01 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6480435B2 (ja) |
| JP (1) | JP2002230998A (ja) |
| KR (1) | KR100399496B1 (ja) |
| CN (1) | CN1368734A (ja) |
| DE (1) | DE10145153A1 (ja) |
| TW (1) | TW527594B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747281B1 (ko) | 2006-02-13 | 2007-08-07 | 엘지전자 주식회사 | 반도체 메모리 장치 |
| US8120972B2 (en) | 2008-11-27 | 2012-02-21 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and test circuit therefor |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6418044B1 (en) * | 2000-12-28 | 2002-07-09 | Stmicroelectronics, Inc. | Method and circuit for determining sense amplifier sensitivity |
| KR100401509B1 (ko) * | 2001-05-31 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스앰프 회로 |
| JP2003085997A (ja) * | 2001-09-07 | 2003-03-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003194885A (ja) * | 2001-12-25 | 2003-07-09 | Mitsubishi Electric Corp | 半導体デバイスの動作タイミングのテスト装置及びテスト方法 |
| KR100474510B1 (ko) * | 2002-05-07 | 2005-03-08 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 테스트 회로 |
| US6738301B2 (en) | 2002-08-29 | 2004-05-18 | Micron Technology, Inc. | Method and system for accelerating coupling of digital signals |
| DE102005009360B3 (de) * | 2005-03-01 | 2006-09-21 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit aktivierbaren Leseverstärkern |
| KR100734326B1 (ko) | 2006-07-14 | 2007-07-02 | 삼성전자주식회사 | 이븐 또는 오드 비트라인들을 선택적으로 플로팅시키는비트라인 브릿지 검출 방법 |
| KR100931023B1 (ko) * | 2007-11-02 | 2009-12-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP5651292B2 (ja) * | 2008-04-24 | 2015-01-07 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置及びそのテスト方法 |
| KR101190681B1 (ko) | 2010-09-30 | 2012-10-12 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR20120121225A (ko) * | 2011-04-26 | 2012-11-05 | 에스케이하이닉스 주식회사 | 반도체 칩을 멀티테스트하기 위한 장치 및 방법 |
| TWI819567B (zh) * | 2022-04-13 | 2023-10-21 | 円星科技股份有限公司 | 可改良感測放大時序適應性的記憶模組 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000182397A (ja) * | 1998-12-16 | 2000-06-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその検査方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10269768A (ja) * | 1997-03-26 | 1998-10-09 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2001195900A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2001
- 2001-02-01 JP JP2001025173A patent/JP2002230998A/ja active Pending
- 2001-08-17 US US09/931,039 patent/US6480435B2/en not_active Expired - Fee Related
- 2001-09-13 DE DE10145153A patent/DE10145153A1/de not_active Withdrawn
- 2001-10-16 TW TW090125531A patent/TW527594B/zh not_active IP Right Cessation
- 2001-10-22 KR KR10-2001-0065046A patent/KR100399496B1/ko not_active IP Right Cessation
- 2001-10-22 CN CN01137100A patent/CN1368734A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000182397A (ja) * | 1998-12-16 | 2000-06-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその検査方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747281B1 (ko) | 2006-02-13 | 2007-08-07 | 엘지전자 주식회사 | 반도체 메모리 장치 |
| US8120972B2 (en) | 2008-11-27 | 2012-02-21 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and test circuit therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10145153A1 (de) | 2002-08-29 |
| KR20020064638A (ko) | 2002-08-09 |
| US20020101774A1 (en) | 2002-08-01 |
| CN1368734A (zh) | 2002-09-11 |
| KR100399496B1 (ko) | 2003-09-26 |
| US6480435B2 (en) | 2002-11-12 |
| TW527594B (en) | 2003-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4748828B2 (ja) | 半導体記憶装置 | |
| JP2000195267A (ja) | 半導体記憶装置 | |
| US20090313513A1 (en) | Apparatus and method for testing semiconductor memory device | |
| JP4870325B2 (ja) | テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 | |
| KR100399496B1 (ko) | 센스 앰프의 동작 타이밍을 제어할 수 있는 반도체 기억장치 | |
| JP2002042498A (ja) | 半導体記憶装置、補助装置および試験装置 | |
| US6205069B1 (en) | Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof | |
| US6449198B1 (en) | Semiconductor memory device | |
| KR100566615B1 (ko) | 반도체 기억장치 | |
| JPH1139875A (ja) | 半導体記憶装置 | |
| US7120067B2 (en) | Memory with data latching circuit including a selector | |
| JP2004046927A (ja) | 半導体記憶装置 | |
| US6704238B2 (en) | Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading | |
| KR100256467B1 (ko) | 고주파 시스템 클럭 신호에 적용될 수 있는 동기형 반도체 기억 장치 | |
| KR100377709B1 (ko) | 리크 불량을 효과적으로 검출 가능한 반도체 기억 장치 | |
| KR20030037226A (ko) | 프로그램 가능한 비트라인 멀티플렉서를 갖는 반도체메모리 장치 및 그 제어 방법 | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| JP4163476B2 (ja) | 半導体メモリ装置 | |
| JP2002074992A (ja) | 半導体記憶装置 | |
| JP4184036B2 (ja) | 半導体記憶装置およびそのテスト方法 | |
| JP2003066108A (ja) | 半導体テスト回路 | |
| JP3625688B2 (ja) | メモリデバイス | |
| US7359267B2 (en) | Method of transferring data | |
| KR20150144994A (ko) | 반도체 메모리 장치 | |
| JP3766710B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071119 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100603 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101026 |