DE10145153A1 - Halbleiterspeichervorrichtung mit steuerbarer Operationszeit des Leseverstärkers - Google Patents

Abstract

Eine Halbleiterspeichervorrichtung gemäß der Erfindung enthält Steuerschaltungen (110 und 112) zum jeweiligen Steuern der Operationszeitpunkte von jeweiligen Leseverstärkern (2) in bezug auf ein ungeradzahliges Bitleitungspaar und in bezug auf ein geradzahliges Bitleitungspaar. Die Steuerschaltungen (110 und 112) ermöglichen somit, daß die jeweils für zueinander benachbarte Bitleitungspaare vorgesehenen Leseverstärker (2) jeweils zu verschiedenen Zeitpunkten arbeiten.

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeichervor­ richtungen und insbesondere eine Halbleiterspeichervorrich­ tung, die so konstruiert ist, daß sie eine Steuerung der Ope­ rationszeit eines Leseverstärkers erreicht.

Zunächst wird ein dynamischer Schreib-Lese-Speicher mit Bezug auf eine Konstruktion seines Hauptabschnitts beschrieben. Es wird angemerkt, daß ein Signalname mit einem "Z" am Anfang ein L-aktives Signal repräsentiert. Wie in Fig. 13 gezeigt ist, enthält die Halbleiterspeichervorrichtung mehrere Spei­ cherzellen 1, mehrere in Zeilenrichtung angeordnete Wortlei­ tungen WL und mehrere in Spaltenrichtung angeordnete gepaarte Bitleitungen BL<i< und ZBL<i< (i = 0, 1, . . .).

Jedes Bitleitungspaar ist über eine Leseverstärkereinheit 2 an einen (nicht gezeigten) Datenbus angeschlossen. Die ge­ paarten Bitleitungen BL<k< und ZBL<k< sind an eine Lesever­ stärkereinheit 2 angeschlossen, die in einem in bezug auf das Speichergebiet auf der linken Seite liegenden Leseverstärker­ block SB0 enthalten sind, während die gepaarten Bitleitungen BL<k+1< und ZBL<k+1< an eine Leseverstärkereinheit 2 ange­ schlossen sind, die in einem in bezug auf das Speichergebiet auf der rechten Seite liegenden Leseverstärkerblock SB1 ent­ halten sind (k = 0, 2, 4, . . .).

Wie in Fig. 14 gezeigt ist, enthält die Leseverstärkereinheit 2 einen Leseverstärker SA zum Erfassen einer Potentialdiffe­ renz eines entsprechenden Bitleitungspaars und eine Entzerr- und Vorlade-Schaltung EQ zum Entzerren und Vorladen eines entsprechenden Bitleitungspaars.

Wie in Fig. 13 gezeigt ist, wird der in dem Leseverstärker­ block SB0 enthaltene Leseverstärker SA durch ein Leseverstär­ ker-Aktivierungssignal SON<0< aktiviert, während der in dem Leseverstärkerblock SB1 enthaltene Leseverstärker SA durch ein Leseverstärker-Aktivierungssignal SON<1< aktiviert wird.

Zu einem vorgegebenen Zeitpunkt verbindet die Entzerr- und Vorlade-Schaltung EQ als Antwort auf ein Entzerrsignal EQ eine Leitung VBL, die eine Referenzspannung VBL zuführt, elektrisch mit einem entsprechenden Bitleitungspaar.

Zum Schreiben von Daten in eine Speicherzelle sowie zum Lesen von Daten aus einer Speicherzelle wird ein Bitleitungspaar im voraus auf das Referenzpotential VBL vorgeladen.

Bei der Leseoperation steuern die von außen angelegten Adres­ sensignale ext.A0 bis ext.A12 eine entsprechende Wortleitung WL auf den H-Pegel an. Die Daten in jeder an diese Wortlei­ tung WL angeschlossenen Speicherzelle 1 werden gelesen, was zu einer Änderung des Potentials auf der Bitleitung führt. Anschließend geht das Leseverstärker-Aktivierungssignal auf den H-Pegel. Der Leseverstärker SA verstärkt differentiell eine Potentialdifferenz zwischen den gepaarten Bitleitungen, um die Daten auf dem Bitleitungspaar als "H" oder "L" zu de­ finieren.

Wie in Fig. 15 gezeigt ist, enthält der Leseverstärker SA die PMOS-Transistoren T0 bis T2, die NMOS-Transistoren T3 bis T5 und einen Inverter I0.

Der Transistor T0 ist zwischen einen Knoten Vcc, der eine Speisespannung empfängt, und einen Knoten Z0 geschaltet, wäh­ rend sein Gate ein Ausgangssignal des Inverters I0 empfängt. Der Transistor T5 ist zwischen einen Knoten Z1 und einen Kno­ ten GND, der eine Massespannung empfängt, geschaltet, während sein Gate das Leseverstärker-Aktivierungssignal SON empfängt. Der Inverter I0 invertiert das Leseverstärker-Aktivierungssi­ gnal SON und gibt das invertierte Signal aus.

Der Transistor T1 ist zwischen die Knoten Z0 und Z3 geschal­ tet, während der Transistor T3 zwischen die Knoten Z3 und Z1 geschaltet ist. Der Transistor T2 ist zwischen die Knoten Z0 und Z4 geschaltet, während der Transistor T4 zwischen die Knoten Z4 und Z1 geschaltet ist. Die jeweiligen Gates der Transistoren T1 und T3 sind an den Knoten Z4 zu der Bitlei­ tung BL angeschlossen, während die jeweiligen Gates der Tran­ sistoren T2 und T4 an den Knoten Z3 zu der Bitleitung ZBL angeschlossen sind. Wenn das Leseverstärker-Aktivierungssi­ gnal SON H wird, wird eine der Bitleitungen gemäß einer Po­ tentialdifferenz des Bitleitungspaars auf den Pegel GND ange­ steuert, während die andere Bitleitung auf den Pegel Vcc an­ gesteuert wird.

Der Leseverstärker SA und eine Steuerschaltung stehen in ei­ ner unten in Verbindung mit Fig. 16 beschriebenen Beziehung. Wie in Fig. 16 gezeigt ist, enthält die Halbleiterspeicher­ vorrichtung eine interne Schaltung 100, die ein externes Zei­ lenadressen-Freigabesignal ext.ZRAS empfängt und ein internes Signal ZSONM ausgibt, eine Blockauswahlschaltung 102, die ein externes Adressensignal ext.A0 bis ext.A12 empfängt und die Blockauswahlsignale BS<0< bis BS<15< ausgibt, eine VBL-Erzeu­ gungsschaltung 104, die die Referenzspannung VBL erzeugt, eine Leseverstärker-Aktivierungssignal-Erzeugungsschaltung 106, die die Blockauswahlsignale und das interne Signal ZSONM empfängt und die Leseverstärker-Aktivierungssignale SON<0< bis SON<15< ausgibt, und die Speichermatrixblöcke B0, B1, . . .

Eine Kombination der externen Adressensignale ext.A0 bis ext.A12 bewirkt eine Aktivierung der Blockauswahlsignale BS<j< und BS<j+1< zur Auswahl der benachbarten Speicherma­ trixblöcke Bj und Bj+1 unter den Blockauswahlsignalen BS<0< bis BS<15<.

Die Leseverstärker-Aktivierungssignal-Erzeugungsschaltung 106 enthält die Logikschaltungen 5#0, 5#1, . . . und die Inverter I1#0, I1#1, . . ., die jeweils entsprechend den Leseverstärker- Aktivierungssignalen SON<0<, SON<1<, . . . angeordnet sind.

Die Eingänge der Logikschaltung 5#i empfangen das interne Signal ZSONM und das Blockauswahlsignal BS<i<. Der Inverter I1#i invertiert ein Ausgangssignal der Logikschaltung 5#i und gibt das Leseverstärker-Aktivierungssignal SON<i< aus.

Wenn das Blockauswahlsignal BS<i< "H" und das interne Signal ZSONM "L" ist, wird das Leseverstärker-Aktivierungssignal SON<i< "H". Das Leseverstärker-Aktivierungssignal SON<i< wird dem Speichermatrixblock B1 zugeführt.

Der Speichermatrixblock B1 enthält den Leseverstärker SA, der durch das Leseverstärker-Aktivierungssignal SON<i< aktiviert wird, wobei die Speicherzellen Daten halten, die durch diesen Leseverstärker SA gelesen werden sollen, mehrere Bitleitungs­ paare, die entsprechend den Speicherzellen vorgesehen sind, und die Entzerr- und Vorlade-Schaltung EQ zum Entzerren und Vorladen der Bitleitungspaare.

Der Speichermatrixblock Bk enthält die gepaarten Bitleitungen BL<i< und ZBL<i< sowie den Leseverstärkerblock SB0 mit der in Fig. 13 an die gepaarten Bitleitungen BL<i< und ZBL<i< ange­ schlossenen Leseverstärkereinheit 2. Der Speichermatrixblock Bk+1 enthält die gepaarten Bitleitungen BL<i+1< und ZBL<i+1< sowie den Leseverstärkerblock SB1 mit der in Fig. 13 an die gepaarten Bitleitungen BL<i+1< und ZBL<i+1< angeschlossenen Leseverstärkereinheit 2 (k = 0, 2, 4, . . ., i = 0, 2, 4, . . .).

Sämtlichen Speichermatrixblöcken Bi wird von der VBL-Erzeu­ gungsschaltung 104 die Referenzspannung VBL zugeführt.

Es wird nun eine Operation der Halbleiterspeichervorrichtung beschrieben. Das externe Zeilenadressen-Freigabesignal ext.ZRAS wird "L". Die Adressensignale, die zu diesem Zeit­ punkt eingegeben werden, bewirken, daß eine spezifische Wort­ leitung WL auf "H" angesteuert wird. Die Daten jeder an die Wortleitung WL angeschlossenen Speicherzelle werden auf die Bitleitung ZBL ausgegeben. Das interne Signal ZSONM wird mit einer bestimmten Verzögerung gegenüber dem Anstiegszeitpunkt der Wortleitung WL "L".

Es wird hier angenommen, daß eine Kombination der externen Eingangssignale ext.A0 bis ext.A12 dazu führt, daß die Block­ signale BS<0< und BS<1< beispielsweise "H" werden.

Das Signal ZSONM ist "L", während die Signale BS<0< und BS<1< "H" sind. Daraufhin werden die Leseverstärker-Aktivierungssi­ gnale SON<0< und SON<1< "H". Die Leseverstärker-Aktivierungs­ signale SON<0< und SON<1< auf "H" aktivieren den Leseverstär­ ker SA, so daß die Daten der jeweiligen Bitleitungen BL und ZBL als "H" oder "L" definiert werden.

Die Leistung der Speicherzellen in einer solchen Halbleiter­ speichervorrichtung wird über das untenbeschriebene Verfahren bewertet. Zunächst wird eine spezifische Speicherzelle (Ob­ jektzelle) mit "L"-Daten beschreiben, wobei die zu der Ob­ jektzelle benachbarten und an die gleiche Wortleitung WL wie diese angeschlossenen Speicherzellen mit "L"-Daten beschrie­ ben werden, während die anderen an diese Wortleitung WL ange­ schlossenen Speicherzellen sämtlich mit "H"-Daten beschrieben werden. (Dieses Schreibmuster wird hier als 3-Leseverstärker- Muster bezeichnet.) Daraufhin werden die Daten der Objekt­ zelle gelesen.

Es wird hier angenommen, daß die Objektzelle an die gepaarten Bitleitungen BL<3< und ZBL<3< angeschlossen ist. Die Objekt­ zelle und die zu der Objektzelle benachbarten Speicherzellen, d. h. die jeweils an die gepaarten Bitleitungen BL<3< und ZBL<3<, BL<2< und ZBL<2< und BL<4< und ZBL<4< angeschlossenen Speicherzellen, werden mit "L"-Daten beschrieben. Die an die gepaarten Bitleitungen BL<j < und ZBL<j < (j = 0, 1, 5, 6, . . .) angeschlossenen Speicherzellen werden mit "H"-Daten beschrie­ ben.

Wie in Fig. 17 gezeigt ist, werden in einer Leseoperation aus den meisten Speicherzellen "H"-Daten gelesen, so daß für die­ jenigen Speicherzellen, in denen "H"-Daten gespeichert sind, eine schnellere Leseverstärkeroperation ausgeführt wird. An­ dererseits wird eine Leseverstärkeroperation für diejenige Objektzelle, in der "L"-Daten gespeichert sind, dementspre­ chend verzögert.

Das Schweben des Massepotentials GND, das auftritt, wenn die meisten Speicherzellen gelesen werden, führt dazu, daß das Potential am Knoten GND schwebt, was zu einem verringerten Abtastgrenzwert für das Lesen von Daten aus der Objektzelle führt.

Außerdem wird die Bitleitung ZBL<3< durch ein Koppelrauschen beeinflußt, das beim Lesen der Daten "H" von der benachbarten Bitleitung BL<2< auftritt, während die Bitleitung BL<3< durch ein Koppelrauschen beeinflußt wird, das beim Lesen der Daten "L" von der benachbarten Bitleitung ZBL<4< auftritt. Somit sinkt die Potentialdifferenz zwischen den gepaarten Bitlei­ tungen BL<3< und ZBL<3<, was einen Lesegrenzwert verringert.

Das oben diskutierte 3-Leseverstärker-Muster kann verwendet werden, um einen Lesegrenzwert für "L"-Daten in einer spezi­ fischen Speicherzelle durch Einflüsse des Schwebens des Mas­ sepotentials GND sowie das Koppelrauschen von benachbarten Bitleitungen zu verringern und dementsprechend einen Lesefeh­ ler von "L"-Daten zu beschleunigen. Somit können Produkte mit erhöhter Qualität geliefert werden.

Ein nach dem obenbeschriebenen 3-Leseverstärker-Muster ausge­ führter Test erfordert aber, daß die Objektzelle aufeinander­ folgend geändert wird, um das Datenlesen und -schreiben für die gesamte Speicherzellenmatrix auszuführen. Ein sich daraus ergebendes Problem ist das Steigen der Testzeit.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei­ terspeichervorrichtung zu schaffen, die so konstruiert ist, daß sie einen schnellen Test für Speicherzellen erreicht.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervor­ richtung nach Anspruch 1 bzw. nach Anspruch 8. Weiterbildun­ gen der Erfindung sind in den abhängigen Ansprüchen angege­ ben.

Gemäß einem Aspekt der Erfindung enthält eine Halbleiterspei­ chervorrichtung eine Speicherzellenmatrix mit mehreren Spei­ cherzellen, die in einer Matrix von Zeilen und Spalten ange­ ordnet sind, mehreren Wortleitungen, die entsprechend den jeweiligen Zeilen angeordnet sind, und mehreren Bitleitungs­ paaren, die entsprechend den jeweiligen Spalten angeordnet sind, und ferner erste Leseverstärker zum Erfassen von Poten­ tialdifferenzen mehrerer erster geradzahliger Bitleitungs­ paare unter den mehreren Bitleitungspaaren, zweite Lesever­ stärker zum Erfassen von Potentialdifferenzen mehrerer zwei­ ter ungeradzahliger Bitleitungspaare unter den mehreren Bit­ leitungspaaren und eine Leseverstärker-Steuerschaltung zum einzelnen Steuern der jeweiligen Operationszeitpunkte des ersten und des zweiten Leseverstärkers.

Vorzugsweise enthält die Leseverstärker-Steuerschaltung eine Steuerschaltung für erste Blöcke, die ein erstes Aktivie­ rungssignal zum Steuern der Aktivierung der ersten Lesever­ stärker erzeugt, und eine Steuerschaltung für zweite Blöcke, die ein zweites Aktivierungssignal zum Steuern der Aktivie­ rung der zweiten Leseverstärker erzeugt.

Insbesondere enthält die Steuerschaltung für erste Blöcke eine Verzögerungsstufe und eine Schaltung zum Ausgeben eines Aktivierungssignals als das erste Aktivierungssignal in einer Normalbetriebsart und zum Ausgeben des durch die Verzöge­ rungsstufe verzögerten Aktivierungssignals als das erste Ak­ tivierungssignal in einer Testbetriebsart.

Insbesondere enthält die Steuerschaltung für zweite Blöcke eine Verzögerungsstufe und eine Schaltung zum Ausgeben eines Aktivierungssignals als das zweite Aktivierungssignal in ei­ ner Normalbetriebsart und zum Ausgeben des durch die Verzöge­ rungsstufe verzögerten Aktivierungssignals als das zweite Aktivierungssignal in einer Testbetriebsart.

Insbesondere erzeugt die Steuerschaltung für erste Blöcke in einer Testbetriebsart das erste Aktivierungssignal synchron zu einem externen Eingangssignal.

Insbesondere erzeugt die Steuerschaltung für zweite Blöcke in einer Testbetriebsart das zweite Aktivierungssignal synchron zu einem externen Eingangssignal.

Insbesondere erzeugt die Steuerschaltung für erste Blöcke in einer Testbetriebsart das erste Aktivierungssignal synchron zu einem ersten externen Eingangssignal und erzeugt die Steu­ erschaltung für zweite Blöcke in der Testbetriebsart das zweite Aktivierungssignal synchron zu einem zweiten externen Eingangssignal.

Gemäß einem weiteren Aspekt der Erfindung enthält eine Halb­ leiterspeichervorrichtung eine Speicherzellenmatrix mit meh­ reren Speicherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind, mehreren Wortleitungen, die entspre­ chend den jeweiligen Zeilen angeordnet sind, und mehreren Bitleitungspaaren, die entsprechend den jeweiligen Spalten angeordnet sind, und ferner erste Leseverstärker zum Erfassen von Potentialdifferenzen mehrerer erster geradzahliger Bit­ leitungspaare unter den mehreren Bitleitungspaaren, zweite Leseverstärker zum Erfassen von Potentialdifferenzen mehrerer zweiter ungeradzahliger Bitleitungspaare unter den mehreren Bitleitungspaaren, eine erste Leitung, die eine Spannung zum Vorladen der mehreren ersten geradzahligen Bitleitungspaare zuführt, eine zweite Leitung, die eine Spannung zum Vorladen der mehreren zweiten ungeradzahligen Bitleitungspaare zu­ führt, und eine Steuerschaltung zum einzelnen Steuern der jeweiligen Spannungen der ersten und der zweiten Leitung.

Vorzugsweise enthält die Steuerschaltung eine Steuerschaltung für erste Blöcke, die die Spannung der ersten Leitung steu­ ert, und eine Steuerschaltung für zweite Blöcke, die die Spannung der zweiten Leitung steuert.

Insbesondere enthält die Steuerschaltung für erste Blöcke eine Schaltung, um in einer Testbetriebsart gemäß einem von einem externen Eingangsanschlußstift empfangenen Signal die Spannung der ersten Leitung zu bestimmen.

Insbesondere enthält die Steuerschaltung für zweite Blöcke eine Schaltung, um in einer Testbetriebsart gemäß einem von einem externen Eingangsanschlußstift empfangenen Signal die Spannung der zweiten Leitung zu bestimmen.

Insbesondere enthält die Steuerschaltung für erste Blöcke eine Schaltung, um in einer Testbetriebsart gemäß einem von einem ersten externen Eingangsanschlußstift empfangenen Si­ gnal anhand eines ersten Testbetriebsartsignals die Spannung der ersten Leitung zu bestimmen, und enthält die Steuerschal­ tung für zweite Blöcke eine Schaltung, um in der Testbe­ triebsart gemäß einem von einem zweiten externen Eingangsan­ schlußstift empfangenen Signal anhand eines zweiten Testbe­ triebsartsignals die Spannung der zweiten Leitung zu bestim­ men.

Insbesondere enthält die Halbleiterspeichervorrichtung ferner eine erste Erzeugungsschaltung, die eine erste Referenzspan­ nung erzeugt, und eine zweite Erzeugungsschaltung, die eine zweite Referenzspannung erzeugt, die von der ersten Referenz­ spannung verschieden ist. Die Steuerschaltung für erste Blöcke führt der ersten Leitung in einer Normalbetriebsart die erste Referenzspannung zu, während sie der ersten Leitung in einer Testbetriebsart die zweite Referenzspannung zuführt. Die Steuerschaltung für zweite Blöcke führt der zweiten Lei­ tung in einer Normalbetriebsart die erste Referenzspannung zu, während sie der zweiten Leitung in einer Testbetriebsart die zweite Referenzspannung zuführt.

Somit kann die Halbleiterspeichervorrichtung gemäß der Erfin­ dung die jeweiligen Aktivierungszeitpunkte der an die gerad­ zahligen Bitleitungspaare angeschlossenen Leseverstärker und der an die ungeradzahligen Bitleitungspaare angeschlossenen Leseverstärker einzeln steuern. Somit kann irgendeine fehler­ hafte Speicherzelle ohne Manipulation des Datenschreibmusters schnell erfaßt werden.

Da die Halbleiterspeichervorrichtung gemäß der Erfindung die Verzögerungsstufe in der Leseverstärker-Steuerschaltung ent­ hält, kann ferner der Aktivierungszeitpunkt verzögert werden. Außerdem kann die Halbleiterspeichervorrichtung gemäß der Erfindung einen Leseverstärker synchron zu einem externen Eingangssignal aktivieren.

Ferner kann die Halbleiterspeichervorrichtung gemäß der Er­ findung die jeweiligen Potentiale einer Leitung, die die ge­ radzahligen Bitleitungspaare vorlädt, und einer Leitung, die die ungeradzahligen Bitleitungspaare vorlädt, einzeln steu­ ern. Somit kann irgendeine fehlerhafte Speicherzelle ohne Manipulation des Datenschreibmusters schnell erfaßt werden.

Insbesondere kann die Halbleiterspeichervorrichtung gemäß der Erfindung über ein externes Eingangssignal die jeweiligen Potentiale der Leitungen bestimmen. Außerdem enthält die Speicherzellenvorrichtung gemäß der Erfindung Schaltungen zum Erzeugen mehrerer Potentiale, die die Steuerung des Potenti­ als jeder Leitung ermöglichen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Konstruktion eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer ersten Aus­ führungsform;

Fig. 2 schematisch eine Gesamtkonstruktion einer Halbleiter­ speichervorrichtung 1000 gemäß der ersten Ausfüh­ rungsform;

Fig. 3 eine Testbetriebsart-Einstellschaltung 216 gemäß der ersten Ausführungsform;

Fig. 4 einen Zeitablaufplan einer Operation der Halbleiter­ speichervorrichtung 1000 gemäß der ersten Ausfüh­ rungsform;

Fig. 5 eine Konstruktion eines Hauptabschnitts einer Halb­ leiterspeichervorrichtung gemäß einer zweiten Aus­ führungsform;

Fig. 6 schematisch eine Gesamtkonstruktion einer Halbleiter­ speichervorrichtung 2000 gemäß der zweiten Ausfüh­ rungsform;

Fig. 7 einen Zeitablaufplan einer Operation der Halbleiter­ speichervorrichtung 2000 gemäß der zweiten Ausfüh­ rungsform;

Fig. 8 eine Konstruktion eines Hauptabschnitts einer Halb­ leiterspeichervorrichtung gemäß einer dritten Aus­ führungsform;

Fig. 9 eine Beziehung zwischen Referenzpotentialen und Lese­ verstärkern gemäß der dritten Ausführungsform;

Fig. 10 einen Zeitablaufplan einer Operation der Halbleiter­ speichervorrichtung gemäß der dritten Ausführungs­ form;

Fig. 11 eine Konstruktion eines Hauptabschnitts einer Halb­ leiterspeichervorrichtung gemäß einer vierten Aus­ führungsform;

Fig. 12 eine weitere Konstruktion des Hauptabschnitts der Halbleiterspeichervorrichtung gemäß der vierten Aus­ führungsform;

Fig. 13 die bereits erwähnte Beziehung zwischen den Bitlei­ tungspaaren und den Leseverstärkerblöcken in einer Halbleiterspeichervorrichtung;

Fig. 14 die bereits erwähnte schematische Konstruktion einer Leseverstärkereinheit der Halbleiterspeichervorrich­ tung;

Fig. 15 die bereits erwähnte Schaltungskonstruktion eines Leseverstärkers SA;

Fig. 16 die bereits erwähnte Konstruktion eines Hauptab­ schnitts der Halbleiterspeichervorrichtung; und

Fig. 17 den bereits erwähnten Zeitablaufplan einer Operation der Halbleiterspeichervorrichtung.

Im folgenden wird in Verbindung mit der Zeichnung eine Halb­ leiterspeichervorrichtung gemäß den Ausführungsformen der Erfindung beschrieben. Gleiche oder einander entsprechende Komponenten in der Zeichnung sind mit dem gleichen Bezugszei­ chen bezeichnet und ihre Beschreibung wird hier nicht wieder­ holt.

Erste Ausführungsform

Eine Halbleiterspeichervorrichtung gemäß einer ersten Ausfüh­ rungsform besitzt einen Hauptabschnitt, der wie unten in Ver­ bindung mit Fig. 1 beschrieben konstruiert ist. Wie in Fig. 1 gezeigt ist, enthält die Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform eine interne Schaltung 100, die ein externes Zeilenadressen-Freigabesignal ext.ZRAS empfängt und ein internes Signal ZSONM ausgibt, eine Blockauswahl­ schaltung 102, die die externen Adressensignale ext.A0 bis ext.A12 empfängt und die Blockauswahlsignale BS<0< bis BS<15< ausgibt, eine VBL-Erzeugungsschaltung 104, die eine Referenz­ spannung VBL für die Bitleitung erzeugt, eine Leseverstärker- Aktivierungssignal-Erzeugungsschaltung 106, die ein Lesever­ stärker-Aktivierungssignal erzeugt, einen Inverter I10, der das interne Signal ZSONM invertiert und ein internes Signal SNOM ausgibt, eine Steuerschaltung 110 für ungeradzahlige Blöcke, eine Steuerschaltung 112 für geradzahlige Blöcke und die Speichermatrixblöcke B0, B1, . . .

Die Steuerschaltung 110 für ungeradzahlige Blöcke enthält eine Verzögerungsstufe 3, die das interne Signal SONM verzö­ gert, einen Inverter I15, der ein Testbetriebsartsignal TMO invertiert, eine ODER-Schaltung 63 und eine NAND-Schaltung 64. Die Verzögerungsstufe 3 enthält die in Serie geschalteten Inverter I11 und I12.

Die Eingänge der ODER-Schaltung 63 empfangen die jeweiligen Ausgangssignale des Inverters I15 und der Verzögerungsstufe 3. Die Eingänge der NAND-Schaltung 64 empfangen ein Ausgangs­ signal der ODER-Schaltung 63 und ein internes Signal SONM und geben ein einem Speichermatrixblock Bk (k ungeradzahlig, wo­ bei der Block als ungerader Block bezeichnet wird) entspre­ chendes internes Signal ZSONMungerade aus.

Die Steuerschaltung 112 für geradzahlige Blöcke enthält eine Verzögerungsstufe 4, die das interne Signal SONM verzögert, einen Inverter I16, der ein Testbetriebsartsignal TME inver­ tiert, eine ODER-Schaltung 65 und eine NAND-Schaltung 66.

Die Eingänge der ODER-Schaltung 65 empfangen die jeweiligen Ausgangssignale der Verzögerungsstufe 4 und des Inverters I16. Die Eingänge der NAND-Schaltung 66 empfangen das interne Signal SONM und ein Ausgangssignal der ODER-Schaltung 65 und geben ein einem Speichermatrixblock Bj (j geradzahlig, wobei der Block als gerader Block bezeichnet wird) entsprechendes internes Signal ZSONMgerade aus.

Die Eingänge einer in der Leseverstärker-Aktivierungssignal- Erzeugungsschaltung 106 enthaltenen Logikschaltung 5#k (k = 1, 3, . . .) empfangen das interne Signal ZSONMungerade und ein Blockauswahlsignal BS<k<. Die Eingänge einer Logik­ schaltung 5#j (j = 0, 2, . . .) empfangen das interne Signal ZSONMgerade und ein Blockauswahlsignal BS<j<. Ein Inverter I1#h (h = 0, 1, 2, . . .) invertiert ein Ausgangssignal einer Logikschaltung 5#h und gibt ein Leseverstärker-Aktivierungs­ signal SON<h< aus.

Mit Bezug auf Fig. 2 wird eine Beschreibung eines Beispiels einer Gesamtkonstruktion der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform gegeben. Wie in Fig. 2 ge­ zeigt ist, enthält die Halbleiterspeichervorrichtung 1000 gemäß der ersten Ausführungsform einen Steuersignal-Eingangs­ puffer 200, der externe Steuersignale (das externe Zeilen­ adressen-Freigabesignal ext.ZRAS, das externe Spaltenadres­ sen-Freigabesignal ext.ZCAS, das externe Schreibfreigabesi­ gnal ext.ZWE, das externe Ausgabefreigabesignal ext.ZOE und dergleichen) empfängt, einen Adresseneingangspuffer 202, der die externen Adressensignale ext.A0 bis ext.Al2 empfängt, eine Steuerschaltung 204, die die internen Adressensignale int.A0 bis int.A12 von dem Adresseneingangspuffer 202 sowie ein internes Signal von dem Steuersignal-Eingangspuffer 200 empfängt und ein internes Steuersignal ausgibt, und eine Testbetriebsart-Einstellschaltung 216, die die internen Adressensignale int.A0 bis int.A12 und ein internes Signal von dem Steuersignal-Eingangspuffer 200 empfängt und ein Testbetriebsartsignal ausgibt.

Die Testbetriebsart-Einstellschaltung 216 erzeugt intern ein für eine Testbetriebsart benötigtes Testbetriebsartsignal. Gemäß der in Fig. 3 gezeigten ersten Ausführungsform werden die jeweiligen Logikpegel der Testbetriebsartsignale TMO und TME gemäß dem internen Zeilenadressen-Freigabesignal int.ZRAS, dem internen Spaltenadressen-Freigabesignal int.ZCAS, dem internen Schreibfreigabesignal int.ZWE (die je­ weils dem externen Zeilenadressen-Freigabesignal ext.ZRAS, dem externen Spaltenadressen-Freigabesignal ext.ZCAS, dem externen Schreibfreigabesignal ext.ZWE entsprechen) und den internen Adressensignalen int.A0 bis int.A12 bestimmt.

Wenn beispielsweise das externe Spaltenadressen-Freigabesi­ gnal ext.ZCAS und das externe Schreibfreigabesignal ext.ZWE "L" werden, bevor das externe Zeilenadressen-Freigabesignal ext.ZRAS "L" wird (die sogenannte WCBR-Betriebsart), wird eine Kombination der externen Adressensignale ext.A0 bis ext.A12 dazu verwendet, die Logikzustände der Testbetriebs­ artsignale TMO und TME zu bestimmen.

Wie wieder in Fig. 2 gezeigt ist, enthält die Halbleiterspei­ chervorrichtung 1000 ferner einen Zeilendecodierer 206, einen Spaltendecodierer 208, einen Eingangspuffer 210, einen Vor­ verstärker-Schreibtreiber 212 und einen Ausgangspuffer 214.

Der Zeilendecodierer 206 wird durch die Steuerschaltung 204 gesteuert, um eine durch eine vom Adresseneingangspuffer 202 zugeführte Zeilenadresse Xadd bestimmte Zeile auszuwählen.

Der Spaltendecodierer 208 wird durch die Steuerschaltung 204 gesteuert, um eine durch eine vom Adresseneingangspuffer 202 zugeführte Spaltenadresse Yadd bestimmte Spalte auszuwählen.

Der Eingangspuffer 210 wird durch die Steuerschaltung 204 gesteuert, um Schreibdaten von den Daten-Eingabe/Ausgabe-An­ schlußstiften DQ0 bis DQ15 zu empfangen. Die Daten im Ein­ gangspuffer 210 werden gemäß der Steuerung durch die Steuer­ schaltung 204 über den Vorverstärker-Schreibtreiber 212 in eine entsprechende Speicherzelle geschrieben.

Der Ausgangspuffer 214 wird durch die Steuerschaltung 204 gesteuert, um aus einer Speicherzelle gelesene Daten an die Daten-Eingabe/Ausgabe-Anschlußstifte DQ0 bis DQ15 auszugeben.

Mit Bezug auf Fig. 4 wird eine Operation der Halbleiterspei­ chervorrichtung 1000 gemäß der ersten Ausführungsform be­ schrieben. Es wird hier angenommen, daß irgendeine an die im Speichermatrixblock B1 enthaltenen gepaarten Bitleitungen BL<3< und ZBL<3< angeschlossene fehlerhafte Speicherzelle erfaßt werden soll.

Bei der Fehlererfassung werden "L"-Daten in die Speicherzel­ len der Speichermatrixblöcke B0 und B1 geschrieben.

Daraufhin wird eine Leseoperation ausgeführt. Es wird die WCBR-Betriebsart eingestellt. Das externe Zeilenadressen- Freigabesignal ext.ZRAS geht auf den L-Pegel. Eine Kombina­ tion der externen Adressensignale ext.A0 bis ext.A12 wird zum Einstellen des Testbetriebsartsignals TMO auf "H" und des Testbetriebsartsignals TME auf "L" verwendet. Die Blockaus­ wahlsignale BS<0< und BS<1< werden auf "H" eingestellt.

Als Antwort auf das Fallen des externen Zeilenadressen-Frei­ gabesignals ext.ZRAS wird eine Wortleitung ausgewählt.

Das interne Signal ZSONM geht als Antwort darauf, daß das externe Zeilenadressen-Freigabesignal ext.ZRAS auf "L" fällt, auf den "L"-Pegel.

Da das Testbetriebsartsignal TME "L" ist, wird das interne Signal ZSONMgerade, das geraden Blöcken entspricht, "L". Das Leseverstärker-Aktivierungssignal SON<0< wird "H", um die Leseverstärker SA im Speichermatrixblock B0 (geraden Block) zu aktivieren. Dementsprechend ist das Potential eines ent­ sprechenden Bitleitungspaars definiert.

Da das Testmodussignal TMO "H" ist, wird das interne Signal ZSONMungerade, das den ungeraden Blöcken entspricht, durch die Verzögerungsstufe 3 um die Verzögerungszeit Δt nach dem Übergang des internen Signals ZSONM auf "L" verzögert "L". Somit wird das Leseverstärker-Aktivierungssignal SON<1< um die Verzögerungszeit Δt in bezug auf das Leseverstärker-Akti­ vierungssignal SON<0< verzögert "H".

Auf diese Weise wird der in einem ungeraden Block (beispiels­ weise in dem Leseverstärkerblock SB1) enthaltene Leseverstär­ ker SA mit einer Verzögerung in bezug auf einen in einem ge­ raden Block (beispielsweise in dem Leseverstärkerblock SB0) enthaltenen Leseverstärker SA mit einer Verzögerung akti­ viert.

Dementsprechend bewirkt das Schweben eines Massepotentials, das beim Lesen der Speicherzellen eines geraden Blocks auf­ tritt, ein Sinken eines Abtastgrenzwerts für den Leseverstär­ ker SA eines ungeraden Blocks.

Ferner wird die Bitleitung ZBL<3< durch ein Koppelrauschen beeinflußt, das beim Lesen von in die benachbarte Bitleitung BL<2< geschriebenen "H"-Daten auftritt, während die Bitlei­ tung BL<3< durch ein Koppelrauschen beeinflußt wird, das beim Lesen von in die benachbarte Bitleitung ZBL<4< geschriebenen "L"-Daten auftritt. Somit besitzen die Bitleitungen BL<3< und ZBL<3< eine verringerte Potentialdifferenz, die einen Lese­ grenzwert verringert.

Somit führt die Halbleiterspeichervorrichtung gemäß der er­ sten Ausführungsform die Erfassung einer fehlerhaften Zelle aus, ohne daß Daten in dem 3-Leseverstärker-Muster in die Speicherzellen geschrieben werden. Im Ergebnis kann die Test­ zeitdauer zum Erfassen eines fehlerhaften Speichers verkürzt werden.

Zweite Ausführungsform

Der Hauptabschnitt einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform ist wie unten in Verbindung mit Fig. 5 beschrieben konstruiert. Wie in Fig. 5 gezeigt ist, enthält die Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform eine interne Schaltung 100, eine Blockaus­ wahlschaltung 102, eine VBL-Erzeugungsschaltung 104, eine interne Schaltung 120, die ein erstes externes Spaltenadres­ sen-Freigabesignal ext.ZLCAS empfängt und ein internes Signal int.LCAS ausgibt, eine interne Schaltung 122, die ein zweites externes Spaltenadressen-Freigabesignal ext.ZUCAS empfängt und ein internes int.UCAS ausgibt, eine Steuerschaltung 128, eine Steuerschaltung 124 für ungeradzahlige Blöcke, eine Steuerschaltung 126 für geradzahlige Blöcke und die Speicher­ matrixblöcke B0, B1, . . .

Die Steuerschaltung 128 gibt gemäß einem internen Signal ZSONM und einem Testbetriebsartsignal TM ein Signal TX aus. Die Steuerschaltung 128 enthält die Inverter I20 bis I22 und eine NAND-Schaltung 70. Der Inverter I20 invertiert das Test­ betriebsartsignal TM, während der Inverter I21 das interne Signal ZSONM invertiert. Die NAND-Schaltung 70 empfängt die jeweiligen Ausgangssignale der Inverter I20 und I21 und gibt ein Signal /TX aus. Der Inverter I22 invertiert das Signal /TX und gibt ein Signal TX aus, das an die Steuerschaltung 124 für ungeradzahlige Blöcke und an die Steuerschaltung 126 für geradzahlige Blöcke angelegt wird.

Die Steuerschaltung 124 für ungeradzahlige Blöcke enthält eine UND-Schaltung 71 und eine NOR-Schaltung 72. Die Eingänge der UND-Schaltung 71 empfangen das Testbetriebsartsignal TM und das interne Signal int.LCAS. Die NOR-Schaltung 72 emp­ fängt ein Ausgangssignal der UND-Schaltung 71 und das Signal TX und gibt ein den ungeraden Blöcken entsprechendes internes Signal ZSONMungerade aus.

Die Steuerschaltung 126 für geradzahlige Blöcke enthält eine UND-Schaltung 73 und eine NOR-Schaltung 74. Die Eingänge der UND-Schaltung 73 empfangen das interne Signal int.UCAS und das Testbetriebsartsignal TM. Die Eingänge der NOR-Schaltung 74 empfangen ein Ausgangssignal der UND-Schaltung 73 und das Signal TX und geben ein den geraden Blöcken entsprechendes internes Signal ZSONMgerade aus.

Die Eingänge einer in einer Leseverstärker-Aktivierungssi­ gnal-Erzeugungsschaltung 106 enthaltenen Logikschaltung 5#k (k = 1, 3, . . .) empfangen das interne Signal ZSONMungerade und ein Blockauswahlsignal BS<k<. Die Eingangssignale einer in der Leseverstärker-Aktivierungssignal-Erzeugungsschaltung 106 enthaltenen Logikschaltung 5#j (j = 0, 2, . . .) empfangen ein internes Signal ZSONMgerade und ein Blockauswahlsignal BS<j<. Ein Inverter I1#h (h = 0, 1, 2, . . .) invertiert ein Ausgangssignal einer Logikschaltung 5#h und gibt ein Lesever­ stärker-Aktivierungssignal SON<h< aus.

Das externe Eingangssignal wird in der Weise geschaltet, daß es eines der Leseverstärker-Aktivierungssignale SON<h< und <h+1< aktiviert und das andere deaktiviert.

In Verbindung mit Fig. 6 wird ein Beispiel einer Gesamtkon­ struktion der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform beschrieben. Wie in Fig. 6 gezeigt ist, ent­ hält die Halbleiterspeichervorrichtung 2000 gemäß der zweiten Ausführungsform einen Steuersignal-Eingangspuffer 222, der externe Steuersignale (das externe Zeilenadressen-Freigabesi­ gnal ext.ZRAS, die externen Spaltenadressen-Freigabesignale ext.ZLCAS und ext.ZUCAS, das externe Schreibfreigabesignal ext.ZWE, das externe Ausgabefreigabesignal ext.ZOE und der­ gleichen) empfängt, einen Adresseneingangspuffer 202, eine Steuerschaltung 224, die die internen Adressensignale int.AO bis int.A12 vom Adresseneingangspuffer 202 und die internen Signale vom Steuersignal-Eingangspuffer 222 empfängt und ein internes Steuersignal ausgibt, und eine Testbetriebsart-Ein­ stellschaltung 226, die die internen Adressensignale int.AO bis int.A12 und die internen Signale vom Steuersignal-Ein­ gangspuffer 222 empfängt und ein Testbetriebsartsignal aus­ gibt.

Die Testbetriebsart-Einstellschaltung 226 bestimmt gemäß dem internen Zeilenadressen-Freigabesignal int.ZRAS, den internen Spaltenadressen-Freigabesignalen int.ZUCAS und int.ZLCAS, dem internen Schreibfreigabesignal int.ZWE (die jeweils dem ex­ ternen Zeilenadressen-Freigabesignal ext.ZRAS, dem externen Spaltenadressen-Freigabesignal ext.ZUCAS und ext.ZLCAS und dem externen Schreibfreigabesignal ext.ZWE entsprechen) und den internen Adressensignalen int.A0 und int.A12 die jeweili­ gen Logikpegel der Testbetriebsartsignale TMO, TME und TM.

Das Leseverstärker-Aktivierungssignal wird synchron zu den externen Eingangssignalen (in dem gezeigten Beispiel zu den externen Spaltenadressen-Freigabesignalen ext.ZUCAS und ext.ZLCAS) aktiviert.

Mit Bezug auf Fig. 7 wird eine Operation der Halbleiterspei­ chervorrichtung gemäß der zweiten Ausführungsform beschrie­ ben. Es wird hier angenommen, daß irgendeine an die im Spei­ chermatrixblock B1 enthaltenen gepaarten Bitleitungen BL<3< und ZBL<3< angeschlossene fehlerhafte Speicherzelle erfaßt werden soll.

Bei der Fehlererfassung werden die Speicherzellen der Spei­ chermatrixblöcke B0 und B1 mit "L"-Daten beschrieben.

Daraufhin wird eine Leseoperation ausgeführt. Wie in der er­ sten Ausführungsform wird die WCBR-Betriebsart eingestellt. Die Signale ext.A0 bis ext.A12 werden zum Einstellen des Testbetriebsartsignals TM auf "H" verwendet. Das Ausgangssi­ gnal/TX der NAND-Schaltung 70 wird unabhängig vom externen Zeilenadressen-Freigabesignal ext.ZRAS auf "H" festgesetzt.

Das interne Signal ZSONMgerade fällt synchron zum Fallen des externen Spaltenadressen-Freigabesignals ext.ZUCAS.

Das Leseverstärker-Aktivierungssignal SON<0< geht auf den H- Pegel, wobei ein Leseverstärker SA in einem geraden Block aktiviert wird. Das Potential auf der Bitleitung BL<2< steigt, während das Potential auf der Bitleitung ZBL<4< fällt.

Anschließend dazu fällt syhchron zum Fallen des externen Si­ gnals ext.ZLCAS das interne Signal ZSONMungerade.

Das Leseverstärker-Aktivierungssignal SON<1< geht auf den H- Pegel, wobei ein Leseverstärker in einem ungeraden Block ak­ tiviert wird.

Wegen eines beim Lesen einer Speicherzelle des geraden Blocks auftretenden Einflusses des Schwebens des Massepotentials besitzt der Leseverstärker SA des ungeraden Blocks einen ver­ kleinerten Abtastgrenzwert.

Ferner wird die Bitleitung ZBL<3< durch ein Koppelrauschen beeinflußt, das beim Lesen der in die benachbarte Bitleitung BL<2< geschriebenen "H"-Daten auftritt, während die Bitlei­ tung BL<3< durch ein Koppelrauschen beeinflußt wird, das beim Lesen der in die benachbarte Bitleitung ZBL<4< geschriebenen "L"-Daten auftritt. Somit haben die gepaarten Bitleitungen BL<3< und ZBL<3< eine verringerte Potentialdifferenz, was einen Lesegrenzwert verringert.

Die Halbleiterspeichervorrichtung gemäß der zweiten Ausfüh­ rungsform kann die internen Signale ZSONMungerade und ZSONM­ gerade unabhängig vom Anstiegszeitpunkt des externen Zeilen­ adressen-Freigabesignals ext.ZRAS über die externen Spalten­ adressen-Freigabesignale ext.ZUCAS und ext.ZLCAS steuern.

Auf diese Weise können die externen Eingangssignale zu ver­ schiedenen Zeitpunkten aktiviert werden, um die Leseverstär­ ker SA in einem geraden Block und die Leseverstärker SA in einem ungeraden Block zu jeweiligen Zeitpunkten verschieden voneinander zu aktivieren, so daß die zweite Ausführungsform ähnliche Wirkungen wie die erste Ausführungsform erreicht.

Dritte Ausführungsform

Der Hauptabschnitt einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform ist wie unten in Verbindung mit Fig. 8 beschriebenen konstruiert. Wie in Fig. 8 gezeigt ist, enthält die Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform eine interne Schaltung 100, eine Blockaus­ wahlschaltung 102, eine VBL-Erzeugungsschaltung 104, eine VBL-Anlegeschaltung 130, eine VBL-Steuerschaltung 132 in be­ zug auf gerade Blöcke, eine VBL-Steuerschaltung 134 in bezug auf ungerade Blöcke, eine Leseverstärker-Aktivierungssignal- Erzeugungsschaltung 106 und die Speichermatrixblöcke B0, B1, . . .

Die Eingänge einer in der Leseverstärker-Aktivierungssignal- Erzeugungsschaltung 106 enthaltenen Logikschaltung 5#i emp­ fangen ein internes Signal ZSONM und ein Blockauswahlsignal BS<i<, während ein Inverter I1#i ein Ausgangssignal der Lo­ gikschaltung 5#i invertiert und ein Leseverstärker-Aktivie­ rungssignal SON<i< ausgibt.

Die VBL-Anlegeschaltung 130 führt einem Knoten Z30 gemäß ei­ nem externen Ausgabefreigabesignal ext.ZOE und den Testbe­ triebsartsignalen TME und TMO ein Referenzpotential VBL2 zu. Genauer wird die VBL-Anlegeschaltung 130, wenn das Testbe­ triebsartsignal TMO oder TME "H" wird, aktiviert, um einen Anschlußstift, der das externe Ausgabefreigabesignal ext.ZOE empfängt, elektrisch mit dem Knoten Z30 zu koppeln. Die VBL- Erzeugungsschaltung 104 führt einem Knoten Z32 ein Referenz­ potential VBL zu.

Die VBL-Steuerschaltung 132 enthält einen Inverter I30 und die Transistoren T10 bis T13. Die Transistoren T10 und T12 sind PMOS-Transistoren, während die Transistoren T11 und T13 NMOS-Transistoren sind.

Der Inverter I30 invertiert das Testbetriebsartsignal TME und gibt das invertierte Signal aus. Die Transistoren T10 und T11 koppeln den Knoten Z32 gemäß einem Testbetriebsartsignal TME (und dem Ausgangssignal vom Inverter I30) elektrisch mit ei­ ner Leitung VBLgerade. Die Transistoren T12 und T13 koppeln den Knoten Z30 gemäß dem Testbetriebsartsignal TME (und dem Ausgangssignal vom Inverter I30) elektrisch mit der Leitung VBLgerade.

Die VBL-Steuerschaltung 134 enthält einen Inverter 131 und die Transistoren T14 bis T17. Die Transistoren T15 und T17 sind PMOS-Transistoren, während die Transistoren T14 und T16 NMOS-Transistoren sind.

Der Inverter I31 invertiert das Testbetriebsartsignal TMO und gibt das invertierte Signal aus. Die Transistoren T16 und T17 koppeln den Knoten Z32 gemäß dem Testbetriebsartsignal TMO (und dem Ausgangssignal vom Inverter I31) elektrisch mit ei­ ner Leitung VBLungerade. Die Transistoren T14 und T15 koppeln den Knoten Z30 gemäß dem Testbetriebsartsignal TMO (und dem Ausgangssignal vom Inverter I31) elektrisch mit der Leitung VBLungerade.

Einem Speichermatrixblock Bk (k geradzahlig und wenigstens 0) wird von der Leitung VBLgerade ein Referenzpotential zuge­ führt, während einem Speichermatrixblock Bk+1 von der Leitung VBLungerade ein Referenzpotential zugeführt wird.

Wie in Fig. 9 gezeigt ist, sind genauer die in einem Lesever­ stärkerblock SB0 enthaltenen Leseverstärkereinheiten 2 an die Leitung VBLgerade angeschlossen, während die in einem Lese­ verstärkerblock SB1 enthaltenen Leseverstärkereinheiten 2 an eine Leitung VBLungerade angeschlossen sind. Somit werden den geradzahligen Bitleitungspaaren und den ungeradzahligen Bit­ leitungspaaren die jeweiligen Referenzspannungen jeweils von verschiedenen Leitungen zugeführt und diese dementsprechend vorgeladen.

Die Potentiale auf den Leitungen VBLgerade und VBLungerade ändern sich auf ein Referenzpotential VBL oder VBL2.

Wenn ein Testbetriebsartsignal TMO oder TME "L" (Normalbe­ triebsart) ist, sind die Potentiale auf den Leitungen VBLun­ gerade und VBLgerade, wie in Fig. 8 gezeigt ist, an ein Aus­ gangssignal der VBL-Erzeugungsschaltung 104 angepaßt.

Wenn das Testbetriebsartsignal TMO "H" wird, wird das Poten­ tial auf der Leitung VBLungerade gemäß dem externen Ausgabe­ freigabesignal ext.ZOE bestimmt. Wenn das Testbetriebsartsi­ gnal TME "H" wird, wird das Potential auf der Leitung VBLge­ rade gemäß dem externen Ausgabefreigabesignal ext.ZOE be­ stimmt.

In Verbindung mit Fig. 10 wird eine Operation der Halbleiter­ speichervorrichtung gemäß der dritten Ausführungsform be­ schrieben. Wie in der ersten und zweiten Ausführungsform wer­ den in sämtliche Speicherzellen "L"-Daten geschrieben. Das externe Spaltenadressen-Freigabesignal ext.ZCAS und das ex­ terne Schreibfreigabesignal ext.ZWE werden auf "L" einge­ stellt, bevor das externe Zeilenadressen-Freigabesignal ext.ZRAS "L" wird. Es wird hier angenommen, daß eine Kombina­ tion der externen Adressensignale ext.A0 bis ext.A12 das Testbetriebsartsignal TMO auf "H" und das Testbetriebsartsi­ gnal TME auf "L" einstellt.

Wenn ein externes Zeilenadressen-Freigabesignal ext.ZRAS "L" wird, geht eine ausgewählte Wortleitung WL auf "H" und das interne Signal ZSONM auf "L", was ähnlich der Operation der in der Einleitung beschriebenen Speichervorrichtungen ist.

Gemäß den externen Adressensignalen ext.A0 bis ext.A12 stei­ gen die Leseverstärker-Aktivierungssignale SON<0< und SON<1< auf "H".

Gemäß dem Testbetriebsartsignal TMO auf "H" wird das Poten­ tial auf der Leitung VBLungerade zu dem Referenzpotential VBL2. Gemäß dem Testbetriebsartsignal TME auf "L" wird das Potential auf der Leitung VBLgerade zu dem Referenzpotential VBL.

Falls beispielsweise das Referenzpotential VBL2 tiefer als das Referenzpotential VBL ist, ist dementsprechend das Poten­ tial auf der Leitung VBLungerade tiefer als das Potential auf der Leitung VBLgerade.

In bezug auf einen Leseverstärker SA ermöglicht ein höheres Referenzpotential, daß die Gate-Source-Spannung Vgs des Tran­ sistors T4 höher ist, so daß die Operation des Leseverstär­ kers dementsprechend schneller ist.

Folglich arbeiten die Leseverstärker SA eines geraden Blocks vor der Operation der Leseverstärker SA eines ungeraden Blocks. Somit kann eine fehlerhafte Zelle ohne Manipulation des Datenschreibens in die Speicherzellen sofort erfaßt wer­ den.

Vierte Ausführungsform

Der Hauptabschnitt einer Halbleiterspeichervorrichtung gemäß einer vierten Ausführungsform ist wie unten in Verbindung mit Fig. 11 beschrieben konstruiert. Die Halbleiterspeichervor­ richtung gemäß der vierten Ausführungsform enthält eine in­ terne Schaltung 100, eine Blockauswahlschaltung 102, die VBL- Erzeugungsschaltungen 104 und 140, eine VBL-Steuerschaltung 132 in bezug auf gerade Blöcke, eine VBL-Steuerschaltung 134 in bezug auf ungerade Blöcke, eine Leseverstärker-Aktivie­ rungssignal-Erzeugungsschaltung 106 und die Speichermatrix­ blöcke B0, B1, . . .

Die Eingänge einer in der Leseverstärker-Aktivierungssignal- Erzeugungsschaltung 106 enthaltenen Logikschaltung 5#i emp­ fangen ein internes Signal ZSONM und ein Blockauswahlsignal BS<i<. Ein Inverter I1#i invertiert ein Ausgangssignal der Logikschaltung 5#i und gibt ein Leseverstärker-Aktivierungs­ signal SON<i< aus.

Die VBL-Erzeugungsschaltung 140 empfängt die Testbetriebsart­ signale TME und TMO und führt einem Knoten Z30 ein Referenz­ potential VBL2 zu. Wenn das Testbetriebsartsignal TMO oder TME "H" wird, wird die VBL-Erzeugungsschaltung 140 aktiviert, so daß das Referenzpotential VBL2 erzeugt wird, dessen Pegel von dem eines Referenzpotentials VBL verschieden ist.

Die VBL-Steuerschaltung 132 führt eines der jeweiligen Aus­ gangssignale der VBL-Erzeugungsschaltungen 140 und 104 einer Leitung VBLgerade zu. Die VBL-Steuerschaltung 134 führt eines der jeweiligen Ausgangssignale der VBL-Erzeugungsschaltungen 140 und 104 einer Leitung VBLungerade zu.

Die beiden Referenzpotentiale werden verwendet, um eine Dif­ ferenz zwischen dem einem ungeraden Block und dem einem gera­ den Block zugeführten Referenzpotential herzustellen.

Auf diese Weise können die jeweiligen Operationszeitpunkte eines Leseverstärkers in dem geraden und in dem ungeraden Block gesteuert werden. Die sich daraus ergebenden Wirkungen sind somit ähnlich zu jenen der ersten Ausführungsform. Die Referenzpotentiale sind nicht auf die beiden in dem oben­ genannten Beispiel verwendeten beschränkt. Genauer enthält eine in Fig. 12 gezeigte Halbleiterspeichervorrichtung die VBL-Anlegeschaltungen 142 und 144.

Die VBL-Anlegeschaltung 142 empfängt das externe Ausgabefrei­ gabesignal ext.ZOE und das Testbetriebsartsignal TME und gibt ein Referenzpotential VBL2 aus. Wenn beispielsweise das Test­ betriebsartsignal TME auf den H-Pegel steigt, wird der Poten­ tialpegel des Ausgangssignals VBL2 gleich dem des externen Ausgabefreigabesignals ext.ZOE.

Die VBL-Anlegeschaltung 144 empfängt das externe Schreibfrei­ gabesignal ext.ZWE und das Testbetriebsartsignal TMO und gibt ein Referenzpotential VBL3 aus. Wenn beispielsweise das Test­ betriebsartsignal TMO auf den H-Pegel steigt, wird der Poten­ tialpegel des Ausgangssignals VBL3 gleich dem des externen Schreibfreigabesignals ext.ZWE.

Eine VBL-Steuerschaltung 132 stellt das Potential auf der Leitung VBLgerade gemäß dem Testbetriebsartsignal TME auf ein Referenzpotential VBL oder auf ein Referenzpotential VBL2 ein.

Eine VBL-Steuerschaltung 134 stellt das Potential auf der Leitung VBLungerade gemäß dem Testbetriebsartsignal TMO auf das Referenzpotential VBL oder auf das Referenzpotential VBL3 ein.

Diese Konstruktion erreicht außerdem eine unabhängige Steue­ rung der jeweiligen Referenzpotentiale auf einem Bitleitungs­ paar in bezug auf einen ungeraden Block und auf einem Bitlei­ tungspaar in bezug auf einen geraden Block.

Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, ist selbstverständlich, daß diese Beschreibung ledig­ lich zur Erläuterung und als Beispiel dient und nicht als Beschränkung verstanden werden soll, wobei der Erfindungsge­ danke und der Umfang der Erfindung lediglich durch die beige­ fügten Ansprüche beschränkt sind.

Claims (14)

1. Halbleiterspeichervorrichtung, mit:
einer Speicherzellenmatrix (B0-B3) mit mehreren Speicher­ zellen (1), die in einer Matrix aus Zeilen und Spalten ange­ ordnet sind, mehreren Wortleitungen (WL), die entsprechend den jeweiligen Zeilen angeordnet sind, und mehreren Bitlei­ tungspaaren (BL, ZBL), die entsprechend den jeweiligen Spal­ ten angeordnet sind;
ersten Leseverstärkern (2) zum Erfassen von Poten­ tialdifferenzen mehrerer erster geradzahliger Bitlei­ tungspaare unter den mehreren Bitleitungspaaren (BL, ZBL);
zweiten Leseverstärkern (2) zum Erfassen von Poten­ tialdifferenzen mehrerer zweiter ungeradzahliger Bitlei­ tungspaare unter den mehreren Bitleitungspaaren (BL, ZBL); und
einer Leseverstärker-Steuerschaltung (106, 110, 112) zum einzelnen Steuern der jeweiligen Operationszeitpunkte des ersten und des zweiten Leseverstärkers (2)

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Leseverstärker-Steuerschaltung (106, 110, 112) umfaßt:
eine Steuerschaltung (112) für erste Blöcke, die ein er­ stes Aktivierungssignal zum Steuern der Aktivierung der er­ sten Leseverstärker (2) erzeugt; und
eine Steuerschaltung (110) für zweite Blöcke, die ein zweites Aktivierungssignal zum Steuern der Aktivierung der zweiten Leseverstärker (2) erzeugt.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerschaltung (112) für erste Blöcke umfaßt:
eine Verzögerungsstufe (4); und
eine Schaltung (I16, 65, 66) zum Ausgeben eines Aktivie­ rungssignals als das erste Aktivierungssignal in einer Normalbetriebsart und zum Ausgeben des durch die Verzöge­ rungsstufe (4) verzögerten Aktivierungssignals als das erste Aktivierungssignal in einer Testbetriebsart.

4. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerschaltung (110) für zweite Blöcke umfaßt:
eine Verzögerungsstufe (3); und
eine Schaltung (I15, 63, 64) zum Ausgeben eines Aktivie­ rungssignals als das zweite Aktivierungssignal in einer Normalbetriebsart und zum Ausgeben des durch die Verzöge­ rungsstufe (3) verzögerten Aktivierungssignals als das zweite Aktivierungssignal in einer Testbetriebsart.

5. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerschaltung (112) für erste Blöcke in einer Testbetriebsart das erste Aktivierungssignal synchron zu einem externen Eingangssignal erzeugt.

6. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerschaltung (110) für zweite Blöcke in einer Testbetriebsart das zweite Aktivierungssignal synchron zu einem externen Eingangssignal erzeugt.

7. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die Steuerschaltung (112) für erste Blöcke in einer Testbetriebsart das erste Aktivierungssignal synchron zu ei­ nem ersten externen Eingangssignal erzeugt, und
die Steuerschaltung (110) für zweite Blöcke in der Testbetriebsart das zweite Aktivierungssignal synchron zu einem zweiten externen Eingangssignal erzeugt.

8. Halbleiterspeichervorrichtung, mit:
einer Speicherzellenmatrix (B0-B3) mit mehreren Speicher­ zellen (1), die in einer Matrix aus Zeilen und Spalten ange­ ordnet sind, mehreren Wortleitungen (WL), die entsprechend den jeweiligen Zeilen angeordnet sind, und mehreren Bitlei­ tungspaaren (BL, ZBL), die entsprechend den jeweiligen Spal­ ten angeordnet sind;
ersten Leseverstärkern (2) zum Erfassen von Potentialdifferenzen mehrerer erster geradzahliger Bitlei­ tungspaare unter den mehreren Bitleitungspaaren (BL, ZBL);
zweiten Leseverstärkern (2) zum Erfassen von Poten­ tialdifferenzen mehrerer zweiter ungeradzahliger Bitlei­ tungspaare unter den mehreren Bitleitungspaaren (BL, ZBL);
einer ersten Leitung (VBLgerade), die eine Spannung zum Vorladen der mehreren ersten geradzahligen Bitleitungspaare zuführt;
einer zweiten Leitung (VBLungerade), die eine Spannung zum Vorladen der mehreren zweiten ungeradzahligen Bitlei­ tungspaare zuführt; und
einer Steuerschaltung (132, 134) zum einzelnen Steuern der jeweiligen Spannungen der ersten und der zweiten Leitung (VBLgerade, VBLungerade).

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Steuerschaltung (132, 134) enthält:
eine Steuerschaltung (132) für erste Blöcke, die die Spannung der ersten Leitung (VBLgerade) steuert; und
eine Steuerschaltung (134) für zweite Blöcke, die die Spannung der zweiten Leitung (VBLungerade) steuert.

10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Steuerschaltung (132) für erste Blöcke eine Schaltung (T10-T13, I30) enthält, um in einer Testbetriebsart gemäß einem von einem externen Eingangsan­ schlußstift empfangenen Signal die Spannung der ersten Lei­ tung (VBLgerade) zu bestimmen.

11. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Steuerschaltung (134) für zweite Blöcke eine Schaltung (T14-T17, I31) enthält, um in einer Testbetriebsart gemäß einem von einem externen Eingangsan­ schlußstift empfangenen Signal die Spannung der zweiten Lei­ tung (VBLungerade) zu bestimmen.

12. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
die Steuerschaltung (132) für erste Blöcke eine Schaltung (T10-T13, I30) enthält, um in einer Testbetriebsart gemäß einem von einem ersten externen Eingangsanschlußstift empfan­ genen Signal anhand eines ersten Testbetriebsartsignals die Spannung der ersten Leitung (VBLgerade) zu bestimmen, und die Steuerschaltung (134) für zweite Blöcke eine Schal­ tung (T14-T17, I31) enthält, um in der Testbetriebsart gemäß einem von einem zweiten externen Eingangsanschlußstift emp­ fangenen Signal anhand eines zweiten Testbetriebsartsignals die Spannung der zweiten Leitung (VBLungerade) zu bestimmen.

13. Halbleiterspeichervorrichtung nach Anspruch 9, gekennzeichnet durch
eine erste Erzeugungsschaltung (104), die eine erste Referenzspannung erzeugt; und
eine zweite Erzeugungsschaltung (130), die eine zweite Referenzspannung erzeugt, die von der ersten Referenzspannung verschieden ist, wobei
die Steuerschaltung (132) für erste Blöcke der ersten Leitung (VBLgerade) in einer Normalbetriebsart die erste Re­ ferenzspannung zuführt, während sie der ersten Leitung (VBLgerade) in einer Testbetriebsart die zweite Referenzspan­ nung zuführt.

14. Halbleiterspeichervorrichtung nach Anspruch 9, gekennzeichnet durch
eine erste Erzeugungsschaltung (104), die eine erste Referenzspannung erzeugt; und
eine zweite Erzeugungsschaltung (130), die eine zweite Referenzspannung erzeugt, die von der ersten Referenzspannung verschieden ist, wobei
die Steuerschaltung (134) für zweite Blöcke der zweiten Leitung (VBLungerade) in einer Normalbetriebsart die erste Referenzspannung zuführt, während sie der zweiten Leitung (VBLungerade) in einer Testbetriebsart die zweite Referenz­ spannung zuführt.