DE19529691C2 - Halbleiterspeicher - Google Patents

Description

Die vorliegende Erfindung betrifft einen Halbleiter­ speicher.

Es wurde ein Testmodus zum parallelen Testen einer Mehrzahl von Speicherzellen eines Halbleiterspeichers in einer Weise vorge­ schlagen, die die Zeit, die für den Test erforderlich ist ver­ kürzt (M. Kumanoya at al., ISSCC85 Dig. of Tech. papers, pp. 240-241).

Fig. 15A stellt eine Aufsicht dar, die einen typischen Aufbau eines herkömmlichen dynamischen Speichers mit wahlfreiem Zu­ griff (DRAM) mit der obigen Art Testmodus aufweist. Fig. 15B stellt eine vergrößerte Aufsicht des Teils Z der Fig. 15A dar.

Dieser DRAM weist, mit Bezug auf die Fig. 15A und 15B vier Speicherfelder 31, die sich in den vier Ecken eines Speicher­ chips befinden auf, einen Zeilendekodierer 32 und einen Spal­ tendekodierer 33, die an jedem der Speicherfelder 31 einge­ richtet sind, so wie einen peripheren Schaltungsbereich 34, der in der Mitte des Speicherchips vorgesehen ist. Jedes Speicher­ feld 31 umfaßt eine Mehrzahl Unterfelder 35 und Leseverstärker­ zonen 36.

Jedes Unterfeld 35 weist eine Mehrzahl Speicherzellen MC, die in den Richtungen der Zeilen und Spalten angeordnet sind, auf sowie ein Wortleitung WL, die so eingerichtet ist, daß sie jeder Speicherzellenzeile entspricht, sowie ein Bitleitungspaar BL, /BL, die jeweils jeder Speicherzellenspalte entsprechend vorgesehen sind.

Jede Leseverstärkerzone 36 umfaßt einen Leseverstärker und ein Spaltenselektionsgate CGS, die so eingerichtet sind, daß sie jeder Spalte entsprechen, sowie vier Signaleingabe/ausgabe Lei­ tungspaare I/01 bis I/04. Jedes Spaltenselektionsgate CGS ist aus zwei n-Kanal MOS Transistoren zusammengesetzt.

Die Bitleitungspaare BL, /BL, Leseverstärker SA und Spalten­ selektionsgates CGS sind von vornherein in Gruppen zu jeweils vier angeordnet. Die Bitleitungspaare BL1, /BL1; ....; BL4, /BL4 jeder Gruppe sind mit den jeweiligen Signaleingabe/aus­ gabe Leitungspaaren I/01 bis 1/04 über die entsprechenden Lese­ verstärker SA1 bis SA4 und Spaltenselektionsgates CGS1-CGS4 verbunden.

Jede Gruppe ist mit einer einzigen Spaltenselektionsleitung CSL ausgestattet. Wählt der Spaltendekodierer 33 die Spaltenselek­ tionsleitung CSL einer bestimmten Gruppe aus, so wird das Spal­ tenselektionsgate CGS1-CGS4, die mit dieser Spaltenselektions­ leitung CSL verbunden sind leitend. Dies verursacht, daß die Bitleitungspaare BL1, /BL1; ...; BL4, /BL4 der Gruppe jeweils mit dem Signaleingabe/ausgabe Leitungspaar I/01-I/04 verbunden sind. Die Spaltenselektionsleitung CSL ist gemeinsam mit den mehrfachen Unterfeldern 35 und den Leseverstärkerzonen 36 ein­ gerichtet.

Wie in Fig. 16 gezeigt ist schließt der periphere Schaltungsbe­ reich 34 einen Dateneingabeanschluß Din, einen Schreibpuffer bzw. Schreibzwischenspeicher 37, vier Schreibdatenbusse WBP 1-WBP 4 sowie eine Schreibtreiber 38 ein. Der Schreibpuffer 37 erhält über den Dateneingabeanschluß Din von außen Schreibdaten und plaziert die erhaltenen Daten auf den Schreibdatenbus WBP1-WBP4, die zum Zugriffsobjekt führen. Der Schreibtreiber 38 verstärkt die Daten über die Schreibdatenbusse WBP1-WBP4 und gibt die verstärkten Daten in die entsprechenden Signaleingabe/ausgabe Leitungspaare I/01-1/04 ein.

Der periphere Schaltungsbereich 34 weist weiterhin einen Vor­ verstärker 39, vier Lesedatenbusse RB1 bis RB4, einen Multi­ plexer 40, eine Koinzidenznachweisschaltung (ausschließen des ODER-Gatter) 41, sowie einen Datenausgabeanschluß Dout auf. Der Vorverstärker 39 verstärkt die Daten über die Signaleingabe/Aus­ gabeleitungspaare I/01-I/04 und gibt die verstärkten Daten an die entsprechenden Lesedatenbusse RB1-RB4 weiter. Der Multi­ plexer 40 gibt die Daten der Lesedatenbusse RB1-RB4 in einem Lesevorgang seriell an den Datenausgabeanschluß Dout aus. Die Koinzidenznachweisschaltung 41 überprüft im Testmodus, ob die Daten der Datenlesebusse RB1 bis RB4 miteinander übereinstimmen. Im Fall der Übereinstimmung gibt die Koinzidenzdetektionsschal­ tung 41 an den Datenausgabeanschluß Dout ein Freigabesignal mit hohem Pegel aus, das anzeigt, daß die getesteten Speicherzellen MC normal sind.

Es folgt eine Beschreibung der Funktionsweise des DRAM, wie er mit Bezug auf die Fig. 15A, 15B und 16 ausgeführt wurde. In einem normalen Schreibvorgang wird ein Datenwert seriell über den Dateneingabeanschluß Din eingegeben. Der Eingabedatenwert wird über den Schreibpuffer 37 an die Schreibdatenbusse WBP1- WBP4 weitergegeben, die zu dem Zugriffsobjekt führen. Der über­ tragene Datenwert wird durch den Schreibtreiber 38 verstärkt, bevor er in die entsprechenden Eingabe/Ausgabe Leitungspaare I/01-I/04 eingegeben wird. Der Datenwert wird in vier Bitlei­ tungspaaren BL1, /BL1; ...; BL4, /BL4 der durch den Spaltende­ kodierer 33 ausgewählten Gruppe über die Signaleingabe/ausgabe Leitungspaare I/01-I/04 zugeführt. Von da wird der Datenwert gleichzeitig in die vier Speicherzellengruppen MC, die mit der Wortleitung WL verbunden sind, und durch den Zeilendekodierer 30 ausgewählt wurden, geschrieben.

In einem normalen Lesevorgang wird der Multiplexer 40 aktiviert und die Koinzidenzdetektion 41 inaktiviert. Den betreffenden Bitleitungspaaren BL, /BL wird der, von den Speicherzellen MC, die mit der Wortleitung WL verbunden sind und die durch den Zeilendekodierer 32 ausgewählt wurden, gelesene Datenwert zuge­ führt. Die Signaleingabe/Ausgabe Leitungspaare I/01-I/04 werden dann mit den Daten der vier Bitleitungspaare BL1, /BL1; ...; BL4, /BL4 der durch den Spaltendekodierer 33 ausgewählten Gruppe versorgt. Der Vorverstärker 39 verstärkt den Datenwert über die Signaleingabe/Ausgabe Leitungspaare I/01-I/04 und gibt den verstärkten Datenwert an die entsprechenden Lesedaten­ busse RB1-RB4 weiter. Von da wird der Datenwert seriell durch den Multiplexer 40 an den Datenausgabeanschluß Dout ausgegeben.

Bei einem Schreibvorgang, bei dem der Testmodus wirkt, wird ein durch den Dateneingabeanschluß Din eingegebener Datenwert durch den Schreibpuffer 37 auf die vier Schreibdatenbusse WBP1-WBP4 übertragen. Danach wird der Datenwert in vier Speicherzellen MC geschrieben, die getestet werden, wie im Fall eines normalen Schreibvorgangs. Das heißt, im Testmodus wird der gleiche Daten­ wert gleichzeitig in vier Speicherzellen MC geschrieben.

Das Schreiben der Daten in die vier Speicherzellen MC wird durch die Eingabe, des Datenwerts, der zum Zwecke der An­ schauung komplementär zu dem vorher eingegebenen Datenwert ist, über den Dateneingabeanschluß Din. Anschließend wird die benach­ barte Wortleitung WL ausgewählt und der gleiche Schreibvorgang durchgeführt. Demzufolge werden, wie dies in Fig. 17 gezeigt ist Daten jeweils aller vier Speicherzellen MC der gleichen Reihe und für jede Speicherzelle MC der gleichen Spalte inver­ tiert geschrieben.

Bei einem Lesevorgang, bei dem der Testmodus wirkt, wird der Multiplexer 40 inaktiviert und die Koinzidenzdetektionsschal­ tung 4 aktiviert. Den entsprechenden Bitleitungspaaren BL, /BL wird der Datenwert zugeführt, der von der. Speicherzelle gelesen wurde, die mit der durch den Zeilendekodierer 32 verbundenen Wortleitung WL verbunden ist. Die Signaleingabe/Ausgabe Leitungs­ paare I/01-I/04 werden anschließend mit den Daten der vier Bitleitungspaare BL1, /BL1; ...; BL4/BL4 der durch den Spal­ tendekodierer 33 ausgewählten Gruppe versorgt. Der Vorverstärker 39 verstärkt die Daten über die Signaleingabe/Ausgabe Leitungs­ paare I/01-I/04 und gibt die Verstärkten Daten an die ent­ sprechenden Lesedatenbusse RB1-RB4 weiter. Wird zwischen den Daten der Lesedatenbus RB1-RB4 Koinzidenz festgestellt, so gibt die Koinzidenzdetektionsschaltung 41 ein Freigabesignal mit hohem Pegel aus, welches anzeigt, daß die vier getesteten Speicherzellen MC normal sind. Im Fall einer Nichtübereinstim­ mung zwischen den Datenwerten auf den Lesedatenbussen RB1-RB4 gibt die Koinzidenzdetektionsschaltung 41 ein Fehlersignal mit niedrigem Pegel aus, welches anzeigt, daß zumindest eine der vier betroffenen Speicherzellen MC defekt ist. Anschließend wird, zur Anschauung, die benachbarte Wortleitung ausgewählt und der gleiche Lesevorgang wird wiederholt.

Im Testmodus ermöglicht es dieser DRAM vier Speicherzellen MC parallel auf einmal zu testen. Dies bedeutet, daß der oben be­ schriebene DRAM viermal schneller getestet werden kann, als ein DRAM in dem die Speicherzellen MC einzeln getestet werden. Diese Vorgehensweise erzielt beträchtliche Einsparungen der Testzeit sowie, der für die Tests erforderlichen Kosten.

Die obige, herkömmliche Vorgehensweise hat jedoch die folgenden Nachteile: in dem obigen Testmodus wird der gleiche Datenwert zu jeweils allen vier Speicherzellen MC geschrieben (z. B. jene, die durch ausgefüllte Kreise in Fig. 15B gekennzeichnet sind). Als ein Ergebnis hiervon weist der herkömmliche Aufbau dort, wo verschiedene Datenwerte in zwei angrenzende Speicherzellen MC geschrieben werden ein reduzierte Fähigkeit zum Nachweis feh­ lerhafter Speicher auf, der durch in Differenz zwischen den Speicherzellen verursacht wird.

Aus der DE 40 34 167 C2 ist ein Halbleiterspeicher bekannt, der ein Speicherfeld mit einer Mehrzahl in Matrixform angeordneten Speicherzellen, eine Einrichtung zum Speichern eines Testwertes, der einen ersten logischen Pegel repräsentiert, in einer ersten Speicherzelle der ersten Spalte, eine Nachweis- und Steuerein­ richtung zum Nachweis extern angelegter Signale und zur Spezifi­ zierung eines Testmodus, eine Schiebeeinrichtung zum Verschieben des in der ersten Speicherzelle gespeicherten Wertes in die zweite Speicherzelle über die Bitleitungen, aufweist, wobei die erste und zweite Speicherzelle zueinander benachbart angeordnet sind.

Aus der DE 41 41 478 C2 ist ein Halbleiterspeicher bekannt, der ein Speicherfeld mit einer Mehrzahl von in Matrixform angeordne­ ten Speicherzellen, eine gemeinsame Auslesedaten-Übertragungs­ leitung, die für die Spalten gemeinsam vorgesehen ist, eine Aus­ leseeinrichtung, die im Testmodus von einer Adresse abhängig ist, zum Auswählen einer Mehrzahl von Speicherzellen aus dem Speicherzellenfeld und zum gleichzeitigen Übertragen der Spei­ cherdaten der Mehrzahl von ausgewählten Speicherzellen auf die gemeinsame Auslesedaten-Übertragungsleitung und eine Bestim­ mungsschaltung, die von einem Signalpotential auf der gemeinsa­ men Auslesedaten-Übertragungsleitung abhängig ist, zum Bestim­ men, ob in der Mehrzahl von Speicherzellen ein defektes Bit existiert, aufweist.

Aus der DE 42 43 611 A1 ist eine Testmodusschaltung für eine Speichervorrichtung bekannt, bei der in einem Testmodus in der Speichervorrichtung abzuspeichernde Information sowie aus der­ selben ausgelesene Information umgewandelt werden und gleichzei­ tig auf in Zellenarrays in der Speichervorrichtung abgespei­ cherte Information zugegriffen wird, um gegenseitige Beeinflus­ sung zwischen benachbarten Zellen sowie zwischen benachbarten Datenbusleitungen in der Speichervorrichtung zu erfassen.

Dementsprechend ist es Aufgabe der vorliegenden Erfindung einen Halbleiterspeicher vorzusehen, der einen Testmodus aufweist, der eine reduzierte Testzeit erfordert und eine hohe Fähigkeit zum Nachweis fehlerhafter Speicherzellen erlaubt.

Die Aufgabe wird durch einen Hlableiterspeicher nach Anspruch 1, 6 oder 11 gelöst.

Kurz gesagt werden in dem Halbleiterspeicher ent­ sprechend Anspruch 1 zwei Speicherzellen in einem Testmodus ausgewählt und erste und zweite Signale parallel in die zwei ausgewählten Speicherzellen derart geschrieben, daß eine der beiden Speicherzellen das erste Signal und die andere das zweite Signal speichert. Dem­ entsprechend kann gemäß der vorliegenden Erfindung die Fähig­ keit zum Nachweis von Defekten, die durch die Interferenz be­ nachbarter Speicherzellen verursacht werden, verbessert werden und die zum Test notwenige Zeit kann reduziert werden.

Bevorzugterweise umfaßt eine Schreibschaltung eine erste Sig­ nalerzeugerschaltung zur Ausgabe eines extern angelegten Sig­ nals sowie eines invertierten Signals desselben, und eine erste Auswahlschaltung zur wahlweisen Anwendung des Signals oder des invertierten Signals. Dementsprechend können das erste oder das zweite Signal leicht jeder der zwei Speicherzellen zugeführt werden.

Bevorzugterweise schließt eine Testschaltung eine Signalverar­ beitungsschaltung zur Ausgabe eines Signals, welches von einer Speicherzelle gelesen wird, in die ein erstes Signal geschrie­ ben wird ein, sowie zur Ausgabe eines invertierten Signals, welches von einer Speicherzelle gelesen wird, in die das zweite Signal geschrieben wird. Sie weist weiterhin eine logische Schaltung zur Ausgabe eines Signals in Reaktion auf die Über­ einstimmung der Logikwerte der beiden, von der Signalverarbei­ tungsschaltung ausgegebenen Signale auf. Dieses Signal zeigt an, daß die beiden Speicherzellen normal sind. Dementsprechend kann auf der Grundlage der, von den beiden Speicherzellen ge­ lesenen Signale mühelos bestimmt werden, ob die beiden Speicher­ zellen normal oder defekt sind.

Weiterhin bevorzugt weist die Signalverarbeitungsschaltung eine zweite Signalerzeugungsschaltung zur Ausgabe des von der ent­ sprechenden Speicherzelle gelesenen Signals und des invertier­ ten Signal desselben auf, sowie eine zweite Selektionsschaltung zum wahlweisen Anlegen von entweder dem Signal oder dem inver­ tierten Signal an die logische Schaltung. Dementsprechend kann die Signalverarbeitungsschaltung leicht aufgebaut werden.

Weiterhin bevorzugt sind Adressenanschlüsse vorgesehen, die je­ weils den beiden Speicherzellen entsprechen. Die erste und die zweite Selektionsschaltung wählen das Signal oder das inver­ tierte Signal auf der Grundlage des ersten oder zweiten Poten­ tials, welches an dem entsprechenden Adressenanschluß anliegt aus. Dementsprechend können die erste und die zweite Selek­ tionsschaltung leicht gesteuert werden.

Kurz gesagt werden in einem Halbleiterspeicher nach Anspruch 6 in einem Testmodus eine Mehrzahl benachbart angeordneter Speicherzellen ausgewählt und erste und zweite Signale parallel in jede der Mehrzahl der Speicherzellen derart geschrieben, daß eine der beiden aneinandergrenzenden Speicherzellen das erste Signal speichert und die andere das zweite. Dementsprechend kann die Fähigkeit zum Nachweis von durch Interferenz zwischen benachbarten Speicherzellen verur­ sachten Defekte verbessert werden und die für den Test notwen­ dige Zeit kann reduziert werden.

Bevorzugterweise weist eine Schreibschaltung eine erste Signal­ erzeugungsschaltung zur Ausgabe eines extern angelegten Signals und des invertierten Signals desselben auf, sowie eine erste Selektionsschaltung zum wahlweisen Anlegen des Signals oder des invertierten Signals an eine entsprechende Speicherzelle. Dem­ entsprechend kann das erste oder das zweite Signal leicht an jede der angrenzenden beiden Speicherzellen angelegt werden.

Weiterhin bevorzugt weist eine Testschaltung eine Signalverar­ beitungsschaltung zur Ausgabe eines Signals, welches von einer Speicherzelle gelesen wird, in die ein erstes Signal geschrieben wird auf, und zur Ausgabe eines invertierten Signals, welches von einer Speicherzelle gelesen wird, in die das zweite Signal geschrieben wird. Sie weist weiterhin eine logische Schaltung zur Ausgabe eines Signals in Reaktion auf die Übereinstimmung der Logikwerte der Mehrzahl der Signale, die von der Signalver­ arbeitungsschaltung ausgegeben werden, auf. Dieses Signal zeigt an, ob die Mehrzahl der Speicherzellen normal sind. Dement­ sprechend kann auf der Basis der Signale, die von der Mehrzahl der Speicherzellen gelesen werden leicht bestimmt werden ob die Mehrzahl der Speicherzellen normal oder defekt ist.

Noch weiter bevorzugt weist die Signalverarbeitungsschaltung eine zweite Signalerzeugerschaltung zur Ausgabe eines Signals auf, welches von einer entsprechenden Speicherzelle gelesen wurde, sowie des invertierten Signals desselben, und weiterhin eine zweite Selektionsschaltung die wahlweise das Signal oder das invertierte Signal an die Logikschaltung anlegt. Dement­ sprechend kann die Signalverarbeitungsschaltung leicht aufge­ baut werden.

Weiterhin bevorzugt sind Adressenanschlüsse vorgesehen, die je­ weils einer aus der Mehrzahl der Speicherzellen entsprechen und die erste und die zweite Selektionsschaltung selektiert das Signal oder das invertierte Signal entsprechend einem ersten oder zweiten Potential, welches an den jeweiligen Andressenan­ schlüssen anliegt. Demzufolge kann die erste und zweite Selek­ tionsschaltung leicht gesteuert werden.

Die Halbleiterspeichereinrichtung nach Anspruch 11 weist eine Adressen­ signalumwandlungseinrichtung zur Umwandlung eines ersten Adressen­ signals, welches eine Mehrzahl von aneinandergrenzend angeord­ neten Speicherzellen bezeichnet in ein zweites Adressensignal, weiches eine Mehrzahl von wechselseitig entfernten Speicher­ zellen bezeichnet, auf. Dementsprechend können eine Mehrzahl von voneinander entfernt­ liegenden Speicherzellen parallel getestet werden und dement­ sprechend kann die Fähigkeit zum Nachweis von Defekten, die durch in Differnz zwischen benachbarten Speicherzellen verur­ sacht werden, verbessert werden und die zum Testen notwendige Zeit kann reduziert werden.

Bevorzugterweise bezeichnet das zweite Adressensignal eine Mehrzahl von Speicherzellen, die einem wechselseitig unter­ schiedlichen Speicherfeld angehören. Dementsprechend kann zu­ sätzlich zu den Speicherzellen getestet werden ob ein Speicher­ feld oder ähnliches normal ist.

Bevorzugterweise bezeichnet das zweite Adressensignal eine Mehrzahl von Speicherzellen, die durch wechselseitig unter­ schiedliche Spaltenselektionsleitungen ausgewählt werden. Dem­ zufolge kann ebenfalls getestet werden ob die Spaltenselektions­ leitung oder ähnliches normal ist.

Bevorzugterweise schließt die Adressensignalumwandlungseinrich­ tung einen Schalter zur unterschiedlichen Kombination einer Mehrzahl von Signalen, die das erste Adressensignal bilden, ein um ein zweites Adressensignal zu erzeugen. Dementsprechend kann die Adressensignalumwandlungsschaltung leicht aufgebaut werden.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen

Fig. 1 ein Blockschaltbild, in dem die Hauptteile eines DRAM gezeigt werden, wie sie in einer ersten Ausführungsform der Erfindung verwendet werden;

Fig. 2 ein teilweise nicht ausgefülltes Blockschaltbild, welches typische Aufbauten eines Schreibpuffers und eines Schreibinversionsgates des DRAM der Fig. 1 dar­ stellt;

Fig. 3A und 3B Schaltbilder, die einen typischen Aufbau eines Durchgangsgates im Schreibiversionsgate der Fig. 2 dar­ stellen;

Fig. 4 ein teilweise nicht ausgefülltes Blockschaltdiagramm, daß einen typischen Aufbau eines Leseinversionsgates im DRAM der Fig. 1 darstellt;

Fig. 5 ein Blockschaltbild, das einen typsichen Aufbau einer Schaltsignalerzeugungsschaltung des DRAM der Fig. 1 darstellt;

Fig. 6 ein Zeitablaufdiagramm zur Erklärung der Funktionsweise der Schaltsignalerzeugerschaltung der Fig. 5;

Fig. 7 eine Ansicht eines Schachbrettmusters des DRAM der Fig. 1, wenn sich der DRAM in einem Testmodus befindet;

Fig. 8 ein Blockschaltbild das die Hauptkomponenten eines DRAM skizziert, wie er in einer zweiten Ausführungsform der Erfindung benutzt wird;

Fig. 9A und 9B Blockschaltbilder zur Erklärung der Funktions­ weise des in Fig. 8 gezeigten DRAM;

Fig. 10 eine Aufsicht zur Erklärung der Funktionsweise des in Fig. 8 gezeigten DRAM;

Fig. 11 ein Blockschaltbild, welches eine verbesserte Ausfüh­ rung des in Fig. 8 gezeigten DRAM zeigt;

Fig. 12 ein Blockschaltbild, welches eine weitere verbesserte Version des in Fig. 8 gezeigten DRAM zeigt;

Fig. 13A und 13B Aufsichten zur Erklärung der Funktionsweise eines DRAM, wie er als dritte Ausführungsform der Erfindung verwendet wird;

Fig. 14A und 14B Aufsichten zur Erklärung der Funktionsweise eines DRAM wie er in einer vierten Ausführungsform der Erfindung verwendet wird;

Fig. 15A und 15B Aufsichten, die den Chipaufbau des herkömmlichen DRAM zeigen;

Fig. 16 ein Blockschaltbild, welches einen typischen Aufbau des peripheren Schaltungsbereich im DRAM der Fig. 15 zeigt;

und

Fig. 17 eine Ansicht, die den DRAM aus Fig. 15 durch ein Schach­ brettmuster veranschaulicht, wenn sich der DRAM im Test­ modus befindet.

Fig. 1 stellt ein Blockschaltbild dar, welches die Hauptkompo­ nenten eine DRAM zeigt, wie er als erste Ausführungsform der Erfindung verwendet wird.

Es wird auf Fig. 1 Bezug genommen. Was diesen DRAM vom herkömm­ lichen DRAM der Fig. 15 und 16 unterscheidet, ist die Anwesen­ heit zusätzlicher Komponenten: ein Schreibinversionsgate 1, welches stromabwärts des Schreibpuffers 37 eingerichtet ist, sowie ein Leseinversionsgate 2 welches flußaufwärts der Koin­ zidenz der Detektionsschaltung 2 installiert ist. Der Chipauf­ bau der ersten Ausführungsform ist der gleiche wie der des her­ kömmlichen DRAM und wird nicht weiter erläutert.

Fig. 2 stellt ein teilweise freigelassenes Blockschaltbild dar, welches typische Aufbauten des Schreibpuffers 37 und des Schreibinversionsgate 1 des DRAM der Fig. 1 darstellt.

Der Schreibpuffer 37 umfaßt vier Signalerzeugerschaltung 37.1-37.4, die so eingerichtet sind daß sie jeweils den Schreib­ datenbussen WBP1 - WBP4 entsprechen. Die Signalerzeugerschal­ tungen 37.1-37.4 erhalten jeweils die Pufferaktivierungssig­ nale BS1-BS4.

Die Signalerzeugerschaltung 37.1 weist die AND-Gatter 41 und 43 sowie einen Inverter 42 auf. Ein Dateneingabeanschluß Din ist direkt mit einem Eingabeanschluß des AND-Gatters 41 sowie mit einem Eingabeanschluß des AND-Gatters 43 über den Inverter 42 verbunden. Das Schreibpufferaktivierungssignal BS1 wird in den anderen Eingabeanschluß des AND-Gatters 41 eingegeben, sowie in den des AND-Gatters 43. Die Ausgabeanschlüsse der AND-Gatter 41 und 43 sind jeweils mit den Schreibdatenbusleitungen WB1 und /WB1, die stromaufwärts vorgesehen sind, verbunden.

Wenn das entsprechende Schreibpufferaktivierungssignal BS1 auf einen hohen Pegel gesteuert wird so gibt die Signalerzeugungs­ schaltung 37.1 den Datenwert des Dateneingabeanschluß Din auf der einen Seite unverändert an die Schreibdatenbusleitung WB1 und, auf der anderen Seite invertiert zur Schreibdatenbuslei­ tung /WB1 aus. Die gleiche Funktionsweise läßt sich auf die anderen Signalerzeugerschaltungen 37.2-37.4 anwenden.

Das Schreibinversionsgate 1 umschließt vier Signalselektions­ schaltungen 1.1-1.4, die so eingerichtet sind das sie jeweils den Schreibdatenbussen WBP1-WBP4 entsprechen. Die Signalselek­ tionsschaltungen 1.1-1.4 erhalten die Schaltsignale ϕ1, /ϕ1; ...; ϕ4, /ϕ4.

Diese Signalselektionsschaltung 1.1 weist vier Durchlassgates 3-6 auf. Wie in den Fig. 3A und 3B gezeigt wird ist das Transfergate 3 aus der leitenden Elektrode eines p-Kanal MOS Transistors zusammengesetzt, der mit der leitenden Elektrode eines n-Kanal MOS Transistors verbunden ist. Das bedeutet, daß Durchlassgate 3 die Gatelektrode 3.1 des p-Kanal MOS Transis­ tors und die Gateelektrode 3.2 des n-Kanal MOS Transistors um­ faßt. Der gleiche Aufbau gilt für die anderen Durchlassgates 4-6.

Das Durchlassgate 3 ist zwischen der Schreibdatenbusleitung WB1 auf der stromaufwärigen Seite und der Schreibdatenbusleitung WB1 auf der stromabwärtigen Seite angeschlossen. Das Durch­ lassgate 4 ist zwischen der Schreibdatenbusleitung WB1 auf der stromaufwärtigen Seite und der Datenbusleitung /WB1 auf der stromabwärtigen Seite dazwischenliegend angeschlossen. Das Durchlassgate 5 ist zwischen der Schreibdatenbusleitung /WB1 auf der stromaufwärigen Seite und der Schreibdatenbusleitung WB1 auf der stromabwärtigen Seite dazwischenliegend ange­ schlossen. Das Durchlassgate 6 ist zwischen der Schreibdaten­ busleitung /WB1 auf der stromaufwärtigen Seite und der Schreib­ datenbusleitung /WB'1 auf der stromabwärtigen Seite dazwischen­ liegend angeschlossen.

Das Schaltsignal ϕ1 wird von den Gateelektroden 3.2 und 6.2 der n-Kanal MOS Transistoren der Durchlassgates 3 und 6 erhalten sowie durch die Gateelektroden 4.1 und 5.1 der p-Kanal MOS Transistoren in den Durchlassgates 4 und 5. Das Schaltsignal /ϕ1 wird durch die Gateelektrode 3.1 und 6.1 der p-Kanal MOS Transistoren der Durchgangsgates 2 und 6 erhalten sowie durch die Gateelektroden 4.2 und 5.2 der n-Kanal MOS Transistoren der Durchgangsgates 4 und 5.

Wenn das Schaltsignal ϕ1 auf High gesteuert wird und das Schalt­ signal /ϕ1 auf Low, leiten die Durchgangsgates 3 und 6 während die Durchgangsgates 4 und 5 geschlossen sind. Diese erlaubt, daß die Daten der stromaufwärtigen Schreibdatenbusleitungen WB1 und /WB1 unverändert in die stromabwärtigen Schreibdatenbus­ leitungen WB1 und /WB1 eingegeben werden können.

Wenn im Gegensatz dazu das Schaltsignal ϕ1 auf Low gesteuert wird und das Schaltsignal /ϕ1 auf High, so werden die Durch­ gangsgatter 3 und 6 geschlossen während die Durchgangsgatter 4 und 5 leiten. Dies verursacht, daß die Daten stromaufwärtigen Schreibdatenbusleitungen WB'1 und WB1 invertiert in die strom­ abwärigen Schreibdatenbusleitungen /WB1 und WB1 eingegeben werden. Die gleiche Funktionsweise gilt für die anderen Signal­ selektionsschaltungen 1.2-1.4.

Fig. 4 stellt ein teilweise ausgelassenes Blockschaltdiagramm dar, welches einen typischen Aufbau des Leseinversionsgates 2 des DRAM der Fig. 1 zeigt.

Das Leseinversionsgate 2 umfaßt vier Signalverarbeitungsschal­ tungen 2.1-2.4, die zwischen den Lesedatenbussen RB1-RB4 auf der einen Seite und den Eingabeanschlüssen 41.1-41.4 einer Koinzidenzdetektionsschaltung 41 auf der anderen Seite da­ zwischenliegend eingerichtet sind. Die Signalverarbeitungs­ schaltungen 2.1-2.4 erhalten jeweils die Schaltsignale ϕ1, /ϕ1; ...; ϕ4, /ϕ4.

Die Signalselektionsschaltung 2.1 weist Durchgangsgates 7 und 8 sowie einen Inverter 9 auf. Das Durchgangsgate 7 ist zwischen dem Lesedatenbus RB1 und dem Eingabeanschluß 41.1 der Koinzi­ denzdetektionsschaltung 41 dazwischenliegend verbunden. Der Inverter 9 und das Durchgangsgate 8 sind in einer seriell da­ zwischenliegenden Weise zwischen dem Lesedatenbus RB1 und dem Eingabeanschluß 41.1 der Koinzidenzdetektionsschaltung 41 n- geschlossen. Das Schaltsignal ϕ1 wird von der Gateelektrode 7.2 des n-Kanal MOS Transistors in Durchgangsgates 7 erhalten sowie durch die Gateelektrode 8.1 des p-Kanal MOS Transistors in Durchgangsgate 8. Das Schaltsignal /ϕ1 wird von der Gateelek­ trode 7.1 des p-Kanal MOS Transistors in Durchgangsgate 7 sowie durch die Gateelektrode 8.2 des n-Kanal MOS Transistors in Durchgangsgate 8 erhalten.

Wenn das Schaltsignal ϕ1 auf High gesteuert wird und das Schalt­ signal /ϕ1 auf Low, so leitet das Durchgangsgate 7 und das Durchgangsgate 8 wird geschlossen. Dies verursacht, daß der Datenwert des Lesedatenbus RB1 unverändert in den Eingabean­ schluß 41.1 der Koinzidenzdetektionsschaltung 41 eingegeben wird.

Im Gegensatz dazu, wenn das Schaltsignal ϕ1 auf Low geschaltet wird und das Schaltsignal /ϕ1 auf High, dann wird das Durch­ gangsgate 7 geschlossen und das Durchgangsgate 8 leitet. Dies verursacht, daß die Daten des Lesedatenbus RB1 invertiert in den Eingangsanschluß 41.1 der Koinzidenzdetektionsschaltung 41 eingegeben werden. Die gleiche Funktionsweise gilt für die anderen Signalverarbeitungsschaltungen 2.2-2.4.

Fig. 5 stellt ein Blockschaltbild dar, welches einen typischen Aufbau einer Schaltsignalerzeugerschaltung zum Erzeugen der Schaltsignale ϕ1 und /ϕ1 veranschaulicht. Fig. 6 stellt ein Zeitablaufdiagramm zur Erklärung der Funktionsweise der Schalt­ signalerzeugerschaltung der Fig. 5 dar.

Unter Bezugnahme auf Fig. 5 weist die Schaltsignalerzeugerschal­ tung eine Mehrzahl (in diesem Beispiel 4) n-Kanal MOS Transis­ toren 10-13 auf, die zwischen einem geeignetem Adressenstift, z. B. ex. A1 und einem Knoten N13 in Serie geschaltet sind. Die n-Kanal MOS Transistoren 10-13 bilden eine Diodenverbindung.

Der Knoten N13 ist über einen Widerstand 14 mit der Masse ver­ bunden.

Die Schaltsignalerzeugerschaltung weist weiterhin einen Drei- Zustandspuffer 15 und drei Inverter 16, 18 und 19, die in einer seriellen dazwischenliegenden Weise zwischen dem Knoten N13 und einem Knoten N19 verbunden sind. Weiterhin umfaßt die Schaltsignalerzeugerschaltung einen Inverter 17, der mit dem Inverter 16 in einer parallel invertierten Weise verbunden ist. Der Drei-Zustandspuffer 15 wird durch Verwendung des Testmodus­ freigabesignals Test und /Test gesteuert. Die Inverter 16 und 17 bilden eine Halteschaltung, bzw. Latchschaltung. Die Inverter 18 und 19 geben jeweils die Schaltsignale ϕ1 und /ϕ1 aus.

Es folgt eine Beschreibung der Funktionsweise der Schaltsignal­ erzeugerschaltung der Fig. 5. Das Testmodusfreigabesignal Test wird auf die Bestätigung der Zeitsteuerung des WCBR (Write and CAS Before RAS) auf High gesteuert, wobei die Signale ex./WE und ex. CAS schneller abfallen als das Signal ex./RAS.

In diesem Zustand wird dem Adressenstift ex. A1 ein hoher Span­ nungspegel Vh zugeführt, der um einige Volt höher liegt, als der Versorgungsspannungspegel Vcc. Dies bewirkt die Leitung der n-Kanal MOS Transistoren 10-13, die den Knoten N13 mit dem Adressenstift ex. A1 verbinden und steuert den Knoten N13 auf High. Der Pegel des Knoten N13 wird durch den Drei-Zustands­ puffer 15 sowie durch die drei Inverter 16, 18 und 19 inver­ tiert. Dies bewirkt die Steuerung des Schaltsignals ϕ1 auf Low und des Schaltsignals /ϕ1 auf High.

Wird das Anlegen des hohen Spannungpegels Vh an den Adressen­ stift ex. A1 gestoppt, so werden die n-Kanal MOS Transistoren 10-13 geschlossen. Dies verbindet den Knoten N13 über den Widerstand 14 mit Masse und steuert den Knoten N13 auf Low. Als Ergebnis hiervon verändert sich das Schaltsignal ϕ1 auf High und das Schaltsignal /ϕ1 auf Low. Die anderen Schaltsignale ϕ2, /ϕ2; ...; ϕ4, /ϕ4 werden ebenfalls durch Schaltungen desselben Aufbaus erzeugt.

Im folgenden wird beschrieben, wie der DRAM, der mit Bezug auf die Fig. 1-6 erläutert wurde, arbeitet. Während normaler Schreib- und Lesevorgänge werden die Adressenstifte ex. A1- ex. A4 der jeweiligen Schaltsignalerzeugerschaltungen nicht mit dem hohen Spannungspegel Vh versorgt. Die Schaltsignale ϕ1-ϕ4 werden auf High gesteuert, die Schaltsignale /ϕ1-/ϕ4 auf Low.

In einem solchen Fall wird durch das Schreibinversionsgate 1 keine Inversion durchgeführt. Das bedeutet, daß die Daten der Schreibdatenbusse WB'1, /WB'1; ...; WB'4, /WB'4 auf der strom­ aufwärtigen Seite unverändert auf di-e Schreibdatenbusse WB1, /WB1; ...; WB4, /WB4 auf der stromabwärtigen Seite plaziert werden. Desweiteren wird durch das Leseinversionsjatter 2 keine Invertierung durchgeführt; die Daten der Lesedatenbusse RB1 bis RB4 werden unverändert in die Koinzidenzdetektionsschaltung 41 eingegeben. Demzufolge arbeitet der DRAM der Fig. 1-6 bei normalen Schreib- und Lesevorgängen in der gleichen Weise wie der herkömmliche DRAM der Fig. 15A, 15B und 16.

Im Fall von Schreib und Lesevorgängen im Testmodus wird den Adreßstiften ex. A1 und ex. A3, bzw. ex. A2 und ex. A4 der hohe Spannungspegel Vh zugeführt. Es sei z B. angenommen, den Adressenstiften ex. A2 und ex. A4 wird der hohe Spannungspegel Vh zugeführt. In diesem Fall werden die Schaltsignale ϕ2 und ϕ4 auf High gesteuert und die Schaltsignale /ϕ2 und /ϕ4 werden auf Low gesteuert.

In diesem obigen Fall wird durch die Signalselektionsschaltungen 1.2 und 1.4 des Schreibinversionsgates 1 eine Invertierung aus­ geführt. Das bedeutet, die Daten der Schreibdatenbusse WB'2, /WB'2 und WB'4, /WB'4 der stromaufwärtigen Seite werden invertiert in die Schreibdatenbusse WB2, /WB2 und WB4, /WB4 auf der stromabwärtigen Seite eingegeben. Desweiteren wird durch die Signalverarbeitungsschaltungen 2.2 und 2.4 des Leseinver­ sionsgates 2 eine Inversion bewirkt. Dies bewirkt, daß die Daten der Lesedatenbusse RB2 und RB4 invertiert in die Koinzi­ denzdetektionsschaltung 41 eingegeben werden.

Im Fall eines Schreibvorgangs im Testmodus werden die Schreib­ pufferaktivierungssignale BS1-BS4 alle auf High gesteuert. Dies verursacht, daß die Daten des Dateneingabeanschluß Din unverändert in die Schreibdatenbusleitungen WB'1-WB'4 auf der einen Seite eingegeben werden und invertiert auf den Schreib­ datenbusleitungen /WB'1-/WB'4 auf der anderen Seite plaziert werden. Die Schaltsignale ϕ1 und ϕ3 werden auf High gesteuert und die Schaltsignale /ϕ1 und /ϕ3 auf Low, während die Schalt­ signale ϕ2 und ϕ4 auf Low gesteuert werden und die Schaltsig­ nale /ϕ2 und /ϕ4 auf High. Dies verursacht, daß die Daten des Dateneingabeanschluß Din unverändert auf die Schreibdatenbus­ leitungen WB1, /WB2, WB3 und /WB4 auf der einen Seite eingegeben werden, und auf der anderen Seite invertiert auf den Schreib­ datenbusleitungen /WB1, WB2, /WB3 und WB4 plaziert werden.

Danach werden die Daten in vier Speicherzellen MC, die getestet werden, in der gleichen Weise wie im herkömmlichen DRAM der Fig. 15A, 15B und 16 geschrieben. Das bedeutet, im Testmodus werden alternierend verschiedene Datenwerte zuerst in die vier Speicherzellen MC geschrieben. Dann werden die Daten, die kom­ plementär zu den vorhergehenden Daten sind, in den Datenein­ gabeanschluß Din eingegeben. Zur Anschauung wird die benach­ barte Wortleitung WL ausgewählt und der gleiche Schreibvorgang wird wiederholt. Dies ermöglicht, daß alternierend unterschied­ liche Datenwerte in angrenzende Speicherzellen MC geschrieben werden können, wie dies in Fig. 7 gezeigt ist.

Im Fall eines Lesevorgangs im Testmodus werden die Schreib­ pufferaktivierungssignale BS1-BS4 alle auf dem niedrigem Pegel gehalten und der Schreibpuffer 37 wird inaktiviert. Der Multiplexer 40 wird inaktiviert, während die Koinzidenzdetek­ tionsschaltung 41 aktiviert wird.

Die von den vier zu testenden Speicherzellen MC gelesenen Datenwerte, die auf den Signaleingabe/ausgabe Leitungspaaren I/01-I/04 plaziert sind, werden durch den Vorverstärker 39 verstärkt. Die verstärkten Datenwerte werden auf die Lesedaten­ busse RB1 bis RB4 ausgegeben. Das Leseinversionsgate 2 veran­ laßt, daß die Daten der Lesedatenbusse RB1 und RB3 unverändert in die Koinzidenzdetektionsschaltung 41 eingegeben werden und bewirkt, daß die Daten der Lesedatenbuse RB2 und RB4 invertiert in die Konizidenzdetektionsschaltung 41 eingegeben werden.

Im Fall, daß eine Koinzidenz zwischen den Daten der vier Ein­ gangsanschlüsse 41.1-41.4 nachgewiesen wird, gibt die Koin­ zidenzdetektionsschaltung 41 an den Datenausgabeanschluß Dout ein Freigabesignal mit hohem Pegel aus, welches anzeigt, daß die getesteten Speicherzellen MC normal sind. Im Fall einer Nichtübereinstimmung zwischen den Daten der vier Eingabean­ schlüsse 41.1-41.4 gibt die Koinzidenzdetektionsschaltung 41 an den Datenausgabeanschluß Dout ein Fehlsignal mit niedrigem Pegel aus, welches anzeigt, daß zumindest eine der getesteten Speicherzellen MC defekt ist. Danach wird Anschauungsweise die benachbarte Wortleitung WL ausgewählt und der gleiche Lesevor­ gang wiederholt.

Die oben beschriebene erste Ausführungsform ist im Testmodus in der Lage, alternierend unterschiedliche Datenwerte in die an­ grenzenden Speicherzellen MC zu schreiben. Dies ermöglicht es, Zellenausfälle zu testen, die durch in Differenz zwischen irgendwelchen zwei angrenzenden Speicherzellen MC verursacht werden.

Fig. 8 stellt ein Blockschaltbild dar, welches die Hauptkompo­ nenten eines DRAM skizziert, wie er als die zweite Ausführungs­ form der Erfindung verwendet wird.

Es wird auf Fig. 8 Bezug genommen. Der Unterschied zwischen diesem DRAM und dem herkömmlichen DRAM liegt im Vorhandensein eines zusätzlichen Wechselschalters 20, der zwischen dem exter­ nen Adressenstift ex. Ai und ex. Aj auf der einen Seite und den Adressenpuffern 25.i und 25.j auf der anderen Seite dazwischen­ liegend angeordnet ist. Der Wechselschalter 20 bewirkt das Re­ kombinieren extern zugeführter Adressensignale.

Der Wechselschalter 20 weist zwei Eingabeanschlüsse 20.1 und 20.2 auf, zwei Ausgabeanschlüsse 20.3 und 20.4, und vier Durch­ gangsgates 21-24. Das Durchgangsgate 21 ist zwischen den An­ schlüssen 20.1 und 20.3 liegend angeordnet; das Durchgangsgate 22 zwischen den Anschlüssen 20.1 und 20.4; das Durchgangsgate 23 zwischen den Anschlüssen 20.2 und 20.3; das Durchgangsgate 4 zwischen den Anschlüssen 20.2 und 20.4. Die Gateelektroden 21.2, 22.1, 23.1 und 24.2 der Durchgangsjates 21-24 erhalten alle ein Schaltsignal ϕx. Die Gateelektroden 21.1, 22.2, 23.2 und 24.1 der Durchgangsgates 21-24 erhalten alle ein Schaltsignal /ϕx. Die Schaltsignale ϕx und /ϕx werden durch eine Schaltung erzeugt, die der Schaltsignalerzeugungsschaltung der Fig. 5 ähnelt.

Die Eingangsanschlüsse 20.1 und 20.2 des Wechselschalters 20 sind jeweils mit den externen Adressenstiften ex. Ai und ex. Aj verbunden. Die Ausgangsanschlüsse 20.3 und 20.4 des Wechsel­ schalters 20 sind mit den Eingabeanschlüssen der Adressenpuffer 25.i und 25j verbunden.

Es wird nun beschrieben wie der DRAM der Fig. 8 arbeitet. Unab­ hängig davon, ob sich dieser DRAM im normalen Betrieb oder Testmodus befindet werden die externen Adressenstifte ex. Ai und ex. Aj mit externen Adressensignalen versorgt, die vier anein­ andergrenzende, in Fig. 15 gezeigte, Speicherzellen MC bezeich­ nen. Im normalen Betrieb wird das Schaltsignal ϕx auf High ge­ steuert und das Schaltsignal /ϕx auf Low. Daraufhin leiten die Durchgangsgates 21 und 24, während die Durchgangsgates 22 und 23 geschlossen werden. Dies verbindet die Anschlüsse 20.1 und 20.2 jeweils mit den Anschlüssen 20.3 und 20.4, wie dies in Fig. 9A angezeigt ist. Dementsprechend werden die externen Adressensignale, die an die externen Adressenstifte ex. Ai und ex. Aj eingegeben wurden, an die Adresspuffer 25.i und 25j über den Wechselschalter 20 eingegeben. Die Eingangsadressensignale werden in interne Adressensignale umgewandelt. In Entsprechung mit diesem internen Adressensignal aktivieren der Zeilendeko­ dierer 32 und der Spaltendekodierer 33 vier aneinandergrenzende Speicherzellen MC.

Im Testmodus wird das Schaltsignal ϕx auf Low gesteuert und das Schaltsignal /ϕx auf High. Dementsprechend werden die Durch­ gangsgates 21 und 24 geschlossen während die Durchgangsgates 22 und 33 leiten. Dies verbindet jeweils die Anschlüsse 20.1 und 20.2 mit den Anschlüssen 20.4 und 20.3, wie dies in der Fig. 9B angezeigt ist.

An dieser Stelle werden die externen Adressensignale, die vier aneinandergrenzende Speicherzellen MC bezeichnen, in externe Adressensignale rekombiniert, die vier Speicherzellen bezeich­ nen, von denen jede einem anderen Speicherfeld 31 angehört, wie dies in Fig. 10 gezeigt ist. Die umgewandelten externen Adres­ sensignale werden wiederum in ein externes Adressensignal durch die Adressenpuffer 25.i und 25.j umgewandelt. In Entsprechung mit diesen externen Adressensignalen aktivieren der Zeilendeko­ dierer 32 und der Spaltendekodierer 33 vier seperate Speicher­ zellen MC, von denen jede einem unterschiedlichem Speicherfeld 31 angehört.

In der zweiten Ausführungsform werden im Testmodus eine Mehr­ zahl diskreter, d. h. seperater Speicherzellen MC parallel ge­ testet. In diesem Fall, wird jede der vier getesteten Speicher­ zellen MC zu einem unterschiedlichen Speicherfeld 31. Dies er­ möglicht es, Zellenfehler nachzuweisen, die durch in Differenz zwischen irgendwelchen zwei angrenzenden Speicherzellen MC ver­ ursacht werden.

Die zweite Ausführungsform bringt es mit sich, daß vier Speicherfelder 31 gemeinsam betrieben werden. Dementsprechend ist es möglich, eine Überprüfung für jede fehlerhafte Speicher­ feldtreiberschaltung, defekte Speicherdekodierter oder ausge­ fallene Spaltendekodierer dieser vier Speicherfelder 31 durch­ zuführen.

Da die vier Speicherfelder 31 gleichzeitig betrieben werden er­ höht sich der Leistungsverlust der zweiten Ausführungsform zu­ sammen mit dem elektromagnetischen Rauschen. In diesem Fall dürfte jeder Fehler, der durch das elektromagnetische Rauschen verursacht wird, ebenfalls nachgewiesen werden.

In der zweiten Ausführungsform befindet sich der Wechselschal­ ter 20 zwischen den externen Adreßstiften ex. Ai und ex. Aj auf der einen Seite, und den Adressenpuffern 25.i und 25.j auf der anderen Seite. Als Alternative dazu kann der Wechselschalter 20 zwischen den Adressenpuffern 25.i und 25.j auf der einen Seite und Vordekodern 26.i und 26.j auf der anderen Seite angeordnet sein, wie dies in Fig. 11 gezeigt ist. Eine weitere Alternative besteht in der Anordnung des Wechselschalters 20 zwischen den Vordekodern 26.i und 26.j auf der einen Seite und den Dekodern 27.i und 27.j auf der anderen Seite, wie dies in Fig. 12 darge­ stellt ist.

Fig. 13A stellt eine Aufsicht dar, die einen typischen Chipauf­ bau eines DRAM darstellt, wie er in einer dritten Ausführungs­ form der Erfindung verwendet wird. Fig. 13B stellt eine ver­ größerte Ansicht des Abschnitts X in Fig. 13A dar.

Es wird auf die Fig. 13A und 13B Bezug genommen. Der Unter­ schied zwischen diesem DRAM und dem DRAM der zweiten Ausfüh­ rungsform besteht darin, daß im Testmodus in der dritten Aus­ führungsform vier Speicherzellen MC aktiviert werden, die durch dieselbe Spaltenselektionsleitung CSL ausgewählt werden, und die jeweils unterschiedlichen Unterfeldern 35 angehören. Die anderen Aspekte des Aufbaus der dritten Ausführungsform ent­ sprechen dem Aufbau der zweiten Ausführungsform und werden nicht weiter erläutert.

In der dritten Ausführungsform, im Testmodus, wird eine Mehr­ zahl von Speicherzellen MC parallel getestet. In diesem Fall gehört jede der vier zu testenden Speicherzellen MC einem unterschiedlichen Unterfeld 35 an. Dies ermöglicht den Nach­ weis eines Zellenfehlers, der durch in Differenz zwischen zwei beliebigen, aneinandergrenzenden Speicherzellen MC verursacht wird.

Die dritte Ausführungsform bringt es mit sich, daß vier Unter­ felder gemeinsam betrieben werden. Dementsprechend ist es mög­ lich, jedes dieser vier Unterfelder 35 auf eine defekte Wort­ leitung WL hin zu untersuchen.

Fig. 14A stellt eine Aufsicht dar, die einen typischen Chipauf­ bau eines DRAM zeigt, wie er in der vierten Ausführungsform der Erfindung verwendet wird. Fig. 14B stellt einen vergrößerten Ausschnitt des Teils Y der Fig. 14A dar.

Es wird auf die Fig. 14A und 14B Bezug genommen. Der Unterschied zwischen diesem DRAM und dem DRAM der zweiten Ausführungsform besteht darin, daß im Testmodus in der vierten Ausführungsform vier Speicherzellen MC aktiviert werden, von denen jede von der gleichen Wortleitung WL und durch unterschiedliche Spaltense­ lektionsleitungen CSL ausgewählt werden. Die anderen Aspekte des Aufbaus der vierten Ausführungsform sind die gleichen wie die des Aufbaus der zweiten Ausführungsform und werden nicht weiter erläutert.

In der vierten Ausführungsform werden im Testmodus eine Mehr­ zahl von Speicherzellen MC parallel getestet. In diesem Fall wird jede der vier zu testenden Speicherzellen MC durch eine unterschiedliche Spaltenselektionsleitung CSL ausgewählt. Dies ermöglicht den Nachweis eines Zellenfehlers, der durch die In­ flurenz zwischen zwei beliebigen, aneinandergrenzenden Speicher­ zellen MC verursacht wird.

Die vierte Ausführungsform bringt es mit sich, daß vier Spalten­ selektionsleitungen CSL gemeinsam zur Auswahl der betreffenden Speicherzellen verwendet werden. Dementsprechend ist es möglich, eine Untersuchung zum Nachweis defekter Spaltenselektionslei­ tungen CSL durchzuführen.

Claims (14)

1. Halbleiterspeicher mit Testmodus, der aufweist:
ein Speicherfeld (31) mit einer Mehrzahl in Matrixform ange­ ordneter Speicherzellen;
eine Schreibeinrichtung (1, 37, 38) zum Auswählen zweier Speicherzellen aus dem Speicherfeld im Testmodus und zum parallelen Schreiben eines ersten und eines zweiten Signals in die zwei Speicherzellen derart, daß eine der beiden Speicher­ zellen das erste Signal speichern wird und die andere das zweite Signal;
eine Leseeinrichtung (39) zum parallelen Lesen zweier Signale aus den zwei Speicherzellen; und
eine Testschaltung (2, 41) zur Überprüfung auf der Grundlage der zwei von der Leseeinrichtung gelesenen Signale, ob die beiden Speicherzellen normal oder defekt sind.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibeinrichtung (1, 37, 38) aufweist:
eine erste Signalerzeugerschaltung (37.1-37.2), die so einge­ richtet ist, daß sie jeweils den beiden Speicherzellen ent­ spricht, zum Erhalten eines extern angelegten Signals und die das erhaltene Signal sowohl unverändert als auch invertiert ausgibt; und
eine erste Selektionsschaltung (1.1-1.2) zum selektiven Zu­ führen von einem, entweder dem unveränderten oder dem inver­ tierten Signal der ersten Signalerzeugerschaltung an die ent­ sprechende Speicherzelle.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die Testschaltung (2, 41) aufweist:
eine Signalverarbeitungsschaltung (2), die auf den Erhalt der beiden, von der Leseeinrichtung gelesenen Signale reagiert, zur unveränderten Ausgabe, des von der Speicherzelle, in die das erste Signal geschrieben wurde, gelesenen Signals sowie zur Aus­ gabe des invertierten Signals, welches von der Speicherzelle gelesen wurde, in die das zweite Signal geschrieben wurde; und eine logische Schal tung (41) zur Ausgabe eines Signals, welches anzeigt das die beiden Speicherzellen normal sind, für den Fall das eine logische Koinzidenz zwischen den beiden, von der Sig­ nalverarbeitungsschaltung ausgegebenen Signalen vorliegt.

4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Signalverarbeitungsschaltung (2) aufweist:
eine zweite Signalerzeugerschaltung (9), die entsprechend jeder der beiden Speicherzellen eingerichtet ist, zur Ausgabe von beiden, dem unveränderten und dem invertierten Signal, welches von der entsprechenden Speicherzelle gelesen wurde; und
eine zweite Selektionsschaltung (7, 8) zum selektiven Zuführen von einem, des unveränderten und des invertierten Signals der zweiten Signalerzeugerschaltung (9) an die logische Schaltung (41).

5. Halbleiterspeicher nach Anspruch 4, der weiterhin Adress­ anschlüsse (ex. A1-ex. A2) aufweist, die den beiden Speicher­ zellen entsprechen;
wobei die erste Selektionsschaltung (1.1-1.2) die entsprech­ ende Speicherzelle mit einem des unveränderten und des inver­ tierten Signals der ersten Signalerzeugerschaltung (37.1-37.2) versorgt, in Abhängigkeit davon, ob der entsprechende Adressen­ anschluß (ex. A1-ex. A2) mit einem ersten oder einem zweiten Potential versorgt wird; und
wobei die zweite Selektionsschaltung (7, 8) die logische Schal­ tung (41) mit einem des unveränderten und des invertierten Sig­ nals der zweiten Signalerzeugerschaltung (9) versorgt, in Ab­ hängigkeit davon, ob an dem entsprechenden Adressenanschluß (ex. A1-ex. A2) das erste oder das zweite Potential zugeführt wird.

6. Halbleiterspeicher mit Testmodus, der aufweist:
ein Speicherzellen-Leid (31) mit einer Mehrzahl in Matrixform angeordneter Speicherzellen;
eine Schreibeinrichtung (1, 37, 38) zum Auswählen einer Mehr­ zahl aneinandergrenzend angeordneter Speicherzellen aus dem Speicherfeld im Testmodus und zum parallelen Schreiben eines ersten und eines zweiten Signals in die aneinandergrenzend an­ geordneten Speicherzellen derart, daß von allen zwei Speicher­ zellen der aneinandergrenzenden Speicherzellen eine das erste Signal speichern wird und die andere das zweite Signal;
eine Leseeinrichtung (39) zum parallelen Lesen einer Mehrzahl von Signalen aus den aneinandergrenzend angeordneten Speicher­ zellen und
eine Testschaltung (2, 41) zur Überprüfung auf der Basis der durch die Leseeinrichtung gelesenen Signale, ob die aneinander­ grenzenden Speicherzellen normal sind.

7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Schreibeinrichtung (1, 37, 38) aufweist:
eine erste Signalerzeugerschaltung (37.1-37.4), die jeder der Mehrzahl von Speicherzellen entsprechend eingerichtet ist, zum Erhalten eines extern angelegten Signals und zur Ausgabe des erhaltenen Signals sowohl unverändert als auch invertiert; und
eine erste Selektionsschaltung (1.1-1.4) zum selektiven An­ legen von einem, dem unveränderten und dem invertierten Signal der ersten Signalerzeugerschaltung an die entsprechende Speicherzelle.

8. Halbleiterspeicher nach Anspruch 6 oder 7, dadurch gekenn­ zeichnet, daß die Testschaltung (2, 41) aufweist:
eine Signalverarbeitungsschaltung (2), die in Reaktion auf die, von der Leseeinrichtung, gelesenen Signale reagiert, zur unver­ änderten Ausgabe des Signals, welches von der Speicherzelle ge­ lesen wurde, in die das erste Signal geschrieben wurde, und zur invertierten Ausgabe des Signals, welches von der Speicherzelle gelesen wurde, in die das zweite Signal geschrieben wurde; und
eine logische Schaltung (4) zur Ausgabe eines Signals, welches anzeigt, daß die aneinandergrenzend angeordneten Speicherzellen normal sind, für den Fall, daß zwischen den, Signalen, die durch die Signalverarbeitungsschaltung ausgegeben sind, eine logische Koinzidenz besteht.

9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß die Signalverarbeitungsschaltung (2) aufweist:
eine zweite Signalerzeugungsschaltung (9), die jeder der Mehr­ zahl der Speicherzellen entsprechend eingerichtet ist, zur Aus­ gabe von sowohl dem unveränderten als auch dem invertierten Signal, welches von der entsprechenden Speicherzelle gelesen wurde; und
eine zweite Selektionsschaltung (7, 8) zur selektiven Zuführung eines von dem unveränderten und dem invertierten Signal der zweiten Signalerzeugerschaltung (9) an die logische Schaltung (41).

10. Halbleiterspeicher nach Anspruch 9, der weiterhin Adressen­ anschlüsse (ex. A1-ex. A4) aufweist, die der Mehrzahl der Speicherzellen entsprechen;
wobei die erste Selektionsschaltung (1.1-1.4) die entsprech­ ende Speicherzelle mit einem, dem unveränderten oder dem inver­ tierten Signal der ersten Signalerzeugerschaltung (37.1-37.4) versorgt, in Abhängigkeit davon, ob dem entsprechenden Adressen­ anschluß (ex. A1-ex. A4) ein erstes oder ein zweites Potential zugeführt wird; und
wobei die zweite Selektionsschaltung (7, 8) der logischen Schal­ tung (41) ein, das unveränderte oder das invertierte Signal der zweiten Signalerzeugerschaltung (9) zuführt, in Abhängigkeit davon, ob dem entsprechenden Adressenanschluß (ex.A1-ex.A4) das erste oder das zweite Potential zugeführt wird.

11. Halbleiterspeicher mit:
einem Speicherfeld (31), welches eine Mehrzahl von in Matrixform angeordneten Speicherzellen aufweist;
einer Testschaltung zum Erhalten eines ersten Adressensignals, welches eine Mehrzahl von aneinandergrenzend angeordneten Speicherzellen des Speicherfeldes (31) bezeichnet, und zur pa­ rallelen Überprüfung, ob die aneinandergrenzend angeordneten Speicherzellen normal sind, als Reaktion auf das erste Adressen­ signal; und
eine Adressensignalumwandlungseinrichtung (20) zur Umwandlung des ersten Adressensignals in ein zweites Adressensignal, welches eine Mehrzahl separat angeordneter Speicherzellen be­ zeichnet.

12. Halbleiterspeicher nach Anspruch 11, der weiterhin eine Mehrzahl von Einheiten des Speicherfelds (31) aufweist, wobei das zweite Adressensignal eine Mehrzahl von Speicherzellen be­ stimmt, von denen jede einem unterschiedlichen Speicherfeld (31) angehört.

13. Halbleiterspeicher nach Anspruch 11, der weiterhin eine Mehrzahl von Spaltenselektionsleitungen (CSL) zur Selektion von Speicherzellenspalten des Speicherfelds (31) aufweist, wobei das zweite Adressensignal eine Mehrzahl von Speicherzellen be­ stimmt, von denen jede durch eine unterschiedliche Spalten­ selektionsleitung (CSL) ausgewählt ist.

14. Halbleiterspeicher nach einem der Ansprüche 11-13, da­ durch gekennzeichnet, daß die Adressensignalumwandlungsein­ richtung (20) einen Wechselschalter (21-24) zur Rekombination einer Mehrzahl von Signalen, die das erste Adressensignal bil­ den, aufweist, um so das zweite Adressensignal zur erzeugen.