JPH0883499A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0883499A JPH0883499A JP6218682A JP21868294A JPH0883499A JP H0883499 A JPH0883499 A JP H0883499A JP 6218682 A JP6218682 A JP 6218682A JP 21868294 A JP21868294 A JP 21868294A JP H0883499 A JPH0883499 A JP H0883499A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 テスト時間が短く、かつ不良検出能力が高い
テストモードを有する半導体記憶装置を提供する。 【構成】 ライトバッファ３７およびライトインバージ
ョンゲート１は、データ入力端子Ｄｉｎに入力されたデ
ータをライトデータバスＷＢＰ１，ＷＢＰ３に出力し、
その反転データをライトデータバスＷＢＰ２，ＷＢＰ４
に出力する。隣接する４つのメモリセルＭＣに交互に異
なるデータを書込むことができ、隣接メモリセル間の干
渉による不良を検出できる。
テストモードを有する半導体記憶装置を提供する。 【構成】 ライトバッファ３７およびライトインバージ
ョンゲート１は、データ入力端子Ｄｉｎに入力されたデ
ータをライトデータバスＷＢＰ１，ＷＢＰ３に出力し、
その反転データをライトデータバスＷＢＰ２，ＷＢＰ４
に出力する。隣接する４つのメモリセルＭＣに交互に異
なるデータを書込むことができ、隣接メモリセル間の干
渉による不良を検出できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、複数のメモリセルを並列にテストするテスト
回路を備えた半導体記憶装置に関する。
し、特に、複数のメモリセルを並列にテストするテスト
回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、半導体記憶装置のテスト時間
の短縮化を図るため、複数のメモリセルが正常であるか
不良であるかを並列にテストするテストモードが提案さ
れている（Ｍ．Ｋｕｍａｎｏｙａ ｅｔ ａｌ．，ＩＳ
ＳＣＣ８５ Ｄｉｇ． ｏｆＴｅｃｈ． ｐａｐｅｒ
ｓ，ｐｐ．２４０−２４１参照）。
の短縮化を図るため、複数のメモリセルが正常であるか
不良であるかを並列にテストするテストモードが提案さ
れている（Ｍ．Ｋｕｍａｎｏｙａ ｅｔ ａｌ．，ＩＳ
ＳＣＣ８５ Ｄｉｇ． ｏｆＴｅｃｈ． ｐａｐｅｒ
ｓ，ｐｐ．２４０−２４１参照）。
【０００３】図１５（ａ）は、そのようなテストモード
が搭載された従来のダイナミック・ランダム・アクセス
・メモリ（以下、ＤＲＡＭと略記する）のチップレイア
ウトを示す平面図、図１５（ｂ）は図１５（ａ）のＺ部
拡大図である。
が搭載された従来のダイナミック・ランダム・アクセス
・メモリ（以下、ＤＲＡＭと略記する）のチップレイア
ウトを示す平面図、図１５（ｂ）は図１５（ａ）のＺ部
拡大図である。
【０００４】図１５（ａ），（ｂ）を参照して、このＤ
ＲＡＭは、各々がメモリチップの４隅に設けられた４つ
のメモリアレイ３１と、各メモリアレイ３１に対応して
設けられたロウデコーダ３２およびコラムデコーダ３３
と、メモリチップの中央部に設けられた周辺回路領域３
４とを含む。各メモリアレイ３１はチップ長辺方向に配
列された複数組のサブアレイ３５およびセンスアンプ帯
３６を含む。
ＲＡＭは、各々がメモリチップの４隅に設けられた４つ
のメモリアレイ３１と、各メモリアレイ３１に対応して
設けられたロウデコーダ３２およびコラムデコーダ３３
と、メモリチップの中央部に設けられた周辺回路領域３
４とを含む。各メモリアレイ３１はチップ長辺方向に配
列された複数組のサブアレイ３５およびセンスアンプ帯
３６を含む。
【０００５】サブアレイ３５は、ロウおよびコラム方向
に配列された複数のメモリセルＭＣと、各ロウに対応し
て設けられたワード線ＷＬと、各コラムに対応して設け
られたビット線対ＢＬ，／ＢＬとを含む。
に配列された複数のメモリセルＭＣと、各ロウに対応し
て設けられたワード線ＷＬと、各コラムに対応して設け
られたビット線対ＢＬ，／ＢＬとを含む。
【０００６】センスアンプ帯３６は、各コラムに対応し
て設けられたセンスアンプＳＡおよびコラム選択ゲート
ＣＧＳと、４つの信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４と
を含む。コラム選択ゲートＣＧＳは２つのＮチャネルＭ
ＯＳトランジスタを含む。
て設けられたセンスアンプＳＡおよびコラム選択ゲート
ＣＧＳと、４つの信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４と
を含む。コラム選択ゲートＣＧＳは２つのＮチャネルＭ
ＯＳトランジスタを含む。
【０００７】ビット線対ＢＬ，／ＢＬ、センスアンプＳ
Ａおよびコラム選択ゲートＣＧＳは予め４つずつグルー
プ化されており、各グループのビット線対ＢＬ１，／Ｂ
Ｌ１；…；ＢＬ４，／ＢＬ４が対応のセンスアンプＳＡ
１〜ＳＡ４およびコラム選択ゲートＣＧＳ１〜ＣＧＳ４
を介して信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続され
ている。
Ａおよびコラム選択ゲートＣＧＳは予め４つずつグルー
プ化されており、各グループのビット線対ＢＬ１，／Ｂ
Ｌ１；…；ＢＬ４，／ＢＬ４が対応のセンスアンプＳＡ
１〜ＳＡ４およびコラム選択ゲートＣＧＳ１〜ＣＧＳ４
を介して信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続され
ている。
【０００８】また、各グループに１つずつコラム選択線
ＣＳＬが設けられる。そのグループのコラム選択線ＣＳ
Ｌがコラムデコーダ３３によって選択されると、そのコ
ラム選択線ＣＳＬに接続されたコラム選択ゲートＣＧＳ
１〜ＣＧＳ４が導通状態になり、そのグループのビット
線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４が信号入
出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続される。コラム選択
線ＣＳＬは、複数組のサブアレイ３５およびセンスアン
プ帯３６に共通に設けられる。
ＣＳＬが設けられる。そのグループのコラム選択線ＣＳ
Ｌがコラムデコーダ３３によって選択されると、そのコ
ラム選択線ＣＳＬに接続されたコラム選択ゲートＣＧＳ
１〜ＣＧＳ４が導通状態になり、そのグループのビット
線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４が信号入
出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続される。コラム選択
線ＣＳＬは、複数組のサブアレイ３５およびセンスアン
プ帯３６に共通に設けられる。
【０００９】周辺回路領域３４は、図１６に示すよう
に、データ入力端子Ｄｉｎ、ライトバッファ３７、４つ
のライトデータバスＷＢＰ１〜ＷＢＰ４およびライトド
ライバ３８を含む。ライトバッファ３７は、データ入力
端子Ｄｉｎを介して外部から与えられた書込データをア
クセス対象のライトデータバスＷＢＰ１〜ＷＢＰ４に与
える。ライトドライバ３８は、ライトデータバスＷＢＰ
１〜ＷＢＰ４のデータを増幅して対応の信号入出力線対
Ｉ／Ｏ１〜Ｉ／Ｏ４に与える。
に、データ入力端子Ｄｉｎ、ライトバッファ３７、４つ
のライトデータバスＷＢＰ１〜ＷＢＰ４およびライトド
ライバ３８を含む。ライトバッファ３７は、データ入力
端子Ｄｉｎを介して外部から与えられた書込データをア
クセス対象のライトデータバスＷＢＰ１〜ＷＢＰ４に与
える。ライトドライバ３８は、ライトデータバスＷＢＰ
１〜ＷＢＰ４のデータを増幅して対応の信号入出力線対
Ｉ／Ｏ１〜Ｉ／Ｏ４に与える。
【００１０】また、周辺回路領域３４は、プリアンプ３
９、４つのリードデータバスＲＢ１〜ＲＢ４、マルチプ
レクサ４０、一致検出回路（Ｅｘ−ＯＲゲート）４１お
よびデータ出力端子Ｄｏｕｔを含む。プリアンプ３９
は、信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータを増幅
して対応のリードデータバスＲＢ１〜ＲＢ４に与える。
マルチプレクサ４０は、リード動作時にリードデータバ
スＲＢ１〜ＲＢ４のデータをデータ出力端子Ｄｏｕｔに
シリアスに出力する。一致検出回路４１は、テストモー
ド時にリードデータバスＲＢ１〜ＲＢ４のデータが一致
したことに応じて、テスト対象のメモリセルＭＣが正常
であることを示す「Ｈ」レベルのパスフラッグをデータ
出力端子Ｄｏｕｔに出力する。
９、４つのリードデータバスＲＢ１〜ＲＢ４、マルチプ
レクサ４０、一致検出回路（Ｅｘ−ＯＲゲート）４１お
よびデータ出力端子Ｄｏｕｔを含む。プリアンプ３９
は、信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータを増幅
して対応のリードデータバスＲＢ１〜ＲＢ４に与える。
マルチプレクサ４０は、リード動作時にリードデータバ
スＲＢ１〜ＲＢ４のデータをデータ出力端子Ｄｏｕｔに
シリアスに出力する。一致検出回路４１は、テストモー
ド時にリードデータバスＲＢ１〜ＲＢ４のデータが一致
したことに応じて、テスト対象のメモリセルＭＣが正常
であることを示す「Ｈ」レベルのパスフラッグをデータ
出力端子Ｄｏｕｔに出力する。
【００１１】次に、図１５および図１６で示したＤＲＡ
Ｍの動作について説明する。通常のライト動作時におい
ては、データ入力端子Ｄｉｎからシリアスに入力された
データが、それぞれライトバッファ３７によってアクセ
ス対象のライトデータバスＷＢＰ１〜ＷＢＰ４に転送さ
れ、さらにライトドライバ３８によって増幅され対応の
信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に入力される。信号
入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータは、コラムデコ
ーダ３３によって選択されたグループの４つのビット線
対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４に与えら
れ、ロウデコーダ３０によって選択されたワード線ＷＬ
に接続されている４つのメモリセルＭＣに同時に書込ま
れる。
Ｍの動作について説明する。通常のライト動作時におい
ては、データ入力端子Ｄｉｎからシリアスに入力された
データが、それぞれライトバッファ３７によってアクセ
ス対象のライトデータバスＷＢＰ１〜ＷＢＰ４に転送さ
れ、さらにライトドライバ３８によって増幅され対応の
信号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に入力される。信号
入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４のデータは、コラムデコ
ーダ３３によって選択されたグループの４つのビット線
対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４に与えら
れ、ロウデコーダ３０によって選択されたワード線ＷＬ
に接続されている４つのメモリセルＭＣに同時に書込ま
れる。
【００１２】通常のリード動作時においては、マルチプ
レクサ４０が活性化され一致検出回路４１は非活性化さ
れる。ロウデコーダ３２によって選択されたワード線Ｗ
Ｌに接続されているメモリセルＭＣのデータがビット線
対ＢＬ，／ＢＬに読出され、コラムデコーダ３３によっ
て選択されたグループの４つのビット線対ＢＬ１，／Ｂ
Ｌ１；…；ＢＬ４，／ＢＬ４のデータが信号入出力線対
Ｉ／Ｏ１〜Ｉ／Ｏ４に伝送される。信号入出力線対Ｉ／
Ｏ１〜Ｉ／Ｏ４のデータはプリアンプ３９によって増幅
され対応のリードデータバスＲＢ１〜ＲＢ４に入力さ
れ、さらにマルチプレクサ４０によってデータ出力端子
Ｄｏｕｔにシリアスに出力される。
レクサ４０が活性化され一致検出回路４１は非活性化さ
れる。ロウデコーダ３２によって選択されたワード線Ｗ
Ｌに接続されているメモリセルＭＣのデータがビット線
対ＢＬ，／ＢＬに読出され、コラムデコーダ３３によっ
て選択されたグループの４つのビット線対ＢＬ１，／Ｂ
Ｌ１；…；ＢＬ４，／ＢＬ４のデータが信号入出力線対
Ｉ／Ｏ１〜Ｉ／Ｏ４に伝送される。信号入出力線対Ｉ／
Ｏ１〜Ｉ／Ｏ４のデータはプリアンプ３９によって増幅
され対応のリードデータバスＲＢ１〜ＲＢ４に入力さ
れ、さらにマルチプレクサ４０によってデータ出力端子
Ｄｏｕｔにシリアスに出力される。
【００１３】一方、テストモードのライト動作時におい
ては、データ入力端子Ｄｉｎから入力された１つのデー
タがライトバッファ３７によって４つのライトデータバ
スＷＢＰ１〜ＷＢＰ４に転送される。後は上述の通常の
ライト動作時と同様にしてテスト対象の４つのメモリセ
ルＭＣにデータが書込まれる。したがって、テストモー
ド時においては、４つのメモリセルＭＣに同じデータが
同時に書込まれる。
ては、データ入力端子Ｄｉｎから入力された１つのデー
タがライトバッファ３７によって４つのライトデータバ
スＷＢＰ１〜ＷＢＰ４に転送される。後は上述の通常の
ライト動作時と同様にしてテスト対象の４つのメモリセ
ルＭＣにデータが書込まれる。したがって、テストモー
ド時においては、４つのメモリセルＭＣに同じデータが
同時に書込まれる。
【００１４】次いで、たとえばデータ入力端子Ｄｉｎに
前のデータと相補なデータが入力され、隣接するワード
線ＷＬが選択されて同様のライト動作が行なわれる。し
たがって、図１７に示すように、同じロウのメモリセル
ＭＣには４つごとに反転したデータが書込まれ、同じコ
ラムのメモリセルＭＣには１つごとに反転したデータが
書込まれる。
前のデータと相補なデータが入力され、隣接するワード
線ＷＬが選択されて同様のライト動作が行なわれる。し
たがって、図１７に示すように、同じロウのメモリセル
ＭＣには４つごとに反転したデータが書込まれ、同じコ
ラムのメモリセルＭＣには１つごとに反転したデータが
書込まれる。
【００１５】テストモードのリード動作時においては、
マルチプレクサ４０は非活性化され一致検出回路４１が
活性化される。ロウデコーダ３２によって選択されたロ
ウのメモリセルＭＣのデータが対応のビット線対ＢＬ，
／ＢＬに読出され、コラムデコーダ３３によって選択さ
れたグループの４つのビット線対ＢＬ１，／ＢＬ１；
…；ＢＬ４，／ＢＬ４のデータが信号入出力線対Ｉ／Ｏ
１〜Ｉ／Ｏ４に伝送され、さらにプリアンプ３９によっ
て増幅され対応のリードデータバスＲＢ１〜ＲＢ４に入
力される。一致検出回路４１は、リードデータバスＲＢ
１〜ＲＢ４のデータが一致したときに４つのメモリセル
ＭＣが正常であることを表わす「Ｈ」レベルのパスフラ
ッグを出力し、リードデータバスＲＢ１〜ＲＢ４のデー
タが一致しないときは４つのメモリセルＭＣのうちの少
なくとも１つが不良であることを表わす「Ｌ」レベルの
フェイルフラッグを出力する。次いで、たとえば隣のワ
ード線ＷＬが選択されて同様のリード動作が行なわれ
る。
マルチプレクサ４０は非活性化され一致検出回路４１が
活性化される。ロウデコーダ３２によって選択されたロ
ウのメモリセルＭＣのデータが対応のビット線対ＢＬ，
／ＢＬに読出され、コラムデコーダ３３によって選択さ
れたグループの４つのビット線対ＢＬ１，／ＢＬ１；
…；ＢＬ４，／ＢＬ４のデータが信号入出力線対Ｉ／Ｏ
１〜Ｉ／Ｏ４に伝送され、さらにプリアンプ３９によっ
て増幅され対応のリードデータバスＲＢ１〜ＲＢ４に入
力される。一致検出回路４１は、リードデータバスＲＢ
１〜ＲＢ４のデータが一致したときに４つのメモリセル
ＭＣが正常であることを表わす「Ｈ」レベルのパスフラ
ッグを出力し、リードデータバスＲＢ１〜ＲＢ４のデー
タが一致しないときは４つのメモリセルＭＣのうちの少
なくとも１つが不良であることを表わす「Ｌ」レベルの
フェイルフラッグを出力する。次いで、たとえば隣のワ
ード線ＷＬが選択されて同様のリード動作が行なわれ
る。
【００１６】このＤＲＡＭにあっては、テストモード時
に４つのメモリセルＭＣのテストを並列に行なうことが
できるので、メモリセルＭＣを１つずつテストする場合
に比べ４倍の速さでテストを行なうことができ、テスト
時間の短縮化およびテストの低コスト化を図ることがで
きる。
に４つのメモリセルＭＣのテストを並列に行なうことが
できるので、メモリセルＭＣを１つずつテストする場合
に比べ４倍の速さでテストを行なうことができ、テスト
時間の短縮化およびテストの低コスト化を図ることがで
きる。
【００１７】
【発明が解決しようとする課題】しかし、上述のテスト
モードでは、４つのメモリセルＭＣ（たとえば図中黒塗
りの丸印で示すメモリセルＭＣ）に同じデータを書込む
ので、隣接する２つのメモリセルＭＣに異なるデータが
書込まれた場合にメモリセルＭＣ間の干渉によって生ず
る不良を検出する能力が低かった。
モードでは、４つのメモリセルＭＣ（たとえば図中黒塗
りの丸印で示すメモリセルＭＣ）に同じデータを書込む
ので、隣接する２つのメモリセルＭＣに異なるデータが
書込まれた場合にメモリセルＭＣ間の干渉によって生ず
る不良を検出する能力が低かった。
【００１８】それゆえに、この発明の主たる目的は、テ
スト時間が短く、かつ不良検出能力が高いテストモード
を有する半導体記憶装置を提供することである。
スト時間が短く、かつ不良検出能力が高いテストモード
を有する半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】この発明の第１の半導体
記憶装置は、テストモードを有する半導体記憶装置であ
って、行列状に配列された複数のメモリセルを含むメモ
リアレイ、前記メモリアレイのうちの連続的に配列され
た複数のメモリセルを選択し、隣接する２つのメモリセ
ルのうちの一方が第１の信号を記憶し他方が第２の信号
を記憶するように前記複数のメモリセルの各々に第１ま
たは第２の信号を並列に書込む書込手段、前記複数のメ
モリセルに記憶された複数の信号を並列に読出す読出手
段、および前記読出手段によって読出された複数の信号
に基づいて、前記複数のメモリセルが正常であるか不良
であるかを判別するテスト回路を備えたことを特徴とし
ている。
記憶装置は、テストモードを有する半導体記憶装置であ
って、行列状に配列された複数のメモリセルを含むメモ
リアレイ、前記メモリアレイのうちの連続的に配列され
た複数のメモリセルを選択し、隣接する２つのメモリセ
ルのうちの一方が第１の信号を記憶し他方が第２の信号
を記憶するように前記複数のメモリセルの各々に第１ま
たは第２の信号を並列に書込む書込手段、前記複数のメ
モリセルに記憶された複数の信号を並列に読出す読出手
段、および前記読出手段によって読出された複数の信号
に基づいて、前記複数のメモリセルが正常であるか不良
であるかを判別するテスト回路を備えたことを特徴とし
ている。
【００２０】また、前記書込手段は、前記複数のメモリ
セルの各々に対応して設けられ、外部から与えられた信
号をそのまま出力するとともに、その信号を反転させて
出力する第１の信号発生回路と、前記第１の信号発生回
路から出力された信号およびその反転信号のうちのいず
れか一方を対応のメモリセルに選択的に与える第１の選
択回路とを含むこととしてもよい。
セルの各々に対応して設けられ、外部から与えられた信
号をそのまま出力するとともに、その信号を反転させて
出力する第１の信号発生回路と、前記第１の信号発生回
路から出力された信号およびその反転信号のうちのいず
れか一方を対応のメモリセルに選択的に与える第１の選
択回路とを含むこととしてもよい。
【００２１】また、前記テスト回路は、前記読出手段に
よって読出された複数の信号を受け、前記第１の信号が
書込まれたメモリセルから読出された信号をそのまま出
力するとともに、前記第２の信号が書込まれたメモリセ
ルから読出された信号を反転させて出力する信号処理回
路と、前記信号処理回路から出力された複数の信号のそ
れぞれの論理が一致したことに応じて、前記複数のメモ
リセルが正常であることを示す信号を出力する論理回路
とを含むこととしてもよい。
よって読出された複数の信号を受け、前記第１の信号が
書込まれたメモリセルから読出された信号をそのまま出
力するとともに、前記第２の信号が書込まれたメモリセ
ルから読出された信号を反転させて出力する信号処理回
路と、前記信号処理回路から出力された複数の信号のそ
れぞれの論理が一致したことに応じて、前記複数のメモ
リセルが正常であることを示す信号を出力する論理回路
とを含むこととしてもよい。
【００２２】また、前記信号処理回路は、前記複数のメ
モリセルの各々に対応して設けられ、対応のメモリセル
から読出された信号をそのまま出力するとともに、その
信号を反転させて出力する第２の信号発生回路と、前記
第２の信号発生回路から出力された信号およびその反転
信号のうちのいずれか一方を前記論理回路に選択的に与
える第２の選択回路とを含むこととしてもよい。
モリセルの各々に対応して設けられ、対応のメモリセル
から読出された信号をそのまま出力するとともに、その
信号を反転させて出力する第２の信号発生回路と、前記
第２の信号発生回路から出力された信号およびその反転
信号のうちのいずれか一方を前記論理回路に選択的に与
える第２の選択回路とを含むこととしてもよい。
【００２３】また、さらに前記複数のメモリセルの各々
に対応して設けられたアドレス端子を備え、前記第１の
選択回路は対応のアドレス端子に第１または第２の電位
が与えられたことに応じて、前記第１の信号発生回路か
ら出力された前記信号またはその反転信号を対応のメモ
リセルに与え、前記第２の選択回路は対応のアドレス端
子に前記第１または第２の電位が与えられたことに応じ
て、前記第２の信号発生回路から出力された前記信号ま
たはその反転信号を前記論理回路に与えることとしても
よい。
に対応して設けられたアドレス端子を備え、前記第１の
選択回路は対応のアドレス端子に第１または第２の電位
が与えられたことに応じて、前記第１の信号発生回路か
ら出力された前記信号またはその反転信号を対応のメモ
リセルに与え、前記第２の選択回路は対応のアドレス端
子に前記第１または第２の電位が与えられたことに応じ
て、前記第２の信号発生回路から出力された前記信号ま
たはその反転信号を前記論理回路に与えることとしても
よい。
【００２４】また、この発明の第２の半導体記憶装置
は、行列状に配列された複数のメモリセルを含むメモリ
アレイ、および前記メモリアレイのうちの連続的に配列
された複数のメモリセルを指定する第１のアドレス信号
に応答して、前記複数のメモリセルが正常であるか不良
であるかを並列にテストするテスト回路を備えた半導体
記憶装置において、前記第１のアドレス信号を互いに離
れた複数のメモリセルを指定する第２のアドレス信号に
変換して前記テスト回路に与えるアドレス信号変換手段
を備えたことを特徴としている。
は、行列状に配列された複数のメモリセルを含むメモリ
アレイ、および前記メモリアレイのうちの連続的に配列
された複数のメモリセルを指定する第１のアドレス信号
に応答して、前記複数のメモリセルが正常であるか不良
であるかを並列にテストするテスト回路を備えた半導体
記憶装置において、前記第１のアドレス信号を互いに離
れた複数のメモリセルを指定する第２のアドレス信号に
変換して前記テスト回路に与えるアドレス信号変換手段
を備えたことを特徴としている。
【００２５】また、前記メモリアレイが複数設けられ、
前記第２のアドレス信号は、それぞれが互いに異なるメ
モリアレイに属する複数のメモリセルを指定することと
してもよい。
前記第２のアドレス信号は、それぞれが互いに異なるメ
モリアレイに属する複数のメモリセルを指定することと
してもよい。
【００２６】また、さらに前記メモリアレイのメモリセ
ル列を選択するための複数の列選択線を備え、前記第２
のアドレス信号は、それぞれが互いに異なる列選択線に
よって選択される複数のメモリセルを指定することとし
てもよい。
ル列を選択するための複数の列選択線を備え、前記第２
のアドレス信号は、それぞれが互いに異なる列選択線に
よって選択される複数のメモリセルを指定することとし
てもよい。
【００２７】また、前記アドレス信号変換手段は、前記
第１のアドレス信号を構成する複数の信号を組換えて前
記第２のアドレス信号を生成するための切換スイッチを
含むこととしてもよい。
第１のアドレス信号を構成する複数の信号を組換えて前
記第２のアドレス信号を生成するための切換スイッチを
含むこととしてもよい。
【００２８】
【作用】この発明の第１の半導体記憶装置にあっては、
テストモードにおいて、隣接する２つのメモリセルのう
ちの一方が第１の信号を記憶し他方が第２の信号を記憶
するように複数のメモリセルの各々に第１または第２の
信号を並列に書込むので、隣接するメモリセル間の干渉
によって生ずる不良の検出能力の向上と、テスト時間の
短縮化を図ることができる。
テストモードにおいて、隣接する２つのメモリセルのう
ちの一方が第１の信号を記憶し他方が第２の信号を記憶
するように複数のメモリセルの各々に第１または第２の
信号を並列に書込むので、隣接するメモリセル間の干渉
によって生ずる不良の検出能力の向上と、テスト時間の
短縮化を図ることができる。
【００２９】また、書込手段は、外部から与えられた信
号およびその反転信号を出力する第１の信号発生回路
と、信号およびその反転信号のうちのいずれか一方を対
応のメモリセルに選択的に与える第１の選択回路とを含
むこととすれば、隣接する２つのメモリセルの各々に第
１または第２の信号を容易に与えることができる。
号およびその反転信号を出力する第１の信号発生回路
と、信号およびその反転信号のうちのいずれか一方を対
応のメモリセルに選択的に与える第１の選択回路とを含
むこととすれば、隣接する２つのメモリセルの各々に第
１または第２の信号を容易に与えることができる。
【００３０】また、テスト回路は、第１の信号が書込ま
れたメモリセルから読出された信号と、第２の信号が書
込まれたメモリセルから読出された信号の反転信号とを
出力する信号処理回路と、信号処理回路から出力された
複数の信号のそれぞれの論理が一致したことに応じて、
複数のメモリセルが正常であることを示す信号を出力す
る論理回路とを含むこととすれば、複数のメモリセルか
ら読出された信号から複数のメモリセルが正常であるか
否かを容易に判別できる。
れたメモリセルから読出された信号と、第２の信号が書
込まれたメモリセルから読出された信号の反転信号とを
出力する信号処理回路と、信号処理回路から出力された
複数の信号のそれぞれの論理が一致したことに応じて、
複数のメモリセルが正常であることを示す信号を出力す
る論理回路とを含むこととすれば、複数のメモリセルか
ら読出された信号から複数のメモリセルが正常であるか
否かを容易に判別できる。
【００３１】さらに、信号処理回路は、対応のメモリセ
ルから読出された信号およびその反転信号を出力する第
２の信号発生回路と、信号およびその反転信号のうちの
いずれか一方を論理回路に選択的に与える第２の選択回
路とを含むこととすれば、信号処理回路を容易に構成で
きる。
ルから読出された信号およびその反転信号を出力する第
２の信号発生回路と、信号およびその反転信号のうちの
いずれか一方を論理回路に選択的に与える第２の選択回
路とを含むこととすれば、信号処理回路を容易に構成で
きる。
【００３２】さらに、複数のメモリセルの各々に対応し
て設けられたアドレス端子を備え、第１および第２の選
択回路は対応のアドレス端子に与えられた第１または第
２の電位に応じて信号または反転信号を選択することと
すれば、第１および第２の選択回路を容易に制御でき
る。
て設けられたアドレス端子を備え、第１および第２の選
択回路は対応のアドレス端子に与えられた第１または第
２の電位に応じて信号または反転信号を選択することと
すれば、第１および第２の選択回路を容易に制御でき
る。
【００３３】また、この発明の第２の半導体記憶装置に
あっては、連続的に配列された複数のメモリセルを指定
する第１のアドレス信号を、互いに離れた複数のメモリ
セルを指定する第２のアドレス信号に変換するアドレス
信号変換手段を備えたので、互いに離れた複数のメモリ
セルを並列にテストすることができ、隣接するメモリセ
ル間の干渉によって生ずる不良の検出能力の向上と、テ
スト時間の短縮化を図ることができる。
あっては、連続的に配列された複数のメモリセルを指定
する第１のアドレス信号を、互いに離れた複数のメモリ
セルを指定する第２のアドレス信号に変換するアドレス
信号変換手段を備えたので、互いに離れた複数のメモリ
セルを並列にテストすることができ、隣接するメモリセ
ル間の干渉によって生ずる不良の検出能力の向上と、テ
スト時間の短縮化を図ることができる。
【００３４】また、第２のアドレス信号は、各々が互い
に異なるメモリアレイに属する複数のメモリセルを指定
することとすれば、メモリセルのみならずメモリアレイ
駆動回路などが正常であるか否かもテストできる。
に異なるメモリアレイに属する複数のメモリセルを指定
することとすれば、メモリセルのみならずメモリアレイ
駆動回路などが正常であるか否かもテストできる。
【００３５】また、第２のアドレス信号は、各々が互い
に異なる列選択線によって選択される複数のメモリセル
を指定するととすれば、列選択線などが正常であるか否
かもテストできる。
に異なる列選択線によって選択される複数のメモリセル
を指定するととすれば、列選択線などが正常であるか否
かもテストできる。
【００３６】また、アドレス信号変換手段は、第１のア
ドレス信号を構成する複数の信号を組換えて第２のアド
レス信号を生成するための切換スイッチを含むこととす
れば、アドレス信号変換手段を容易に構成できる。
ドレス信号を構成する複数の信号を組換えて第２のアド
レス信号を生成するための切換スイッチを含むこととす
れば、アドレス信号変換手段を容易に構成できる。
【００３７】
［実施例１］図１はこの発明の第１実施例によるＤＲＡ
Ｍの要部の構成を示す回路ブロック図である。
Ｍの要部の構成を示す回路ブロック図である。
【００３８】図１を参照して、このＤＲＡＭが図１５お
よび図１６で示した従来のＤＲＡＭと異なる点は、ライ
トバッファ３７の後段にライトインバージョンゲート１
が設けられ、一致検出回路２の前段にリードインバージ
ョンゲート２が設けられている点である。チップレイア
ウトなどについては従来のＤＲＡＭと同様であるので説
明は省略される。
よび図１６で示した従来のＤＲＡＭと異なる点は、ライ
トバッファ３７の後段にライトインバージョンゲート１
が設けられ、一致検出回路２の前段にリードインバージ
ョンゲート２が設けられている点である。チップレイア
ウトなどについては従来のＤＲＡＭと同様であるので説
明は省略される。
【００３９】図２はライトバッファ３７およびライトイ
ンバージョンゲート１の構成を示す一部省略した回路ブ
ロック図である。
ンバージョンゲート１の構成を示す一部省略した回路ブ
ロック図である。
【００４０】ライトバッファ３７は、各々がライトデー
タバスＷＢＰ１〜ＷＢＰ４に対応して設けられた４つの
信号発生回路３７．１〜３７．４を含む。信号発生回路
３７．１〜３７．４は、それぞれライトバッファ活性化
信号ＢＳ１〜ＢＳ４を受ける。
タバスＷＢＰ１〜ＷＢＰ４に対応して設けられた４つの
信号発生回路３７．１〜３７．４を含む。信号発生回路
３７．１〜３７．４は、それぞれライトバッファ活性化
信号ＢＳ１〜ＢＳ４を受ける。
【００４１】信号発生回路３７．１は、ＡＮＤゲート４
１，４３およびインバータ４２を含む。データ入力端子
Ｄｉｎは、ＡＮＤゲート４１の一方入力端子に直接接続
されるとともに、インバータ４２を介してＡＮＤゲート
４３の一方入力端子に接続される。ライトバッファ活性
化信号ＢＳ１は、ＡＮＤゲート４１，４３の他方入力端
子に入力される。ＡＮＤゲート４１，４３の出力端子
は、それぞれ上流側のライトデータバス線ＷＢ′１，／
ＷＢ′１に接続される。
１，４３およびインバータ４２を含む。データ入力端子
Ｄｉｎは、ＡＮＤゲート４１の一方入力端子に直接接続
されるとともに、インバータ４２を介してＡＮＤゲート
４３の一方入力端子に接続される。ライトバッファ活性
化信号ＢＳ１は、ＡＮＤゲート４１，４３の他方入力端
子に入力される。ＡＮＤゲート４１，４３の出力端子
は、それぞれ上流側のライトデータバス線ＷＢ′１，／
ＷＢ′１に接続される。
【００４２】信号発生回路３７．１は、対応のライトバ
ッファ活性化信号ＢＳ１が「Ｈ」レベルになったことに
応じて、データ入力端子Ｄｉｎのデータをライトデータ
バス線ＷＢ′１にそのまま出力するとともに、データ入
力端子Ｄｉｎのデータをライトデータバス線／ＷＢ′１
に反転させて出力する。他の信号発生回路３７．２〜３
７．４も同様である。
ッファ活性化信号ＢＳ１が「Ｈ」レベルになったことに
応じて、データ入力端子Ｄｉｎのデータをライトデータ
バス線ＷＢ′１にそのまま出力するとともに、データ入
力端子Ｄｉｎのデータをライトデータバス線／ＷＢ′１
に反転させて出力する。他の信号発生回路３７．２〜３
７．４も同様である。
【００４３】ライトインバージョンゲート１は、各々が
ライトデータバスＷＢＰ１〜ＷＢＰ４に対応して設けら
れた４つの信号選択回路１．１〜１．４を含む。信号選
択回路１．１〜１．４は、それぞれ切換信号φ１，／φ
１；…；φ４，／φ４を受ける。
ライトデータバスＷＢＰ１〜ＷＢＰ４に対応して設けら
れた４つの信号選択回路１．１〜１．４を含む。信号選
択回路１．１〜１．４は、それぞれ切換信号φ１，／φ
１；…；φ４，／φ４を受ける。
【００４４】信号選択回路１．１は、４つのトランスフ
ァゲート３〜６を含む。トランスファゲート３は、図３
に示すように、ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタの導通電極同士を接続したもの
であり、ＰチャネルＭＯＳトランジスタ側のゲート電極
３．１とＮチャネルＭＯＳトランジスタ側のゲート電極
３．２を含む。他のトランスファゲート４〜６も同様で
ある。
ァゲート３〜６を含む。トランスファゲート３は、図３
に示すように、ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタの導通電極同士を接続したもの
であり、ＰチャネルＭＯＳトランジスタ側のゲート電極
３．１とＮチャネルＭＯＳトランジスタ側のゲート電極
３．２を含む。他のトランスファゲート４〜６も同様で
ある。
【００４５】トランスファゲート３は上流側のライトデ
ータバス線ＷＢ′１と下流側のライトデータバス線ＷＢ
１の間に接続され、トランスファゲート４は上流側のラ
イトデータバス線ＷＢ′１と下流側のデータバス線／Ｗ
Ｂ１の間に接続される。トランスファゲート５は上流側
のライトデータバス線／ＷＢ′１と下流側のライトデー
タバス線ＷＢ１の間に接続され、トランスファゲート６
は上流側のライトデータバス線／ＷＢ′１と下流側のラ
イトデータバス線／ＷＢ１の間に接続される。
ータバス線ＷＢ′１と下流側のライトデータバス線ＷＢ
１の間に接続され、トランスファゲート４は上流側のラ
イトデータバス線ＷＢ′１と下流側のデータバス線／Ｗ
Ｂ１の間に接続される。トランスファゲート５は上流側
のライトデータバス線／ＷＢ′１と下流側のライトデー
タバス線ＷＢ１の間に接続され、トランスファゲート６
は上流側のライトデータバス線／ＷＢ′１と下流側のラ
イトデータバス線／ＷＢ１の間に接続される。
【００４６】トランスファゲート３，６のＮチャネルＭ
ＯＳトランジスタ側のゲート電極３．２，６．２とトラ
ンスファゲート４，５のＰチャネルＭＯＳトランジスタ
側のゲート電極４．１，５．１とは切換信号φ１を受け
る。トランスファゲート３，６のＰチャネルＭＯＳトラ
ンジスタ側のゲート電極３．１，６．１とトランスファ
ゲート４，５のＮチャネルＭＯＳトランジスタ側のゲー
ト電極４．２，５．２とは切換信号／φ１を受ける。
ＯＳトランジスタ側のゲート電極３．２，６．２とトラ
ンスファゲート４，５のＰチャネルＭＯＳトランジスタ
側のゲート電極４．１，５．１とは切換信号φ１を受け
る。トランスファゲート３，６のＰチャネルＭＯＳトラ
ンジスタ側のゲート電極３．１，６．１とトランスファ
ゲート４，５のＮチャネルＭＯＳトランジスタ側のゲー
ト電極４．２，５．２とは切換信号／φ１を受ける。
【００４７】切換信号φ１が「Ｈ」レベルであり切換信
号／φ１が「Ｌ」レベルであるときは、トランスファゲ
ート３，６が導通状態になりトランスファゲート４，５
が遮断状態になり、上流側のライトデータバス線ＷＢ′
１，／ＷＢ′１のデータが下流側のライトデータバス線
ＷＢ１，／ＷＢ１にそのまま入力される。
号／φ１が「Ｌ」レベルであるときは、トランスファゲ
ート３，６が導通状態になりトランスファゲート４，５
が遮断状態になり、上流側のライトデータバス線ＷＢ′
１，／ＷＢ′１のデータが下流側のライトデータバス線
ＷＢ１，／ＷＢ１にそのまま入力される。
【００４８】逆に、切換信号φ１が「Ｌ」レベルであり
切換信号／φ１が「Ｈ」レベルであるときは、トランス
ファゲート３，６が遮断状態になりトランスファゲート
４，５が導通状態になり、上流側のライトデータバス線
ＷＢ′１，／ＷＢ′１のデータが反転されて下流側のラ
イトデータバス線ＷＢ１，／ＷＢ１に入力される。他の
信号選択回路１．２〜１．４も同様である。
切換信号／φ１が「Ｈ」レベルであるときは、トランス
ファゲート３，６が遮断状態になりトランスファゲート
４，５が導通状態になり、上流側のライトデータバス線
ＷＢ′１，／ＷＢ′１のデータが反転されて下流側のラ
イトデータバス線ＷＢ１，／ＷＢ１に入力される。他の
信号選択回路１．２〜１．４も同様である。
【００４９】図４はリードインバージョンゲート２の構
成を示す一部省略した回路ブロック図である。
成を示す一部省略した回路ブロック図である。
【００５０】リードインバージョンゲート２は、各々が
リードデータバスＲＢ１〜ＲＢ４と一致検出回路４１の
入力端子４１．１〜４１．４の間に設けられた４つの信
号処理回路２．１〜２．４を含む。信号処理回路２．１
〜２．４はそれぞれ切換信号φ１，／φ１；…；φ４，
／φ４を受ける。
リードデータバスＲＢ１〜ＲＢ４と一致検出回路４１の
入力端子４１．１〜４１．４の間に設けられた４つの信
号処理回路２．１〜２．４を含む。信号処理回路２．１
〜２．４はそれぞれ切換信号φ１，／φ１；…；φ４，
／φ４を受ける。
【００５１】信号選択回路２．１は、トランスファゲー
ト７，８およびインバータ９を含む。トランスファゲー
ト７はリードデータバスＲＢ１と一致検出回路４１の入
力端子４１．１の間に接続され、インバータ９およびト
ランスファゲート８はリードデータバスＲＢ１と一致検
出回路４１の入力端子４１．１の間に直列接続される。
トランスファゲート７のＮチャネルＭＯＳトランジスタ
側のゲート電極７．２とトランスファゲート８のＰチャ
ネルＭＯＳトランジスタ側のゲート電極８．１とは切換
信号φ１を受ける。トランスファゲート７のＰチャネル
ＭＯＳトランジスタ側のゲート電極７．１とトランスフ
ァゲート８のＮチャネルＭＯＳトランジスタ側のゲート
電極８．２とは切換信号／φ１を受ける。
ト７，８およびインバータ９を含む。トランスファゲー
ト７はリードデータバスＲＢ１と一致検出回路４１の入
力端子４１．１の間に接続され、インバータ９およびト
ランスファゲート８はリードデータバスＲＢ１と一致検
出回路４１の入力端子４１．１の間に直列接続される。
トランスファゲート７のＮチャネルＭＯＳトランジスタ
側のゲート電極７．２とトランスファゲート８のＰチャ
ネルＭＯＳトランジスタ側のゲート電極８．１とは切換
信号φ１を受ける。トランスファゲート７のＰチャネル
ＭＯＳトランジスタ側のゲート電極７．１とトランスフ
ァゲート８のＮチャネルＭＯＳトランジスタ側のゲート
電極８．２とは切換信号／φ１を受ける。
【００５２】切換信号φ１が「Ｈ」レベルであり切換信
号／φ１が「Ｌ」レベルであるときは、トランスファゲ
ート７が導通状態になりトランスファゲート８が遮断状
態になり、一致検出回路４１の入力端子４１．１にはリ
ードデータバスＲＢ１のデータがそのまま入力される。
号／φ１が「Ｌ」レベルであるときは、トランスファゲ
ート７が導通状態になりトランスファゲート８が遮断状
態になり、一致検出回路４１の入力端子４１．１にはリ
ードデータバスＲＢ１のデータがそのまま入力される。
【００５３】逆に、切換信号φ１が「Ｌ」レベルであり
切換信号／φ１が「Ｈ」レベルであるときは、トランス
ファゲート７が遮断状態になりトランスファゲート８が
導通状態になり、一致検出回路４１の入力端子４１．１
にはリードデータバスＲＢ１の反転データが入力され
る。他の信号処理回路２．２〜２．４も同様である。
切換信号／φ１が「Ｈ」レベルであるときは、トランス
ファゲート７が遮断状態になりトランスファゲート８が
導通状態になり、一致検出回路４１の入力端子４１．１
にはリードデータバスＲＢ１の反転データが入力され
る。他の信号処理回路２．２〜２．４も同様である。
【００５４】図５は切換信号φ１，／φ１を発生するた
めの切換信号発生回路の構成を示す回路図、図６はその
動作を説明するためのタイムチャートである。
めの切換信号発生回路の構成を示す回路図、図６はその
動作を説明するためのタイムチャートである。
【００５５】図５を参照して、切換信号発生回路は、所
定のアドレスピンｅｘ．Ａ１とノードＮ１３の間に直列
接続された複数（図では４つ）のＮチャネルＭＯＳトラ
ンジスタ１０〜１３を含む。各ＮチャネルＭＯＳトラン
ジスタ１０〜１３はダイオード接続される。ノードＮ１
３は抵抗１４を介して接地される。
定のアドレスピンｅｘ．Ａ１とノードＮ１３の間に直列
接続された複数（図では４つ）のＮチャネルＭＯＳトラ
ンジスタ１０〜１３を含む。各ＮチャネルＭＯＳトラン
ジスタ１０〜１３はダイオード接続される。ノードＮ１
３は抵抗１４を介して接地される。
【００５６】また、切換信号発生回路は、ノードＮ１３
とノードＮ１９の間に直列接続されたスリーステートバ
ッファ１５および３つのインバータ１６，１８，１９
と、インバータ１６に逆並列接続されたインバータ１７
とを含む。スリーステートバッファ１５はテストモード
イネーブル信号Ｔｅｓｔ，／Ｔｅｓｔによって制御され
る。インバータ１６，１７はラッチ回路を構成する。イ
ンバータ１８，１９が、それぞれ切換信号φ１，／φ１
を出力する。
とノードＮ１９の間に直列接続されたスリーステートバ
ッファ１５および３つのインバータ１６，１８，１９
と、インバータ１６に逆並列接続されたインバータ１７
とを含む。スリーステートバッファ１５はテストモード
イネーブル信号Ｔｅｓｔ，／Ｔｅｓｔによって制御され
る。インバータ１６，１７はラッチ回路を構成する。イ
ンバータ１８，１９が、それぞれ切換信号φ１，／φ１
を出力する。
【００５７】次に、図５の切換信号発生回路の動作につ
いて説明する。ｅｘ．／ＷＥ信号およびｅｘ．ＣＡＳ信
号がｅｘ．／ＲＡＳ信号よりも速く立下がるＷＣＢＲ
（Ｗｒｉｔｅ ａｎｄ ＣＡＳ ｂｅｆｏｒｅ ＲＡ
Ｓ）のタイミングが確認されると、テストモードイネー
ブル信号Ｔｅｓｔが「Ｈ」レベルに立上げられる。
いて説明する。ｅｘ．／ＷＥ信号およびｅｘ．ＣＡＳ信
号がｅｘ．／ＲＡＳ信号よりも速く立下がるＷＣＢＲ
（Ｗｒｉｔｅ ａｎｄ ＣＡＳ ｂｅｆｏｒｅ ＲＡ
Ｓ）のタイミングが確認されると、テストモードイネー
ブル信号Ｔｅｓｔが「Ｈ」レベルに立上げられる。
【００５８】この状態において、アドレスピンｅｘ．Ａ
１に電源レベルＶｃｃよりも数Ｖ高い高電圧レベルＶｈ
が印加されると、ＮチャネルＭＯＳトランジスタ１０〜
１３が導通状態になってノードＮ１３がアドレスピンｅ
ｘ．Ａ１と導通しノードＮ１３が「Ｈ」レベルになる。
ノードＮ１３のレベルはスリーステートバッファ１５お
よび３つのインバータ１６，１８，１９によって反転さ
れる。したがって、切換信号φ１は「Ｌ」レベルにな
り、切換信号／φ１は「Ｈ」レベルになる。
１に電源レベルＶｃｃよりも数Ｖ高い高電圧レベルＶｈ
が印加されると、ＮチャネルＭＯＳトランジスタ１０〜
１３が導通状態になってノードＮ１３がアドレスピンｅ
ｘ．Ａ１と導通しノードＮ１３が「Ｈ」レベルになる。
ノードＮ１３のレベルはスリーステートバッファ１５お
よび３つのインバータ１６，１８，１９によって反転さ
れる。したがって、切換信号φ１は「Ｌ」レベルにな
り、切換信号／φ１は「Ｈ」レベルになる。
【００５９】また、アドレスピンｅｘ．Ａ１への高電圧
レベルＶｈの印加が中止されると、ＮチャネルＭＯＳト
ランジスタ１０〜１３が遮断状態になってノードＮ１３
が抵抗１４を介して接地されノードＮ１３が「Ｌ」レベ
ルになる。したがって、切換信号φ１は「Ｈ」レベルに
なり、切換信号／φ１は「Ｌ」レベルになる。他の切換
信号φ２，／φ２；…；φ４，／φ４も同様の回路で生
成される。
レベルＶｈの印加が中止されると、ＮチャネルＭＯＳト
ランジスタ１０〜１３が遮断状態になってノードＮ１３
が抵抗１４を介して接地されノードＮ１３が「Ｌ」レベ
ルになる。したがって、切換信号φ１は「Ｈ」レベルに
なり、切換信号／φ１は「Ｌ」レベルになる。他の切換
信号φ２，／φ２；…；φ４，／φ４も同様の回路で生
成される。
【００６０】次に、図１〜図６で示したＤＲＡＭの動作
について説明する。通常のライト動作時およびリード動
作時においては、各切換信号発生回路のアドレスピンｅ
ｘ．Ａ１〜ｅｘ．Ａ４には高電圧レベルＶｈが印加され
ず、切換信号φ１，／φ１；…；φ４，／φ４はそれぞ
れ「Ｈ」レベル，「Ｌ」レベルとなる。
について説明する。通常のライト動作時およびリード動
作時においては、各切換信号発生回路のアドレスピンｅ
ｘ．Ａ１〜ｅｘ．Ａ４には高電圧レベルＶｈが印加され
ず、切換信号φ１，／φ１；…；φ４，／φ４はそれぞ
れ「Ｈ」レベル，「Ｌ」レベルとなる。
【００６１】この場合、ライトインバージョンゲート１
で何ら反転動作が行なわれず、上流側のライトデータバ
スＷＢ′１，／ＷＢ′１；…；ＷＢ′４，／ＷＢ′４の
データはそのまま下流側のライトデータバスＷＢ１，／
ＷＢ１；…；ＷＢ４，／ＷＢ４に入力される。また、リ
ードインバージョンゲート２でも何ら反転動作が行なわ
れず、リードデータバスＲＢ１〜ＲＢ４のデータは、そ
のまま一致検出回路４１に入力される。したがって、通
常のライト動作時およびリード動作時においては、図１
〜図６のＤＲＡＭは図１５〜図１６の従来のＤＲＡＭと
同様に動作する。
で何ら反転動作が行なわれず、上流側のライトデータバ
スＷＢ′１，／ＷＢ′１；…；ＷＢ′４，／ＷＢ′４の
データはそのまま下流側のライトデータバスＷＢ１，／
ＷＢ１；…；ＷＢ４，／ＷＢ４に入力される。また、リ
ードインバージョンゲート２でも何ら反転動作が行なわ
れず、リードデータバスＲＢ１〜ＲＢ４のデータは、そ
のまま一致検出回路４１に入力される。したがって、通
常のライト動作時およびリード動作時においては、図１
〜図６のＤＲＡＭは図１５〜図１６の従来のＤＲＡＭと
同様に動作する。
【００６２】一方、テストモードのライト動作時および
リード動作時においては、アドレスピンｅｘ．Ａ１，ｅ
ｘ．Ａ３またはｅｘ．Ａ２，ｅｘ．Ａ４に高電圧レベル
Ｖｈが印加される。たとえばアドレスピンｅｘ．Ａ２，
ｅｘ．Ａ４に高電圧レベルＶｈが印加された場合、切換
信号φ２，／φ２；φ４，／φ４がそれぞれ「Ｌ」レベ
ル，「Ｈ」レベルに反転される。
リード動作時においては、アドレスピンｅｘ．Ａ１，ｅ
ｘ．Ａ３またはｅｘ．Ａ２，ｅｘ．Ａ４に高電圧レベル
Ｖｈが印加される。たとえばアドレスピンｅｘ．Ａ２，
ｅｘ．Ａ４に高電圧レベルＶｈが印加された場合、切換
信号φ２，／φ２；φ４，／φ４がそれぞれ「Ｌ」レベ
ル，「Ｈ」レベルに反転される。
【００６３】この場合、ライトインバージョンゲート１
の選択回路１．２，１．４で反転動作が行なわれ、上流
側のライトデータバスＷＢ′２，／ＷＢ′２；ＷＢ′
４，／ＷＢ′４の反転データが下流側のライトデータバ
スＷＢ２，／ＷＢ２；ＷＢ４，／ＷＢ４に入力される。
また、リードインバージョンゲート２の信号処理回路
２．２，２．４で反転動作が行なわれ、リードデータバ
スＲＢ２，ＲＢ４の反転データが一致検出回路４１に入
力される。
の選択回路１．２，１．４で反転動作が行なわれ、上流
側のライトデータバスＷＢ′２，／ＷＢ′２；ＷＢ′
４，／ＷＢ′４の反転データが下流側のライトデータバ
スＷＢ２，／ＷＢ２；ＷＢ４，／ＷＢ４に入力される。
また、リードインバージョンゲート２の信号処理回路
２．２，２．４で反転動作が行なわれ、リードデータバ
スＲＢ２，ＲＢ４の反転データが一致検出回路４１に入
力される。
【００６４】テストモードのライト動作時においては、
ライトバッファ活性化信号ＢＳ１〜ＢＳ４が同時に
「Ｈ」レベルになり、データ入力端子Ｄｉｎのデータが
ライトデータバス線ＷＢ′１〜ＷＢ′４に入力され、デ
ータ入力端子Ｄｉｎの反転データがライトデータバス線
／ＷＢ′１〜／ＷＢ′４に入力される。また、切換信号
φ１，／φ１；φ３，／φ３がそれぞれ「Ｈ」レベル，
「Ｌ」レベルとなり、切換信号φ２，／φ２；φ４，／
φ４がそれぞれ「Ｌ」レベル，「Ｈ」レベルとなり、デ
ータ入力端子Ｄｉｎのデータがライトデータバス線ＷＢ
１，／ＷＢ２，ＷＢ３，／ＷＢ４に入力され、データ入
力端子Ｄｉｎの反転データがライトデータバス線／ＷＢ
１，ＷＢ２，／ＷＢ３，ＷＢ４に入力される。
ライトバッファ活性化信号ＢＳ１〜ＢＳ４が同時に
「Ｈ」レベルになり、データ入力端子Ｄｉｎのデータが
ライトデータバス線ＷＢ′１〜ＷＢ′４に入力され、デ
ータ入力端子Ｄｉｎの反転データがライトデータバス線
／ＷＢ′１〜／ＷＢ′４に入力される。また、切換信号
φ１，／φ１；φ３，／φ３がそれぞれ「Ｈ」レベル，
「Ｌ」レベルとなり、切換信号φ２，／φ２；φ４，／
φ４がそれぞれ「Ｌ」レベル，「Ｈ」レベルとなり、デ
ータ入力端子Ｄｉｎのデータがライトデータバス線ＷＢ
１，／ＷＢ２，ＷＢ３，／ＷＢ４に入力され、データ入
力端子Ｄｉｎの反転データがライトデータバス線／ＷＢ
１，ＷＢ２，／ＷＢ３，ＷＢ４に入力される。
【００６５】後は図１５および図１６の従来のＤＲＡＭ
と同様にしてテスト対象の４つのメモリセルＭＣにデー
タが書込まれる。したがって、テストモードにおいて
は、４つのメモリセルＭＣに交互に異なるデータが書込
まれる。次いで、データ入力端子Ｄｉｎに前のデータと
相補なデータが入力され、たとえば隣接するワード線Ｗ
Ｌが選択されて同様のライト動作が行なわれる。したが
って、図７に示すように、隣接するメモリセルＭＣには
互いに異なるデータが書込まれる。
と同様にしてテスト対象の４つのメモリセルＭＣにデー
タが書込まれる。したがって、テストモードにおいて
は、４つのメモリセルＭＣに交互に異なるデータが書込
まれる。次いで、データ入力端子Ｄｉｎに前のデータと
相補なデータが入力され、たとえば隣接するワード線Ｗ
Ｌが選択されて同様のライト動作が行なわれる。したが
って、図７に示すように、隣接するメモリセルＭＣには
互いに異なるデータが書込まれる。
【００６６】テストモードのリード動作時においては、
ライトバッファ活性化信号ＢＳ１〜ＢＳ４がともに
「Ｌ」レベルに固定され、ライトバッファ３７が非活性
化される。また、マルチプレクサ４０が非活性化され、
一致検出回路４１が活性化される。
ライトバッファ活性化信号ＢＳ１〜ＢＳ４がともに
「Ｌ」レベルに固定され、ライトバッファ３７が非活性
化される。また、マルチプレクサ４０が非活性化され、
一致検出回路４１が活性化される。
【００６７】テスト対象の４つのメモリセルＭＣから信
号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に読出されたデータは
プリアンプ３９によって増幅されリードデータバスＲＢ
１〜ＲＢ４に出力される。リードインバージョンゲート
２によって、リードデータバスＲＢ１，ＲＢ３のデータ
はそのまま一致検出回路４１に入力され、リードデータ
バスＲＢ２，ＲＢ４のデータは反転されて一致検出回路
４１に入力される。
号入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に読出されたデータは
プリアンプ３９によって増幅されリードデータバスＲＢ
１〜ＲＢ４に出力される。リードインバージョンゲート
２によって、リードデータバスＲＢ１，ＲＢ３のデータ
はそのまま一致検出回路４１に入力され、リードデータ
バスＲＢ２，ＲＢ４のデータは反転されて一致検出回路
４１に入力される。
【００６８】一致検出回路４１は、４つの入力端子４
１．１〜４１．４のデータが一致したことに応じて４つ
のメモリセルＭＣが正常であることを表わす「Ｈ」レベ
ルのパスフラッグをデータ出力端子Ｄｏｕｔに出力し、
４つの入力端子４１．１〜４１．４のデータが一致しな
いことに応じて４つのメモリセルＭＣのうちの少なくと
も１つが不良であることを表わす「Ｌ」レベルのフェイ
ルフラッグをデータ出力端子Ｄｏｕｔに出力する。次い
で、たとえば隣接するワード線ＷＬが選択され、同様の
リード動作が行なわれる。
１．１〜４１．４のデータが一致したことに応じて４つ
のメモリセルＭＣが正常であることを表わす「Ｈ」レベ
ルのパスフラッグをデータ出力端子Ｄｏｕｔに出力し、
４つの入力端子４１．１〜４１．４のデータが一致しな
いことに応じて４つのメモリセルＭＣのうちの少なくと
も１つが不良であることを表わす「Ｌ」レベルのフェイ
ルフラッグをデータ出力端子Ｄｏｕｔに出力する。次い
で、たとえば隣接するワード線ＷＬが選択され、同様の
リード動作が行なわれる。
【００６９】この実施例においては、テストモードにお
いて隣接するメモリセルＭＣに互いに異なるデータを書
込むことができるので、隣接するメモリセルＭＣ間の干
渉による不良もテストすることができる。
いて隣接するメモリセルＭＣに互いに異なるデータを書
込むことができるので、隣接するメモリセルＭＣ間の干
渉による不良もテストすることができる。
【００７０】［実施例２］図８はこの発明の第２実施例
によるＤＲＡＭの要部の構成を示す回路ブロック図であ
る。
によるＤＲＡＭの要部の構成を示す回路ブロック図であ
る。
【００７１】図８を参照して、このＤＲＡＭが従来のＤ
ＲＡＭと異なる点は、外部アドレスピンｅｘ．Ａｉ，ｅ
ｘ．Ａｊとアドレスバッファ２５．ｉ，２５．ｊとの間
に外部アドレス信号を組換えるための切換スイッチ２０
が設けられている点である。
ＲＡＭと異なる点は、外部アドレスピンｅｘ．Ａｉ，ｅ
ｘ．Ａｊとアドレスバッファ２５．ｉ，２５．ｊとの間
に外部アドレス信号を組換えるための切換スイッチ２０
が設けられている点である。
【００７２】切換スイッチ２０は、２つの入力端子２
０．１，２０．２と、２つの出力端子２０．３，２０．
４と、４つのトランスファゲート２１〜２４とを含む。
トランスファゲート２１〜２４は、それぞれ端子２０．
１と２０．３の間、端子２０．１と２０．４の間、端子
２０．２と２０．３の間、端子２０．２と２０．４の間
に接続される。トランスファゲート２１〜２４のゲート
電極２１．２，２２．１，２３．１，２４．２はともに
切換信号φｘを受ける。トランスファゲート２１〜２４
のゲート電極２１．１，２２．２，２３．２，２４．１
はともに切換信号／φｘを受ける。切換信号φｘ，／φ
ｘは、図５で示した切換信号発生回路と同様の回路で生
成される。
０．１，２０．２と、２つの出力端子２０．３，２０．
４と、４つのトランスファゲート２１〜２４とを含む。
トランスファゲート２１〜２４は、それぞれ端子２０．
１と２０．３の間、端子２０．１と２０．４の間、端子
２０．２と２０．３の間、端子２０．２と２０．４の間
に接続される。トランスファゲート２１〜２４のゲート
電極２１．２，２２．１，２３．１，２４．２はともに
切換信号φｘを受ける。トランスファゲート２１〜２４
のゲート電極２１．１，２２．２，２３．２，２４．１
はともに切換信号／φｘを受ける。切換信号φｘ，／φ
ｘは、図５で示した切換信号発生回路と同様の回路で生
成される。
【００７３】切換スイッチ２０の入力端子２０．１，２
０．２はそれぞれ外部アドレスピンｅｘ．Ａｉ，ｅｘ．
Ａｊに接続され、その出力端子２０．３，２０．４はそ
れぞれアドレスバッファ２５．ｉ，２５．ｊの入力端子
に接続される。
０．２はそれぞれ外部アドレスピンｅｘ．Ａｉ，ｅｘ．
Ａｊに接続され、その出力端子２０．３，２０．４はそ
れぞれアドレスバッファ２５．ｉ，２５．ｊの入力端子
に接続される。
【００７４】次に、図８で示したＤＲＡＭの動作につい
て説明する。このＤＲＡＭにおいては、通常動作時であ
ってもテストモード時であっても、外部アドレスピンｅ
ｘ．Ａｉ，ｅｘ．Ａｊには図１５で示した隣接する４つ
のメモリセルＭＣを指定する外部アドレス信号が与えら
れる。
て説明する。このＤＲＡＭにおいては、通常動作時であ
ってもテストモード時であっても、外部アドレスピンｅ
ｘ．Ａｉ，ｅｘ．Ａｊには図１５で示した隣接する４つ
のメモリセルＭＣを指定する外部アドレス信号が与えら
れる。
【００７５】通常の動作時においては、切換信号φｘが
「Ｈ」レベルとなり、切換信号／φｘが「Ｌ」レベルと
なり、応じてトランスファゲート２１，２４が導通状態
になりトランスファゲート２２，２３が遮断状態にな
り、図９（ａ）に示すように、端子２０．１と２０．３
が導通し端子２０．２と２０．４が導通する。したがっ
て、外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊに与えら
れた外部アドレス信号は切換スイッチ２０を介してアド
レスバッファ２５．ｉ，２５．ｊに入力され内部アドレ
ス信号に変換される。ロウデコーダ３２およびコラムデ
コーダ３３は、この内部アドレス信号に従って、隣接す
る４つのメモリセルＭＣを活性化させる。
「Ｈ」レベルとなり、切換信号／φｘが「Ｌ」レベルと
なり、応じてトランスファゲート２１，２４が導通状態
になりトランスファゲート２２，２３が遮断状態にな
り、図９（ａ）に示すように、端子２０．１と２０．３
が導通し端子２０．２と２０．４が導通する。したがっ
て、外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊに与えら
れた外部アドレス信号は切換スイッチ２０を介してアド
レスバッファ２５．ｉ，２５．ｊに入力され内部アドレ
ス信号に変換される。ロウデコーダ３２およびコラムデ
コーダ３３は、この内部アドレス信号に従って、隣接す
る４つのメモリセルＭＣを活性化させる。
【００７６】一方、テストモード時においては、切換信
号φｘが「Ｌ」レベルとなり、切換信号／φｘが「Ｈ」
レベルとなり、応じてトランスファゲート２１，２４が
遮断状態になりトランスファゲート２２，２３が導通状
態になり、図９（ｂ）に示すように、端子２０．１と２
０．４が導通し端子２０．２と２０．３が導通する。
号φｘが「Ｌ」レベルとなり、切換信号／φｘが「Ｈ」
レベルとなり、応じてトランスファゲート２１，２４が
遮断状態になりトランスファゲート２２，２３が導通状
態になり、図９（ｂ）に示すように、端子２０．１と２
０．４が導通し端子２０．２と２０．３が導通する。
【００７７】このとき、隣接する４つのメモリセルＭＣ
を指定する外部アドレス信号が組換えられて、図１０に
示すように、各々が異なるメモリアレイ３１に属する４
つのメモリセルＭＣを指定する外部アドレス信号に変換
される。変換された外部アドレス信号はアドレスバッフ
ァ２５．ｉ，２５．ｊによって内部アドレス信号に変換
される。ロウデコーダ３２およびコラムデコーダ３３
は、この内部アドレス信号に従って、各々が異なるメモ
リアレイ３１に属する４つのメモリセルＭＣを活性化さ
せる。
を指定する外部アドレス信号が組換えられて、図１０に
示すように、各々が異なるメモリアレイ３１に属する４
つのメモリセルＭＣを指定する外部アドレス信号に変換
される。変換された外部アドレス信号はアドレスバッフ
ァ２５．ｉ，２５．ｊによって内部アドレス信号に変換
される。ロウデコーダ３２およびコラムデコーダ３３
は、この内部アドレス信号に従って、各々が異なるメモ
リアレイ３１に属する４つのメモリセルＭＣを活性化さ
せる。
【００７８】この実施例においては、複数のメモリセル
ＭＣを並列にテストするテストモードにおいて、各々が
異なるメモリアレイ３１に属する４つのメモリセルＭＣ
をテストできるので、隣接するメモリセルＭＣ間の干渉
によって生ずる不良も検出できる。
ＭＣを並列にテストするテストモードにおいて、各々が
異なるメモリアレイ３１に属する４つのメモリセルＭＣ
をテストできるので、隣接するメモリセルＭＣ間の干渉
によって生ずる不良も検出できる。
【００７９】また、４つのメモリアレイ３１を駆動させ
るので、４つのメモリアレイ３１のメモリアレイ駆動回
路、ロウデコーダおよびコラムデコーダの不良も検出で
きる。
るので、４つのメモリアレイ３１のメモリアレイ駆動回
路、ロウデコーダおよびコラムデコーダの不良も検出で
きる。
【００８０】また、４つのメモリアレイ３１を駆動させ
るので、消費電流が増えて電磁ノイズが増大するが、こ
の電磁ノイズによる不良も検出できる。
るので、消費電流が増えて電磁ノイズが増大するが、こ
の電磁ノイズによる不良も検出できる。
【００８１】なお、この実施例では、切換スイッチ２０
を外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊとアドレス
バッファ２５．ｉ，２５．ｊの間に設けたが、図１１に
示すように切換スイッチ２０をアドレスバッファ２５．
ｉ，２５．ｊとプリデコーダ２６．ｉ，２６．ｊの間に
設けてもよいし、図１２に示すように切換スイッチ２０
をプリデコーダ２６．ｉ，２６．ｊとデコーダ２７．
ｉ，２７．ｊの間に設けてもよい。
を外部アドレスピンｅｘ．Ａｉ，ｅｘ．Ａｊとアドレス
バッファ２５．ｉ，２５．ｊの間に設けたが、図１１に
示すように切換スイッチ２０をアドレスバッファ２５．
ｉ，２５．ｊとプリデコーダ２６．ｉ，２６．ｊの間に
設けてもよいし、図１２に示すように切換スイッチ２０
をプリデコーダ２６．ｉ，２６．ｊとデコーダ２７．
ｉ，２７．ｊの間に設けてもよい。
【００８２】［実施例３］図１３（ａ）はこの発明の第
３実施例によるＤＲＡＭのチップレイアウトを示す平面
図、図１３（ｂ）は図１３（ａ）のＸ部拡大図である。
３実施例によるＤＲＡＭのチップレイアウトを示す平面
図、図１３（ｂ）は図１３（ａ）のＸ部拡大図である。
【００８３】図１３を参照して、このＤＲＡＭが実施例
２のＤＲＡＭと異なる点は、テストモード時において、
同じコラム選択線ＣＳＬで選択され、かつ各々が異なる
サブアレイ３５に属する４つのメモリセルＭＣが活性化
される点である。他の構成は実施例２のＤＲＡＭと同様
であるので説明は省略される。
２のＤＲＡＭと異なる点は、テストモード時において、
同じコラム選択線ＣＳＬで選択され、かつ各々が異なる
サブアレイ３５に属する４つのメモリセルＭＣが活性化
される点である。他の構成は実施例２のＤＲＡＭと同様
であるので説明は省略される。
【００８４】この実施例においては、複数のメモリセル
ＭＣを並列にテストするテストモードにおいて、各々が
異なるサブアレイ３５に属する４つのメモリセルＭＣを
テストできるので、隣接するメモリセルＭＣ間の干渉に
よって生ずる不良も検出できる。
ＭＣを並列にテストするテストモードにおいて、各々が
異なるサブアレイ３５に属する４つのメモリセルＭＣを
テストできるので、隣接するメモリセルＭＣ間の干渉に
よって生ずる不良も検出できる。
【００８５】また、４つのサブアレイ３５を駆動させる
ので、４つのサブアレイ３５のワード線ＷＬなどの不良
も検出できる。
ので、４つのサブアレイ３５のワード線ＷＬなどの不良
も検出できる。
【００８６】［実施例４］図１４（ａ）はこの発明の第
４実施例によるＤＲＡＭのチップレイアウトを示す平面
図、図１４（ｂ）は図１４（ａ）のＹ部拡大図である。
４実施例によるＤＲＡＭのチップレイアウトを示す平面
図、図１４（ｂ）は図１４（ａ）のＹ部拡大図である。
【００８７】図１４を参照して、このＤＲＡＭが実施例
２のＤＲＡＭと異なる点は、テストモード時において、
同じワード線ＷＬで選択され、かつ各々が異なるコラム
選択線ＣＳＬで選択される４つのメモリセルＭＣが活性
化される点である。他の構成は実施例２のＤＲＡＭと同
様であるので説明は省略される。
２のＤＲＡＭと異なる点は、テストモード時において、
同じワード線ＷＬで選択され、かつ各々が異なるコラム
選択線ＣＳＬで選択される４つのメモリセルＭＣが活性
化される点である。他の構成は実施例２のＤＲＡＭと同
様であるので説明は省略される。
【００８８】この実施例においては、複数のメモリセル
ＭＣを並列にテストするテストモードにおいて、各々が
異なるコラム選択線ＣＳＬで選択される４つのメモリセ
ルＭＣをテストできるので、隣接するメモリセルＭＣ間
の干渉によって生ずる不良も検出できる。
ＭＣを並列にテストするテストモードにおいて、各々が
異なるコラム選択線ＣＳＬで選択される４つのメモリセ
ルＭＣをテストできるので、隣接するメモリセルＭＣ間
の干渉によって生ずる不良も検出できる。
【００８９】また、４つのコラム選択線ＣＳＬを使用す
るので、４つのコラム選択線ＣＳＬに関する不良も検出
できる。
るので、４つのコラム選択線ＣＳＬに関する不良も検出
できる。
【００９０】
【発明の効果】以上のように、この発明の第１の半導体
記憶装置にあっては、テストモードにおいて、隣接する
２つのメモリセルのうちの一方が第１の信号を記憶し他
方が第２の信号を記憶するように複数のメモリセルの各
々に第１または第２の信号を並列に書込むので、隣接す
るメモリセル間の干渉によって生ずる不良の検出能力の
向上と、テスト時間の短縮化を図ることができる。
記憶装置にあっては、テストモードにおいて、隣接する
２つのメモリセルのうちの一方が第１の信号を記憶し他
方が第２の信号を記憶するように複数のメモリセルの各
々に第１または第２の信号を並列に書込むので、隣接す
るメモリセル間の干渉によって生ずる不良の検出能力の
向上と、テスト時間の短縮化を図ることができる。
【００９１】また、書込手段は、外部から与えられた信
号およびその反転信号を出力する第１の信号発生回路
と、信号およびその反転信号のうちのいずれか一方を対
応のメモリセルに選択的に与える第１の選択回路とを含
むこととすれば、隣接する２つのメモリセルの各々に第
１または第２の信号を容易に与えることができる。
号およびその反転信号を出力する第１の信号発生回路
と、信号およびその反転信号のうちのいずれか一方を対
応のメモリセルに選択的に与える第１の選択回路とを含
むこととすれば、隣接する２つのメモリセルの各々に第
１または第２の信号を容易に与えることができる。
【００９２】また、テスト回路は、第１の信号が書込ま
れたメモリセルから読出された信号と、第２の信号が書
込まれたメモリセルから読出された信号の反転信号とを
出力する信号処理回路と、信号処理回路から出力された
複数の信号のそれぞれの論理が一致したことに応じて、
複数のメモリセルが正常であることを示す信号を出力す
る論理回路とを含むこととすれば、複数のメモリセルか
ら読出された信号から複数のメモリセルが正常であるか
否かを容易に判別できる。
れたメモリセルから読出された信号と、第２の信号が書
込まれたメモリセルから読出された信号の反転信号とを
出力する信号処理回路と、信号処理回路から出力された
複数の信号のそれぞれの論理が一致したことに応じて、
複数のメモリセルが正常であることを示す信号を出力す
る論理回路とを含むこととすれば、複数のメモリセルか
ら読出された信号から複数のメモリセルが正常であるか
否かを容易に判別できる。
【００９３】さらに、信号処理回路は、対応のメモリセ
ルから読出された信号およびその反転信号を出力する第
２の信号発生回路と、信号およびその反転信号のうちの
いずれか一方を論理回路に選択的に与える第２の選択回
路とを含むこととすれば、信号処理回路を容易に構成で
きる。さらに、複数のメモリセルの各々に対応して設け
られたアドレス端子を備え、第１および第２の選択回路
は対応のアドレス端子に与えられた第１または第２の電
位に応じて信号または反転信号を選択することとすれ
ば、第１および第２の選択回路を容易に制御できる。
ルから読出された信号およびその反転信号を出力する第
２の信号発生回路と、信号およびその反転信号のうちの
いずれか一方を論理回路に選択的に与える第２の選択回
路とを含むこととすれば、信号処理回路を容易に構成で
きる。さらに、複数のメモリセルの各々に対応して設け
られたアドレス端子を備え、第１および第２の選択回路
は対応のアドレス端子に与えられた第１または第２の電
位に応じて信号または反転信号を選択することとすれ
ば、第１および第２の選択回路を容易に制御できる。
【００９４】また、この発明の第２の半導体記憶装置に
あっては、連続的に配列された複数のメモリセルを指定
する第１のアドレス信号を、互いに離れた複数のメモリ
セルを指定する第２のアドレス信号に変換するアドレス
信号変換手段を設けたので、互いに離れた複数のメモリ
セルを並列にテストすることができ、隣接するメモリセ
ル間の干渉によって生ずる不良の検出能力の向上と、テ
スト時間の短縮化を図ることができる。
あっては、連続的に配列された複数のメモリセルを指定
する第１のアドレス信号を、互いに離れた複数のメモリ
セルを指定する第２のアドレス信号に変換するアドレス
信号変換手段を設けたので、互いに離れた複数のメモリ
セルを並列にテストすることができ、隣接するメモリセ
ル間の干渉によって生ずる不良の検出能力の向上と、テ
スト時間の短縮化を図ることができる。
【００９５】また、第２のアドレス信号は、各々が互い
に異なるメモリアレイに属する複数のメモリセルを指定
することとすれば、メモリセルのみならずメモリアレイ
駆動回路などが正常であるか否かもテストできる。
に異なるメモリアレイに属する複数のメモリセルを指定
することとすれば、メモリセルのみならずメモリアレイ
駆動回路などが正常であるか否かもテストできる。
【００９６】また、第２のアドレス信号は、各々が互い
に異なる列選択線によって選択される複数のメモリセル
を指定することとすれば、列選択線などが正常であるか
否かもテストできる。
に異なる列選択線によって選択される複数のメモリセル
を指定することとすれば、列選択線などが正常であるか
否かもテストできる。
【００９７】また、アドレス変換手段は、第１のアドレ
ス信号を構成する複数の信号を組換えて第２のアドレス
信号を生成するための切換スイッチを含むこととすれ
ば、アドレス変換手段を容易に構成できる。
ス信号を構成する複数の信号を組換えて第２のアドレス
信号を生成するための切換スイッチを含むこととすれ
ば、アドレス変換手段を容易に構成できる。
【図面の簡単な説明】
【図１】 この発明の第１実施例によるＤＲＡＭの要部
の構成を示す回路ブロック図である。
の構成を示す回路ブロック図である。
【図２】 図１に示したＤＲＡＭのライトバッファおよ
びライトインバージョンゲートの構成を示す一部省略し
た回路ブロック図である。
びライトインバージョンゲートの構成を示す一部省略し
た回路ブロック図である。
【図３】 図２に示したライトインバージョンゲートの
トランスファゲートの構成を示す回路図である。
トランスファゲートの構成を示す回路図である。
【図４】 図１に示したＤＲＡＭのリードインバージョ
ンゲートの構成を示す一部省略した回路ブロック図であ
る。
ンゲートの構成を示す一部省略した回路ブロック図であ
る。
【図５】 図１に示したＤＲＡＭの切換信号発生回路の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図６】 図５に示した切換信号発生回路の動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図７】 図１に示したＤＲＡＭのテストモードにおけ
るチェッカーボードパターンを示す図である。
るチェッカーボードパターンを示す図である。
【図８】 この発明の第２実施例によるＤＲＡＭの要部
の構成を示す回路ブロック図である。
の構成を示す回路ブロック図である。
【図９】 図８に示したＤＲＡＭの動作を説明するため
の回路ブロック図である。
の回路ブロック図である。
【図１０】 図８に示したＤＲＡＭの動作を説明するた
めの平面図である。
めの平面図である。
【図１１】 図８に示したＤＲＡＭの改良例を示す回路
ブロック図である。
ブロック図である。
【図１２】 図８に示したＤＲＡＭの他の改良例を示す
回路ブロック図である。
回路ブロック図である。
【図１３】 この発明の第３実施例によるＤＲＡＭの動
作を説明するための平面図である。
作を説明するための平面図である。
【図１４】 この発明の第４実施例によるＤＲＡＭの動
作を説明するための平面図である。
作を説明するための平面図である。
【図１５】 従来のＤＲＡＭのチップレイアウトを示す
平面図である。
平面図である。
【図１６】 図１５に示したＤＲＡＭの周辺回路領域の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図１７】 図１５に示したＤＲＡＭのテストモードに
おけるチェッカーボードパターンを示す図である。
おけるチェッカーボードパターンを示す図である。
１ ライトインバージョンゲート、１．１〜１．４ 信
号選択回路、２ リードインバージョンゲート、２．１
〜２．４ 信号処理回路、３〜８，２１〜２４トランス
ファゲート、２０ 切換スイッチ、２５．ｉ，２５．ｊ
アドレスバッファ、２６．ｉ，２６．ｊ プリデコー
ダ、２７．ｉ，２７．ｊ デコーダ、３１ メモリアレ
イ、３２ ロウデコーダ、３３ コラムデコーダ、３４
周辺回路領域、３５ サブアレイ、３６ センスアン
プ帯、３７ ライトバッファ、３７．１〜３７．４ 信
号発生回路、３８ ライトドライバ、３９ プリアン
プ、４０ マルチプレクサ、４１ 一致検出回路、ＭＣ
メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット
線、ＣＳＬ コラム選択線、Ｉ／Ｏ 信号入出力線対、
ＷＢＰ ライトデータバス、ＲＢ リードデータバス。
号選択回路、２ リードインバージョンゲート、２．１
〜２．４ 信号処理回路、３〜８，２１〜２４トランス
ファゲート、２０ 切換スイッチ、２５．ｉ，２５．ｊ
アドレスバッファ、２６．ｉ，２６．ｊ プリデコー
ダ、２７．ｉ，２７．ｊ デコーダ、３１ メモリアレ
イ、３２ ロウデコーダ、３３ コラムデコーダ、３４
周辺回路領域、３５ サブアレイ、３６ センスアン
プ帯、３７ ライトバッファ、３７．１〜３７．４ 信
号発生回路、３８ ライトドライバ、３９ プリアン
プ、４０ マルチプレクサ、４１ 一致検出回路、ＭＣ
メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット
線、ＣＳＬ コラム選択線、Ｉ／Ｏ 信号入出力線対、
ＷＢＰ ライトデータバス、ＲＢ リードデータバス。
Claims (9)
- 【請求項１】 テストモードを有する半導体記憶装置で
あって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 前記メモリアレイのうちの連続的に配列された複数のメ
モリセルを選択し、隣接する２つのメモリセルのうちの
一方が第１の信号を記憶し他方が第２の信号を記憶する
ように前記複数のメモリセルの各々に第１または第２の
信号を並列に書込む書込手段、 前記複数のメモリセルに記憶された複数の信号を並列に
読出す読出手段、および前記読出手段によって読出され
た複数の信号に基づいて、前記複数のメモリセルが正常
であるか不良であるかを判別するテスト回路を備えたこ
とを特徴とする、半導体記憶装置。 - 【請求項２】 前記書込手段は、 前記複数のメモリセルの各々に対応して設けられ、外部
から与えられた信号をそのまま出力するとともに、その
信号を反転させて出力する第１の信号発生回路と、 前記第１の信号発生回路から出力された信号およびその
反転信号のうちのいずれか一方を対応のメモリセルに選
択的に与える第１の選択回路とを含むことを特徴とす
る、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記テスト回路は、 前記読出手段によって読出された複数の信号を受け、前
記第１の信号が書込まれたメモリセルから読出された信
号をそのまま出力するとともに、前記第２の信号が書込
まれたメモリセルから読出された信号を反転させて出力
する信号処理回路と、 前記信号処理回路から出力された複数の信号のそれぞれ
の論理が一致したことに応じて、前記複数のメモリセル
が正常であることを示す信号を出力する論理回路とを含
むことを特徴とする、請求項１または２に記載の半導体
記憶装置。 - 【請求項４】 前記信号処理回路は、 前記複数のメモリセルの各々に対応して設けられ、対応
のメモリセルから読出された信号をそのまま出力すると
ともに、その信号を反転させて出力する第２の信号発生
回路と、 前記第２の信号発生回路から出力された信号およびその
反転信号のうちのいずれか一方を前記論理回路に選択的
に与える第２の選択回路とを含むことを特徴とする、請
求項３に記載の半導体記憶装置。 - 【請求項５】 さらに前記複数のメモリセルの各々に対
応して設けられたアドレス端子を備え、 前記第１の選択回路は対応のアドレス端子に第１または
第２の電位が与えられたことに応じて、前記第１の信号
発生回路から出力された前記信号またはその反転信号を
対応のメモリセルに与え、 前記第２の選択回路は対応のアドレス端子に前記第１ま
たは第２の電位が与えられたことに応じて、前記第２の
信号発生回路から出力された前記信号またはその反転信
号を前記論理回路に与えることを特徴とする、請求項４
に記載の半導体記憶装置。 - 【請求項６】 行列状に配列された複数のメモリセルを
含むメモリアレイ、および前記メモリアレイのうちの連
続的に配列された複数のメモリセルを指定する第１のア
ドレス信号に応答して、前記複数のメモリセルが正常で
あるか不良であるかを並列にテストするテスト回路を備
えた半導体記憶装置において、 前記第１のアドレス信号を互いに離れた複数のメモリセ
ルを指定する第２のアドレス信号に変換して前記テスト
回路に与えるアドレス信号変換手段を備えたことを特徴
とする、半導体記憶装置。 - 【請求項７】 前記メモリアレイが複数設けられ、 前記第２のアドレス信号は、それぞれが互いに異なるメ
モリアレイに属する複数のメモリセルを指定することを
特徴とする、請求項６に記載の半導体記憶装置。 - 【請求項８】 さらに前記メモリアレイのメモリセル列
を選択するための複数の列選択線を備え、 前記第２のアドレス信号は、それぞれが互いに異なる列
選択線によって選択される複数のメモリセルを指定する
ことを特徴とする、請求項６に記載の半導体記憶装置。 - 【請求項９】 前記アドレス信号変換手段は、前記第１
のアドレス信号を構成する複数の信号を組換えて前記第
２のアドレス信号を生成するための切換スイッチを含む
ことを特徴とする、請求項６ないし８のいずれかに記載
の半導体記憶装置。
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