JPH0883499A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0883499A JPH0883499A JP6218682A JP21868294A JPH0883499A JP H0883499 A JPH0883499 A JP H0883499A JP 6218682 A JP6218682 A JP 6218682A JP 21868294 A JP21868294 A JP 21868294A JP H0883499 A JPH0883499 A JP H0883499A
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Abstract
テストモードを有する半導体記憶装置を提供する。 【構成】 ライトバッファ37およびライトインバージ
ョンゲート1は、データ入力端子Dinに入力されたデ
ータをライトデータバスWBP1,WBP3に出力し、
その反転データをライトデータバスWBP2,WBP4
に出力する。隣接する4つのメモリセルMCに交互に異
なるデータを書込むことができ、隣接メモリセル間の干
渉による不良を検出できる。
Description
し、特に、複数のメモリセルを並列にテストするテスト
回路を備えた半導体記憶装置に関する。
の短縮化を図るため、複数のメモリセルが正常であるか
不良であるかを並列にテストするテストモードが提案さ
れている(M.Kumanoya et al.,IS
SCC85 Dig. ofTech. paper
s,pp.240−241参照)。
が搭載された従来のダイナミック・ランダム・アクセス
・メモリ(以下、DRAMと略記する)のチップレイア
ウトを示す平面図、図15(b)は図15(a)のZ部
拡大図である。
RAMは、各々がメモリチップの4隅に設けられた4つ
のメモリアレイ31と、各メモリアレイ31に対応して
設けられたロウデコーダ32およびコラムデコーダ33
と、メモリチップの中央部に設けられた周辺回路領域3
4とを含む。各メモリアレイ31はチップ長辺方向に配
列された複数組のサブアレイ35およびセンスアンプ帯
36を含む。
に配列された複数のメモリセルMCと、各ロウに対応し
て設けられたワード線WLと、各コラムに対応して設け
られたビット線対BL,/BLとを含む。
て設けられたセンスアンプSAおよびコラム選択ゲート
CGSと、4つの信号入出力線対I/O1〜I/O4と
を含む。コラム選択ゲートCGSは2つのNチャネルM
OSトランジスタを含む。
Aおよびコラム選択ゲートCGSは予め4つずつグルー
プ化されており、各グループのビット線対BL1,/B
L1;…;BL4,/BL4が対応のセンスアンプSA
1〜SA4およびコラム選択ゲートCGS1〜CGS4
を介して信号入出力線対I/O1〜I/O4に接続され
ている。
CSLが設けられる。そのグループのコラム選択線CS
Lがコラムデコーダ33によって選択されると、そのコ
ラム選択線CSLに接続されたコラム選択ゲートCGS
1〜CGS4が導通状態になり、そのグループのビット
線対BL1,/BL1;…;BL4,/BL4が信号入
出力線対I/O1〜I/O4に接続される。コラム選択
線CSLは、複数組のサブアレイ35およびセンスアン
プ帯36に共通に設けられる。
に、データ入力端子Din、ライトバッファ37、4つ
のライトデータバスWBP1〜WBP4およびライトド
ライバ38を含む。ライトバッファ37は、データ入力
端子Dinを介して外部から与えられた書込データをア
クセス対象のライトデータバスWBP1〜WBP4に与
える。ライトドライバ38は、ライトデータバスWBP
1〜WBP4のデータを増幅して対応の信号入出力線対
I/O1〜I/O4に与える。
9、4つのリードデータバスRB1〜RB4、マルチプ
レクサ40、一致検出回路(Ex−ORゲート)41お
よびデータ出力端子Doutを含む。プリアンプ39
は、信号入出力線対I/O1〜I/O4のデータを増幅
して対応のリードデータバスRB1〜RB4に与える。
マルチプレクサ40は、リード動作時にリードデータバ
スRB1〜RB4のデータをデータ出力端子Doutに
シリアスに出力する。一致検出回路41は、テストモー
ド時にリードデータバスRB1〜RB4のデータが一致
したことに応じて、テスト対象のメモリセルMCが正常
であることを示す「H」レベルのパスフラッグをデータ
出力端子Doutに出力する。
Mの動作について説明する。通常のライト動作時におい
ては、データ入力端子Dinからシリアスに入力された
データが、それぞれライトバッファ37によってアクセ
ス対象のライトデータバスWBP1〜WBP4に転送さ
れ、さらにライトドライバ38によって増幅され対応の
信号入出力線対I/O1〜I/O4に入力される。信号
入出力線対I/O1〜I/O4のデータは、コラムデコ
ーダ33によって選択されたグループの4つのビット線
対BL1,/BL1;…;BL4,/BL4に与えら
れ、ロウデコーダ30によって選択されたワード線WL
に接続されている4つのメモリセルMCに同時に書込ま
れる。
レクサ40が活性化され一致検出回路41は非活性化さ
れる。ロウデコーダ32によって選択されたワード線W
Lに接続されているメモリセルMCのデータがビット線
対BL,/BLに読出され、コラムデコーダ33によっ
て選択されたグループの4つのビット線対BL1,/B
L1;…;BL4,/BL4のデータが信号入出力線対
I/O1〜I/O4に伝送される。信号入出力線対I/
O1〜I/O4のデータはプリアンプ39によって増幅
され対応のリードデータバスRB1〜RB4に入力さ
れ、さらにマルチプレクサ40によってデータ出力端子
Doutにシリアスに出力される。
ては、データ入力端子Dinから入力された1つのデー
タがライトバッファ37によって4つのライトデータバ
スWBP1〜WBP4に転送される。後は上述の通常の
ライト動作時と同様にしてテスト対象の4つのメモリセ
ルMCにデータが書込まれる。したがって、テストモー
ド時においては、4つのメモリセルMCに同じデータが
同時に書込まれる。
前のデータと相補なデータが入力され、隣接するワード
線WLが選択されて同様のライト動作が行なわれる。し
たがって、図17に示すように、同じロウのメモリセル
MCには4つごとに反転したデータが書込まれ、同じコ
ラムのメモリセルMCには1つごとに反転したデータが
書込まれる。
マルチプレクサ40は非活性化され一致検出回路41が
活性化される。ロウデコーダ32によって選択されたロ
ウのメモリセルMCのデータが対応のビット線対BL,
/BLに読出され、コラムデコーダ33によって選択さ
れたグループの4つのビット線対BL1,/BL1;
…;BL4,/BL4のデータが信号入出力線対I/O
1〜I/O4に伝送され、さらにプリアンプ39によっ
て増幅され対応のリードデータバスRB1〜RB4に入
力される。一致検出回路41は、リードデータバスRB
1〜RB4のデータが一致したときに4つのメモリセル
MCが正常であることを表わす「H」レベルのパスフラ
ッグを出力し、リードデータバスRB1〜RB4のデー
タが一致しないときは4つのメモリセルMCのうちの少
なくとも1つが不良であることを表わす「L」レベルの
フェイルフラッグを出力する。次いで、たとえば隣のワ
ード線WLが選択されて同様のリード動作が行なわれ
る。
に4つのメモリセルMCのテストを並列に行なうことが
できるので、メモリセルMCを1つずつテストする場合
に比べ4倍の速さでテストを行なうことができ、テスト
時間の短縮化およびテストの低コスト化を図ることがで
きる。
モードでは、4つのメモリセルMC(たとえば図中黒塗
りの丸印で示すメモリセルMC)に同じデータを書込む
ので、隣接する2つのメモリセルMCに異なるデータが
書込まれた場合にメモリセルMC間の干渉によって生ず
る不良を検出する能力が低かった。
スト時間が短く、かつ不良検出能力が高いテストモード
を有する半導体記憶装置を提供することである。
記憶装置は、テストモードを有する半導体記憶装置であ
って、行列状に配列された複数のメモリセルを含むメモ
リアレイ、前記メモリアレイのうちの連続的に配列され
た複数のメモリセルを選択し、隣接する2つのメモリセ
ルのうちの一方が第1の信号を記憶し他方が第2の信号
を記憶するように前記複数のメモリセルの各々に第1ま
たは第2の信号を並列に書込む書込手段、前記複数のメ
モリセルに記憶された複数の信号を並列に読出す読出手
段、および前記読出手段によって読出された複数の信号
に基づいて、前記複数のメモリセルが正常であるか不良
であるかを判別するテスト回路を備えたことを特徴とし
ている。
セルの各々に対応して設けられ、外部から与えられた信
号をそのまま出力するとともに、その信号を反転させて
出力する第1の信号発生回路と、前記第1の信号発生回
路から出力された信号およびその反転信号のうちのいず
れか一方を対応のメモリセルに選択的に与える第1の選
択回路とを含むこととしてもよい。
よって読出された複数の信号を受け、前記第1の信号が
書込まれたメモリセルから読出された信号をそのまま出
力するとともに、前記第2の信号が書込まれたメモリセ
ルから読出された信号を反転させて出力する信号処理回
路と、前記信号処理回路から出力された複数の信号のそ
れぞれの論理が一致したことに応じて、前記複数のメモ
リセルが正常であることを示す信号を出力する論理回路
とを含むこととしてもよい。
モリセルの各々に対応して設けられ、対応のメモリセル
から読出された信号をそのまま出力するとともに、その
信号を反転させて出力する第2の信号発生回路と、前記
第2の信号発生回路から出力された信号およびその反転
信号のうちのいずれか一方を前記論理回路に選択的に与
える第2の選択回路とを含むこととしてもよい。
に対応して設けられたアドレス端子を備え、前記第1の
選択回路は対応のアドレス端子に第1または第2の電位
が与えられたことに応じて、前記第1の信号発生回路か
ら出力された前記信号またはその反転信号を対応のメモ
リセルに与え、前記第2の選択回路は対応のアドレス端
子に前記第1または第2の電位が与えられたことに応じ
て、前記第2の信号発生回路から出力された前記信号ま
たはその反転信号を前記論理回路に与えることとしても
よい。
は、行列状に配列された複数のメモリセルを含むメモリ
アレイ、および前記メモリアレイのうちの連続的に配列
された複数のメモリセルを指定する第1のアドレス信号
に応答して、前記複数のメモリセルが正常であるか不良
であるかを並列にテストするテスト回路を備えた半導体
記憶装置において、前記第1のアドレス信号を互いに離
れた複数のメモリセルを指定する第2のアドレス信号に
変換して前記テスト回路に与えるアドレス信号変換手段
を備えたことを特徴としている。
前記第2のアドレス信号は、それぞれが互いに異なるメ
モリアレイに属する複数のメモリセルを指定することと
してもよい。
ル列を選択するための複数の列選択線を備え、前記第2
のアドレス信号は、それぞれが互いに異なる列選択線に
よって選択される複数のメモリセルを指定することとし
てもよい。
第1のアドレス信号を構成する複数の信号を組換えて前
記第2のアドレス信号を生成するための切換スイッチを
含むこととしてもよい。
テストモードにおいて、隣接する2つのメモリセルのう
ちの一方が第1の信号を記憶し他方が第2の信号を記憶
するように複数のメモリセルの各々に第1または第2の
信号を並列に書込むので、隣接するメモリセル間の干渉
によって生ずる不良の検出能力の向上と、テスト時間の
短縮化を図ることができる。
号およびその反転信号を出力する第1の信号発生回路
と、信号およびその反転信号のうちのいずれか一方を対
応のメモリセルに選択的に与える第1の選択回路とを含
むこととすれば、隣接する2つのメモリセルの各々に第
1または第2の信号を容易に与えることができる。
れたメモリセルから読出された信号と、第2の信号が書
込まれたメモリセルから読出された信号の反転信号とを
出力する信号処理回路と、信号処理回路から出力された
複数の信号のそれぞれの論理が一致したことに応じて、
複数のメモリセルが正常であることを示す信号を出力す
る論理回路とを含むこととすれば、複数のメモリセルか
ら読出された信号から複数のメモリセルが正常であるか
否かを容易に判別できる。
ルから読出された信号およびその反転信号を出力する第
2の信号発生回路と、信号およびその反転信号のうちの
いずれか一方を論理回路に選択的に与える第2の選択回
路とを含むこととすれば、信号処理回路を容易に構成で
きる。
て設けられたアドレス端子を備え、第1および第2の選
択回路は対応のアドレス端子に与えられた第1または第
2の電位に応じて信号または反転信号を選択することと
すれば、第1および第2の選択回路を容易に制御でき
る。
あっては、連続的に配列された複数のメモリセルを指定
する第1のアドレス信号を、互いに離れた複数のメモリ
セルを指定する第2のアドレス信号に変換するアドレス
信号変換手段を備えたので、互いに離れた複数のメモリ
セルを並列にテストすることができ、隣接するメモリセ
ル間の干渉によって生ずる不良の検出能力の向上と、テ
スト時間の短縮化を図ることができる。
に異なるメモリアレイに属する複数のメモリセルを指定
することとすれば、メモリセルのみならずメモリアレイ
駆動回路などが正常であるか否かもテストできる。
に異なる列選択線によって選択される複数のメモリセル
を指定するととすれば、列選択線などが正常であるか否
かもテストできる。
ドレス信号を構成する複数の信号を組換えて第2のアド
レス信号を生成するための切換スイッチを含むこととす
れば、アドレス信号変換手段を容易に構成できる。
Mの要部の構成を示す回路ブロック図である。
よび図16で示した従来のDRAMと異なる点は、ライ
トバッファ37の後段にライトインバージョンゲート1
が設けられ、一致検出回路2の前段にリードインバージ
ョンゲート2が設けられている点である。チップレイア
ウトなどについては従来のDRAMと同様であるので説
明は省略される。
ンバージョンゲート1の構成を示す一部省略した回路ブ
ロック図である。
タバスWBP1〜WBP4に対応して設けられた4つの
信号発生回路37.1〜37.4を含む。信号発生回路
37.1〜37.4は、それぞれライトバッファ活性化
信号BS1〜BS4を受ける。
1,43およびインバータ42を含む。データ入力端子
Dinは、ANDゲート41の一方入力端子に直接接続
されるとともに、インバータ42を介してANDゲート
43の一方入力端子に接続される。ライトバッファ活性
化信号BS1は、ANDゲート41,43の他方入力端
子に入力される。ANDゲート41,43の出力端子
は、それぞれ上流側のライトデータバス線WB′1,/
WB′1に接続される。
ッファ活性化信号BS1が「H」レベルになったことに
応じて、データ入力端子Dinのデータをライトデータ
バス線WB′1にそのまま出力するとともに、データ入
力端子Dinのデータをライトデータバス線/WB′1
に反転させて出力する。他の信号発生回路37.2〜3
7.4も同様である。
ライトデータバスWBP1〜WBP4に対応して設けら
れた4つの信号選択回路1.1〜1.4を含む。信号選
択回路1.1〜1.4は、それぞれ切換信号φ1,/φ
1;…;φ4,/φ4を受ける。
ァゲート3〜6を含む。トランスファゲート3は、図3
に示すように、PチャネルMOSトランジスタとNチャ
ネルMOSトランジスタの導通電極同士を接続したもの
であり、PチャネルMOSトランジスタ側のゲート電極
3.1とNチャネルMOSトランジスタ側のゲート電極
3.2を含む。他のトランスファゲート4〜6も同様で
ある。
ータバス線WB′1と下流側のライトデータバス線WB
1の間に接続され、トランスファゲート4は上流側のラ
イトデータバス線WB′1と下流側のデータバス線/W
B1の間に接続される。トランスファゲート5は上流側
のライトデータバス線/WB′1と下流側のライトデー
タバス線WB1の間に接続され、トランスファゲート6
は上流側のライトデータバス線/WB′1と下流側のラ
イトデータバス線/WB1の間に接続される。
OSトランジスタ側のゲート電極3.2,6.2とトラ
ンスファゲート4,5のPチャネルMOSトランジスタ
側のゲート電極4.1,5.1とは切換信号φ1を受け
る。トランスファゲート3,6のPチャネルMOSトラ
ンジスタ側のゲート電極3.1,6.1とトランスファ
ゲート4,5のNチャネルMOSトランジスタ側のゲー
ト電極4.2,5.2とは切換信号/φ1を受ける。
号/φ1が「L」レベルであるときは、トランスファゲ
ート3,6が導通状態になりトランスファゲート4,5
が遮断状態になり、上流側のライトデータバス線WB′
1,/WB′1のデータが下流側のライトデータバス線
WB1,/WB1にそのまま入力される。
切換信号/φ1が「H」レベルであるときは、トランス
ファゲート3,6が遮断状態になりトランスファゲート
4,5が導通状態になり、上流側のライトデータバス線
WB′1,/WB′1のデータが反転されて下流側のラ
イトデータバス線WB1,/WB1に入力される。他の
信号選択回路1.2〜1.4も同様である。
成を示す一部省略した回路ブロック図である。
リードデータバスRB1〜RB4と一致検出回路41の
入力端子41.1〜41.4の間に設けられた4つの信
号処理回路2.1〜2.4を含む。信号処理回路2.1
〜2.4はそれぞれ切換信号φ1,/φ1;…;φ4,
/φ4を受ける。
ト7,8およびインバータ9を含む。トランスファゲー
ト7はリードデータバスRB1と一致検出回路41の入
力端子41.1の間に接続され、インバータ9およびト
ランスファゲート8はリードデータバスRB1と一致検
出回路41の入力端子41.1の間に直列接続される。
トランスファゲート7のNチャネルMOSトランジスタ
側のゲート電極7.2とトランスファゲート8のPチャ
ネルMOSトランジスタ側のゲート電極8.1とは切換
信号φ1を受ける。トランスファゲート7のPチャネル
MOSトランジスタ側のゲート電極7.1とトランスフ
ァゲート8のNチャネルMOSトランジスタ側のゲート
電極8.2とは切換信号/φ1を受ける。
号/φ1が「L」レベルであるときは、トランスファゲ
ート7が導通状態になりトランスファゲート8が遮断状
態になり、一致検出回路41の入力端子41.1にはリ
ードデータバスRB1のデータがそのまま入力される。
切換信号/φ1が「H」レベルであるときは、トランス
ファゲート7が遮断状態になりトランスファゲート8が
導通状態になり、一致検出回路41の入力端子41.1
にはリードデータバスRB1の反転データが入力され
る。他の信号処理回路2.2〜2.4も同様である。
めの切換信号発生回路の構成を示す回路図、図6はその
動作を説明するためのタイムチャートである。
定のアドレスピンex.A1とノードN13の間に直列
接続された複数(図では4つ)のNチャネルMOSトラ
ンジスタ10〜13を含む。各NチャネルMOSトラン
ジスタ10〜13はダイオード接続される。ノードN1
3は抵抗14を介して接地される。
とノードN19の間に直列接続されたスリーステートバ
ッファ15および3つのインバータ16,18,19
と、インバータ16に逆並列接続されたインバータ17
とを含む。スリーステートバッファ15はテストモード
イネーブル信号Test,/Testによって制御され
る。インバータ16,17はラッチ回路を構成する。イ
ンバータ18,19が、それぞれ切換信号φ1,/φ1
を出力する。
いて説明する。ex./WE信号およびex.CAS信
号がex./RAS信号よりも速く立下がるWCBR
(Write and CAS before RA
S)のタイミングが確認されると、テストモードイネー
ブル信号Testが「H」レベルに立上げられる。
1に電源レベルVccよりも数V高い高電圧レベルVh
が印加されると、NチャネルMOSトランジスタ10〜
13が導通状態になってノードN13がアドレスピンe
x.A1と導通しノードN13が「H」レベルになる。
ノードN13のレベルはスリーステートバッファ15お
よび3つのインバータ16,18,19によって反転さ
れる。したがって、切換信号φ1は「L」レベルにな
り、切換信号/φ1は「H」レベルになる。
レベルVhの印加が中止されると、NチャネルMOSト
ランジスタ10〜13が遮断状態になってノードN13
が抵抗14を介して接地されノードN13が「L」レベ
ルになる。したがって、切換信号φ1は「H」レベルに
なり、切換信号/φ1は「L」レベルになる。他の切換
信号φ2,/φ2;…;φ4,/φ4も同様の回路で生
成される。
について説明する。通常のライト動作時およびリード動
作時においては、各切換信号発生回路のアドレスピンe
x.A1〜ex.A4には高電圧レベルVhが印加され
ず、切換信号φ1,/φ1;…;φ4,/φ4はそれぞ
れ「H」レベル,「L」レベルとなる。
で何ら反転動作が行なわれず、上流側のライトデータバ
スWB′1,/WB′1;…;WB′4,/WB′4の
データはそのまま下流側のライトデータバスWB1,/
WB1;…;WB4,/WB4に入力される。また、リ
ードインバージョンゲート2でも何ら反転動作が行なわ
れず、リードデータバスRB1〜RB4のデータは、そ
のまま一致検出回路41に入力される。したがって、通
常のライト動作時およびリード動作時においては、図1
〜図6のDRAMは図15〜図16の従来のDRAMと
同様に動作する。
リード動作時においては、アドレスピンex.A1,e
x.A3またはex.A2,ex.A4に高電圧レベル
Vhが印加される。たとえばアドレスピンex.A2,
ex.A4に高電圧レベルVhが印加された場合、切換
信号φ2,/φ2;φ4,/φ4がそれぞれ「L」レベ
ル,「H」レベルに反転される。
の選択回路1.2,1.4で反転動作が行なわれ、上流
側のライトデータバスWB′2,/WB′2;WB′
4,/WB′4の反転データが下流側のライトデータバ
スWB2,/WB2;WB4,/WB4に入力される。
また、リードインバージョンゲート2の信号処理回路
2.2,2.4で反転動作が行なわれ、リードデータバ
スRB2,RB4の反転データが一致検出回路41に入
力される。
ライトバッファ活性化信号BS1〜BS4が同時に
「H」レベルになり、データ入力端子Dinのデータが
ライトデータバス線WB′1〜WB′4に入力され、デ
ータ入力端子Dinの反転データがライトデータバス線
/WB′1〜/WB′4に入力される。また、切換信号
φ1,/φ1;φ3,/φ3がそれぞれ「H」レベル,
「L」レベルとなり、切換信号φ2,/φ2;φ4,/
φ4がそれぞれ「L」レベル,「H」レベルとなり、デ
ータ入力端子Dinのデータがライトデータバス線WB
1,/WB2,WB3,/WB4に入力され、データ入
力端子Dinの反転データがライトデータバス線/WB
1,WB2,/WB3,WB4に入力される。
と同様にしてテスト対象の4つのメモリセルMCにデー
タが書込まれる。したがって、テストモードにおいて
は、4つのメモリセルMCに交互に異なるデータが書込
まれる。次いで、データ入力端子Dinに前のデータと
相補なデータが入力され、たとえば隣接するワード線W
Lが選択されて同様のライト動作が行なわれる。したが
って、図7に示すように、隣接するメモリセルMCには
互いに異なるデータが書込まれる。
ライトバッファ活性化信号BS1〜BS4がともに
「L」レベルに固定され、ライトバッファ37が非活性
化される。また、マルチプレクサ40が非活性化され、
一致検出回路41が活性化される。
号入出力線対I/O1〜I/O4に読出されたデータは
プリアンプ39によって増幅されリードデータバスRB
1〜RB4に出力される。リードインバージョンゲート
2によって、リードデータバスRB1,RB3のデータ
はそのまま一致検出回路41に入力され、リードデータ
バスRB2,RB4のデータは反転されて一致検出回路
41に入力される。
1.1〜41.4のデータが一致したことに応じて4つ
のメモリセルMCが正常であることを表わす「H」レベ
ルのパスフラッグをデータ出力端子Doutに出力し、
4つの入力端子41.1〜41.4のデータが一致しな
いことに応じて4つのメモリセルMCのうちの少なくと
も1つが不良であることを表わす「L」レベルのフェイ
ルフラッグをデータ出力端子Doutに出力する。次い
で、たとえば隣接するワード線WLが選択され、同様の
リード動作が行なわれる。
いて隣接するメモリセルMCに互いに異なるデータを書
込むことができるので、隣接するメモリセルMC間の干
渉による不良もテストすることができる。
によるDRAMの要部の構成を示す回路ブロック図であ
る。
RAMと異なる点は、外部アドレスピンex.Ai,e
x.Ajとアドレスバッファ25.i,25.jとの間
に外部アドレス信号を組換えるための切換スイッチ20
が設けられている点である。
0.1,20.2と、2つの出力端子20.3,20.
4と、4つのトランスファゲート21〜24とを含む。
トランスファゲート21〜24は、それぞれ端子20.
1と20.3の間、端子20.1と20.4の間、端子
20.2と20.3の間、端子20.2と20.4の間
に接続される。トランスファゲート21〜24のゲート
電極21.2,22.1,23.1,24.2はともに
切換信号φxを受ける。トランスファゲート21〜24
のゲート電極21.1,22.2,23.2,24.1
はともに切換信号/φxを受ける。切換信号φx,/φ
xは、図5で示した切換信号発生回路と同様の回路で生
成される。
0.2はそれぞれ外部アドレスピンex.Ai,ex.
Ajに接続され、その出力端子20.3,20.4はそ
れぞれアドレスバッファ25.i,25.jの入力端子
に接続される。
て説明する。このDRAMにおいては、通常動作時であ
ってもテストモード時であっても、外部アドレスピンe
x.Ai,ex.Ajには図15で示した隣接する4つ
のメモリセルMCを指定する外部アドレス信号が与えら
れる。
「H」レベルとなり、切換信号/φxが「L」レベルと
なり、応じてトランスファゲート21,24が導通状態
になりトランスファゲート22,23が遮断状態にな
り、図9(a)に示すように、端子20.1と20.3
が導通し端子20.2と20.4が導通する。したがっ
て、外部アドレスピンex.Ai,ex.Ajに与えら
れた外部アドレス信号は切換スイッチ20を介してアド
レスバッファ25.i,25.jに入力され内部アドレ
ス信号に変換される。ロウデコーダ32およびコラムデ
コーダ33は、この内部アドレス信号に従って、隣接す
る4つのメモリセルMCを活性化させる。
号φxが「L」レベルとなり、切換信号/φxが「H」
レベルとなり、応じてトランスファゲート21,24が
遮断状態になりトランスファゲート22,23が導通状
態になり、図9(b)に示すように、端子20.1と2
0.4が導通し端子20.2と20.3が導通する。
を指定する外部アドレス信号が組換えられて、図10に
示すように、各々が異なるメモリアレイ31に属する4
つのメモリセルMCを指定する外部アドレス信号に変換
される。変換された外部アドレス信号はアドレスバッフ
ァ25.i,25.jによって内部アドレス信号に変換
される。ロウデコーダ32およびコラムデコーダ33
は、この内部アドレス信号に従って、各々が異なるメモ
リアレイ31に属する4つのメモリセルMCを活性化さ
せる。
MCを並列にテストするテストモードにおいて、各々が
異なるメモリアレイ31に属する4つのメモリセルMC
をテストできるので、隣接するメモリセルMC間の干渉
によって生ずる不良も検出できる。
るので、4つのメモリアレイ31のメモリアレイ駆動回
路、ロウデコーダおよびコラムデコーダの不良も検出で
きる。
るので、消費電流が増えて電磁ノイズが増大するが、こ
の電磁ノイズによる不良も検出できる。
を外部アドレスピンex.Ai,ex.Ajとアドレス
バッファ25.i,25.jの間に設けたが、図11に
示すように切換スイッチ20をアドレスバッファ25.
i,25.jとプリデコーダ26.i,26.jの間に
設けてもよいし、図12に示すように切換スイッチ20
をプリデコーダ26.i,26.jとデコーダ27.
i,27.jの間に設けてもよい。
3実施例によるDRAMのチップレイアウトを示す平面
図、図13(b)は図13(a)のX部拡大図である。
2のDRAMと異なる点は、テストモード時において、
同じコラム選択線CSLで選択され、かつ各々が異なる
サブアレイ35に属する4つのメモリセルMCが活性化
される点である。他の構成は実施例2のDRAMと同様
であるので説明は省略される。
MCを並列にテストするテストモードにおいて、各々が
異なるサブアレイ35に属する4つのメモリセルMCを
テストできるので、隣接するメモリセルMC間の干渉に
よって生ずる不良も検出できる。
ので、4つのサブアレイ35のワード線WLなどの不良
も検出できる。
4実施例によるDRAMのチップレイアウトを示す平面
図、図14(b)は図14(a)のY部拡大図である。
2のDRAMと異なる点は、テストモード時において、
同じワード線WLで選択され、かつ各々が異なるコラム
選択線CSLで選択される4つのメモリセルMCが活性
化される点である。他の構成は実施例2のDRAMと同
様であるので説明は省略される。
MCを並列にテストするテストモードにおいて、各々が
異なるコラム選択線CSLで選択される4つのメモリセ
ルMCをテストできるので、隣接するメモリセルMC間
の干渉によって生ずる不良も検出できる。
るので、4つのコラム選択線CSLに関する不良も検出
できる。
記憶装置にあっては、テストモードにおいて、隣接する
2つのメモリセルのうちの一方が第1の信号を記憶し他
方が第2の信号を記憶するように複数のメモリセルの各
々に第1または第2の信号を並列に書込むので、隣接す
るメモリセル間の干渉によって生ずる不良の検出能力の
向上と、テスト時間の短縮化を図ることができる。
号およびその反転信号を出力する第1の信号発生回路
と、信号およびその反転信号のうちのいずれか一方を対
応のメモリセルに選択的に与える第1の選択回路とを含
むこととすれば、隣接する2つのメモリセルの各々に第
1または第2の信号を容易に与えることができる。
れたメモリセルから読出された信号と、第2の信号が書
込まれたメモリセルから読出された信号の反転信号とを
出力する信号処理回路と、信号処理回路から出力された
複数の信号のそれぞれの論理が一致したことに応じて、
複数のメモリセルが正常であることを示す信号を出力す
る論理回路とを含むこととすれば、複数のメモリセルか
ら読出された信号から複数のメモリセルが正常であるか
否かを容易に判別できる。
ルから読出された信号およびその反転信号を出力する第
2の信号発生回路と、信号およびその反転信号のうちの
いずれか一方を論理回路に選択的に与える第2の選択回
路とを含むこととすれば、信号処理回路を容易に構成で
きる。さらに、複数のメモリセルの各々に対応して設け
られたアドレス端子を備え、第1および第2の選択回路
は対応のアドレス端子に与えられた第1または第2の電
位に応じて信号または反転信号を選択することとすれ
ば、第1および第2の選択回路を容易に制御できる。
あっては、連続的に配列された複数のメモリセルを指定
する第1のアドレス信号を、互いに離れた複数のメモリ
セルを指定する第2のアドレス信号に変換するアドレス
信号変換手段を設けたので、互いに離れた複数のメモリ
セルを並列にテストすることができ、隣接するメモリセ
ル間の干渉によって生ずる不良の検出能力の向上と、テ
スト時間の短縮化を図ることができる。
に異なるメモリアレイに属する複数のメモリセルを指定
することとすれば、メモリセルのみならずメモリアレイ
駆動回路などが正常であるか否かもテストできる。
に異なる列選択線によって選択される複数のメモリセル
を指定することとすれば、列選択線などが正常であるか
否かもテストできる。
ス信号を構成する複数の信号を組換えて第2のアドレス
信号を生成するための切換スイッチを含むこととすれ
ば、アドレス変換手段を容易に構成できる。
の構成を示す回路ブロック図である。
びライトインバージョンゲートの構成を示す一部省略し
た回路ブロック図である。
トランスファゲートの構成を示す回路図である。
ンゲートの構成を示す一部省略した回路ブロック図であ
る。
構成を示す回路ブロック図である。
するためのタイムチャートである。
るチェッカーボードパターンを示す図である。
の構成を示す回路ブロック図である。
の回路ブロック図である。
めの平面図である。
ブロック図である。
回路ブロック図である。
作を説明するための平面図である。
作を説明するための平面図である。
平面図である。
構成を示す回路ブロック図である。
おけるチェッカーボードパターンを示す図である。
号選択回路、2 リードインバージョンゲート、2.1
〜2.4 信号処理回路、3〜8,21〜24トランス
ファゲート、20 切換スイッチ、25.i,25.j
アドレスバッファ、26.i,26.j プリデコー
ダ、27.i,27.j デコーダ、31 メモリアレ
イ、32 ロウデコーダ、33 コラムデコーダ、34
周辺回路領域、35 サブアレイ、36 センスアン
プ帯、37 ライトバッファ、37.1〜37.4 信
号発生回路、38 ライトドライバ、39 プリアン
プ、40 マルチプレクサ、41 一致検出回路、MC
メモリセル、WL ワード線、BL,/BL ビット
線、CSL コラム選択線、I/O 信号入出力線対、
WBP ライトデータバス、RB リードデータバス。
Claims (9)
- 【請求項1】 テストモードを有する半導体記憶装置で
あって、 行列状に配列された複数のメモリセルを含むメモリアレ
イ、 前記メモリアレイのうちの連続的に配列された複数のメ
モリセルを選択し、隣接する2つのメモリセルのうちの
一方が第1の信号を記憶し他方が第2の信号を記憶する
ように前記複数のメモリセルの各々に第1または第2の
信号を並列に書込む書込手段、 前記複数のメモリセルに記憶された複数の信号を並列に
読出す読出手段、および前記読出手段によって読出され
た複数の信号に基づいて、前記複数のメモリセルが正常
であるか不良であるかを判別するテスト回路を備えたこ
とを特徴とする、半導体記憶装置。 - 【請求項2】 前記書込手段は、 前記複数のメモリセルの各々に対応して設けられ、外部
から与えられた信号をそのまま出力するとともに、その
信号を反転させて出力する第1の信号発生回路と、 前記第1の信号発生回路から出力された信号およびその
反転信号のうちのいずれか一方を対応のメモリセルに選
択的に与える第1の選択回路とを含むことを特徴とす
る、請求項1に記載の半導体記憶装置。 - 【請求項3】 前記テスト回路は、 前記読出手段によって読出された複数の信号を受け、前
記第1の信号が書込まれたメモリセルから読出された信
号をそのまま出力するとともに、前記第2の信号が書込
まれたメモリセルから読出された信号を反転させて出力
する信号処理回路と、 前記信号処理回路から出力された複数の信号のそれぞれ
の論理が一致したことに応じて、前記複数のメモリセル
が正常であることを示す信号を出力する論理回路とを含
むことを特徴とする、請求項1または2に記載の半導体
記憶装置。 - 【請求項4】 前記信号処理回路は、 前記複数のメモリセルの各々に対応して設けられ、対応
のメモリセルから読出された信号をそのまま出力すると
ともに、その信号を反転させて出力する第2の信号発生
回路と、 前記第2の信号発生回路から出力された信号およびその
反転信号のうちのいずれか一方を前記論理回路に選択的
に与える第2の選択回路とを含むことを特徴とする、請
求項3に記載の半導体記憶装置。 - 【請求項5】 さらに前記複数のメモリセルの各々に対
応して設けられたアドレス端子を備え、 前記第1の選択回路は対応のアドレス端子に第1または
第2の電位が与えられたことに応じて、前記第1の信号
発生回路から出力された前記信号またはその反転信号を
対応のメモリセルに与え、 前記第2の選択回路は対応のアドレス端子に前記第1ま
たは第2の電位が与えられたことに応じて、前記第2の
信号発生回路から出力された前記信号またはその反転信
号を前記論理回路に与えることを特徴とする、請求項4
に記載の半導体記憶装置。 - 【請求項6】 行列状に配列された複数のメモリセルを
含むメモリアレイ、および前記メモリアレイのうちの連
続的に配列された複数のメモリセルを指定する第1のア
ドレス信号に応答して、前記複数のメモリセルが正常で
あるか不良であるかを並列にテストするテスト回路を備
えた半導体記憶装置において、 前記第1のアドレス信号を互いに離れた複数のメモリセ
ルを指定する第2のアドレス信号に変換して前記テスト
回路に与えるアドレス信号変換手段を備えたことを特徴
とする、半導体記憶装置。 - 【請求項7】 前記メモリアレイが複数設けられ、 前記第2のアドレス信号は、それぞれが互いに異なるメ
モリアレイに属する複数のメモリセルを指定することを
特徴とする、請求項6に記載の半導体記憶装置。 - 【請求項8】 さらに前記メモリアレイのメモリセル列
を選択するための複数の列選択線を備え、 前記第2のアドレス信号は、それぞれが互いに異なる列
選択線によって選択される複数のメモリセルを指定する
ことを特徴とする、請求項6に記載の半導体記憶装置。 - 【請求項9】 前記アドレス信号変換手段は、前記第1
のアドレス信号を構成する複数の信号を組換えて前記第
2のアドレス信号を生成するための切換スイッチを含む
ことを特徴とする、請求項6ないし8のいずれかに記載
の半導体記憶装置。
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