JPH01118300A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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- JPH01118300A JPH01118300A JP62276616A JP27661687A JPH01118300A JP H01118300 A JPH01118300 A JP H01118300A JP 62276616 A JP62276616 A JP 62276616A JP 27661687 A JP27661687 A JP 27661687A JP H01118300 A JPH01118300 A JP H01118300A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000012360 testing method Methods 0.000 abstract description 19
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 abstract description 2
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 240000008866 Ziziphus nummularia Species 0.000 description 1
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶回路装置に関し、特に高速動作を特
徴とするエミッタカップルロジック型ＲＡＭ （以下Ｅ
ＣＬ ＲＡＭ）の装置内に設けられた試験性を向上さ
せる回路に関する。
徴とするエミッタカップルロジック型ＲＡＭ （以下Ｅ
ＣＬ ＲＡＭ）の装置内に設けられた試験性を向上さ
せる回路に関する。
ドレス入力バッファ４０１と、アドレス行・列デコーダ
４０２，４０３と、アドレス行・列デコーダ４０２，４
０３により各々の番地が選択されるメモリセル４０４と
、メモリセル４０４に書き込まれるデータ信号系として
、データ入力バッファ４０５があり、これらのデータの
書込・読み出しの制御を行うリード・ライトデータコン
トロール回路４０６を有し、読み出しの回路と２センス
回路４０７と出力回路４０８により構成されていた。
４０２，４０３と、アドレス行・列デコーダ４０２，４
０３により各々の番地が選択されるメモリセル４０４と
、メモリセル４０４に書き込まれるデータ信号系として
、データ入力バッファ４０５があり、これらのデータの
書込・読み出しの制御を行うリード・ライトデータコン
トロール回路４０６を有し、読み出しの回路と２センス
回路４０７と出力回路４０８により構成されていた。
［発明が解決しようとする問題点コ
上述した従来のＥＣＬ ＲＡＭの動作機能試験を行う
には外部よりアドレス入力、データ入力。
には外部よりアドレス入力、データ入力。
リードライト入力など機能に即した組合せ信号を与え、
期待出力信号が出てくるか否かを試験する。
期待出力信号が出てくるか否かを試験する。
また、これらの試験は一般にメモリテスタ装置を使用し
て行うが、高速動作を特徴とするＥＣＬＲＡＭの実使用
サイクルでの試験はかなり困難となっている。すなわち
メモリテスタのテストパターン発生サイクルを速くする
ためには高速動作の可能なメモリを必要とすることから
最高速レベルのＥＣＬ ＲＡＭを試験するにはより以
上に高速動作するＥＣＬ ＲＡＭが必要となり、超高
速ＥＣＬ ＲＡＭを実使用されるサイクルタイムで試
験することは不可能となっている。
て行うが、高速動作を特徴とするＥＣＬＲＡＭの実使用
サイクルでの試験はかなり困難となっている。すなわち
メモリテスタのテストパターン発生サイクルを速くする
ためには高速動作の可能なメモリを必要とすることから
最高速レベルのＥＣＬ ＲＡＭを試験するにはより以
上に高速動作するＥＣＬ ＲＡＭが必要となり、超高
速ＥＣＬ ＲＡＭを実使用されるサイクルタイムで試
験することは不可能となっている。
［発明の従来技術に対する相違点］
上述したように外部から機能試験のための組合せ信号を
入力して高速ＥＣＬ ＲＡＭの試験を行う事は困難な
点があるのに対して本発明はＥＣＬＲＡＭ内部にテスタ
パターン発生回路を設けてＥＣＬ ＲＡＭの実使用サ
イクルでの試験を可能にするという独創的内容を有する
。
入力して高速ＥＣＬ ＲＡＭの試験を行う事は困難な
点があるのに対して本発明はＥＣＬＲＡＭ内部にテスタ
パターン発生回路を設けてＥＣＬ ＲＡＭの実使用サ
イクルでの試験を可能にするという独創的内容を有する
。
［問題点を解決するための手段］
本発明は半導体記憶回路装置において、データ入力がデ
ータ入力バッファとレベル比較回路とに並列接続され、
上記データのレベルがレベル比較回路の設定値を超えた
とき動作するカウンター回路を有し、カウンター回路の
出力とアドレス入力とがオアゲートを介してアドレス行
デコーダおよびアドレス列デコーダに接続され、前記カ
ウンター回路の出力で行デコーダ側のアドレスバッファ
に接続されたうちの最下位ビットと列デコーダ側のアド
レスバッファに接続されたうちの最下位ビット出力との
排他的論理をとフだ信号とデータ入力信号とがオアゲー
トを介してリードライトコントロール回路に接続され、
リードライト入力信号と、前記レベル比較回路の出力が
アンド回路に供給され該アンド回路へ出力が前記カウン
ター回路の出力ビットでアドレス入力バッファ回路に接
続された最上位出力ビット信号の次の上位出力ビットと
がオアゲートを介してリードライトコントロール回路に
接続されていることを要旨としている。
ータ入力バッファとレベル比較回路とに並列接続され、
上記データのレベルがレベル比較回路の設定値を超えた
とき動作するカウンター回路を有し、カウンター回路の
出力とアドレス入力とがオアゲートを介してアドレス行
デコーダおよびアドレス列デコーダに接続され、前記カ
ウンター回路の出力で行デコーダ側のアドレスバッファ
に接続されたうちの最下位ビットと列デコーダ側のアド
レスバッファに接続されたうちの最下位ビット出力との
排他的論理をとフだ信号とデータ入力信号とがオアゲー
トを介してリードライトコントロール回路に接続され、
リードライト入力信号と、前記レベル比較回路の出力が
アンド回路に供給され該アンド回路へ出力が前記カウン
ター回路の出力ビットでアドレス入力バッファ回路に接
続された最上位出力ビット信号の次の上位出力ビットと
がオアゲートを介してリードライトコントロール回路に
接続されていることを要旨としている。
［実施例コ
棗上叉上ヨ
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例を示すブロック図である。
ＤＩ４に通常の入力電圧範囲一０．９Ｖ〜−１，７Ｖの
電圧の印加されているときはスタティックＥＣＬ Ｒ
ＡＭとして機能するが、ＤＩ４に例えば−４，５Ｖの電
圧が印加されると、入力レベル検知用の比較器ＣｏＭ１
の出力が低レベルとなる。比較器ＣＯＭＩの出力が低レ
ベルとなると、カウンター回路は入力ＷＥをクロック（
ＣＬＫ）信号としてカウンター動作し、出力信号を形成
する。またアントゲ−）ＡＮＤＩの出力は低レベルとな
りリードライトデータコントロール回路１０１へはカウ
ンター回路１００の最上位の出力ビット（Ｚ４）がオア
ゲート１を通じＲ／Ｗ信号として供給される。さらにカ
ウンター回路の出力ＺＯ〜Ｚ３はそれぞれアドレス入力
バッファ１０２のオアゲート（オアゲート２〜オアゲー
ト５）を介し、行・列デコーダ１０３，１０４に供され
、またＺＯと２２との排他的オアゲー）１０５の出力が
データ入力となる。このカウンター回路１゜Ｏが動作し
たときの回路動作を第２図により説明する。
電圧の印加されているときはスタティックＥＣＬ Ｒ
ＡＭとして機能するが、ＤＩ４に例えば−４，５Ｖの電
圧が印加されると、入力レベル検知用の比較器ＣｏＭ１
の出力が低レベルとなる。比較器ＣＯＭＩの出力が低レ
ベルとなると、カウンター回路は入力ＷＥをクロック（
ＣＬＫ）信号としてカウンター動作し、出力信号を形成
する。またアントゲ−）ＡＮＤＩの出力は低レベルとな
りリードライトデータコントロール回路１０１へはカウ
ンター回路１００の最上位の出力ビット（Ｚ４）がオア
ゲート１を通じＲ／Ｗ信号として供給される。さらにカ
ウンター回路の出力ＺＯ〜Ｚ３はそれぞれアドレス入力
バッファ１０２のオアゲート（オアゲート２〜オアゲー
ト５）を介し、行・列デコーダ１０３，１０４に供され
、またＺＯと２２との排他的オアゲー）１０５の出力が
データ入力となる。このカウンター回路１゜Ｏが動作し
たときの回路動作を第２図により説明する。
ＷＥ（オーバーパー）端子に外部よりクロック信号を入
れると、カウンター回路１００は最下位の出力（ＺＯ）
より、最上位の出力Ｚ４を２進カウント出力し、それぞ
れアドレスＡＯよりＡ３に割り当てであるので、１６ヒ
ツトのメモリセルの番地が順次選択される。また最上位
の出力（Ｚ４）がＲ／Ｗ信号に割り当てであるので、書
き込みサイクルと読み出しサイクルが繰り返される。ま
た行デコーダ１０３側、列デコーダ１０４側に接続され
たそれぞれの最下位ビット信号の排他的オア信号をデー
タ入力としているので、メモリセルへの書込データは”
′１゛と＋ｌ□Ｉ＋が交互に書き込まれ、別表１に示す
とおりとなる。メモリセルの書込内容を別表１に示す様
に交互に書き込むとそれぞれのセルのとなりのセルのデ
ータ内容が逆となり、メモリセルのテストパターンとし
て、一般に使用されるテストパターンとなり、周辺セル
よりの干渉などのチエツクができる。この状態で出力信
号を監視すれば正常に動作しているか否かが分かる。な
おり０ＵＴＩ〜ＤＯＵＴ４の排他的論理和をとり監視す
れば１出力が誤動作をすれば排他的論理和の出力は低レ
ベル（０）となり、容易に異常動作していることが分か
る。
れると、カウンター回路１００は最下位の出力（ＺＯ）
より、最上位の出力Ｚ４を２進カウント出力し、それぞ
れアドレスＡＯよりＡ３に割り当てであるので、１６ヒ
ツトのメモリセルの番地が順次選択される。また最上位
の出力（Ｚ４）がＲ／Ｗ信号に割り当てであるので、書
き込みサイクルと読み出しサイクルが繰り返される。ま
た行デコーダ１０３側、列デコーダ１０４側に接続され
たそれぞれの最下位ビット信号の排他的オア信号をデー
タ入力としているので、メモリセルへの書込データは”
′１゛と＋ｌ□Ｉ＋が交互に書き込まれ、別表１に示す
とおりとなる。メモリセルの書込内容を別表１に示す様
に交互に書き込むとそれぞれのセルのとなりのセルのデ
ータ内容が逆となり、メモリセルのテストパターンとし
て、一般に使用されるテストパターンとなり、周辺セル
よりの干渉などのチエツクができる。この状態で出力信
号を監視すれば正常に動作しているか否かが分かる。な
おり０ＵＴＩ〜ＤＯＵＴ４の排他的論理和をとり監視す
れば１出力が誤動作をすれば排他的論理和の出力は低レ
ベル（０）となり、容易に異常動作していることが分か
る。
従って本実施例による半導体記憶装置は、装置の動作速
度に応じた帯域のあるパルスジェネレータよりの１入力
信号を半導体記憶装置に与え、複数の出力信号が一致し
ているかどうかを監視するだけで、高速な実使用サイク
ルでの試験ができる。
度に応じた帯域のあるパルスジェネレータよりの１入力
信号を半導体記憶装置に与え、複数の出力信号が一致し
ているかどうかを監視するだけで、高速な実使用サイク
ルでの試験ができる。
また、前述の実施例では複数の出力を有する半導体記憶
装置を取り上げているが、１出力のみの場合も内部カウ
ンター回路は外部よりＷＥ （オーバーパー）端子に与
えるクロック信号に同期して作動するので、複数の半導
体装置を併列に試験することｔ容易に試験できる。
装置を取り上げているが、１出力のみの場合も内部カウ
ンター回路は外部よりＷＥ （オーバーパー）端子に与
えるクロック信号に同期して作動するので、複数の半導
体装置を併列に試験することｔ容易に試験できる。
なお、高速動作の半導体装置のため回路の追加により、
装置自体の動作速度が遅くなっては意味がないが、特に
重要なアドレスアクセスタイムにおいてはアドレス入力
バッファがオア回路となるのみてゲート段数は増えずア
ドレス入力バッファ部の信号のｔｐｄに影響は与えない
。
装置自体の動作速度が遅くなっては意味がないが、特に
重要なアドレスアクセスタイムにおいてはアドレス入力
バッファがオア回路となるのみてゲート段数は増えずア
ドレス入力バッファ部の信号のｔｐｄに影響は与えない
。
策λ里上土
第３図は本発明の第２の実施例を示すブロック図である
。本実施例では第１の実施例におけるカウンター回路の
上位の出力ビットをさらに増やし、カウンター出力のＺ
Ｏ，Ｚ２．Ｚ５を排他的論理和構成としデータ入力とし
ている。この結果メモリセルに書き込まれる内容は別表
２．別表３に記すごとくになる。別表２の内容が書き込
み、読み出しが行われ、次に別表３の内容が書き込み、
読み出しが行われる。このことによって１メモリセルで
”１”、′”０”両方のデータが書き込み、読み出しが
なされるか否か交互に試験できる。
。本実施例では第１の実施例におけるカウンター回路の
上位の出力ビットをさらに増やし、カウンター出力のＺ
Ｏ，Ｚ２．Ｚ５を排他的論理和構成としデータ入力とし
ている。この結果メモリセルに書き込まれる内容は別表
２．別表３に記すごとくになる。別表２の内容が書き込
み、読み出しが行われ、次に別表３の内容が書き込み、
読み出しが行われる。このことによって１メモリセルで
”１”、′”０”両方のデータが書き込み、読み出しが
なされるか否か交互に試験できる。
［発明の効果］
以上説明したように本発明は、ＥＣＬ ＲＡＭ内部に
カウンター回路を設はメモリセルの番地の選択信号とす
ることでＥＣＬ ＲＡＭ自体の動作速度で試験するこ
とができる。また、メモリセルへの書込パターンを交互
情報とする事で不良の検出率を上げることもできる。
カウンター回路を設はメモリセルの番地の選択信号とす
ることでＥＣＬ ＲＡＭ自体の動作速度で試験するこ
とができる。また、メモリセルへの書込パターンを交互
情報とする事で不良の検出率を上げることもできる。
なお、半導体装置は初期不良を除くため製造行程内で高
温状態にして劣化を加速し、初期不良を除く加速試験を
行うことが一般的であるが、間欠性の不良については除
去が困難である。
温状態にして劣化を加速し、初期不良を除く加速試験を
行うことが一般的であるが、間欠性の不良については除
去が困難である。
本発明によれば複数の半導体装置でも、出力が一致して
いるか否かを監視するだけでよく、加速試験時にも間欠
性不良なども試験でき信頼性の高い半導体装置を供給で
きる。
いるか否かを監視するだけでよく、加速試験時にも間欠
性不良なども試験でき信頼性の高い半導体装置を供給で
きる。
（以下、余白）
別Ｉ
ＹＯＹＩ Ｙ２ Ｙ３
（以下、余白）
別ｉλ
ＹＯＹＩ Ｙ２ Ｙ３
（以下、余白）
肌衷ｌ
ＹＯＹＩ Ｙ２ Ｙ３
第１図は本発明の第１実施例を示すブロック図、第２図
は本発明の第１実施例の動作を説明するタイミング図、
第３図は本発明の第２実施例を示すブロック図、第４図
は従来例を示すブロック図である。 １００・・・・・・カウンタ回路、 １０１・・リードライトデータコントロール回路、１０
２・・・アドレス入力バッファ、 １０３・・・行デコーダ、 １０４・・・列デコーダ、 １０５・・・排他的オア。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
は本発明の第１実施例の動作を説明するタイミング図、
第３図は本発明の第２実施例を示すブロック図、第４図
は従来例を示すブロック図である。 １００・・・・・・カウンタ回路、 １０１・・リードライトデータコントロール回路、１０
２・・・アドレス入力バッファ、 １０３・・・行デコーダ、 １０４・・・列デコーダ、 １０５・・・排他的オア。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (2)
- （１）半導体記憶回路装置において、データ入力がデー
タ入力バッファとレベル比較回路とに並列接続され、上
記データのレベルがレベル比較回路の設定値を超えたと
き動作するカウンター回路を有し、カウンター回路の出
力とアドレス入力とがオアゲートを介してアドレス行デ
コーダおよびアドレス列デコーダに接続され、前記カウ
ンター回路の出力で行デコーダ側のアドレスバッファに
接続されたうちの最下位ビットと列デコーダ側のアドレ
スバッファに接続されたうちの最下位ビット出力との排
他的論理をとった信号とデータ入力信号とがオアゲート
を介してリードライトコントロール回路に接続され、リ
ードライト入力信号と、前記レベル比較回路の出力がア
ンド回路に供給され該アンド回路の出力が前記カウンタ
ー回路の出力ビットでアドレス入力バッファ回路に接続
された最上位出力ビット信号の次の上位出力ビットとが
オアゲートを介してリードライトコントロール回路に接
続されていることを特徴とする半導体記憶回路装置。 - （２）カウンター回路の出力ビット信号で行デコーダ側
のアドレスバッファに接続された最下位のビット信号と
、行デコーダ側のアドレスバッファに接続された最下位
のビット信号とリードライトデータコントロール回路に
オア回路を経て接続された信号の次の上位の出力ビット
信号とが排他的論理和がとられ、該信号とデータ入力信
号とが論理和構成されてリードライトコントロール回路
に接続されている特許請求の範囲第１項記載の半導体記
憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276616A JPH01118300A (ja) | 1987-10-30 | 1987-10-30 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276616A JPH01118300A (ja) | 1987-10-30 | 1987-10-30 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01118300A true JPH01118300A (ja) | 1989-05-10 |
Family
ID=17571922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276616A Pending JPH01118300A (ja) | 1987-10-30 | 1987-10-30 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01118300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631870A (en) * | 1994-09-13 | 1997-05-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory |
-
1987
- 1987-10-30 JP JP62276616A patent/JPH01118300A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631870A (en) * | 1994-09-13 | 1997-05-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory |
| US5808949A (en) * | 1994-09-13 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory |
| US5963491A (en) * | 1994-09-13 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory |
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