KR900008638B1 - 집적회로 - Google Patents

Abstract

내용 없음.

Description

집적회로

제1도는 본 기술에 따라 테스트 하기 위한 메모리 어레이 및 여러 회로도.

제2도는 논리 어드레스 및 물리적 영역을 도시하는 메모리 셀의 전형적인 설계도.

제3도는 두 반전기를 각각 구비한 정적 메모리 셀의 개략도.

제4도는 제2도의 설계에서 제3도의 셀에 대한 물리적인 전압 상태도.

본 발명은 메모리 어레이 및 이 메모리를 테스팅하는 역량을 갖는 집적회로에 관한 것이다.

"내장식 메모리" 또는 "특성응용 메모리"로서 참조된 논리회로로 집적된 메모리 어레이의 사용은 결과적으로 메모리 어레이의 테스트를 종래의 개별 메모리 집적회로(IC)보다 테스트 하기에 곤란하게 만든다. 이것은 메모리 어레이 자체로의 억세스가 제한된다는 사실에 크게 기인된다. 즉, 입/출력 단자는, 통상 IC가 수행하도록 의도된 논리 기능에 전용되어 메모리 어레이 자체는 사용자와 직접 억세스 가능하지 않다. 그러므로, 테스팅은 통상 완전한 테스트를 제공할 수 없는 개재(介在) 논리회로를 통해 데이타를 기억하고 검색하는 것으로 한정된다. 더우기 설사 에러가 검출되더라도, 논리회로 또는 메모리 어레이가 고장인지 아닌지가 종종 분명하지가 않다. 이러한 정보는 예를 들어, 새로운 설계를 디버깅할때와, 제조중의 처리 상태를 모니터링할때 매우 유용하다.

메모리 어레이 자체를 테스팅하는 한가지 기술은 메모리 어레이에만 전용된 직접회로상에 테스트 패드를 제공하는 것이다. 그러나, 이것은 결과적으로 집적회로 영역을 사실상 증가시켜, 비경제적으로 된다. 또한, 대규모 메모리 어레이를 테스팅하는데 필요로 되는 시간이 많이 소요된다. 또한, 실장 테스트는 웨이퍼 테스트 만큼 완전하지 않으므로, 실장 테스트시 고장을 검출하는 역량이 저하된다. 공지된 다른 기술은 어레이내에 기록된 공지된 순차로 테스트 비트를 발생하는 테스트 발생기를 직접회로에 포함하는 것이다. 테스트 비트는 어레이로부터 판독되어, 부호 인식회로에서 공지된 패턴과 비교된다. 그러나, 종래 기술은 사용된 부호들이 통상 매우 면밀하게 악조건으로 보이지 않기 때문에 희망하는 바대로 테스트를 완전하게 할 수 없다.

테스트회로가 메모리와 동일한 IC상에 포함되면, 테스트회로 또한 테스트 되어져야 한다. 그러나, 이것은 통상 종래 기술의 테스트 기술을 사용하여서는 매우 곤란하다. 최종적으로, 종래 기술의 부호 발생 및 인식회로의 통상적인 논리설계는 매우 규칙적이 아니다. 그러므로, 이러한 설계는 특히 회로를 블럭으로 그룹화하는 컴퓨터 보조설계(CAD) 기술이 사용될때는 분할이 곤란하다.

본 발명자들은 메모리 어레이를 포함한 직접회로로 수행되는 테스트 기술을 발명하였다. 테스트 정보는 물리적으로 인접한 메모리 영역에 검사기판 패턴을 형성하도록 순차 메모리 영역에 검사기판 패턴을 형성하도록 순차 메모리 워드 어드레스내에 기록된다. 교차 결합된 두 반전기를 갖는 정적 메모리 셀의 경우에 있어서, 반전기 각각은 메모리 영역인 것으로 고려된다. 메모리 어드레스 발생기는 각 영역에 적당한 테스트 비트를 제공하는데 사용될 수 있다. 예기된 데이타 발생기 및 비교기회로는 주어진 메모리 영역으로부터 판독된 정보를 상기 영역내에 기록된 정보와 비교하는데 사용될 수 있다. 교체로, 이러한 목적을 위하여 부호분석회로를 사용할 수 있다. 테스트 각각의 결과를 신호 표시하는데 사용된 테스트 플래그의 수를 감소시키기 위해 데이타 압축회로가 포함될 수 있다.

이하의 상세화된 기술은 메모리 어레이 및 메모리에 대해 자체 테스팅 역량을 갖는 집적회로에 관한 것이다. 스위 "응용특성" 메모리 또는 교체로 "내장식 메모리"로 참조되는 메모리를 만드는 다른 회로가 IC에 포함될 수 있다. 바람직하다면, 본 발명의 자체 테스트 역량은 개별(즉, 독립) 메모리 칩에 포함될 수 있다. 본 기술은 다비트 워드가 억세스되는 정적 메모리에 대하여 설명하고자 한다. 본 기술은 초기에는 메모리 어레이의 물리적 검사기판 패턴("1"과 "0"이 교대로)을 기록한다. 교차 결합된 셀을 갖는 정적 메모리의 경우에 있어서, 이것은 인접한 반전기의 전압 상태가 교체 패턴을 한정하도록 교체 패턴이 기록되어지는 것을 의미한다. 테스트 순서는 주어진 어드레스 영역으로부터(다비트를 구비할 수 있는) 정보를 판독하여 이 정보를 상기 영역에서 알려진 테스트 정보와 비교하는 것을 제공한다. 다음에 테스트는 메모리 어레이의 모든 메모리 어드레스 영역이 테스트 될때까지 그 다음 메모리 어드레스 등등에 대해 수행된다. 테스트는 바람직하다면, 역방향(즉, 최종 메모리 어드레스 영역에서 개시)으로 반복될 수 있다. 이러한 순차적 판독 및 비교 기술은 정보를 예기된 테스트 값과 비교하는 회로내로 전체 메모리 어레이(또는 대부분)를 판독 출력하는 종래 기술과는 대조적이다.

본 기술에 있어서, 고장 검출은 다음의 테스트 조건에 의해 제공되는데, 즉 조건 1 : 셀 각각이 0에서, 1, 1에서 0으로 전이되어 이들 전이 후에 판독된다. 조건 2 : (물리적인 설계에서)인접한 셀 i 및 j의 모든 쌍에 대해, 테스트는 셀 i를 1로, 셀 j를 0으로, 셀i를 0으로, j를 1로 기록하여 이들 기록 후에 각각 판독한다. 이러한 기록 순차로 여기서 참조된 소위 "검사기판" 패턴이 발생된다. 조건 3 : 논리 1 및 0를 기록한후 메모리 셀 각각이 두번 판독된다. 조건 4 : 임의 메모리 워드가 기록되며 인접한 입력 데이타 라인의 모든 쌍에 대해 상이한 논리값(즉, 01 및 10의 쌍)을 갖는 데이타로 판독된다. 이들 조건은 이하 기술되어질 비교기를 테스트한다.

아직도 다른 조건들이 부과될 수 있다. 예를 들어, 셀에 기록 후에, 셀을 판독하기 전에 보유시간 지연이 포함될 수 있다. 이것은 정적 메모리를 동적 메모리로서 만드는 개방 콘덕터를 테스트하며, 동적 메모리의 경우에 있어서는 캐패시터 보유시간을 테스트한다.

제1도를 살펴보면, 통상적인 랜덤 억세스 메모리 설계가 도시되어 있으며, 메모리 어레이는 다수의 세그멘트로 분할된다. 각각의 세그멘트는 복수의 인접 열을 포함한다. 주어진 판독 또는 기록 억세스 동작 동안 세그멘트 각각으로부터 단일 열이 선택된다. 그러므로, 도시된 설계는 4비트 억세스용이며, 본 기술을 임의수의 다비트 또는 이하에서 기술된 바와 같이 단일 비트만을 동시에 억세싱하는 설계에 유용하다. 주어진 메모리 어드레스에서 억세스된 정보는 여기서는 "워드"로서 참조되어 여기서는 4비트 워드가 도시되어 있다. 주어진 워드를 선택하기 위하여, 어드레스 입력회로는 어드레스 비트(A3…A5)를 행 디코더에 공급하여 특정의 한 행을 선택하며, 또한 어드레스 비트(A1…A2)를 열 디코더에 공급하여 각 세그멘트로부터 유일의 열을 선택한다. 선택된 행 및 열의 교차점은 물리적 설계에서 워드의 위치를 결정한다. 제2도에서는 워드 어드레스에서 물리적 워드 영역으로의 한가지 가능한 데이타 맵핑 기법이 도시된다. 어드레스(ADD)가 표시되며, 이들 각각의 어드레스는 4개 비트(D1…D4)를 구비한다. 예를 들어, ADD5는 행 WZ, 열(4, 8, 12 및 16)에 물리적으로 위치된다. 이하의 기술은 제2도의 맵핑에 대하여 설명하기로 하며, 다른것도 가능하다.

본 발명은 교차 결합된 반전기를 갖는 메모리 셀의 경우에 있어서, 초기에 메모리 어레이내에 기록된 검사기판 테스트 패턴은 셀 단독에 의해서 보다는 반전기의 영역에 의해 한정된다. 예를 들어, 제3도를 참조해보면, 두개의 6트랜지스터 "전(全) CMOS" 정적 메모리 셀이 도시되며, (두개의 부하 저항을 포함하는) 4트랜지스터 정적 셀이 본 발명의 목적에 필적한다. 셀은 인접열(3 및 4) 및 공통행(1)에 위치된다. 셀 각각은 교차 결합된 두 반전기를 구비하는데, 트랜지스터(302 내지 303) 및 (304 내지 305)가 반전기 INV1 및 INV2 각각을 형성한다. 반전기는 교차 결합됨으로써 쌍안정 전압 상태가 발생되어 노드(307)가 하이이면, 노드(308)는 로우이고, 또한 이의 역도 성립된다. 노드(307)가 억세스 트랜지스터(301)를 통해 "참" 비트라인 D1에 의해 억세스되는 반면, 노드(308)는 억세스 트랜지스터(306)를 통해 "상보" 비트라인

에 의해 억세스 된다. 반전기 INV2가 인접 메모리 셀의 반전기 INV3에 물리적으로 인접된다는 것에 주목된다. 그러므로, 본 발명의 기술에 따라 검사기판 패턴을 어레이내에 기록함에 있어서, 노드(308)는 노드(309)와 반대 전압 상태로 된다. 이것은 주어진 셀의 기억된 메모리 상태가 "참"비트라인으로 억세스된 노드에 의해 한정된다는 것을 고려해보면, 도시된 인접한 두 셀에 "1"을 기록하거나 또는 두 셀에 "0"을 기록함으로써 달성된다. 동적 메모리 셀 어레이는 또한 노드를 반대 전압 상태로 발생하는 교차 결합된 트랜지스터를 사용하는 동적 셀을 포함하여 본 기술로 테스트 될 수 있다.

전체 행을 따라 도시된 바와 같이 "참" 및 "상보" 비트라인의 패턴이 연속되면, 셀의 전체 행은 모두 "1" 또는 교체로 모두 "0"으로 논리적으로 기록되어 행(제3도에서 도시된 바와 같이 수평축)을 따라 전압 상태의 희망 물리적 검사기판 패턴을 얻게 된다. 그러나, 임의 메모리 설계에 있어서, "참" 및 "상보" 비트라인은 도시된 대칭 A-A의 축을 따라 택해진 바와 같이 인접 셀 간에서의 미러 영상이다. 그러므로, 이러한 설계에 있어서, 주어진 행의 셀은 논리 "1" 및 "0"으로 교대로 기록되어 행을 따라 물리적 반전기 영역에서 검사기판 전압 패턴을 얻는다. 물리적 검사기판 패턴을 얻기 위해서는 셀내에 기록된 논리정보를 대응하게 변경함으로써 비트라인의 다른 장치도 가능하다. 또한, 검사기판을 얻기 위하여, 제3도에서 도시된 바와 같이 기억된 전압 상태가 수직축에서 교체된다는 것에 주목된다. 즉, (도시된 바와 같이 행(1) 아래의)행(2)의 셀은 행(1)에서의 것과 반대 전압 상태를 갖는다. 그러므로, 만일 모든 논리 "1"이 행(1)에 기억되면, 모든 논리 "0"은 행(2)에 기억되며, 나머지 행에 대해서도 같다. 제2도의 장치 및 제3도의 메모리 셀에 대한 기억된 전압 상태를 제4도에서 도시하며, 여기서 각 반전기의 상태가 표시된다. 참 비트라인에 의해 억세스되는 반전기는 각 메모리 셀에 대하여, "마스터"(M)로 참조되며, 보수 비트라인으로 억세스되는 반전기는 "슬레이브"(S)로 참조된다.

검사기판 패턴에서의 어레이를 초기화한 후에, 어레이는 반전 패턴("반전 검사기판")으로 기록되며, 여기서 어레이를 통한 후속 통과에서 1 및 0이 상호 교환된다. 이것은 각 셀에 대하여 0 및 1 상태간의 전이의 테스팅을 제공한다. 다음에 역방향으로 후속 통과는 셀내에 초기 검사기판 패턴을 기록하여, 순방향의 테스트에 영향을 끼칠 수 있는 반대측상의 인접 셀에 의해 영향을 받을 수 있는 전이를 검사한다.

상기 조건을 달성하는 판독 및 기록 동작의 적합한 순서는 다음과 같으며, 여기서 한쌍의동작(예를 들어 기록-판독)은 동작이 그 다음 어드레스로 이동하기 전에 주어진 워드 어드레스에 대해 수행된다는 것을 의미한다. 즉, 어드레스 계수기는 순방향으로는 1디지트 만큼 증가되며, 역방향으로는 1디지트 만큼 감소된다. 그러므로, 판독 또는 기록은 예시된 경우에 있어서 4비트를 억세스한다. 도시된 바와 같이, 제1메모리 어드레스로부터 시작(순방향), 또는 최종 메모리 어드레스로부터 시작(역방향)하여 전체 메모리 어레이를 통하는 수개 통과에서 테스트가 수행된다. "제 1" 메모리 어드레스는 통상 0…0어드레스인 것으로 고려되며, "최종" 메모리 어드레스는 1…1 어드레스인 것으로 고려되지만, 이들 표시는 본 발명에 관한한은 반대로 될 수 있다. 또한 초기의 검사기판 패턴은 1 또는 0으로 시작될 수 있다.

[표]

[자체테스트 순서]

다른 동작이 희망하는 바대로 순방향 또는 역방향으로 부가될 수 있다. 이러한 순서에서 중요한 한 특징은 "이중 판독"이며 여기서 두 판독 동작은 주어진 메모리 워드에 대해(개재 기록 동작없이) 순차로 수행된다. 이 이중 판독은 판독 동작 자체가 워드에 기억된 정보에 영향을 미치는지를 판단하는 테스트를 제공한다. 바람직하다면 부가 판독(예를 들어 3중 판독)이 제공될 수 있다.

동시에 한 메모리 어드레스에 대해 동작하는 중요한 특징은 이 영역에서 판독 출력된 정보가 상기 영역내에 기록된 정보와 쉽사리 비교될 수 있다는 것이다. 더우기, 순차 메모리 영역에서 동작을 수행함으로써, 워드 어드레스 및 워드내에 기록된 테스트 정보는 어드레스 계수기에 의해 쉽사리 발생될 수 있다. 제1도를 다시 참조해보면, 어드레스 레지스터는 자체 테스트 모드일때 어드레스 계수기로서 동작한다. 판독/기록 레지스터(C1) 및 제어 레지스터(C2…C4)는 시스템 클럭의 제어하에서 판독 또는 기록 테스트 동작이 수행되는지를 판단한다. 어드레스 비트 A1…A5는 테스트 동안 메모리 어레이를 통해 희망 어드레스 순차를 발생하도록 증가(또는 감소)된다. 더우기, 제어 레지스터 비트 C2, C3 및 C4는 상기 표의 5개 메모리 테스트 동작중 어느 동작이 처리되는지를 판단하는데 사용된다. 데이타 입력 발생기는 각 워드(도시된 경우에 있어서는 워드당 4비트)내로 판독 입력된 실제 테스트 데이타를 발생하며, 반면에 예기된 데이타 발생기는 비교기에서 비교하기 위해 동일 테스트 워드를 제공한다. 예기된 데이타 발생기 기능은 데이타 입력 발생기와 조합될 수 있다. 그러나, 이들은 데이타 입력 발생기의 자체 검사를 제공하도록 바람직하게 분리된다. 비교기는 판독 동작 동안 메모리 어레이에서 판독 출력된 테스트 워드의 각 비트에 대한 비교를 제공한다.

만일 비트가 예기된 데이타 발생기로부터의 것들과 동일하다면, "통과" 신호가 비교기로부터 전송되며, 만약 그렇지 않다면, "실패" 신호가 전달된다. 비교기의 출력은 적합한 실시예에서 데이타 압축회로로 전달되어, 만일 테스트 워드중 임의 워드가 전체 어레이에서 실패하면, "플래그"가 "실패" 상태로 셋트되어 집적회로의 외부 단자에 공급된다. 이러한 방법으로, 자체 테스트는 바람직하게 집적회로가 실장되어 시스템에서 동작한 후에라도 처리될 수 있다. 비교기와 서로 인접한 모든 데이타에 대한 전체 테스팅을 허용하는 테스트회로에 의해 테스트가 추가로 제공될 수 있다. 이러한 테스트는 워드에서 0의 각 비트 위치에 대해 기록 및 판독되는 데이타 워드에서 논리 1의 필드를 통해 논리 0를 이동시킨다. 이 테스트 다음에 데이타 워드에서 논리 0의 필드을 통해 논리1을 이동시키는 상응하는 테스트가 후속된다.

여기서 도시된 테스트 비교기에 대한 대안으로서, 부호 분석 기법이 사용될 수 있다. 이러한 경우에 있어서, 테스트하에서 워드의 각 판독은 레지스터의 사전 내용으로 논리 "OR"을 수행한 후에 테스트 레지스터에 정보를 위치 설정한다. 다음에 테스트 레지스터의 각 비트는 테스트회로와 같은 동일 칩 또는 외부 칩일수 있는 판독 전용 메모리(ROM)에 기억될 수 있는 예기치와 비교된다. 따라서, 테스트 레지스터를 검사하기 전에 수개 워드를 조합함으로써, 테스트 데이타는 이러한 경우에 있어서 "압축"되어, 테스트하에서 워드의 전체 판독 출력보다 비교적 적은 비트만이 검사를 필요로하게 된다.

Claims (11)

1. 메모리 셀 어레이와 공급된 각 워드 어드레스에 대해 상기 어레이의 정보 워드를 억세싱하는 어드레스 디코딩회로를 구비하는 집적회로에 있어서, 상기 직접회로는 또한 상기 디코딩회로에 순차 워드 어드레스를 공급하는 어드레스 계수기 수단과, 상기 어레이의 물리적 인접 메모리 영역내에 논리 1 및 0이 교대하는 테스트 전압 상태의 검사기판 패턴을 발생하도록 테스트 정보를 각 워드내에 기록하는 수단과, 워드에 테스트 정보를 기록한 후에 각 워드를 판독하는 수단과 상기 어레이내의 워드로부터 판독된 테스트 정보를 압축하는 수단을 포함한 자체 테스트회로를 구비하는 것을 특징으로 하는 집적회로.
2. 제1항에 있어서, 상기 어레이의 물리적으로 인접한 메모리 영역내에 1과 0이 교대하는 역 검사기판 패턴을 기록하는 수단을 또한 구비하는 집적회로.
3. 제1항에 있어서, 주어진 워드내로의 개재 기록 동작없이도 적어도 두번 이상 주어진 워드로부터 테스트 정보를 판독하는 수단을 또한 구비하는 집적회로.
4. 제1항에 있어서, 상기 어드레스 계수기는 제1메모리 워드 어드레스에서 시작하여 최종 메모리 어드레스에서 종료하는 어드레스의 적어도 하나 이상의 순방향 어드레스 테스트 순차 및, 최종 메모리 워드 어드레스에서 시작하여 제1메모리 워드 어드레스에서 종료하는 어드레스의 적어도 하나 이상의 역방향 어드레스 테스트 순차를 제공하는 집적회로.
5. 제1항에 있어서, 상기 자체 테스트회로는 기록-판독 순방향, 판독-기록 순방향, 판독-판독 순방향, 판독-기록 역방향, 판독-판독 역방향으로 구비하는 주어진 워드 어드레스 방향으로 테스트 동작을 제공하는 집적회로.
6. 제1항에 있어서, 워드내로 테스트 정보를 기록하는 상기 수단은 상기 어드레스 계수기 수단으로 제어되는 집적회로.
7. 제1항에 있어서, 각 워드는 다수의 메모리 셀을 구비하는 집적회로.
8. 제1항에 있어서, 각 메모리 셀은 한쌍의 교차 결합된 반전기를 구비하는 정적 메모리 셀인 집적회로.
9. 제1항에 있어서, 각 메모리 셀은 한쌍의 교차 결합된 트랜지스터를 구비하는 동적 메모리 셀인 집적회로.
10. 제1항에 있어서, 예기 데이타 발생기와 각 워드로부터 판독된 테스트 데이타를 상기 예비 데이타 발생기에 의해 발생된 데이타와 비교하는 비교기를 구비하는 집적회로.
11. 제1항에 있어서, 각 워드로부터 판독된 테스트 데이타가 정확한지를 판단하는 부호 분석회로를 구비하는 집적회로.

Images