JP3237579B2

JP3237579B2 - メモリテスト回路

Info

Publication number: JP3237579B2
Application number: JP21351997A
Authority: JP
Inventors: 康夫小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-07
Filing date: 1997-08-07
Publication date: 2001-12-10
Anticipated expiration: 2017-08-07
Also published as: KR100371047B1; US6317851B1; KR19990023432A; JPH1166899A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩのメモリテ
スト回路に関し、特に、ロジックーメモリ混載型のＬＳ
Ｉのメモリ部のテストタイムを削減するためのメモリテ
スト回路に関する。

【０００２】

【従来の技術】半導体テクノロジーの進歩に伴い、半導
体集積回路（ＬＳＩ）の性能は年々向上してきており、
ＭＰＵ（マイクロプロセッサ）の内部動作周波数は現在
数１００ＭＨｚクラスまできている。しかしながら、Ｍ
ＰＵとメモリＬＳＩとの間のバスの周波数は、プリント
基板上配線の遅延時間などの制約から、数１０ＭＨｚ
と、ＭＰＵの内部周波数よりも低速にせざるを得なくな
っている。バスのデータ転送速度を向上させるため、バ
ス幅（バス線の本数）を広げることも、行われてきてい
るが、プリント基板設計の難しさやパッケージの端子数
（ピン数）増加などの制約がある。以上の背景から、近
年、ＭＰＵ−メモリ混載型のＬＳＩが、相次いで発表さ
れてきている（参考文献：日経マイクロデバイス１９９
６年３月号４８頁、他）。

【０００３】一般に、混載ＬＳＩでは、バス線が短くな
るため、バス周波数を高速化できる。また、バス幅を広
げることも容易である。すなわち、システムの速度性能
の向上が実現できる。なお、現在までに発表されている
ＭＰＵ−メモリ混載ＬＳＩでは、数Ｍ〜数１０Ｍビット
のＤＲＡＭ（ダイナミックＲＡＭ）を搭載している。今
後、半導体微細化技術の進展に従って、この搭載メモリ
容量は大きくなると考えられる。その場合に、メモリ部
のテストを短時間で行う工夫がますます重要になってき
るものと推測される。

【０００４】図１１乃至図１５に、従来のメモリテスト
回路技術を、ＭＰＵ−メモリ混載ＬＳＩに搭載した場合
の一例を示す。図１１のＭＰＵ−メモリ混載ＬＳＩは、
大きく分けて、ＭＰＵ部８０１とメモリ部８０２とから
構成されている。メモリ部８０２は、１Ｍワード×１０
２４ビット構成（記憶容量：１Ｇビット）のダイナミッ
クＲＡＭである。したがって、メモリ部８０２とＭＰＵ
部８０１との間では、１０２４本のデータバス線（ＢＵ
Ｓ₀〜ＢＵＳ₁₀₂₃）によって、データのやり取りが行わ
れる。

【０００５】メモリ部８０２をテストするための回路部
分は、選択信号発生回路８０３、ＴＥ１（ＴｅｓｔＥ
ｎａｂｌｅ１）、／ＲＡＳ（ＲｏｗＡｄｄｒｅｓｓ
Ｓｔｒｏｂｅ）、／ＣＡＳ（ＣｏｌｕｍｎＡｄｄｒ
ｅｓｓＳｔｒｏｂｅ）、／ＷＥ（ＷｒｉｔｅＥｎａ
ｂｌｅ）の各入力信号用の４台の入力バッファ回路８０
４、アドレス入力信号ａ₀〜ａ_n用のｎ＋１台のレジス
タ付き入力バッファ回路８０５、Ｉ／Ｏ₁〜Ｉ／Ｏ₈用
の８台の入出力バッファ回路８０６、制御信号発生回路
８０７、選択信号ＳＷ₀〜ＳＷ₁₂₇により制御される、
１２８×８＝１０２４台のＢＵＳ−Ｉ／Ｏ’間スイッチ
回路から構成される。ここで、／ＲＡＳ、／ＣＡＳ、／
ＷＥは、それぞれ、ＲＡＳバー、ＣＡＳバー、ＷＥバー
を表すものとする。以下、信号名又は端子名の前の
“／”は、同様の意味で用いるものとする。

【０００６】まず、テストイネーブル入力信号ＴＥ１
は、メモリテストモードを設定するための信号である。
ＴＥ１信号は、図１３のように、インバータ２段からな
る入力バッファ回路８０４を介して、テストイネーブル
バッファ信号ＴＥ１’を作って関係回路に伝達される。
ＴＥ１の機能としては、ＴＥ１＝“Ｈ”でメモリテスト
モード、ＴＥ１＝“Ｌ”で通常動作モードを設定するも
のである。ＴＥ１＝“Ｈ”では、ＭＰＵ部８０１のＢＵ
Ｓ及び駆動バッファをハイインピーダンス状態にし（具
体的回路は省略）、選択信号発生回路８０３を活性化す
る。図１２に示すように、選択信号発生回路８０３は、
ブロックアドレス入力信号Ａ₀〜Ａ₆を入力とするデコ
ーダ回路である。したがって、Ａ₀〜Ａ₆の“Ｈ”又は
“Ｌ”レベルの組み合わせで定まる、あるＳＷ_iが
“Ｈ”になる。なお、当然ながら、残りのＳＷ₀〜ＳＷ
_i-1，ＳＷ_i+1〜ＳＷ₁₂₇は、全て“Ｌ”のままであ
る。

【０００７】２端子スイッチ回路は、図１６の回路で定
義されているから、あるＳＷ₁が“Ｈ”になることによ
って、１０２４台のＢＵＳ−Ｉ／Ｏ’間スイッチ回路の
内の８台だけがオンになる。例えば、ＳＷ₁が“Ｈ”に
なった場合は、ＢＵＳ₈−Ｉ／Ｏ₁’間、ＢＵＳ₉−Ｉ
／Ｏ₂’間、…、ＢＵＳ₁₅−Ｉ／Ｏ₈’間の各スイッチ
（計８台）がオンになる。

【０００８】／ＲＡＳ入力信号、／ＣＡＳ入力信号、／
ＷＥ入力信号は、それぞれ入力バッファ回路８０４を介
した後、制御信号発生回路８０７に入力される。そし
て、ライト制御信号ＷＥ’、データ出力活性化信号ＤＯ
Ｅ、内部クロック信号ＣＬＫ、などが発生される。

【０００９】アドレス入力信号ａ₀〜ａ_nは、図１４の
ように、レジスタの付いている入力バッファ回路８０５
を介した後、メモリ部８０２の中のデコーダ回路（具体
的回路は省略）に入力される。メモリ部８０２が、１Ｍ
ワード×ｌ０２４ビット（総記憶容量：１Ｇビット）の
メモリセルアレイを含むとすると、アドレスバッファ信
号ａ₀’〜ａ_n’によって、１Ｍワードの内の１ワード
が選択される。ところで、１Ｍ＝２²⁰であるから、アド
レス入力信号としては２０個必要である。したがって、
ａ_nのｎの値は１９となる。ただし、通常のＤＲＡＭ製
品で採用されているアドレスマルチプレクス方式を、本
従来例の全てのアドレス入力信号に対し適用できるとす
れば、２０個の半分の１０個で済む。この場合、ｎ＝９
となる。

【００１０】８個のデータ入出力信号Ｉ／Ｏ₁−Ｉ／Ｏ
₈は、図１５に示すデータ入出力バッファ８０６を介し
て、Ｉ／Ｏバス線Ｉ／Ｏ₁’−Ｉ／Ｏ₈’とデータのや
り取りが行われる。

【００１１】以上の説明からわかるように、本従来例で
は、テストイネーブル入力信号ＴＥ１を“Ｈ”にした状
態で、ブロックアドレス入力信号Ａ₀〜Ａ₆を与えるこ
とにより、あるＳＷ_iが“Ｈ”になって、１０２４個の
バス線の内の８個のバス線ＢＵＳ８_8i〜ＢＵＳ_8i+7（ｉ
＝０、１、…、１２７）だけが、Ｉ／Ｏバス線Ｉ／
Ｏ₁’〜Ｉ／Ｏ₈’と導通する。この状態で、各入力信
号ａ₀〜ａ_n、／ＲＡＳ、／ＣＡＳ、／ＷＥ、Ｉ／Ｏ₁
〜Ｉ／Ｏ₈の組み合わせを時系列で順次与えることで、
メモリ部全体の１／１２８の領域のテストが実行でき
る。上記のテストを、ｉを０から１２７まで順次変更し
て行うことにより、メモリ部８０２全体のテストが行わ
れる。

【００１２】例えば、上述のテストを、テスト条件：マ
ーチングパターン、サイクル時間２００ｎｓ（ナノ秒）
にて実行すると、トータルテストタイムＴは以下のよう
になる。なお、マーチングパターンのパターン長は、６
Ｎ（Ｎ：ワード数）とした。

【００１３】Ｔ＝２００×１０^-9×（６×１０４８５７
６）×１２８＝１６１（秒）

【００１４】すなわち、メモリ部８０２をテストするの
に要する時間は、１６１秒である。

【００１５】

【発明が解決しようとする課題】従来技術の問題点は、
テストタイムが長いという点である。例えば、１００秒
以上もかかるという点である。その理由は、全てのメモ
リ部に対して、フルにテストしているためである。

【００１６】

【発明の目的】本発明の目的は、テストタイムを十分小
さくするとともに、不良の場合にはその不良箇所の特定
もできるような、メモリテスト回路を提供することにあ
る。

【００１７】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明のメモリテスト回路では、複数個に分割さ
れたメモリセルアレイと、個々の分割されたメモリセル
アレイからそれぞれ引き出されたデータバス線を有する
ＬＳＩにおいて、データバス線の個数（Ｍ）がテスト用
データ入出力端子の個数（Ｎ）の２倍以上になってお
り、テスト用データ入出力端子とデータバス線の間の経
路上に、データの切り替り周期の異なる複数個のストラ
イプデータパターンを発生するストライプデータパター
ン発生回路と、データコンペア回路とを設けたことを特
徴としている。

【００１８】また、本発明のメモリテスト回路は、次の
〜のいずれか一つ又は二つ以上を組み合わせたもの
を上記構成に加えてもよい。．前記データバス線と前
記ストライプデータパターン発生回路の間に同一データ
発生回路を設け、前記データバス線と前記データコンペ
ア回路の間に第２のデータコンペア回路を設ける。．
前記データコンペア回路に、ストライプデータコンペア
機能を設ける。．前記ストライプデータパターンの種
類数をＭ、データバス線数をテスト用データ入出力端子
数で割った数をＮとした場合、Ｍ＝ｌｏｇ₂Ｎとなるよ
うにし、ストライプデータパターンは、データの切り替
わりが、１個毎、２個毎、４個毎、…、Ｎ／２個毎とな
るように設定する。．前記ストライプデータパターン
発生回路及び前記ストライプデータコンペア機能のある
データコンペア回路は、それぞれ、インバータとスイッ
チからなるパターン選択回路を複数個含んでいる。．
前記スイッチの選択信号を、テスト用ブロックアドレス
信号を入力とする回路の出力信号とする。．前記テス
ト用ブロックアドレス信号の個数をＰ、前記スイッチの
選択信号の個数をＱとした時、Ｐ＝ｌｏｇ₂Ｑとなるよ
うに、前記テスト用ブロックアドレス信号を入力とする
回路を構成する。．前記ストライプデータパターンだ
けでなく、オール“１”データパターン及びオール
“０”データパターンも、発生し、かつコンペアする。
．テスト用シリアル制御信号を入力とし、前記テスト
用ブロックアドレス信号を出力とし、シフトレジスタを
含んでいる回路を有する。

【００１９】

【発明の実施の形態】図１乃至図４に、本発明の第１実
施形態のメモリテスト回路を示す。図１は全体ブロック
図、図２はストライプデータ発生／コンペア回路図、図
３は同一データ発生／コンペア回路図、図４はストライ
プ信号発生回路図である。

【００２０】本実施形態のメモリテスト回路は、前述の
従来例の構成に、ストライプ信号発生回路１０３、スト
ライプデータ発生／コンペア回路１０１、同一データ発
生／コンペア回路１０２、第２テストイネーブル入力信
号ＴＥ２（ＴｅｓｔＥｎａｂｌｅ２）等が追加され
たものである。

【００２１】まず、ストライプ信号発生回路１０３は、
図４に示すように、ブロックアドレスバッファ信号
Ａ₀’〜Ａ₆’を入力し、ストライプ信号Ｓ０〜Ｓ１２
７を出力する。ここで、Ａ₀’〜Ａ₆’は、図１２に示
すように、ブロックアドレス入力信号と同相のバッファ
信号である。

【００２２】図４に示すように、各ブロックアドレスバ
ッファ信号Ａ₀’〜Ａ₆’は、インバータとＮＡＮＤゲ
ートとからなる回路によって、修飾ブロックアドレス信
号Ａ₀”〜Ａ₆”に変換される。同図からわかるよう
に、Ａ_i’＝“Ｈ”の場合は、Ａ_i”＝“Ｈ”、／
Ａ_i”＝“Ｌ”となるが、Ａ_i’＝“Ｌ”の場合には、
Ａ_i”＝“Ｈ”、／Ａ_i”＝“Ｈ”となる。例えば、Ａ
₀’＝“Ｈ”とし、ｉ≧ｌの全てのＡ_i’＝“Ｌ”と設
定した場合、Ａ₀”＝“Ｈ”、／Ａ₀”＝“Ｌ”で、ｉ
≧１の全てのＡ_i”＝“Ｈ”、／Ａ_i”＝“Ｈ”とな
る。したがって、ｉ≧ｌのＡ_i”及び／Ａ_i”がゲート
入力される、ＮチャネルＭＯＳトランジスタ全て（同
図、ＭＮ４１０〜ＭＮ４６０、ＭＮ４１１〜ＭＮ４６
１、…、ＭＮ４１１２７〜ＭＮ４６１２７）は、オン状
態になる。すなわち、ストライプ信号Ｓ０、Ｓ１、…、
Ｓ１２７のレベルは、Ａ₀”又は／Ａ₀”がゲート入力
されるＭＯＳトランジスタのみ（同図、ＭＮ４００、Ｍ
Ｎ４０１、…、ＭＮ４０１２７）で決まる。

【００２３】具体的に説明する。ＮチャネルＭＯＳトラ
ンジスタＭＮ４００〜ＭＮ４０１２７のゲート電極へ
は、図４のように、Ａ₀”と／Ａ₀”とが交互に入力さ
れている。したがって、Ａ₀”＝“Ｈ”、／Ａ₀”＝
“Ｌ”であるから、ＭＮ４００がオン、ＭＮ４０１がオ
フ、ＭＮ４０２がオン、…、ＭＮ４０１２６がオン、Ｍ
Ｎ４０１２がオフになる。ところで、ＰチャネルＭＯＳ
トランジスタＭＰ４００のオン抵抗は、７個のＮチャネ
ルトランジスタ、ＭＮ４００、ＭＮ４０１、ＭＮ４０
２、…、ＭＮ４０６の直列回路のオン抵抗より十分大き
くなるように設計する。ＭＰ４０１、ＭＰ４０２等も同
様に設計する。このように設計することにより、ストラ
イプ信号は、Ｓ０＝“Ｌ”、Ｓ１＝“Ｈ”、Ｓ２＝
“Ｌ”、…、Ｓｌ２６＝“Ｌ”、Ｓ１２７＝“Ｈ”とな
る。すなわち、ストライプパターンとしては、周期２の
ＬＨＬＨＬＨＬＨ…ＬＨＬＨのパターンが得られる。

【００２４】同様に、Ａ₁’＝“Ｈ”で、ｉ≠１の全て
のＡ_i’＝“Ｌ”の場合には、Ａ₁”＝“Ｈ”、／
Ａ₁”＝“Ｌ”で、ｉ≠ｌの全てのＡ₁”＝“Ｈ”、／
Ａ_i”＝“Ｈ”となり、結果として、ストライプ信号
は、Ｓ０＝“Ｌ”、Ｓ１＝“Ｌ”、Ｓ２＝“Ｈ”、…、
Ｓｌ２６＝“Ｈ”、Ｓ１２７＝“Ｈ”となる。すなわ
ち、ストライプパターンとしては、周期４のＬＬＨＨＬ
ＬＨＨ…ＬＬＨＨとなる。

【００２５】以下、同様にして、Ａ_i”のｉが増えるに
従い、周期８、１６、…のストライプパターンが得ら
れ、Ａ₆”においては、周期１２８のＬＬＬＬＬ…ＬＬ
ＨＨ…ＨＨＨＨ（連続６４個のＬ＋連続６４個のＨ）に
なる。

【００２６】なお、本実施形態のストライプ信号発生回
路１０３では、図４に示したように、各Ｓｉ信号発生段
に、オン抵抗の大きなノーマリオンのＰチャネルＭＯＳ
トランジスタを用いているが、この代わりに、直列接続
されているＮチャネルＭＯＳトランジスタと同一個数
分、Ｐチャネルトランジスタを並列に設けることによっ
て、ＣＭＯＳ構成とすることも可能である。ＣＭＯＳ構
成の場合、素子数は増えるが、貫通電流が無くなるとい
う利点がある。

【００２７】図２に示す、ストライプデータ発生／コン
ペア回路１０１は、主に上述のストライプ信号Ｓ０、Ｓ
１、Ｓ２、…、Ｓ１２６、Ｓ１２７によって制御され
る。

【００２８】図２から明らかなように、第２テストイネ
ーブル入力信号ＴＥ２を“Ｈ”レベルにすることによっ
て、ストライプデータ発生／コンペア回路１０１の全体
は活性化される。また、図２において、回路２０３及び
回路２０４は、図１８で定義される、トライステートバ
ッファ回路である。したがって、図２から明らかなよう
に、ＴＥ２＝“Ｈ”の状態で、ライト制御信号ＷＥ’が
“Ｈ”になると、ストライプデータ発生回路２０１が活
性化され、データコンペア回路２０２が不活性化され
る。逆に、ＴＥ２＝“Ｈ”の状態で、ライト制御信号Ｗ
Ｅ’が“Ｌ”になると、ストライプデータ発生回路２０
１が不活性化され、データコンペア回路２０２が活性化
される。

【００２９】最初に、ＴＥ２＝“Ｈ”、ＷＥ’＝“Ｈ”
の場合について述べる。この場合は、Ｉ／Ｏバス線Ｉ／
Ｏ₁’からバッファされた節点Ｎ２０１から、複数のイ
ンバータ・スイッチ回路セットに、書き込みデータ信号
は伝達される。ここで、スイッチ回路は、３端子タイプ
であるから、図１７で定義されている。もし、ストライ
プ信号が周期２の信号、ＬＨＬＨＬＨ…ＬＨＬＨである
とすると、Ｓｉ（ｉ＝０、ｌ、…、１２７）のｉが増え
るにつれて、図２に示したように、スイッチは交互に
“下側節点と接続”・“上側節点と接続”を繰り返して
いくパターンになる。したがって、節点Ｎ２０１に対し
て、節点Ｎ２１０は同相、節点Ｎ２１１は逆相、節点Ｎ
２１２は同相、…、節点Ｎ２１１２６は同相、節点Ｎ２
１１２７は逆相となる。また、同図から明らかなよう
に、節点Ｎ２１０と中間バス線ＢＵＳ₀’は同相、節点
Ｎ２１１と中間バス線ＢＵＳ₁’は同相、…である。以
上から、Ｉ／Ｏ₁’＝“Ｌ”なら、ＢＵＳ₀’＝
“Ｌ”、ＢＵＳ₁’＝“Ｈ”、ＢＵＳ₂’＝“Ｌ”、
…、ＢＵＳ₁₂₆’＝“Ｌ”、ＢＵＳ₁₂₇’＝“Ｈ”とな
る。当然ながら、Ｉ／Ｏ₁’＝“Ｈ”なら、それぞれの
レベルは逆転する。

【００３０】同様に、ストライプ信号が周期４の信号、
ＬＬＨＨＬＬＨＨ…ＬＬＨＨの場合は、Ｉ／Ｏ₁’＝
“Ｌ”なら、ＢＵＳ₀’＝“Ｌ”、ＢＵＳ₁’＝
“Ｌ”、ＢＵＳ₂’＝“Ｈ”、…、ＢＵＳ₁₂₆’＝
“Ｈ”、ＢＵＳ₁₂₇’＝“Ｈ”となる。さらに、周期
８、１６、…、１２８の場合も同様である。

【００３１】次に、ＴＥ２＝“Ｈ”、ＷＥ’＝“Ｌ”の
場合について述べる。この場合は、中間データバス線Ｂ
ＵＳ_i’（ｉ＝０、ｌ、２、…、１２６、１２７）が、
排他的ＯＲゲート回路に入力され、この回路の出力どう
しをさらに排他的ＯＲゲートに入力し、これを繰り返し
ている。最終的には、節点Ｎ２０２に至る。同図から明
らかなように、ＢＵＳ’₀、ＢＵＳ₁’、…、ＢＵＳ
₁₂₆’、ＢＵＳ’₁₂₇の全てが同一レベル（全て
“Ｈ”、又は全て“Ｌ”）の場合には、節点２０２は、
常に“Ｌ”レベルである。ただし、ＢＵＳ₀’，ＢＵＳ
₁’、…、ＢＵＳ₁₂₆’、ＢＵＳ₁₂₇’の内の一つだけ
が、他と異なるレベルになっている場合には、節点２０
２は、“Ｈ”レベルになる。すなわち、回路２０２は、
データコンペア（レベルコンペア）を行っていることが
わかる。

【００３２】図１に示すように、上述のストライプデー
タ発生／コンペア回路１０１の出力である中間データバ
ス線群ＢＵＳ_i’（ｉ＝０、１、２、…、１２６、１２
７）と、データバス線群ＢＵＳ_i（ｉ＝０、１、２、
…、１０２２、１０２３）の間には、１２８台の同一デ
ータ発生／コンペア回路１０２が設けられている。

【００３３】図３に示すように、同一データ発生／コン
ペア回路１０２は、ストライプデータ発生／コンペア回
路１０１から、インバータ・スイッチ回路セット群を取
り除いた回路構成になっている。まず、書き込み状態
（ＴＥ２＝“Ｈ”、ＷＥ’＝“Ｈ”）では、同図でｉ＝
０の場合で考えると、中間データバス線ＢＵＳ₀’と同
相のレベルが、データバス線ＢＵＳ₀〜ＢＵＳ₇に伝達
されることがわかる。同図より、一般に、中間データバ
ス線ＢＵＳ_i’（ｉ＝０、１、２、…、７）と同相のレ
ベルが、データバス線ＢＵＳ_8i〜ＢＵＳ_8i+7に伝達され
る。次に、読み出し状態（ＴＥ２＝“Ｈ”、ＷＥ’＝
“Ｌ”）では、データバス線ＢＵＳ_8i〜ＢＵＳ_8i+7を入
力とする排他的ＯＲ回路群により、レベルコンペア結果
が中間データバス線ＢＵＳ_i’に出力される。すなわ
ち、データバス線ＢＵＳ_8i〜ＢＵＳ_8i+7が全て同一レベ
ル（全て“Ｈ”、又は全て“Ｌ”）の場合は、中間デー
タバス線ＢＵＳ_i’は常に“Ｌ”のままである。ただ
し、データバス線ＢＵＳ_8i〜ＢＵＳ_8i+7の内の一つだけ
が他と異なるレベルになっている場合、中間データバス
線ＢＵＳ_i’は“Ｈ”になる。

【００３４】以上より、ストライプデータ発生／コンペ
ア回路１０１及び同一データ発生／コンペア回路１０２
の書き込み・読み出し動作をまとめてみる。例として、
周期２のストライプデータの場合について述べる。ま
ず、書き込み状態（ＴＥ２＝“Ｈ”、ＷＥ’＝“Ｈ”）
で、Ｉ／Ｏ₁に“Ｌ”レベルを書き込む。すると、回路
８０６によって、Ｉ／Ｏ₁’＝“Ｌ”となり、上述のよ
うに、回路２０１によって、ＢＵＳ₀’＝“Ｌ”、ＢＵ
Ｓ₁’＝“Ｈ”、ＢＵＳ₂’＝“Ｌ”、…、ＢＵ
Ｓ₁₂₆’＝“Ｌ”、ＢＵＳ₁₂₇’＝“Ｈ”となる。さら
に、回路１０２によって、ＢＵＳ₀〜ＢＵＳ₇＝
“Ｌ”、ＢＵＳ₈〜ＢＵＳ₁₅＝“Ｈ”、ＢＵＳ₁₆〜ＢＵ
Ｓ₂₃＝“Ｌ”、…、ＢＵＳ₁₀₀₈〜ＢＵＳ₁₀₁₅＝“Ｌ”、
ＢＵＳ₁₀₁₆〜ＢＵＳ₁₀₂₃＝“Ｈ”となる。したがって、
メモリ部８０２中のメモリセルには、これらのデータバ
ス線上のデータが書き込まれる。この状態で、アドレス
入力信号の組を、最下位（ａ₀〜ａ_n：全て“Ｌ”）か
ら最上位（ａ₀〜ａ_n：全て“Ｈ”）に至るまで、順次
入力して、データ書き込みすることで、全てのメモリセ
ルへの書き込み動作が行われる。

【００３５】書き込み動作後、読み出し状態（ＴＥ２＝
“Ｈ”、ＷＥ’＝“Ｌ”）に切り替えて、読み出し動作
を行う。上述の周期２のストライプパターンの場合、メ
モリセルからデータバス線に読み出されたレベルは、書
き込みの時と同じで、ＢＵＳ₀〜ＢＵＳ₇＝“Ｌ”、Ｂ
ＵＳ₈〜ＢＵＳ₁₅＝“Ｈ”、ＢＵＳ₁₆〜ＢＵＳ₂₃＝
“Ｌ”、…、ＢＵＳ₁₀₀₈〜ＢＵＳ₁₀₁₅＝“Ｌ”、ＢＵＳ
₁₀₁₆〜ＢＵＳ₁₀₂₃＝“Ｈ”である。まず、回路１０２を
通ると、各８本のデータバス線が同一データであるか
ら、中間データバス線ＢＵＳ₀’、ＢＵＳ₁’、…、Ｂ
ＵＳ₁₂₆’、ＢＵＳ₁₂ ₇’は、全て“Ｌ”になる。すな
わち、回路２０２の入力は全て“Ｌ”になる。したがっ
て、節点Ｎ２０２＝“Ｌ”となり、Ｉ／Ｏ₁’＝
“Ｌ”、Ｉ／Ｏ₁＝“Ｌ”となる。このように、読み出
しデータは常に“Ｌ”となることがわかる。

【００３６】以上の動作は、周期４、８、…のストライ
プデータに対しても、同様である。

【００３７】次に、メモリ部８０２の中のあるブロック
に、不良がある場合について述べる。具体的例として、
データバス線ＢＵＳ₄₂につながっているメモリブロック
の中で少なくとも１ビットのメモリセルが“Ｌ”レベル
に固定されているとする。この場合、ＢＵＳ₄₂が“Ｈ”
になるパターン、すなわち、ＢＵＳ₄₂に対応する中間デ
ータバス線ＢＵＳ₅’が“Ｈ”になるパターンを書き込
むと、データバス線ＢＵＳ₄₀〜ＢＵＳ₄₇には、全て
“Ｈ”が書き込まれる。したがって、読み出し時、ＢＵ
Ｓ₄₀〜ＢＵＳ₄₇には、全て“Ｈ”レベルが出てくるはず
であるが、ＢＵＳ₄₂だけが“Ｌ”レベルのままであるか
ら、回路１０２の排他的ＯＲゲートツリーの出力Ｎ３０
１は‘Ｈ”レベルとなる。すなわち、ＢＵＳ₅’は、
“Ｈ”レベルになる。他の中間データバス線ＢＵ
Ｓ₀’、ＢＵＳ₁’、…、ＢＵＳ₄’、ＢＵＳ₆’、
…、ＢＵＳ₁₂₇’は、“Ｌ”レベルであるから、回路２
０２の排他的ＯＲゲートツリーの出力Ｎ２０２は“Ｈ”
レベルになる。すなわち、Ｉ／Ｏ₁’＝“Ｈ”、Ｉ／Ｏ
₁＝“Ｈ”となる。

【００３８】ＬＳＩの外部の試験装置によって、ブロッ
クアドレス入力信号Ａ₀〜Ａ₆に、適宜組み合わせのレ
ベルを与えることにより、回路１０３によって、種々の
ストライプパターンが発生できる。したがって、周期
２、４、８、…、１２８のストライプパターンを発生
し、それぞれの場合についてテストを実施すると、図５
のように、中間データバス線ＢＵＳ₅’が“Ｈ”となる
（ストライプ信号Ｓ５が“Ｈ”となる）パターンの時だ
け、読み出し時のＩ／Ｏ₁のデータが“Ｈ”となる。図
５より、ブロックアドレスＡ₀〜Ａ₆＝１００００００
と、００１００００の時、ストライプ信号Ｓ５は“Ｈ”
となり、書き込み時の中問データバス線ＢＵＳ₅’も
“Ｈ”となるため、読み出し時、Ｉ／Ｏ₁は“Ｈ”にな
る。逆に、読み出し時のＩ／Ｏ₁のデータの出方から、
ＢＵＳ₅’に関係している部分に不良があることが検出
できる。

【００３９】図５の一番下の２つは、ストライプパター
ンではなく、オール０（“Ｌ”）パターンと、オール１
（“Ｈ”）パターンである。上述の仮定から、ＢＵ
Ｓ₅’に関係するメモリ部の不良は“Ｌ”固定の不良と
したので、オール１パターン（図５の一番下のパター
ン）で不良となり、読み出し時のＩ／Ｏ₁は“Ｈ”とな
っている。もし、“Ｈ”固定の不良の場合は、各ストラ
イプパターンでの書き込み時のＩ／Ｏ₁のレベルは、図
５の“Ｌ”でなく“Ｈ”とすることで、同様に、ＢＵＳ
₅’に関係している部分に不良があることを検出するこ
とができる。

【００４０】以上をまとめると、図５の一番下の２つの
パターン（同一データパターン）で、まずテストを行
い、不良の出方が“Ｈ”側か“Ｌ”側がを見た上で、そ
れに応じた書き込みデータにて、残り７つのパターン
（ストライプデータパターン）で、順次テストを行うこ
とで、不良の検出を行っていることがわかる。

【００４１】図５からわかるように、９通りのパターン
に対して、メモリ部のテストを実施することにより、不
良の有無と、不良がある場合の不良ブロックの特定を行
うことができる。不良がある場合には、さらに、その不
良ブロックについてのみ、フルテストを実施すれば、不
良箇所（不良メモリセル等）を特定できる。例えば、上
述の例では、中間データバス線ＢＵＳ₅’に関係してい
るブロックに不良があることがわかるから、その後は、
不良のあるブロックに限定して、フルテストをすればよ
い。

【００４２】具体的には、第２テストイネーブル信号Ｔ
Ｅ２を不活性化（“Ｌ”レベル）し、第１テストイネー
ブル信号ＴＥ１を活性化（‘Ｈ”レベル）し、回路８０
３に入力するブロックアドレス信号群は、Ａ₀Ａ₁Ａ₂
Ａ₃Ａ₄Ａ₅Ａ₆＝１０１００００に設定する。こうす
ることによって、ＳＷ₅＝“Ｈ”となり、他のＳＷ_iは
全て“Ｌ”になる。この時、ＢＵＳ₄₀−Ｉ／Ｏ₁’間、
ＢＵＳ₄₁−Ｉ／Ｏ₂’間、ＢＵＳ₄₂−Ｉ／Ｏ₃’間、
…、ＢＵＳ₄₇−Ｉ／Ｏ₈’間の、それぞれのスイッチが
オンになっており、それぞれの間でのデータのやり取り
が可能となる。この状態で、フルテストを行うことによ
り、不良箇所（不良メモリセル等）を特定できる。

【００４３】以上の一連のテストを実施するのに要する
テストタイムＴは、以下のようになる。

【００４４】Ｔ＝２００×１０^-9×（２×１０４８５７
６）×９＋２００×１０^-9×（６×１０４８５７６）×
１＝５（秒）

【００４５】上式で、サイクルタイムは、従来例同様２
００ｎｓとした。また、上式の第１項は、９種類のスト
ライプパターン（同一データパターンも含む）に対し、
“スキャンＷｒｉｔｅ一スキャンＲｅａｄ”パターン
（２Ｎパターン）を実施するのに要するテストタイムを
示す。また、上式の第２項は、不良のあるブロックにつ
いて、マーチングパターン（６Ｎパターン）を実施する
のに要するテストタイムを示す。

【００４６】上記のように、本実施形態のメモリテスト
回路によって、テストタイムＴは、５秒となり、前述し
た従来例での１６１秒に比べて、著しく短縮することが
できる。

【００４７】以上述べてきたように、本実施形態のメモ
リテスト回路は、多数のデータバス線のデータパターン
を、種々のストライプパターン及び同一データパターン
にして実施することにより、不良を含むブロックを特定
化し、その後、そのブロックだけについてフルテストを
行うことによって、従来に比べて極めて短い時間で、不
良箇所の特定を行うことができる。

【００４８】図６乃至図８に、本発明の第２実施形態の
メモリテスト回路を示す。図６は全体ブロック図、図７
はストライプデータ発生／コンペア回路図、図８はブロ
ックアドレスバッファ信号発生回路図である。

【００４９】本実施形態は、前述の第１実施形態のメモ
リテスト回路から、同一データ発生／コンペア回路１０
２を削除し、ストライプデータ発生／コンペア回路の型
式を回路１０１から回路５０１に変更し、ブロックアド
レスバッファ信号発生回路５０３を付加するなどを行っ
ている。これらの変更により、メモリテスト用端子の個
数は、第１実施形態に比べて、かなり削減されている。
具体的には、データ入出力端子数が８本から１本へ、ま
た、ブロックアドレス入力端子数が７本から１本へ、そ
れぞれ削減されている。

【００５０】本実施形態のメモリテスト回路の動作につ
いて、説明する。

【００５１】まず、図８に示すように、ブロックアドレ
ス入力信号Ａ_INには、所望のブロックアドレス情報をシ
リアル入力できるようになっている。例えば、Ａ_INに、
１、０、１、０、０、０、０、０、０、０の情報を、こ
の順番でシリアル入力する。各情報は、／ＲＡＳ信号の
サイクル毎に順次入力される。／ＲＡＳ信号の立ち下が
り時刻で、回路８０７においては、ＣＬＫ信号が発生す
る（具体的回路図は省略）。このＣＬＫ信号によって、
図８のように、レジスタ内の情報が順次、右から左へシ
フトしていく。すなわち、シフトレジスタ動作が行われ
る。したがって、Ａ_INに、１、０、１、０、０、０、
０、０、０、０が全て入力した時点において、回路５０
３の中の各レジスタには、左から、１、０、１、０、
０、０、０、０、０、０の情報がストアされる。すなわ
ち、一般的に述べると、この時点で、ブロックアドレス
情報Ａ₀、Ａ₁、Ａ₂、…、Ａ₉がストアされたことに
なる。したがって、図８に示すように、各レジスタよ
り、ブロックアドレスバッファ信号Ａ₀’、Ａ₁’、Ａ
₂’、…、Ａ₉’を取り出すことができる。

【００５２】このように、本実施形態では、レジスタを
用いることにより、ブロックアドレス入力信号端子を１
本にすることができた。

【００５３】次に、本実施形態におけるストライプ信号
発生回路５０２は、第１実施形態の第４図と同様に、各
ブロックアドレスバッファ信号Ａ₀’〜Ａ₉’から、イ
ンバータとＮＡＮＤゲートからなる回路によって、修飾
ブロックアドレス信号Ａ₀”〜Ａ₉”、／Ａ₀”〜／Ａ
₉”に変換し、ストライプ信号Ｓ０、Ｓ１、Ｓ２、…、
Ｓ１０２２、Ｓ１０２３を発生している。

【００５４】図７に示す、ストライプデータ発生／コン
ペア回路５０１は、主に上述のストライプ信号Ｓ０、Ｓ
１、Ｓ２、…、Ｓ１０２２、Ｓ１０２３によって制御さ
れる。

【００５５】まず、図７から明らかなように、第２テス
トイネーブル入力信号ＴＥ２を“Ｈ”レベルにすること
によって、ストライプデータ発生／コンペア回路５０１
は活性化される。ＴＥ２＝“Ｈ”の状態で、ライト制御
信号ＷＥ’が“Ｈ”になると、ストライプデータ発生回
路６０１が活性化され、ストライプデータコンペア回路
６０２が不活性化される。逆に、ＴＥ２＝“Ｈ”の状態
で、ライト制御信号ＷＥ’が“Ｌ”になると、ストライ
プデータ発生回路６０１が不活性化され、ストライプデ
ータコンペア回路６０２が活性化される。なお、本実施
形態におけるデータコンペア回路６０２は、ストライプ
データコンペア機能を有しているので、ストライプデー
タコンペア回路と呼んでいる。

【００５６】最初に、ＴＥ２＝“Ｈ”、ＷＥ’＝“Ｈ”
の場合について述べる。この場合は、Ｉ／Ｏバス線Ｉ／
Ｏ’からバッファされた節点Ｎ２０１から、複数のイン
バータ・スイッチ回路セットに、書き込みデータ信号は
伝達される。その他の動作は、第１実施形態と同様であ
る。ただし、ストライプデータコンペア回路６０２の出
力が、中間データバス線でなく、データバス線ＢＵ
Ｓ₀、ＢＵＳ₁、ＢＵＳ₂、…、ＢＵＳ₁₀₂₂、ＢＵＳ
₁₀₂₃である点が異なる。

【００５７】次に、ＴＥ２＝“Ｈ”、ＷＥ’＝“Ｌ”の
場合について述べる。この場合は、データバス線ＢＵＳ
_i（ｉ＝０、１、２、…、１０２２、１０２３）から、
複数のインバータ・スイッチ回路セットに、読み出しデ
ータ信号は伝達される。各インバータ・スイッチ回路セ
ットの後の、節点Ｎ６２０、Ｎ６２１、Ｎ６２２、…、
Ｎ６２１０２２、Ｎ６２１０２３は、排他的ＯＲゲート
回路に入力され、この回路の出力同士をさらに排他的Ｏ
Ｒゲートに入力し、これを繰り返している。最終的に
は、節点Ｎ６０２に至る。同図から明らかなように、節
点Ｎ６２０からＮ６２１０２３までの全てが同一レベル
（全て“Ｈ”、又は全て“Ｌ”）の場合には、節点６０
２は、常に“Ｌ”レベルである。ただし、節点Ｎ６２０
からＮ６２１０２３までの内の一つだけが、他と異なる
レベルになっている場合には、節点６０２は、“Ｈ”レ
ベルになる。すなわち、回路６０２は、データコンペア
（レベル）コンペアを行っていることがわかる。

【００５８】以上より、ストライプデータ発生／コンペ
ア回路５０１の書き込み・読み出し動作をまとめてみ
る。例として、周期２のストライプデータの場合につい
て述べる。まず、書き込み状態（ＴＥ２＝“Ｈ”、Ｗ
Ｅ’＝“Ｈ”）で、Ｉ／Ｏに“Ｌ”レベルを書き込む。
すると、回路８０６によって、Ｉ／Ｏ’＝“Ｌ”とな
り、上述のように、回路６０１によって、ＢＵＳ₀＝
“Ｌ”、ＢＵＳ₁＝“Ｈ”、ＢＵＳ₂＝“Ｌ”、…、Ｂ
ＵＳ₁₀₂₂＝“Ｌ”、ＢＵＳ₁₀₂₃＝“Ｈ”となる。したが
って、メモリ部８０２中のメモリセルには、これらのデ
ータバス線上のデータが書き込まれる。この状態で、ア
ドレス入力信号の組を、最下位（ａ₀〜ａ_n：全て
“Ｌ”）から最上位（ａ₀〜ａ_n：全て“Ｈ”）に至る
まで、順次入力して、データ書き込みすることで、全て
のメモリセルへの書き込み動作が行われる。

【００５９】書き込み動作後、読み出し状態（ＴＥ２＝
“Ｈ”、ＷＥ’＝“Ｌ”）に切り替えて、読み出し動作
を行う。上述の周期２のストライプパターンの場合、メ
モリセルからデータバス線に読み出されたレベルは、書
き込みの時と同じで、ＢＵＳ₀＝“Ｌ”、ＢＵＳ₁＝
“Ｈ”、ＢＵＳ₂＝“Ｌ”、…、ＢＵＳ₁₀₂₂＝“Ｌ”、
ＢＵＳ₁₀₂₃＝“Ｈ”である。ところで、周期２のストラ
イプパターンであるから、ストライプ信号Ｓｉは、ｉ＝
偶数時は“Ｌ”、ｉ＝奇数時は“Ｈ”である。したがっ
て、各データバス線上のレベルは、回路６０２の各イン
バータ・スイッチ回路セットによって変換されて、１０
２４個の節点、Ｎ６２０〜Ｎ６２１０２３のレベルは、
全て“Ｌ”になる。したがって、排他的ＯＲゲートツリ
ーの出力である節点Ｎ２０２は“Ｌ”となり、Ｉ／Ｏ’
＝“Ｌ”、Ｉ／Ｏ＝“Ｌ”となる。このように、読み出
しデータは常に“Ｌ”となることがわかる。

【００６０】以上の動作は、周期４、８、…のストライ
プデータに対しても、同様である。

【００６１】次に、メモリ部８０２の中のあるブロック
に、不良がある場合について述べる。具体的例として、
データバス線ＢＵＳ₅につながっているメモリブロック
の中で、少なくとも１ビットのメモリセルが“Ｌ”レベ
ルに固定されているとする。この場合、ＢＵＳ₅が
“Ｈ”になるパターンを書き込むと、読み出し時、ＢＵ
Ｓ₅は“Ｌ”レベルのままである。このため、回路６０
２の中の節点Ｎ６２５（図示していないが、Ｓ５で制御
される、インバータ・スイッチ回路セットを通った後の
節点）は、Ｓ５が“Ｈ”であるから、“Ｌ”をインバー
タで反転したレベル、すなわち“Ｈ”となる。一方、他
の１０２３個の節点、Ｎ６２０〜Ｎ６２４、Ｎ６２６〜
Ｎ６２１０２３は、各インバータ・スイッチ回路セット
によって、全て“Ｌ”レベルになっている。したがっ
て、排他的ＯＲゲートツリーの出力６０２は“Ｈ”レベ
ルとなる。すなわち、Ｉ／Ｏ’＝“Ｈ”、Ｉ／Ｏ＝
“Ｈ”となる。

【００６２】ＬＳＩの外部の試験装置によって、ブロッ
クアドレスＡ₀〜Ａ₉を、適宜組み合わせて、Ａ_INにシ
リアル入力することにより、回路５０２によって、種々
のストライプパターンが発生できる。したがって、周期
２、４、８、…、１０２４のストライプパターン、オー
ル０（“Ｌ”）、オール１（“Ｈ”）パターンを発生
し、それぞれの場合についてテストを実施すると、第１
実施形態と同様に、ＢＵＳ₅に関係している部分に不良
があることが検出できる（図９参照）。

【００６３】本実施形態で、図９からわかるように、１
２通りのパターンに対して、メモリ部のテストを実施す
ることにより、不良の有無と、不良がある場合の不良ブ
ロックの特定を行うことができる。不良がある場合に
は、さらに、その不良ブロックについてのみ、フルテス
トを実施すれば、不良箇所（不良メモリセル等）を特定
できる。例えば、上述の例では、データバス線ＢＵＳ₅
に関係しているブロックに不良があることがわかるか
ら、その後は、不良のあるブロックに限定して、フルテ
ストをすればよい。

【００６４】具体的には、第２テストイネーブル入力信
号ＴＥ２を不活性化（“Ｌ”レベル）し、第１テストイ
ネーブル入力信号ＴＥ１を活性化（“Ｈ”レベル）し、
回路５０３の入力端子Ａ_INにシリアルに、ブロックアド
レス情報：Ａ₀Ａ₁Ａ₂Ａ₃Ａ₄Ａ₅Ａ₆Ａ₇Ａ₈Ａ₉
＝１０１０００００００を入力する。こうすることによ
って、まず、Ａ₀Ａ₁Ａ₂Ａ₃Ａ₄＝１０１００の情報
から、選択信号発生回路５０４によって、ＳＷ₅＝
“Ｈ”となり、他のＳＷ_iは全て“Ｌ”になる。ここ
で、回路５０４は、図１２の選択信号発生回路８０３か
ら、入力本数及び出力本数が減った回路である。同様
に、Ａ₅Ａ₆Ａ₇Ａ₈Ａ₉＝０００００の情報から、Ｓ
Ｗ₀’＝“Ｈ”となり、他のＳＷi ’は全て“Ｌ”にな
る。このとき、ＢＵＳ₅−Ｉ／Ｏ’間にある直列の２つ
のスイッチがともにオンになり、ＢＵＳ₅−Ｉ／Ｏ’間
のデータのやり取りが可能となる。この状態で、フルテ
ストを行うことにより、不良箇所（不良メモリセル等）
を特定できる。

【００６５】以上の一連のテストを実施するのに要する
テストタイムＴは、以下のようになる。

【００６６】Ｔ＝２００×１０^-9×（２×１０４８５７
６）×１２＋２００×１０^-9×（６×１０４８５７６）
×１＝６（秒）

【００６７】上式で、サイクルタイムは、従来例同様２
００ｎｓとした。また、上式の第１項は、１２種類のス
トライプパターン（同一データパターンも含む）に対
し、“スキャンＷｒｉｔｅ−スキャンＲｅａｄ”パター
ン（２Ｎパターン）を実施するのに要するテストタイム
を示す。また、上式の第２項は、不良のあるブロックに
ついて、マーチングパターン（６Ｎパターン）を実施す
るのに要するテストタイムを示す。

【００６８】上述のように、本実施形態のメモリテスト
回路によって、テストタイムＴは、６秒となり、前述し
た従来例での１６１秒に比べて、著しく短縮することが
できる。第１実施形態に比べると、少しテストタイムが
長くなるが、メモリテスト用端子数は第１実施形態よ
り、かなり減っているという利点を有する。

【００６９】図１０は、本発明の第３実施形態を示す回
路図である。

【００７０】前述の各実施形態では、ＭＰＵ−メモリ混
載ＬＳＩに本発明のメモリテスト回路を搭載した場合を
示したが、本実施形態は、１０２４本のデータ入出力端
子を有するメモリＬＳＩに本発明のメモリテスト回路を
搭載した例である。

【００７１】メモリテスト回路の動作については、前述
の第２実施形態と同じであるので、説明は省略する。な
お、本実施形態では、アドレス入力信号ａ₀…ａ_n、／
ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、通常動作モードでも
用いられるから、メモリテスト専用に用いられる端子
は、Ａ_IN、ＴＥ１、ＴＥ２、Ｉ／Ｏの４本だけである。

【００７２】極めて多数のデータ入出力（本実施形態で
は、１０２４本（Ｉ／Ｏ₁〜Ｉ／Ｏ₁₀₂₄））を有するメ
モリＬＳＩでは、試験装置側の機能上の制約から、多数
個のメモリＬＳＩの並列測定が難しい場合が予想され
る。このような場合、本発明のメモリテスト回路を用い
ることで、並列測定は容易に実行できる。その他、１０
２４本のデータ入出力信号を扱えないような、簡易型の
試験装置の場合にも、本発明のメモリテスト回路は有効
である。

【００７３】

【発明の効果】第１の効果は、メモリ部のテストタイム
を著しく小さくできることである。その理由は、メモリ
部から引き出されている複数のデータバス線のデータの
並び方を、種々のストライプパターン及びオール０パタ
ーン、オール１パターンにして、それぞれテストを行う
ことによって、それらのテスト結果から、不良を含むメ
モリブロックを特定し、その後、そのブロックについて
のみフルテストを行うように構成しているからである。

【００７４】第２の効果は、メモリ部をテストするのに
要する端子の個数を少なくできることである。その理由
は、ブロックアドレス情報を、一つの端子からシリアル
に入力して、レジスタにストアするようにしているから
である。

【００７５】第３の効果は、本発明に基づくメモリテス
ト方法は、従来の試験装置で容易に実現できることであ
る。その理由は、メモリテストに要する、テスト用デー
タ入出力端子数を、著しく少なくできる（本発明の第
２、第３実施形態のように、１本にすることもできる）
からである。

【００７６】上述の各実施形態のメモリ部８０２は、主
としてＤＲＡＭ（ダイナミックＲＡＭ）タイプのメモリ
セルのアレイ（集合体）を想定しているが、ＳＲＡＭ
（スタティックＲＡＭ）として考えても良い。また、上
述の各実施形態に限らず、本発明の主旨を満たす種々の
応用例が考えられることはいうまでもない。

【図面の簡単な説明】

【図１】本発明に係るメモリテスト回路の第１実施形態
を示す全体ブロック図である。

【図２】図１のメモリテスト回路におけるストライプデ
ータ発生／コンペア回路を示す回路図である。

【図３】図１のメモリテスト回路における同一データ発
生／コンペア回路を示す回路図である。

【図４】図１のメモリテスト回路におけるストライプ信
号発生回路を示す回路図である。

【図５】図１のメモリテスト回路におけるブロックアド
レスとストライプパターンとの関係を示す図表である。

【図６】本発明に係るメモリテスト回路の第２実施形態
を示す全体ブロック図である。

【図７】図６のメモリテスト回路におけるストライプデ
ータ発生／コンペア回路を示す回路図である。

【図８】図６のメモリテスト回路におけるブロックアド
レスバッファ信号発生回路を示す回路図である。

【図９】図６のメモリテスト回路におけるブロックアド
レスとストライプパターンとの関係を示す図表である。

【図１０】本発明に係るメモリテスト回路の第３実施形
態を示す全体ブロック図である。

【図１１】従来のメモリテスト回路を示す全体ブロック
図である。

【図１２】図１１のメモリテスト回路における選択信号
発生回路を示す回路図である。

【図１３】図１１のメモリテスト回路における入力バッ
ファ回路を示す回路図であり、図１３（ａ）と図１３
（ｂ）とは等価である。

【図１４】図１１のメモリテスト回路におけるレジスタ
付き入力バッファ回路を示す回路図である。

【図１５】図１１のメモリテスト回路における入出力バ
ッファ回路を示す回路図である。

【図１６】図１１のメモリテスト回路における２端子ス
イッチ回路を示す回路図であり、図１６（ａ）と図１６
（ｂ）とは等価である。

【図１７】図１１のメモリテスト回路における３端子ス
イッチ回路を示す回路図であり、図１７（ａ）と図１７
（ｂ）とは等価である。

【図１８】図１１のメモリテスト回路におけるトライス
テートバッファ回路を示す回路図であり、図１８（ａ）
と図１８（ｂ）とは等価である。

【符号の説明】

ａ₀〜ａ_n アドレス入力信号Ａ₀〜Ａ₆（Ａ₀〜Ａ₉）ブロックアドレス入力信号Ｉ／Ｏ、Ｉ／Ｏ₁〜Ｉ／Ｏ₈（Ｉ／Ｏ₁〜Ｉ／Ｏ₁₀₂₄）
データ入出力信号ＴＥ１（第１）テストイネーブル入力信号ＴＥ２第２テストイネーブル入力信号／ＲＡＳＲＡＳ（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏ
ｂｅ）入力信号／ＣＡＳＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳ
ｔｒｏｂｅ）入力信号／ＷＥＷＥ（ＷｒｉｔｅＥｎａｂｌｅ）入力信号ａ₀’〜ａ_n’ アドレスバッファ信号Ａ₀’〜Ａ_n’ ブロックアドレスバッファ信号Ａ₀”〜Ａ_n”、／Ａ₀”〜／Ａ_n” 修飾ブロックア
ドレス信号Ｉ／Ｏ’、Ｉ／Ｏ₁’〜Ｉ／Ｏ₈’ Ｉ／Ｏバス線ＢＵＳ₀〜ＢＵＳ₁₀₂₃ データバス線ＢＵＳ₀’〜ＢＵＳ₁₂₇’ 中間データバス線ＴＥ１’ （第１）テストイネーブルバッファ信号ＴＥ２’ 第２テストイネーブルバッファ信号ＷＥ’ ライト制御信号ＤＯＥデータ出力活性化信号ＣＬＫ内部クロック信号ＳＷ₀〜ＳＷ₁₂₇（ＳＷ₀〜ＳＷ₃₁、ＳＷ₀’〜Ｓ
Ｗ₃₁’）選択信号Ｓ１〜Ｓ１２７（Ｓ０〜Ｓ１０２３）ストライプ信号ＭＰ４００〜ＭＰ４０１２７ストライプ信号発生回路
用ＰチャネルＭＯＳトランジスタＭＮ４００〜ＭＮ４６０、ＭＮ４００〜ＭＮ４６１、
…、ＭＮ４０１２７〜ＭＮ４６１２７ストライプ信号
発生回路用ＮチャネルＭＯＳトランジスタ１０１、５０１ストライプデータ発生／コンペア回路１０２同一データ発生／コンペア回路１０３、５０２ストライプ信号発生回路２０１、６０１ストライプデータ発生回路２０２データコンペア回路６０２ストライプデータコンペア回路５０４、８０３選択信号発生回路５０３ブロックアドレスバッファ信号発生回路８０１ＭＰＵ部８０２メモリ部８０４入力バッファ８０５レジスタ付き入力バッファ８０６入出力バッファ８０７制御信号発生回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G01R 31/28 G06F 12/16

Claims

(57)【特許請求の範囲】

【請求項１】複数個に分割されたメモリセルアレイ
と、それぞれのメモリセルアレイから引き出されたデー
タバス線とを有するＬＳＩに用いられるメモリテスト回
路において、前記データバス線の個数がテスト用データ入出力端子の
個数の２倍以上になっており、当該テスト用データ入出
力端子と前記データバス線との間の経路上に、データの
切り替り周期の異なる複数個のストライプデータパター
ンを発生するストライプデータパターン発生回路と、デ
ータコンペア回路とが設けられていることを特徴とする
メモリテスト回路。
【請求項２】複数個に分割されたメモリセルアレイ
と、それぞれのメモリセルアレイから引き出されたデー
タバス線とを有するＬＳＩに用いられるメモリテスト回
路において、前記データバス線の個数がテスト用データ入出力端子の
個数の２倍以上になっており、当該テスト用データ入出
力端子と前記データバス線との間の経路上に、ストライ
プデータパターン発生回路及びデータコンペア回路が設
けられ、前記データバス線と前記ストライプデータパターン発生
回路との間に同一データ発生回路が設けられ、前記デー
タバス線と前記データコンペア回路との間に第２のデー
タコンペア回路が設けられていることを特徴とするメモ
リテスト回路。
【請求項３】請求項１記載のメモリテスト回路におい
て、前記データコンペア回路に、ストライプデータコン
ペア機能が設けられていることを特徴とするメモリテス
ト回路。
【請求項４】請求項１，２又は３記載のメモリテスト
回路において、前記ストライプデータパターンの種類数
をＭ、前記データバス線数を前記テスト用データ入出力
端子数で割った数をＮとした場合、Ｍ＝ｌｏｇ₂Ｎとな
るようにし、当該ストライプデータパターンは、データ
の切り替わりが、ｌ個毎、２個毎、４個毎、…、Ｎ／２
個毎となるように設定されていることを特徴とするメモ
リテスト回路。
【請求項５】請求項３記載のメモリテスト回路におい
て、前記ストライプデータパターン発生回路及び前記ス
トライプデータコンペア機能のあるデータコンペア回路
は、それぞれ、インバータとスイッチとからなるパター
ン選択回路を複数個含んでいることを特徴とするメモリ
テスト回路。
【請求項６】請求項５記載のメモリテスト回路におい
て、前記スイッチの選択信号を、テスト用ブロックアド
レス信号を入力とする回路の出力信号としていることを
特徴とするメモリテスト回路。
【請求項７】請求項６記載のメモリテスト回路におい
て、前記テスト用ブロックアドレス信号の個数をＰ、前
記スイッチの選択信号の個数をＱとした時、Ｐ＝ｌｏｇ
₂Ｑとなるように、当該テスト用ブロックアドレス信号
を入力とする回路を構成していることを特徴とするメモ
リテスト回路。
【請求項８】請求項１，２，３，４，５，６又は７記
載のメモリテスト回路において、前記ストライプデータ
パターンだけでなく、オール“１”データパターン及び
オール“０”データパターンも、発生し、かつコンペア
するようにしていることを特徴とするメモリテスト回
路。
【請求項９】請求項６又は７記載のメモリテスト回路
において、テスト用シリアル制御信号を入力とし、前記
テスト用ブロックアドレス信号を出力とし、シフトレジ
スタを含んでいる回路を有していることを特徴とするメ
モリテスト回路。