JPH0541098A - Ｒａｍ装置 - Google Patents
Ｒａｍ装置Info
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- JPH0541098A JPH0541098A JP3196354A JP19635491A JPH0541098A JP H0541098 A JPH0541098 A JP H0541098A JP 3196354 A JP3196354 A JP 3196354A JP 19635491 A JP19635491 A JP 19635491A JP H0541098 A JPH0541098 A JP H0541098A
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Abstract
(57)【要約】
【構成】データ書き込み回路として、出力をハイインピ
ーダンス状態にする機能およびセット，リセット機能を
持つＤ−ＦＦ１０１をビット幅分だけ使用し、そのＤ−
ＦＦ１０１の出力Ｑ，Ｑ（否定値）を対応するビット線
に接続し、通常動作時には前記Ｄ−ＦＦ１０１を書き込
みのためのデータドライバおよび読み出しのためのプリ
チャージャ回路として使用し、またテスト時に全てのＤ
−ＦＦ１０１を同時にセットまたはリセットして全ビッ
トに同一の０または１のデータ入力を設定するか、偶数
ビットと奇数ビットとで逆の値に設定してビット長方向
に０／１の交番パタンを設定するかを選択可能とする。 【効果】ＲＡＭ装置の基本回路に対して少しの回路増加
で、チェッカーボード及びマーチングテストパタンのデ
ータ発生を、ＲＡＭのビット幅及びワード長に関わらず
２つのデータ信号と２つのコントロール信号と１つのク
ロック信号とで発生できる。
ーダンス状態にする機能およびセット，リセット機能を
持つＤ−ＦＦ１０１をビット幅分だけ使用し、そのＤ−
ＦＦ１０１の出力Ｑ，Ｑ（否定値）を対応するビット線
に接続し、通常動作時には前記Ｄ−ＦＦ１０１を書き込
みのためのデータドライバおよび読み出しのためのプリ
チャージャ回路として使用し、またテスト時に全てのＤ
−ＦＦ１０１を同時にセットまたはリセットして全ビッ
トに同一の０または１のデータ入力を設定するか、偶数
ビットと奇数ビットとで逆の値に設定してビット長方向
に０／１の交番パタンを設定するかを選択可能とする。 【効果】ＲＡＭ装置の基本回路に対して少しの回路増加
で、チェッカーボード及びマーチングテストパタンのデ
ータ発生を、ＲＡＭのビット幅及びワード長に関わらず
２つのデータ信号と２つのコントロール信号と１つのク
ロック信号とで発生できる。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置に関し、特にＢＩＳ
Ｔ（Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ Ｔｅｓｔ）機能をも
つ回路に関する。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置に関し、特にＢＩＳ
Ｔ（Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ Ｔｅｓｔ）機能をも
つ回路に関する。
【０００２】
【従来の技術】従来のＢＩＳＴ付きＲＡＭ装置は、図５
に示すように、基本的なＲＡＭ５０を基にしてその周辺
回路としてテストパタン発生回路５３を構成していた。
テストパタン発生回路５３には、ＬＦＳＲ等の回路を使
用し、発生するテストパタンは疑似ランダムパタンであ
るのが一般的であった。もしくは、マーチングやチェッ
カーボード等のアルゴリズミックなテストの場合もテス
トパタン発生回路５３はテストの種類に応じて固定であ
り、ＲＡＭ５０本体に周辺回路を付加するという点で同
一の構成を採っていた。
に示すように、基本的なＲＡＭ５０を基にしてその周辺
回路としてテストパタン発生回路５３を構成していた。
テストパタン発生回路５３には、ＬＦＳＲ等の回路を使
用し、発生するテストパタンは疑似ランダムパタンであ
るのが一般的であった。もしくは、マーチングやチェッ
カーボード等のアルゴリズミックなテストの場合もテス
トパタン発生回路５３はテストの種類に応じて固定であ
り、ＲＡＭ５０本体に周辺回路を付加するという点で同
一の構成を採っていた。
【０００３】通常データ入力回路５２は、マルチプレク
サ（Ｍｕｌｔｉｐｌｅｘｅｒ）５１を介して、ＲＡＭ５
０に接続されている。テストパターン発生回路５３も、
マルチプクサ５１を介して、ＲＡＭ５０に接続されてい
る。
サ（Ｍｕｌｔｉｐｌｅｘｅｒ）５１を介して、ＲＡＭ５
０に接続されている。テストパターン発生回路５３も、
マルチプクサ５１を介して、ＲＡＭ５０に接続されてい
る。
【０００４】
【発明が解決しようとする課題】このような従来のＲＡ
Ｍ装置は、自己テスト機能を実現するために専用のテス
トパタン発生回路５３を使用するため、ＲＡＭ５０の基
本機能を実現するために必要な回路面積に加えて、ＢＩ
ＳＴを構成するための回路を実現するための面積が必要
であり、ＲＡＭ５０の基本機能に関わらないレイアウト
面積の増加をともなっていた。またＢＩＳＴの回路に対
応した単一のテスト機能しが実現できず、最も故障検出
率の良いテストを効率よく実行することができない場合
があるという欠点があった。
Ｍ装置は、自己テスト機能を実現するために専用のテス
トパタン発生回路５３を使用するため、ＲＡＭ５０の基
本機能を実現するために必要な回路面積に加えて、ＢＩ
ＳＴを構成するための回路を実現するための面積が必要
であり、ＲＡＭ５０の基本機能に関わらないレイアウト
面積の増加をともなっていた。またＢＩＳＴの回路に対
応した単一のテスト機能しが実現できず、最も故障検出
率の良いテストを効率よく実行することができない場合
があるという欠点があった。
【０００５】本発明の目的は、前記欠点を解決し、効率
よくテストを実行できるようにしたＲＡＭ装置を提供す
ることにある。
よくテストを実行できるようにしたＲＡＭ装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の構成は、複数の
アドレス線と前記アドレス線に直行する複数のビット線
対と入力アドレス信号により前記複数のアドレス線から
所定のアドレス線を選択して前記所定のアドレス線に対
応した記憶素子に前記ビット線対を介してデータを書き
込み、また前記ビット線対をどちらも１に設定した後ビ
ット線をフローティングにし、所定のアドレス線を選択
して前記所定のアドレス線に対応した記憶素子から前記
ビット線対を介してデータを読み出す回路を持つＲＡＭ
装置に於て、ゲート回路の相補の出力を前記データ線対
に接続し、外部信号により前記ゲート回路の出力をセッ
ト，リセット，ハイインピーダンスに設定可能とするビ
ルト・イン・セルフ・テスト機能を設けたことを特徴と
する。
アドレス線と前記アドレス線に直行する複数のビット線
対と入力アドレス信号により前記複数のアドレス線から
所定のアドレス線を選択して前記所定のアドレス線に対
応した記憶素子に前記ビット線対を介してデータを書き
込み、また前記ビット線対をどちらも１に設定した後ビ
ット線をフローティングにし、所定のアドレス線を選択
して前記所定のアドレス線に対応した記憶素子から前記
ビット線対を介してデータを読み出す回路を持つＲＡＭ
装置に於て、ゲート回路の相補の出力を前記データ線対
に接続し、外部信号により前記ゲート回路の出力をセッ
ト，リセット，ハイインピーダンスに設定可能とするビ
ルト・イン・セルフ・テスト機能を設けたことを特徴と
する。
【０００７】
【実施例】図１は本発明の第１の実施例のＲＡＭ装置を
示すブロック図、図２は図１内のＤ型フリップフロップ
（Ｄ−ＦＦ）の等価回路図である。
示すブロック図、図２は図１内のＤ型フリップフロップ
（Ｄ−ＦＦ）の等価回路図である。
【０００８】図１，図２において、本実施例のＲＡＭ装
置では、Ｄ−ＦＦ１０１が等価回路図を図２に示す出力
イネーブル機能を持ったフリップフロップで、信号ＥＮ
の配線に接続する端子ＥＮに０レベルの信号が入ると、
出力端子Ｑ，Ｑ（否定値）をハイインピーダンス状態に
する。このＤ−ＦＦ１０１は、ビット幅と同じ数使用
し、その出力Ｑ，Ｑ（否定値）は対応するＲＡＭのメモ
リセル１のビット線に接続している。Ｄ−ＦＦ１０１の
Ｄ端子はＲＡＭ外部からのビット線に対応したデータ信
号を入力する。また奇数番目のビット線に接続するＤ−
ＦＦ１０１のセット端子Ｓは信号Ｓの配線と接続し、リ
セット端子Ｒは信号Ｒの配線と接続する。マルチプレク
サ１０２は、２入力１出力のマルチプレクサで、ｃ端子
の信号レベルによりａ端子またはｂ端子の信号を選択し
端子ｙに出力する。マルチプクサ１０２の出力は偶数番
目のビット線に接続するＤ−ＦＦ１０１のセット及びリ
セット端子に接続する。Ｄ−ＦＦ１０１のセット端子に
接続するマルチプレクサ１０２はａ端子を信号Ｓの配線
に接続し、ｂ端子を信号Ｒの配線に接続する。Ｄ−ＦＦ
１０１のリセット端子に接続するマルチプレクサ１０２
は、ａ端子を信号Ｒの配線に接続し、ｂ端子を信号Ｓの
配線に接続する。この２種類のマルチプレクサ１０２の
セレクト端子ｃはどちらも共通の信号ＳＷの配線に接続
する。
置では、Ｄ−ＦＦ１０１が等価回路図を図２に示す出力
イネーブル機能を持ったフリップフロップで、信号ＥＮ
の配線に接続する端子ＥＮに０レベルの信号が入ると、
出力端子Ｑ，Ｑ（否定値）をハイインピーダンス状態に
する。このＤ−ＦＦ１０１は、ビット幅と同じ数使用
し、その出力Ｑ，Ｑ（否定値）は対応するＲＡＭのメモ
リセル１のビット線に接続している。Ｄ−ＦＦ１０１の
Ｄ端子はＲＡＭ外部からのビット線に対応したデータ信
号を入力する。また奇数番目のビット線に接続するＤ−
ＦＦ１０１のセット端子Ｓは信号Ｓの配線と接続し、リ
セット端子Ｒは信号Ｒの配線と接続する。マルチプレク
サ１０２は、２入力１出力のマルチプレクサで、ｃ端子
の信号レベルによりａ端子またはｂ端子の信号を選択し
端子ｙに出力する。マルチプクサ１０２の出力は偶数番
目のビット線に接続するＤ−ＦＦ１０１のセット及びリ
セット端子に接続する。Ｄ−ＦＦ１０１のセット端子に
接続するマルチプレクサ１０２はａ端子を信号Ｓの配線
に接続し、ｂ端子を信号Ｒの配線に接続する。Ｄ−ＦＦ
１０１のリセット端子に接続するマルチプレクサ１０２
は、ａ端子を信号Ｒの配線に接続し、ｂ端子を信号Ｓの
配線に接続する。この２種類のマルチプレクサ１０２の
セレクト端子ｃはどちらも共通の信号ＳＷの配線に接続
する。
【０００９】通常動作の書き込み時には、信号Ｓと信号
Ｒとを０とし、信号ＥＮを１として信号ＣＫを０から１
に変化することにより、外部から与えられる信号ＤＩｎ
をＤ−ＦＦ１０１に取り込み、ビット線に出力する。こ
の状態で任意のワード線をアクティブにすることによ
り、ＲＡＭに書き込みを行う。通常動作の読み出し時に
は、信号Ｓと信号Ｒとを１とし、信号ＥＮを０から１に
することで、Ｄ−ＦＦ１０１の出力端子Ｑ，Ｑ（否定
値）を共に１にしてビット線のプリチャージを行う。
Ｒとを０とし、信号ＥＮを１として信号ＣＫを０から１
に変化することにより、外部から与えられる信号ＤＩｎ
をＤ−ＦＦ１０１に取り込み、ビット線に出力する。こ
の状態で任意のワード線をアクティブにすることによ
り、ＲＡＭに書き込みを行う。通常動作の読み出し時に
は、信号Ｓと信号Ｒとを１とし、信号ＥＮを０から１に
することで、Ｄ−ＦＦ１０１の出力端子Ｑ，Ｑ（否定
値）を共に１にしてビット線のプリチャージを行う。
【００１０】信号ＥＮを０にしてＤ−ＦＦ１０１の出力
端子Ｑ，Ｑ（否定値）を共にハイインピーダンスにした
後、任意のワード線をアクティブにすることにより、Ｒ
ＡＭから読み出しを行う。
端子Ｑ，Ｑ（否定値）を共にハイインピーダンスにした
後、任意のワード線をアクティブにすることにより、Ｒ
ＡＭから読み出しを行う。
【００１１】マーチングのテストデータを発生する場合
は信号Ｒを１，信号Ｓを０とし、信号ＳＷを０にして、
マルチプレクサ２０１の端子ａの信号を選択することに
より全てのビット線に接続するＤ−ＦＦ１０１を状態０
にする。この状態で必要なワード線をアクティブにする
ことによりマーチングの全ビット０のデータ書き込みを
行う。
は信号Ｒを１，信号Ｓを０とし、信号ＳＷを０にして、
マルチプレクサ２０１の端子ａの信号を選択することに
より全てのビット線に接続するＤ−ＦＦ１０１を状態０
にする。この状態で必要なワード線をアクティブにする
ことによりマーチングの全ビット０のデータ書き込みを
行う。
【００１２】また、信号Ｒの０，信号Ｓを１とし、信号
ＳＷを０にしてマルチプレクサ２０１の端子ａの信号を
選択することにより、全てのビット線に接続するＤ−Ｆ
Ｆ１０１を状態１にする。この状態で、必要なワード線
をアクティブにすることにより、マーチングの全ビット
１のデータ書き込みを行う。
ＳＷを０にしてマルチプレクサ２０１の端子ａの信号を
選択することにより、全てのビット線に接続するＤ−Ｆ
Ｆ１０１を状態１にする。この状態で、必要なワード線
をアクティブにすることにより、マーチングの全ビット
１のデータ書き込みを行う。
【００１３】チェッカーボードのテストデータを発生す
る場合は、信号Ｒを１，信号Ｓを０とし、信号ＳＷを１
にして、マルチプレクサ２０１の端子ｂの信号を選択す
ることにより、最下位のビット線に接続するＤ−ＦＦ１
０１から順に状態０と状態１を交互に設定する。この状
態で、必要なワード線をアクティブにすることにより、
チェッカーボードの０から始まる交番パタンのデータ書
き込みを行う。また信号Ｒを０，信号Ｓを１とし、信号
ＳＷを１にしてマルチプレクサ２０１の端子ｂの信号を
選択することにより、最下位のビット線に接続するＤ−
ＦＦ１０１から順に状態１と状態０を交互に設定する。
この状態で、必要なワード線をアクティブにすることに
より、チェッカーボードの１から始まる交番パタンのデ
ータ書き込みを行う。
る場合は、信号Ｒを１，信号Ｓを０とし、信号ＳＷを１
にして、マルチプレクサ２０１の端子ｂの信号を選択す
ることにより、最下位のビット線に接続するＤ−ＦＦ１
０１から順に状態０と状態１を交互に設定する。この状
態で、必要なワード線をアクティブにすることにより、
チェッカーボードの０から始まる交番パタンのデータ書
き込みを行う。また信号Ｒを０，信号Ｓを１とし、信号
ＳＷを１にしてマルチプレクサ２０１の端子ｂの信号を
選択することにより、最下位のビット線に接続するＤ−
ＦＦ１０１から順に状態１と状態０を交互に設定する。
この状態で、必要なワード線をアクティブにすることに
より、チェッカーボードの１から始まる交番パタンのデ
ータ書き込みを行う。
【００１４】図２は図１の実施例の出力イネーブル機能
付きＤ−ＦＦの等価回路図である。
付きＤ−ＦＦの等価回路図である。
【００１５】図２において、ＮＯＲゲートＮＯＲ１，Ｎ
ＯＲ２，ＮＯＲ３，ＮＯＲ４，トランスファゲートＴＧ
１，ＴＧ２，ＴＧ３，ＴＧ４，インバータＩＮＶ１，Ｉ
ＮＶ２で構成されるＤ−ＦＦの相補出力を、それぞれ３
−ステイトインバータ（３−Ｓｔａｔｅ Ｉｎｖｅｒｔ
ｅｒ）３ＳＴ２，３ＳＴ１を通してＱ，Ｑ（否定値）端
子に出力する。３−ステイトインバータ３ＳＴ２，３Ｓ
Ｔ１のイネーブル端子ｃは、共通のコントロール信号Ｅ
Ｎに接続し、信号ＥＮを０にすることで出力Ｑ，Ｑ（否
定値）をハイインピーダンス状態にする。
ＯＲ２，ＮＯＲ３，ＮＯＲ４，トランスファゲートＴＧ
１，ＴＧ２，ＴＧ３，ＴＧ４，インバータＩＮＶ１，Ｉ
ＮＶ２で構成されるＤ−ＦＦの相補出力を、それぞれ３
−ステイトインバータ（３−Ｓｔａｔｅ Ｉｎｖｅｒｔ
ｅｒ）３ＳＴ２，３ＳＴ１を通してＱ，Ｑ（否定値）端
子に出力する。３−ステイトインバータ３ＳＴ２，３Ｓ
Ｔ１のイネーブル端子ｃは、共通のコントロール信号Ｅ
Ｎに接続し、信号ＥＮを０にすることで出力Ｑ，Ｑ（否
定値）をハイインピーダンス状態にする。
【００１６】図３は本発明の第２の実施例のブロック図
である。
である。
【００１７】図３において、本実施例では、ＥＮ付き，
ｓｃａｎ付きＤ−ＦＦ２０１が、等価回路図を図４に示
すスキャンパス機能と出力イネーブル機能を持ったＤ−
ＦＦであり、図中で接続のない端子は第１の実施例と同
様である。
ｓｃａｎ付きＤ−ＦＦ２０１が、等価回路図を図４に示
すスキャンパス機能と出力イネーブル機能を持ったＤ−
ＦＦであり、図中で接続のない端子は第１の実施例と同
様である。
【００１８】Ｄ−ＦＦ２０１は、端子ＳＭＣを０にする
と通常のＤ−ＦＦとして動作し、端子ＳＭＣを１にする
と端子ＳＩをスキャンイン（Ｓｃａｎ Ｉｎ）端子，端
子ＳＯをスキャンアウト（Ｓｃａｎ Ｏｕｔ）端子とす
るスキャンＦＦとして動作する。全てのＤ−ＦＦ２０１
は端子ＳＯと次段の端子ＳＩとをカスケード接続し、ス
キャンモードコントロール（Ｓｃａｎ Ｍｏｄｅ Ｃｏ
ｎｔｒｏｌ）端子ＳＭＣの配線に接続する。２入力１出
力のマルチプクサ２０２は、その出力は初段のＤ−ＦＦ
２０１のスキャンイン端子ＳＩに接続する。マルチプレ
クサ２０２の入力端子ａはＤ−ＦＦ２０１で構成するＬ
ＦＳＲのフィードバック信号を入力し、入力端子ｂは外
部からのスキャンイン信号ＳＩを入力する。
と通常のＤ−ＦＦとして動作し、端子ＳＭＣを１にする
と端子ＳＩをスキャンイン（Ｓｃａｎ Ｉｎ）端子，端
子ＳＯをスキャンアウト（Ｓｃａｎ Ｏｕｔ）端子とす
るスキャンＦＦとして動作する。全てのＤ−ＦＦ２０１
は端子ＳＯと次段の端子ＳＩとをカスケード接続し、ス
キャンモードコントロール（Ｓｃａｎ Ｍｏｄｅ Ｃｏ
ｎｔｒｏｌ）端子ＳＭＣの配線に接続する。２入力１出
力のマルチプクサ２０２は、その出力は初段のＤ−ＦＦ
２０１のスキャンイン端子ＳＩに接続する。マルチプレ
クサ２０２の入力端子ａはＤ−ＦＦ２０１で構成するＬ
ＦＳＲのフィードバック信号を入力し、入力端子ｂは外
部からのスキャンイン信号ＳＩを入力する。
【００１９】通常動作時と、マーチングおよびチェッカ
ーボードのテストを行う時は、信号ＳＭＣを０にし、第
１の実施例と同様にして動作を行う。
ーボードのテストを行う時は、信号ＳＭＣを０にし、第
１の実施例と同様にして動作を行う。
【００２０】ＲＡＭの入力データ信号としてＬＦＳＲの
疑似ランダムパタンを使用してテストする場合は、信号
ＳＥＬを０として入力端子ａを選択し、信号ＳＭＣを１
にして初段のＤ−ＦＦ２０１のデータ入力端子ＤにＬＦ
ＳＲのフィードバック信号を入力することにより、全て
のＤ−ＦＦ２０１を使用したＬＦＳＲを構成する。
疑似ランダムパタンを使用してテストする場合は、信号
ＳＥＬを０として入力端子ａを選択し、信号ＳＭＣを１
にして初段のＤ−ＦＦ２０１のデータ入力端子ＤにＬＦ
ＳＲのフィードバック信号を入力することにより、全て
のＤ−ＦＦ２０１を使用したＬＦＳＲを構成する。
【００２１】ＲＡＭの入力データ信号として外部から与
えるスキャンパス信号を使用してテストする場合は、信
号ＳＥＬを１として入力端子ｂを選択し、信号ＳＭＣを
１にして初段のＤ−ＦＦ２０１のデータ入力端子Ｄに外
部から与える信号ＳＩを入力することにより全てのＤ−
ＦＦ２０１を使用したスキャンパス回路が構成できる。
えるスキャンパス信号を使用してテストする場合は、信
号ＳＥＬを１として入力端子ｂを選択し、信号ＳＭＣを
１にして初段のＤ−ＦＦ２０１のデータ入力端子Ｄに外
部から与える信号ＳＩを入力することにより全てのＤ−
ＦＦ２０１を使用したスキャンパス回路が構成できる。
【００２２】図４は本発明の第２の実施例のスキャンパ
ス機能およびイネーブル機能付Ｄ−ＦＦの等価回路図で
ある。図４において、マルチプレクサＭＰＸ１の出力
は、ＮＯＲゲートＮＯＲ１，ＮＯＲ２，ＮＯＲ３，ＮＯ
Ｒ４，トランスファゲートＴＧ１，ＴＧ２，ＴＧ３，Ｔ
Ｇ４，インバータＩＮＶ１，ＩＮＶ２で構成されるＤ−
ＦＦのデータ入力端子に接続する。マルチプレクサＭＰ
Ｘ１のデータ入力端子ａ，ｂは、それぞれ信号Ｄと信号
ＳＩに接続し、コントロール信号入力端子ｃは信号ＳＭ
Ｃに接続し、信号ＳＭＣの値によりどちらの入力を端子
ｙに出力するかを選択する。また、ＮＯＲゲートＮＯＲ
３の出力信号Ｑを端子ＳＯに出力する。
ス機能およびイネーブル機能付Ｄ−ＦＦの等価回路図で
ある。図４において、マルチプレクサＭＰＸ１の出力
は、ＮＯＲゲートＮＯＲ１，ＮＯＲ２，ＮＯＲ３，ＮＯ
Ｒ４，トランスファゲートＴＧ１，ＴＧ２，ＴＧ３，Ｔ
Ｇ４，インバータＩＮＶ１，ＩＮＶ２で構成されるＤ−
ＦＦのデータ入力端子に接続する。マルチプレクサＭＰ
Ｘ１のデータ入力端子ａ，ｂは、それぞれ信号Ｄと信号
ＳＩに接続し、コントロール信号入力端子ｃは信号ＳＭ
Ｃに接続し、信号ＳＭＣの値によりどちらの入力を端子
ｙに出力するかを選択する。また、ＮＯＲゲートＮＯＲ
３の出力信号Ｑを端子ＳＯに出力する。
【００２３】尚、図３において、接続のない端子の接続
及び他の回路構成は、図１と同様であるので、省略して
ある。
及び他の回路構成は、図１と同様であるので、省略して
ある。
【００２４】以上第１の実施例の自己テスト機能付きＲ
ＡＭ装置は、データ書き込み回路として出力をハイイン
ピーダンス状態にする機能およびセット，リセット機能
を持つＤ−ＦＦをＲＡＭのビット幅分だけ使用し、その
Ｄ−ＦＦの出力Ｑ，Ｑ（否定値）を対応するビット線に
接続し、通常動作時には前記Ｄ−ＦＦを書き込みのため
のデータドライバおよび読み出しのためのプリチャージ
ャ回路として使用し、またテスト時に全てのＤ−ＦＦを
同時にセットまたはリセットして全ビットに同一の０ま
たは１のデータ入力を設定するか、偶数ビットと奇数ビ
ットとで逆の値に設定してビット長方向に０／１の交番
パタンを設定するかを選択可能とすることにより、チェ
ッカーボードおよびマーチングのテストパタンデータの
発生を、ＲＡＭのビット幅及びワード線に関わらず２つ
のデータ信号と２つのコントロール信号と１つのクロッ
ク信号とで発生可能とする。
ＡＭ装置は、データ書き込み回路として出力をハイイン
ピーダンス状態にする機能およびセット，リセット機能
を持つＤ−ＦＦをＲＡＭのビット幅分だけ使用し、その
Ｄ−ＦＦの出力Ｑ，Ｑ（否定値）を対応するビット線に
接続し、通常動作時には前記Ｄ−ＦＦを書き込みのため
のデータドライバおよび読み出しのためのプリチャージ
ャ回路として使用し、またテスト時に全てのＤ−ＦＦを
同時にセットまたはリセットして全ビットに同一の０ま
たは１のデータ入力を設定するか、偶数ビットと奇数ビ
ットとで逆の値に設定してビット長方向に０／１の交番
パタンを設定するかを選択可能とすることにより、チェ
ッカーボードおよびマーチングのテストパタンデータの
発生を、ＲＡＭのビット幅及びワード線に関わらず２つ
のデータ信号と２つのコントロール信号と１つのクロッ
ク信号とで発生可能とする。
【００２５】また、第２の実施例は前出のＤ−ＦＦとし
てさらにスキャンパス（ＳｃａｎＰａｓｓ）機能を持つ
Ｄ−ＦＦをカスケード接続して使用し、テストモード時
にＲＡＭの外部からの設定により、さらにＲＡＭの入力
データのスキャンパス回路として使用するか、適当なフ
ィードバック入力信号を初段のＤ−ＦＦに与えることに
よりＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄ Ｂａｃｋ Ｓ
ｈｉｆｔ Ｒｅｇｉｓｔｅｒ）として疑似ランダムパタ
ン発生回路として使用するかを、さらに１つのデータ信
号と２つのコントロール信号を追加することにより選択
可能とする。
てさらにスキャンパス（ＳｃａｎＰａｓｓ）機能を持つ
Ｄ−ＦＦをカスケード接続して使用し、テストモード時
にＲＡＭの外部からの設定により、さらにＲＡＭの入力
データのスキャンパス回路として使用するか、適当なフ
ィードバック入力信号を初段のＤ−ＦＦに与えることに
よりＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄ Ｂａｃｋ Ｓ
ｈｉｆｔ Ｒｅｇｉｓｔｅｒ）として疑似ランダムパタ
ン発生回路として使用するかを、さらに１つのデータ信
号と２つのコントロール信号を追加することにより選択
可能とする。
【００２６】
【発明の効果】以上説明したように、本発明は、データ
書き込み回路として、出力をハイインピーダンス状態に
する機能およびセット，リセット機能を持つＤ−ＦＦを
ビット幅分だけ使用し、そのＤ−ＦＦの出力Ｑ，Ｑ（否
定値）を対応するビット線に接続し、通常動作時には前
記Ｄ−ＦＦを書き込みのためのデータドライバおよび読
み出しのためのプリチャージャ回路として使用し、また
テスト時には全てのＤ−ＦＦを同時にセットまたはリセ
ットして全ビットに同一の０または１のデータ入力を設
定するか、偶数ビットと奇数ビットとで逆の値に設定し
てビット長方向に０／１の交番パタンを設定するかを選
択可能とすることにより、ＲＡＭ装置の基本回路に対し
て少しの回路増加で、チェッカーボード及びマーチング
テストパタンのデータ発生を、ＲＡＭのビット幅及びワ
ード長に関わらず２つのデータ信号と２つのコントロー
ル信号と１つのクロック信号とで発生できるという効果
がある。
書き込み回路として、出力をハイインピーダンス状態に
する機能およびセット，リセット機能を持つＤ−ＦＦを
ビット幅分だけ使用し、そのＤ−ＦＦの出力Ｑ，Ｑ（否
定値）を対応するビット線に接続し、通常動作時には前
記Ｄ−ＦＦを書き込みのためのデータドライバおよび読
み出しのためのプリチャージャ回路として使用し、また
テスト時には全てのＤ−ＦＦを同時にセットまたはリセ
ットして全ビットに同一の０または１のデータ入力を設
定するか、偶数ビットと奇数ビットとで逆の値に設定し
てビット長方向に０／１の交番パタンを設定するかを選
択可能とすることにより、ＲＡＭ装置の基本回路に対し
て少しの回路増加で、チェッカーボード及びマーチング
テストパタンのデータ発生を、ＲＡＭのビット幅及びワ
ード長に関わらず２つのデータ信号と２つのコントロー
ル信号と１つのクロック信号とで発生できるという効果
がある。
【００２７】また、前出のＤ−ＦＦとしてさらにスキャ
ンパス機能を持つＤ−ＦＦをカスケード接続して使用
し、テストモード時にＲＡＭの外部からの設定により、
ＲＡＭ装置の基本回路に対して少しの回路増加で、さら
に入力データのスキャンパス回路として使用するか、適
当なフィードバック入力信号を初段のＤ−ＦＦに与える
ことによりＬＦＳＲとして疑似ランダムパタンによるテ
ストを実行するかを選択可能とする効果がある。
ンパス機能を持つＤ−ＦＦをカスケード接続して使用
し、テストモード時にＲＡＭの外部からの設定により、
ＲＡＭ装置の基本回路に対して少しの回路増加で、さら
に入力データのスキャンパス回路として使用するか、適
当なフィードバック入力信号を初段のＤ−ＦＦに与える
ことによりＬＦＳＲとして疑似ランダムパタンによるテ
ストを実行するかを選択可能とする効果がある。
【図１】本発明の第１の実施例のＲＡＭ装置を示すブロ
ック図である。
ック図である。
【図２】図１のＤ型フリップフロップの等価回路図であ
る。
る。
【図３】本発明の第２の実施例のＲＡＭ装置を示すブロ
ック図である。
ック図である。
【図４】図３のＤ型フリップフロップの等価回路図であ
る。
る。
【図５】従来のＢＩＳＴ付きＲＡＭ装置のブロック図で
ある。
ある。
１０１ イネーブル機能付きＤ−ＦＦ １０２ ２入力１出力マルチプクサ ２０１ スキャン機能およびイネーブル機能つきＤ−
ＦＦ ２０２ ２入力１出力マルチプクサ ５０ ＲＡＭ ５１ マルチプレクサ ５２ 通常データ入力回路 ５３ テストパターン発生回路
ＦＦ ２０２ ２入力１出力マルチプクサ ５０ ＲＡＭ ５１ マルチプレクサ ５２ 通常データ入力回路 ５３ テストパターン発生回路
Claims (1)
- 【請求項１】 複数のアドレス線と前記アドレス線に直
行する複数のビット線対と入力アドレス信号により前記
複数のアドレス線から所定のアドレス線を選択して前記
所定のアドレス線に対応した記憶素子に前記ビット線対
を介してデータを書き込み、また前記ビット線対をどち
らも１に設定した後ビット線をフローティングにし、所
定のアドレス線を選択して前記所定のアドレス線に対応
した記憶素子から前記ビット線対を介してデータを読み
出す回路を持つＲＡＭ装置に於て、ゲート回路の相補の
出力を前記データ線対に接続し、外部信号により前記ゲ
ート回路の出力をセット，リセット，ハイインピーダン
スに設定可能とするビルト・イン・セルフ・テスト機能
を設けたことを特徴とするＲＡＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196354A JPH0541098A (ja) | 1991-08-06 | 1991-08-06 | Ｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196354A JPH0541098A (ja) | 1991-08-06 | 1991-08-06 | Ｒａｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541098A true JPH0541098A (ja) | 1993-02-19 |
Family
ID=16356447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196354A Pending JPH0541098A (ja) | 1991-08-06 | 1991-08-06 | Ｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541098A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158028A (en) * | 1997-08-06 | 2000-12-05 | Nec Corporation | Semiconductor integrated circuit |
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
-
1991
- 1991-08-06 JP JP3196354A patent/JPH0541098A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158028A (en) * | 1997-08-06 | 2000-12-05 | Nec Corporation | Semiconductor integrated circuit |
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
| JP4570194B2 (ja) * | 2000-02-22 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体メモリ |
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