JP2001236795A - 半導体メモリ - Google Patents
半導体メモリInfo
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Abstract
(57)【要約】
【課題】 短時間で試験を行うことができる半導体メモ
リを提供する。 【解決手段】 モード信号ＭＯＤを“Ｈ”にして試験モ
ードを設定し、アドレスデコーダ１をワード線ＷＬｉか
ら切り離すと共に、隣接するワード線同士をインバータ
１２ｉを含むスイッチ回路１０ｉを介して接続する。こ
れにより、パターン信号ＰＴＮに従って、偶数または奇
数番目のワード線が同時に選択される。また、試験モー
ドの設定により、隣接するビット線／ＢＬ同士がインバ
ータ２２ｊを含むスイッチ回路２０ｊを介して接続され
る。これにより、隣接するビット線／ＢＬには、パター
ン信号ＰＴＮに従って相補的なデータ信号が印加され
る。パターン信号ＰＴＮを“Ｌ”，“Ｈ”に切り替えて
書き込み動作を２回行うことにより、すべてのメモリセ
ル（ＭＣ）２ｉ，ｊにチェッカーフラグ・パターンを書
き込むことができる。
リを提供する。 【解決手段】 モード信号ＭＯＤを“Ｈ”にして試験モ
ードを設定し、アドレスデコーダ１をワード線ＷＬｉか
ら切り離すと共に、隣接するワード線同士をインバータ
１２ｉを含むスイッチ回路１０ｉを介して接続する。こ
れにより、パターン信号ＰＴＮに従って、偶数または奇
数番目のワード線が同時に選択される。また、試験モー
ドの設定により、隣接するビット線／ＢＬ同士がインバ
ータ２２ｊを含むスイッチ回路２０ｊを介して接続され
る。これにより、隣接するビット線／ＢＬには、パター
ン信号ＰＴＮに従って相補的なデータ信号が印加され
る。パターン信号ＰＴＮを“Ｌ”，“Ｈ”に切り替えて
書き込み動作を２回行うことにより、すべてのメモリセ
ル（ＭＣ）２ｉ，ｊにチェッカーフラグ・パターンを書
き込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ、特
に試験用の回路を組み込んだ半導体メモリに関するもの
である。
に試験用の回路を組み込んだ半導体メモリに関するもの
である。
【０００２】
【従来の技術】従来、半導体メモリの機能や性能をチェ
ックする場合、外部の試験装置からアドレス信号と試験
データを与えて逐次記憶領域にデータを書き込み、全ア
ドレスに試験データを書き込んだ後、逐次読み出して正
しく読み書きができたか否かを判定している。
ックする場合、外部の試験装置からアドレス信号と試験
データを与えて逐次記憶領域にデータを書き込み、全ア
ドレスに試験データを書き込んだ後、逐次読み出して正
しく読み書きができたか否かを判定している。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体メモリでは、次のような課題があった。即ち、大
きなアドレス空間を有する大容量の半導体メモリでは、
全アドレスを順次指定して試験データを書き込むのに長
時間が必要となり、試験時間の短縮が困難となってい
た。本発明は、試験時間を短縮するための回路を組み込
むことにより前記従来技術が持っていた課題を解決し、
短時間で試験を行うことができる半導体メモリを提供す
るものである。
半導体メモリでは、次のような課題があった。即ち、大
きなアドレス空間を有する大容量の半導体メモリでは、
全アドレスを順次指定して試験データを書き込むのに長
時間が必要となり、試験時間の短縮が困難となってい
た。本発明は、試験時間を短縮するための回路を組み込
むことにより前記従来技術が持っていた課題を解決し、
短時間で試験を行うことができる半導体メモリを提供す
るものである。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、平行に配置された複数
のワード線と、前記ワード線に交差して配置された複数
のビット線と、前記ワード線と前記ビット線の各交差箇
所に設けられて該ワード線に印加される選択信号で選択
されたときに該ビット線に接続されて記憶データの書き
込み及び読み出しを行うメモリセル（以下、「ＭＣ」と
いう）とを有する半導体メモリにおいて、次のような第
１及び第２のスイッチ手段を備えている。
に、本発明の内の第１の発明は、平行に配置された複数
のワード線と、前記ワード線に交差して配置された複数
のビット線と、前記ワード線と前記ビット線の各交差箇
所に設けられて該ワード線に印加される選択信号で選択
されたときに該ビット線に接続されて記憶データの書き
込み及び読み出しを行うメモリセル（以下、「ＭＣ」と
いう）とを有する半導体メモリにおいて、次のような第
１及び第２のスイッチ手段を備えている。
【０００５】第１のスイッチ手段は、試験モードまたは
通常動作モードを指定するモード信号によって試験モー
ドが指定されたとき、パターン信号に従って前記ワード
線の内の奇数または偶数番目のワード線に前記選択信号
を同時に印加するものである。第２のスイッチ手段は、
前記試験モードが指定されたとき、前記パターン信号に
従って前記ビット線の内の奇数番目と偶数番目のビット
線にそれぞれ相補的なデータ信号を印加するものであ
る。
通常動作モードを指定するモード信号によって試験モー
ドが指定されたとき、パターン信号に従って前記ワード
線の内の奇数または偶数番目のワード線に前記選択信号
を同時に印加するものである。第２のスイッチ手段は、
前記試験モードが指定されたとき、前記パターン信号に
従って前記ビット線の内の奇数番目と偶数番目のビット
線にそれぞれ相補的なデータ信号を印加するものであ
る。
【０００６】第２の発明では、第１の発明における第１
のスイッチ手段を、前記ワード線の論理レベルを反転し
て出力する第１のインバータと、前記試験モードが指定
されたときに前記第１のインバータの出力信号を隣接す
るワード線に印加する第１のトランスファーゲート（以
下、「ＴＧ」という）とを有する構成にしている。ま
た、第２のスイッチ手段を、前記ビット線の論理レベル
を反転して出力する第２のインバータと、前記試験モー
ドが指定されたときに前記第２のインバータの出力信号
を隣接するビット線に印加する第２のＴＧとを有する構
成にしている。
のスイッチ手段を、前記ワード線の論理レベルを反転し
て出力する第１のインバータと、前記試験モードが指定
されたときに前記第１のインバータの出力信号を隣接す
るワード線に印加する第１のトランスファーゲート（以
下、「ＴＧ」という）とを有する構成にしている。ま
た、第２のスイッチ手段を、前記ビット線の論理レベル
を反転して出力する第２のインバータと、前記試験モー
ドが指定されたときに前記第２のインバータの出力信号
を隣接するビット線に印加する第２のＴＧとを有する構
成にしている。
【０００７】第１及び第２の発明によれば、以上のよう
に半導体メモリを構成したので、次のような作用が行わ
れる。モード信号によって試験モードが指定されると、
例えば第１のスイッチ手段のＴＧによってすべてのワー
ド線がインバータを介して順次接続される。これによ
り、パターン信号を“Ｌ”または“Ｈ”に切り替えるこ
とにより、偶数番目または奇数番目のワード線に同時に
選択信号が印加される。一方、第２のスイッチ手段にお
いても、ＴＧによってビット線がインバータを介して順
次接続される。これにより、パターン信号に従って、奇
数番目と偶数番目のビット線にそれぞれ相補的なデータ
信号“Ｌ”及び“Ｈ”が印加される。従って、２回の書
き込み動作によって、すべてのメモリセルにチェッカー
フラグ・パターンを書き込むことができる。
に半導体メモリを構成したので、次のような作用が行わ
れる。モード信号によって試験モードが指定されると、
例えば第１のスイッチ手段のＴＧによってすべてのワー
ド線がインバータを介して順次接続される。これによ
り、パターン信号を“Ｌ”または“Ｈ”に切り替えるこ
とにより、偶数番目または奇数番目のワード線に同時に
選択信号が印加される。一方、第２のスイッチ手段にお
いても、ＴＧによってビット線がインバータを介して順
次接続される。これにより、パターン信号に従って、奇
数番目と偶数番目のビット線にそれぞれ相補的なデータ
信号“Ｌ”及び“Ｈ”が印加される。従って、２回の書
き込み動作によって、すべてのメモリセルにチェッカー
フラグ・パターンを書き込むことができる。
【０００８】第３の発明は、第１の発明と同様の半導体
メモリにおいて、試験モードまたは通常動作モードを指
定するモード信号によって試験モードが指定されたと
き、前記複数のワード線のすべてに前記選択信号を同時
に印加する第１のスイッチ手段と、前記試験モードが指
定されたとき、パターン信号に従って前記複数のビット
線のすべてに同一のデータ信号を同時に印加する第２の
スイッチ手段とを備えている。
メモリにおいて、試験モードまたは通常動作モードを指
定するモード信号によって試験モードが指定されたと
き、前記複数のワード線のすべてに前記選択信号を同時
に印加する第１のスイッチ手段と、前記試験モードが指
定されたとき、パターン信号に従って前記複数のビット
線のすべてに同一のデータ信号を同時に印加する第２の
スイッチ手段とを備えている。
【０００９】第４の発明では、第３の発明における第１
のスイッチ手段を、前記試験モードが指定されたときに
それぞれ隣接する前記ワード線同士を接続して該試験モ
ードの信号を各ワード線に印加する複数の第１のＴＧで
構成している。また、第２のスイッチ手段を、前記試験
モードが指定されたときにそれぞれ隣接する前記ビット
線同士を接続して前記パターン信号を各ビット線に印加
する複数の第２のＴＧで構成している。
のスイッチ手段を、前記試験モードが指定されたときに
それぞれ隣接する前記ワード線同士を接続して該試験モ
ードの信号を各ワード線に印加する複数の第１のＴＧで
構成している。また、第２のスイッチ手段を、前記試験
モードが指定されたときにそれぞれ隣接する前記ビット
線同士を接続して前記パターン信号を各ビット線に印加
する複数の第２のＴＧで構成している。
【００１０】第３及び第４の発明によれば、次のような
作用が行われる。モード信号によって試験モードが指定
されると、例えば第１のスイッチ手段のＴＧによってす
べてのワード線が接続されて選択信号が印加される。一
方、第２のスイッチ手段においても、ＴＧによってすべ
てのビット線が接続される。これにより、パターン信号
に従って、すべてのメモリセルにデータ信号“Ｌ”また
は“Ｈ”が印加される。従って、１回の書き込み動作に
よって、すべてのメモリセルに同一データを書き込むこ
とができる。
作用が行われる。モード信号によって試験モードが指定
されると、例えば第１のスイッチ手段のＴＧによってす
べてのワード線が接続されて選択信号が印加される。一
方、第２のスイッチ手段においても、ＴＧによってすべ
てのビット線が接続される。これにより、パターン信号
に従って、すべてのメモリセルにデータ信号“Ｌ”また
は“Ｈ”が印加される。従って、１回の書き込み動作に
よって、すべてのメモリセルに同一データを書き込むこ
とができる。
【００１１】第５の発明は、第１〜第４の発明におい
て、ワード線に交差するように複数のビット線の両側及
び中央部に配置された第１、第２及び第３のダミービッ
ト線と、前記ワード線と前記第１、第２及び第３のダミ
ービット線の各交差箇所に設けられて該ワード線に印加
される選択信号で選択されたときに該ビット線に接続さ
れるダミーＭＣとを有する第１、第２及び第３のダミー
セルアレイ（以下、「ＤＣＡ」という）を備えている。
て、ワード線に交差するように複数のビット線の両側及
び中央部に配置された第１、第２及び第３のダミービッ
ト線と、前記ワード線と前記第１、第２及び第３のダミ
ービット線の各交差箇所に設けられて該ワード線に印加
される選択信号で選択されたときに該ビット線に接続さ
れるダミーＭＣとを有する第１、第２及び第３のダミー
セルアレイ（以下、「ＤＣＡ」という）を備えている。
【００１２】第５の発明によれば、次のような作用が行
われる。電源を投入し、第１〜第３のＤＣＡに流れる漏
れ電流を測定することにより、このＤＣＡに隣接するメ
モリセルアレイ（以下、「ＭＣＡ」という）の漏れ電流
を推定することができる。漏れ電流は、ＭＣを構成する
トランジスタのゲート長及びゲート幅に関係するので、
この漏れ電流のばらつきにより、各位置のＭＣのばらつ
きを調べることができる。
われる。電源を投入し、第１〜第３のＤＣＡに流れる漏
れ電流を測定することにより、このＤＣＡに隣接するメ
モリセルアレイ（以下、「ＭＣＡ」という）の漏れ電流
を推定することができる。漏れ電流は、ＭＣを構成する
トランジスタのゲート長及びゲート幅に関係するので、
この漏れ電流のばらつきにより、各位置のＭＣのばらつ
きを調べることができる。
【００１３】第６の発明は、第１〜第４の発明におい
て、試験モードが指定されたときに隣接するワード線の
間に接続され、クロック信号に従って該ワード線の状態
をシフトして隣接するワード線に逐次出力するシフト手
段を備えている。
て、試験モードが指定されたときに隣接するワード線の
間に接続され、クロック信号に従って該ワード線の状態
をシフトして隣接するワード線に逐次出力するシフト手
段を備えている。
【００１４】第６の発明によれば、次のような作用が行
われる。試験モードが指定されると、シフト手段を介し
て隣接するワード線同士が接続され、クロック信号に従
ってワード線の状態がシフトして隣接するワード線に伝
えられる。従って、クロック信号に従って順次出力され
るワード線の状態に基づいて、アドレスデコーダやワー
ド線の状態をチェックすることができる。
われる。試験モードが指定されると、シフト手段を介し
て隣接するワード線同士が接続され、クロック信号に従
ってワード線の状態がシフトして隣接するワード線に伝
えられる。従って、クロック信号に従って順次出力され
るワード線の状態に基づいて、アドレスデコーダやワー
ド線の状態をチェックすることができる。
【００１５】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す半導体メモリの概略の構成図
である。この半導体メモリは、アドレス信号ＡＤＲを解
読するアドレスデコーダ１を有しており、このアドレス
デコーダ１の出力側に、平行に配置された複数のワード
線ＷＬｉ（但し、ｉ＝０〜ｍ）が接続されている。アド
レスデコーダ１は、イネーブル端子ＥＮに与えられるモ
ード信号ＭＯＤが、通常動作モードを示すレベル“Ｌ”
のときに、アドレス信号ＡＤＲで指定された１本のワー
ド線（例えば、ＷＬ０）にレベル“Ｈ”、その他のワー
ド線に“Ｌ”を、それぞれ出力するものである。イネー
ブル端子ＥＮに、試験モードを指定する“Ｈ”が与えら
れたときには、アドレスデコーダ１の出力側は、すべて
のワード線ＷＬｉから切り離されるようになっている。
明の第１の実施形態を示す半導体メモリの概略の構成図
である。この半導体メモリは、アドレス信号ＡＤＲを解
読するアドレスデコーダ１を有しており、このアドレス
デコーダ１の出力側に、平行に配置された複数のワード
線ＷＬｉ（但し、ｉ＝０〜ｍ）が接続されている。アド
レスデコーダ１は、イネーブル端子ＥＮに与えられるモ
ード信号ＭＯＤが、通常動作モードを示すレベル“Ｌ”
のときに、アドレス信号ＡＤＲで指定された１本のワー
ド線（例えば、ＷＬ０）にレベル“Ｈ”、その他のワー
ド線に“Ｌ”を、それぞれ出力するものである。イネー
ブル端子ＥＮに、試験モードを指定する“Ｈ”が与えら
れたときには、アドレスデコーダ１の出力側は、すべて
のワード線ＷＬｉから切り離されるようになっている。
【００１６】ワード線ＷＬｉに直交して、相補的なビッ
ト線ＢＬｊ，／ＢＬｊ（但、ｊ＝０〜ｎ、また、「／」
は反転を表す）で構成される複数のビット線対が配置さ
れている。ワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬ
ｊの各交差箇所には、ＭＣ２ ｉ，ｊが設けられている。
ＭＣ２ｉ，ｊは、フリップフロップ（以下、「ＦＦ」と
いう）とスイッチ用のトランジスタで構成され、電源が
投入されている間は記憶されたデータが消失することの
ないスタティック・メモリである。ＭＣ２ｉ， ｊは、ワ
ード線ＷＬｉに“Ｈ”の選択信号が与えられたときに、
スイッチ用のトランジスタが導通し、ＦＦがビット線対
ＢＬｊ，／ＢＬｊに接続されて１ビットのデータの書き
込み、または読み出しができるようになっている。
ト線ＢＬｊ，／ＢＬｊ（但、ｊ＝０〜ｎ、また、「／」
は反転を表す）で構成される複数のビット線対が配置さ
れている。ワード線ＷＬｉとビット線対ＢＬｊ，／ＢＬ
ｊの各交差箇所には、ＭＣ２ ｉ，ｊが設けられている。
ＭＣ２ｉ，ｊは、フリップフロップ（以下、「ＦＦ」と
いう）とスイッチ用のトランジスタで構成され、電源が
投入されている間は記憶されたデータが消失することの
ないスタティック・メモリである。ＭＣ２ｉ， ｊは、ワ
ード線ＷＬｉに“Ｈ”の選択信号が与えられたときに、
スイッチ用のトランジスタが導通し、ＦＦがビット線対
ＢＬｊ，／ＢＬｊに接続されて１ビットのデータの書き
込み、または読み出しができるようになっている。
【００１７】各ビット線対ＢＬｊ，／ＢＬｊは、それぞ
れセンスアンプ（以下、「ＳＡ」という）３ｊに接続さ
れている。ＳＡ３ｊは、読み出し時には、ビット線対Ｂ
Ｌｊ，／ＢＬｊの電位差に基づいて選択されたＭＣ２
ｉ，ｊの記憶内容を読み出してデータ線に出力し、書き
込み時には、データ線に与えられたデータに従ってビッ
ト線対ＢＬｊ，／ＢＬｊに書き込み用の相補的な電圧を
出力するものである。但し、この図では、読み／書きを
制御する読み書き制御信号は省略している。
れセンスアンプ（以下、「ＳＡ」という）３ｊに接続さ
れている。ＳＡ３ｊは、読み出し時には、ビット線対Ｂ
Ｌｊ，／ＢＬｊの電位差に基づいて選択されたＭＣ２
ｉ，ｊの記憶内容を読み出してデータ線に出力し、書き
込み時には、データ線に与えられたデータに従ってビッ
ト線対ＢＬｊ，／ＢＬｊに書き込み用の相補的な電圧を
出力するものである。但し、この図では、読み／書きを
制御する読み書き制御信号は省略している。
【００１８】更に、この半導体メモリは、各ワード線Ｗ
Ｌｉに試験用の選択信号を与えるための複数の第１のス
イッチ手段（例えば、スイッチ回路、以下、「ＳＷ」と
いう）１０ｉを備えている。ＳＷ１００の入力側には、
外部からパターン信号ＰＴＮが与えられるようになって
おり、このＳＷ１００の出力側がワード線ＷＬ０に接続
されている。また、ワード線ＷＬ０には、ＳＷ１０１の
入力が接続され、このＳＷ１０１の出力側に、ワード線
ＷＬ１に接続されている。更に、隣接するワード線ＳＷ
ｉ，ＳＷｉ＋１間が、ＳＷ１０ｉ＋１を介して接続され
るようになっている。
Ｌｉに試験用の選択信号を与えるための複数の第１のス
イッチ手段（例えば、スイッチ回路、以下、「ＳＷ」と
いう）１０ｉを備えている。ＳＷ１００の入力側には、
外部からパターン信号ＰＴＮが与えられるようになって
おり、このＳＷ１００の出力側がワード線ＷＬ０に接続
されている。また、ワード線ＷＬ０には、ＳＷ１０１の
入力が接続され、このＳＷ１０１の出力側に、ワード線
ＷＬ１に接続されている。更に、隣接するワード線ＳＷ
ｉ，ＳＷｉ＋１間が、ＳＷ１０ｉ＋１を介して接続され
るようになっている。
【００１９】各ＳＷ１０ｉは同一構成であり、例えばＳ
Ｗ１００は、入力側のＴＧ１１０、インバータ１２０、
及び出力側のＴＧ１３０が直列に接続された構成となっ
ている。ＴＧ１１０，１３０は、モード信号ＭＯＤによ
って導通制御され、このモード信号ＭＯＤが試験モード
を示す“Ｈ”のときにオンとなり、通常動作モードを示
す“Ｌ”のときにオフとなるように設定されている。
Ｗ１００は、入力側のＴＧ１１０、インバータ１２０、
及び出力側のＴＧ１３０が直列に接続された構成となっ
ている。ＴＧ１１０，１３０は、モード信号ＭＯＤによ
って導通制御され、このモード信号ＭＯＤが試験モード
を示す“Ｈ”のときにオンとなり、通常動作モードを示
す“Ｌ”のときにオフとなるように設定されている。
【００２０】同様に、この半導体メモリは、各ビット線
／ＢＬｊに試験用の書き込みデータを与えるための複数
の第２のスイッチ手段（例えば、ＳＷ）２０ｊを備えて
いる。ＳＷ２００の入力側には、外部からパターン信号
ＰＴＮが与えられるようになっており、このＳＷ２００
の出力側がビット線／ＢＬ０に接続されている。また、
ビット線／ＢＬ０には、ＳＷ２０１の入力側が接続さ
れ、このＳＷ２０１の出力側に、ビット線／ＢＬ１が接
続されている。更に、隣接するビット線／ＢＬｊ，／Ｂ
Ｌｊ＋１間が、ＳＷ２０ｊ＋１を介して接続されるよう
になっている。
／ＢＬｊに試験用の書き込みデータを与えるための複数
の第２のスイッチ手段（例えば、ＳＷ）２０ｊを備えて
いる。ＳＷ２００の入力側には、外部からパターン信号
ＰＴＮが与えられるようになっており、このＳＷ２００
の出力側がビット線／ＢＬ０に接続されている。また、
ビット線／ＢＬ０には、ＳＷ２０１の入力側が接続さ
れ、このＳＷ２０１の出力側に、ビット線／ＢＬ１が接
続されている。更に、隣接するビット線／ＢＬｊ，／Ｂ
Ｌｊ＋１間が、ＳＷ２０ｊ＋１を介して接続されるよう
になっている。
【００２１】各ＳＷ２０ｉは同一構成であり、例えばＳ
Ｗ２００は、入力側のＴＧ２１０、インバータ２２０、
及び出力側のＴＧ２３０が直列に接続された構成となっ
ている。ＴＧ２１０，２３０は、モード信号ＭＯＤによ
って、ＴＧ１１０，１３０と同様に導通制御されるよう
に設定されている。
Ｗ２００は、入力側のＴＧ２１０、インバータ２２０、
及び出力側のＴＧ２３０が直列に接続された構成となっ
ている。ＴＧ２１０，２３０は、モード信号ＭＯＤによ
って、ＴＧ１１０，１３０と同様に導通制御されるよう
に設定されている。
【００２２】次に、動作を説明する。まず、モード信号
ＭＯＤを“Ｈ”に設定して試験モードとし、パターン信
号ＰＴＮを“Ｌ”に設定する。モード信号ＭＯＤが
“Ｈ”に設定されたことにより、アドレスデコーダ１が
各ワード線ＷＬｉから切り離されると共に、各ＳＷ１０
ｉ，２０ｊ内のＴＧがオンとなる。これにより、ワード
線ＷＬ０を含む偶数番目のワード線ＷＬに、“Ｈ”の選
択信号が印加される。また、ビット線／ＢＬ０を含む偶
数番目のビット線／ＢＬに“Ｈ”のデータ信号が、奇数
番目のビット線／ＢＬに“Ｌ”のデータ信号が、それぞ
れ印加される。この状態で、図示しない読み書き制御信
号によって書き込みを指定すると、すべての偶数番地の
ＭＣ２ｉ，０，２ｉ，１，２ｉ，２，…に、それぞれ
“０”，“１”，“０”，…のデータが一斉に書き込ま
れる。
ＭＯＤを“Ｈ”に設定して試験モードとし、パターン信
号ＰＴＮを“Ｌ”に設定する。モード信号ＭＯＤが
“Ｈ”に設定されたことにより、アドレスデコーダ１が
各ワード線ＷＬｉから切り離されると共に、各ＳＷ１０
ｉ，２０ｊ内のＴＧがオンとなる。これにより、ワード
線ＷＬ０を含む偶数番目のワード線ＷＬに、“Ｈ”の選
択信号が印加される。また、ビット線／ＢＬ０を含む偶
数番目のビット線／ＢＬに“Ｈ”のデータ信号が、奇数
番目のビット線／ＢＬに“Ｌ”のデータ信号が、それぞ
れ印加される。この状態で、図示しない読み書き制御信
号によって書き込みを指定すると、すべての偶数番地の
ＭＣ２ｉ，０，２ｉ，１，２ｉ，２，…に、それぞれ
“０”，“１”，“０”，…のデータが一斉に書き込ま
れる。
【００２３】次に、モード信号ＭＯＤを“Ｈ”にしたま
ま、パターン信号ＰＴＮを“Ｈ”に設定する。これによ
り、奇数番目のワード線ＷＬに、“Ｈ”の選択信号が印
加される。また、ビット線／ＢＬ０を含む偶数番目のビ
ット線／ＢＬに“Ｌ”のデータ信号が、奇数番目のビッ
ト線／ＢＬに“Ｈ”のデータ信号が、それぞれ印加され
る。この状態で、読み書き制御信号によって書き込みを
指定すると、すべての奇数番地のＭＣ２ｉ，０，２
ｉ，１，２ｉ，２，…に、それぞれ“１”，“０”，
“１”，…のデータが一斉に書き込まれる。
ま、パターン信号ＰＴＮを“Ｈ”に設定する。これによ
り、奇数番目のワード線ＷＬに、“Ｈ”の選択信号が印
加される。また、ビット線／ＢＬ０を含む偶数番目のビ
ット線／ＢＬに“Ｌ”のデータ信号が、奇数番目のビッ
ト線／ＢＬに“Ｈ”のデータ信号が、それぞれ印加され
る。この状態で、読み書き制御信号によって書き込みを
指定すると、すべての奇数番地のＭＣ２ｉ，０，２
ｉ，１，２ｉ，２，…に、それぞれ“１”，“０”，
“１”，…のデータが一斉に書き込まれる。
【００２４】以上の２回の書き込み動作により、すべて
のＭＣ２ｉ，ｊに、チェッカーフラグ・パターンのデー
タ、即ち、“０”と“１”が市松模様となったデータが
書き込まれる。その後、モード信号ＭＯＤを“Ｌ”にす
る。これにより、各ＳＷ１０ｉ，２０ ｊ内のＴＧがオフ
となり、隣接するワード線ＷＬｉ及びビット線／ＢＬｊ
同士が切り離される。また、アドレスデコーダ１が各ワ
ード線ＷＬｉに接続され、通常動作モードとなる。ＭＣ
２ｉ，ｊに書き込まれたチェッカーフラグ・パターンの
チェックは、通常動作モードで、アドレス信号ＡＤＲに
よって順次ワード線ＷＬｉを選択し、ＭＣ２ｉ，ｊの記
憶データを読み出すことによって行われる。
のＭＣ２ｉ，ｊに、チェッカーフラグ・パターンのデー
タ、即ち、“０”と“１”が市松模様となったデータが
書き込まれる。その後、モード信号ＭＯＤを“Ｌ”にす
る。これにより、各ＳＷ１０ｉ，２０ ｊ内のＴＧがオフ
となり、隣接するワード線ＷＬｉ及びビット線／ＢＬｊ
同士が切り離される。また、アドレスデコーダ１が各ワ
ード線ＷＬｉに接続され、通常動作モードとなる。ＭＣ
２ｉ，ｊに書き込まれたチェッカーフラグ・パターンの
チェックは、通常動作モードで、アドレス信号ＡＤＲに
よって順次ワード線ＷＬｉを選択し、ＭＣ２ｉ，ｊの記
憶データを読み出すことによって行われる。
【００２５】以上のように、この第１の実施形態の半導
体メモリは、パターン信号ＰＴＮによって偶数または奇
数番目のワード線ＷＬを一括して選択するためのＳＷ１
０と、隣接するビット線／ＢＬに交互に“Ｌ”，“Ｈ”
となるデータ信号を与えるためのＳＷ２０を有してい
る。これにより、２回の書き込み動作ですべてのＭＣ２
ｉ，ｊにチェッカーフラグ・パターンを書き込むことが
可能になり、テスト時間を短縮することができるという
利点がある。
体メモリは、パターン信号ＰＴＮによって偶数または奇
数番目のワード線ＷＬを一括して選択するためのＳＷ１
０と、隣接するビット線／ＢＬに交互に“Ｌ”，“Ｈ”
となるデータ信号を与えるためのＳＷ２０を有してい
る。これにより、２回の書き込み動作ですべてのＭＣ２
ｉ，ｊにチェッカーフラグ・パターンを書き込むことが
可能になり、テスト時間を短縮することができるという
利点がある。
【００２６】（第２の実施形態）図２は、本発明の第２
の実施形態を示す半導体メモリの概略の構成図であり、
図１中の要素と共通の要素には共通の符号が付されてい
る。この半導体メモリは、図１の半導体メモリにおける
ＳＷ１０ｉに代えてＴＧ１５ｉを設けると共に、ＳＷ２
０ｊに代えてＴＧ２４ｊを設けている。更に、各ビット
線ＢＬｊに試験用の書き込みデータ信号を与えるための
複数のＴＧ２６ｊを備えている。
の実施形態を示す半導体メモリの概略の構成図であり、
図１中の要素と共通の要素には共通の符号が付されてい
る。この半導体メモリは、図１の半導体メモリにおける
ＳＷ１０ｉに代えてＴＧ１５ｉを設けると共に、ＳＷ２
０ｊに代えてＴＧ２４ｊを設けている。更に、各ビット
線ＢＬｊに試験用の書き込みデータ信号を与えるための
複数のＴＧ２６ｊを備えている。
【００２７】ＴＧ１５ｉは、モード信号ＭＯＤによって
試験モードが設定されたときに、すべてのワード線ＷＬ
ｉに“Ｈ”の選択信号を与えるためのものである。ま
た、ＴＧ２４ｊは、外部から“Ｈ”のパターン信号ＰＮ
Ｔ０が与えられたときに、すべてのビット線／ＢＬｊに
“Ｈ”のデータ信号を与えるためのものである。更に、
ＴＧ２６ｊは、外部から“Ｈ”のパターン信号ＰＮＴ１
が与えられたときに、すべてのビット線ＢＬｊに“Ｈ”
のデータ信号を与えるためのものである。その他の構成
は、図１と同様である。
試験モードが設定されたときに、すべてのワード線ＷＬ
ｉに“Ｈ”の選択信号を与えるためのものである。ま
た、ＴＧ２４ｊは、外部から“Ｈ”のパターン信号ＰＮ
Ｔ０が与えられたときに、すべてのビット線／ＢＬｊに
“Ｈ”のデータ信号を与えるためのものである。更に、
ＴＧ２６ｊは、外部から“Ｈ”のパターン信号ＰＮＴ１
が与えられたときに、すべてのビット線ＢＬｊに“Ｈ”
のデータ信号を与えるためのものである。その他の構成
は、図１と同様である。
【００２８】このような半導体メモリでは、試験モード
を設定するとアドレスデコーダ１が切り離され、すべて
のワード線ＷＬｉに“Ｈ”の選択信号が与えられる。次
に、パターン信号ＰＮＴ０を“Ｈ”、パターン信号ＰＴ
Ｎ１を“Ｌ”に設定し、読み書き制御信号によって書き
込みを指定すると、すべての番地のＭＣ２ｉ，ｊに、
“０”のデータが一斉に書き込まれる。また、パターン
信号ＰＮＴ０を“Ｌ”、パターン信号ＰＴＮ１を“Ｈ”
に設定して書き込みを指定すると、すべての番地のＭＣ
２ｉ，ｊに、“１”のデータが一斉に書き込まれる。Ｍ
Ｃ２ｉ，ｊに書き込まれたデータのチェックは、パター
ン信号ＰＮＴ０，ＰＴＮ１を共に“Ｌ”に設定し、通常
動作モードで、アドレス信号ＡＤＲによって順次ワード
線ＷＬｉを選択し、ＭＣ２ｉ，ｊの記憶データを読み出
すことによって行われる。
を設定するとアドレスデコーダ１が切り離され、すべて
のワード線ＷＬｉに“Ｈ”の選択信号が与えられる。次
に、パターン信号ＰＮＴ０を“Ｈ”、パターン信号ＰＴ
Ｎ１を“Ｌ”に設定し、読み書き制御信号によって書き
込みを指定すると、すべての番地のＭＣ２ｉ，ｊに、
“０”のデータが一斉に書き込まれる。また、パターン
信号ＰＮＴ０を“Ｌ”、パターン信号ＰＴＮ１を“Ｈ”
に設定して書き込みを指定すると、すべての番地のＭＣ
２ｉ，ｊに、“１”のデータが一斉に書き込まれる。Ｍ
Ｃ２ｉ，ｊに書き込まれたデータのチェックは、パター
ン信号ＰＮＴ０，ＰＴＮ１を共に“Ｌ”に設定し、通常
動作モードで、アドレス信号ＡＤＲによって順次ワード
線ＷＬｉを選択し、ＭＣ２ｉ，ｊの記憶データを読み出
すことによって行われる。
【００２９】以上のように、この第２の実施形態の半導
体メモリは、モード信号ＭＯＤによってすべてのワード
線ＷＬを一括して選択するためのＴＧ１５と、すべての
ビット線／ＢＬまたはすべてのビット線ＢＬに、“Ｈ”
となるデータ信号を与えるためのＴＧ２４，２６を有し
ている。これにより、１回の書き込み動作ですべてのＭ
Ｃ２ｉ，ｊに“０”または“１”のデータを書き込むこ
とが可能になり、テスト時間を短縮することができると
いう利点がある。
体メモリは、モード信号ＭＯＤによってすべてのワード
線ＷＬを一括して選択するためのＴＧ１５と、すべての
ビット線／ＢＬまたはすべてのビット線ＢＬに、“Ｈ”
となるデータ信号を与えるためのＴＧ２４，２６を有し
ている。これにより、１回の書き込み動作ですべてのＭ
Ｃ２ｉ，ｊに“０”または“１”のデータを書き込むこ
とが可能になり、テスト時間を短縮することができると
いう利点がある。
【００３０】（第３の実施形態）図３は、本発明の第３
の実施形態を示す半導体メモリの概略の構成図であり、
図１中の要素と共通の要素には共通の符号が付されてい
る。この図３では、同一のビット線対ＢＬｊ，／ＢＬｊ
に共通に接続されたＭＣ２０，ｊ〜２ｍ，ｊを、ＭＣＡ
３０ｊとして表示している。この半導体メモリは、ＭＣ
Ａ３００，３０ｎにそれぞれ隣接してＤＣＡ４０１，４
０３を設けると共に、ＭＣＡ３００〜３０ｎの丁度中間
に、ＤＣＡ４０２を設けている。
の実施形態を示す半導体メモリの概略の構成図であり、
図１中の要素と共通の要素には共通の符号が付されてい
る。この図３では、同一のビット線対ＢＬｊ，／ＢＬｊ
に共通に接続されたＭＣ２０，ｊ〜２ｍ，ｊを、ＭＣＡ
３０ｊとして表示している。この半導体メモリは、ＭＣ
Ａ３００，３０ｎにそれぞれ隣接してＤＣＡ４０１，４
０３を設けると共に、ＭＣＡ３００〜３０ｎの丁度中間
に、ＤＣＡ４０２を設けている。
【００３１】ＤＣＡ４０１〜４０３は、各ＭＣＡ３０ｊ
と同様に、ワード線ＷＬｉに直交して配置されたダミー
ビット線対と、これらの各交差箇所に設けられた複数の
ダミーＭＣとを有している。但し、ダミービット線対に
はＳＡが接続されておらず、また、各ダミーＭＣに対す
る電源は、ＭＣＡ３０ｊとは別に、それぞれ試験端子４
１１〜４１３から供給するように構成されている。その
他の構成は、図１と同様である。
と同様に、ワード線ＷＬｉに直交して配置されたダミー
ビット線対と、これらの各交差箇所に設けられた複数の
ダミーＭＣとを有している。但し、ダミービット線対に
はＳＡが接続されておらず、また、各ダミーＭＣに対す
る電源は、ＭＣＡ３０ｊとは別に、それぞれ試験端子４
１１〜４１３から供給するように構成されている。その
他の構成は、図１と同様である。
【００３２】このような半導体メモリでは、試験モード
において、試験端子４０１〜４０３に電源を接続してそ
の電流の値を測定することにより、待機時の漏れ電流を
チェックすることができる。漏れ電流の大きさは、ダミ
ーＭＣを構成するトランジスタのゲート長及びゲート幅
に依存する。従って、ＤＣＡ４０１〜４０３の漏れ電流
を比較することにより、ＭＣＡの中心部及び両端のトラ
ンジスタのゲート長及びゲート幅のばらつきを測定すこ
とができる。また、試験モード時及び通常動作モードの
動作は、第１の実施形態と同様である。
において、試験端子４０１〜４０３に電源を接続してそ
の電流の値を測定することにより、待機時の漏れ電流を
チェックすることができる。漏れ電流の大きさは、ダミ
ーＭＣを構成するトランジスタのゲート長及びゲート幅
に依存する。従って、ＤＣＡ４０１〜４０３の漏れ電流
を比較することにより、ＭＣＡの中心部及び両端のトラ
ンジスタのゲート長及びゲート幅のばらつきを測定すこ
とができる。また、試験モード時及び通常動作モードの
動作は、第１の実施形態と同様である。
【００３３】以上のように、この第３の実施形態の半導
体メモリは、図１の半導体メモリにＤＣＡ４０１〜４０
３を設けたことにより、第１の実施形態も利点に加え、
各ＭＣのばらつきが検出できるので不良解析が容易にな
るという利点がある。
体メモリは、図１の半導体メモリにＤＣＡ４０１〜４０
３を設けたことにより、第１の実施形態も利点に加え、
各ＭＣのばらつきが検出できるので不良解析が容易にな
るという利点がある。
【００３４】（第４の実施形態）図４（ａ），（ｂ）
は、本発明の第４の実施形態を示す半導体メモリの概略
の構成図であり、同図（ａ）は全体構成を示す図、及び
同図（ｂ）は同図（ａ）中のＦＦ５０ｉの回路を示す図
である。図４（ａ）において、図１中の要素と共通の要
素には共通の符号が付されている。この半導体メモリ
は、隣接する２つのワード線ＷＬｉ−１，ＷＬｉの間
に、シフト手段（例えば、ＦＦ）５０ｉを設けると共
に、ワード線ＷＬｍの状態を外部から監視するための試
験端子６０が設けられている。その他の構成は、図１と
同様である。
は、本発明の第４の実施形態を示す半導体メモリの概略
の構成図であり、同図（ａ）は全体構成を示す図、及び
同図（ｂ）は同図（ａ）中のＦＦ５０ｉの回路を示す図
である。図４（ａ）において、図１中の要素と共通の要
素には共通の符号が付されている。この半導体メモリ
は、隣接する２つのワード線ＷＬｉ−１，ＷＬｉの間
に、シフト手段（例えば、ＦＦ）５０ｉを設けると共
に、ワード線ＷＬｍの状態を外部から監視するための試
験端子６０が設けられている。その他の構成は、図１と
同様である。
【００３５】ＦＦ５０ｉは、図５（ｂ）に示すように、
ＴＧ５１〜５４、及びインバータ５５〜５９で構成され
る典型的なＤ型のＦＦであり、クロック信号ＣＫの
“Ｈ”，“Ｌ”に同期して、ワード線ＷＬｉ−１の状態
をラッチしてシフトし、ワード線ＷＬｉに出力するもの
である。
ＴＧ５１〜５４、及びインバータ５５〜５９で構成され
る典型的なＤ型のＦＦであり、クロック信号ＣＫの
“Ｈ”，“Ｌ”に同期して、ワード線ＷＬｉ−１の状態
をラッチしてシフトし、ワード線ＷＬｉに出力するもの
である。
【００３６】このような半導体メモリでは、次のような
手順により、アドレスデコーダ１及びワード線ＷＬｉの
良否を判定することができる。まず、モード信号ＭＯＤ
によって通常動作モードを設定し、アドレスデコーダ１
にアドレス信号ＡＤＲを与えて、特定のワード線（例え
ば、ＷＬ０）を選択する。そして、クロック信号ＣＫに
よって各ワード線ＷＬｉの状態を、各ＦＦ５０ｉにラッ
チする。
手順により、アドレスデコーダ１及びワード線ＷＬｉの
良否を判定することができる。まず、モード信号ＭＯＤ
によって通常動作モードを設定し、アドレスデコーダ１
にアドレス信号ＡＤＲを与えて、特定のワード線（例え
ば、ＷＬ０）を選択する。そして、クロック信号ＣＫに
よって各ワード線ＷＬｉの状態を、各ＦＦ５０ｉにラッ
チする。
【００３７】次に、モード信号ＭＯＤによって試験モー
ドを設定し、アドレスデコーダ１を各ワード線ＷＬｉか
ら切り離す。そして、試験端子６０に接続した測定器に
よってワード線ＷＬｍの状態を監視しながら、クロック
信号ＣＫによって各ＦＦ５０ ｉにラッチされた状態を１
ビットずつシフトさせる。所定の数だけクロック信号Ｃ
Ｋを与えた時点で、試験端子６０に“Ｈ”の選択信号が
出力されれば、アドレスデコーダ１及びワード線ＷＬｉ
は正常であると判定される。なお、その他の試験モード
時及び通常動作モードの動作は、第１の実施形態と同様
である。
ドを設定し、アドレスデコーダ１を各ワード線ＷＬｉか
ら切り離す。そして、試験端子６０に接続した測定器に
よってワード線ＷＬｍの状態を監視しながら、クロック
信号ＣＫによって各ＦＦ５０ ｉにラッチされた状態を１
ビットずつシフトさせる。所定の数だけクロック信号Ｃ
Ｋを与えた時点で、試験端子６０に“Ｈ”の選択信号が
出力されれば、アドレスデコーダ１及びワード線ＷＬｉ
は正常であると判定される。なお、その他の試験モード
時及び通常動作モードの動作は、第１の実施形態と同様
である。
【００３８】以上のように、この第４の実施形態の半導
体メモリは、図１の半導体メモリにワード線ＷＬｉの状
態を順次シフトして出力するためのＦＦ５０ｉを設けて
いる。このため、第１の実施形態の利点に加え、アドレ
スデコーダ１及びワード線ＷＬｉの不良解析が容易にな
るという利点がある。
体メモリは、図１の半導体メモリにワード線ＷＬｉの状
態を順次シフトして出力するためのＦＦ５０ｉを設けて
いる。このため、第１の実施形態の利点に加え、アドレ
スデコーダ１及びワード線ＷＬｉの不良解析が容易にな
るという利点がある。
【００３９】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 図１中の各ＳＷ１０ｉにおけるＴＧ１１ｉ、及
びＳＷ２０ｊにおけるＴＧ２１ｊを削除し、入力側をそ
れぞれインバータ１２ｉ，２２ｊに直接接続するように
しても良い。これにより、ワード線ＷＬｉの負荷が若干
増加するが、回路素子を削減することができる。 （ｂ） 図１中の各ＴＧ１１ｉ，ＴＧ２１ｊを構成する
トタンジスタを閾値電圧の高いトランジスタで構成する
と、漏れ電流の少ないＳＷが得られる。この場合、スイ
ッチング速度は低下するが、試験時には高速動作を必要
としないので、何等問題はない。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 図１中の各ＳＷ１０ｉにおけるＴＧ１１ｉ、及
びＳＷ２０ｊにおけるＴＧ２１ｊを削除し、入力側をそ
れぞれインバータ１２ｉ，２２ｊに直接接続するように
しても良い。これにより、ワード線ＷＬｉの負荷が若干
増加するが、回路素子を削減することができる。 （ｂ） 図１中の各ＴＧ１１ｉ，ＴＧ２１ｊを構成する
トタンジスタを閾値電圧の高いトランジスタで構成する
と、漏れ電流の少ないＳＷが得られる。この場合、スイ
ッチング速度は低下するが、試験時には高速動作を必要
としないので、何等問題はない。
【００４０】（ｃ） アドレスデコーダ１は、ワード線
ＷＬｉとの接続を制御するためのイネーブル端子ＥＮを
備えているが、アドレスデコーダ１と各ワード線ＷＬｉ
との間に、モード信号ＭＯＤでオン／オフ制御されるＴ
Ｇを設けても良い。 （ｄ） 図４中のＦＦ５０ｉの回路構成は、同図（ｂ）
の回路に限定されず、いわゆる並列入力直列出力型のシ
フトレジスタであれば良い。
ＷＬｉとの接続を制御するためのイネーブル端子ＥＮを
備えているが、アドレスデコーダ１と各ワード線ＷＬｉ
との間に、モード信号ＭＯＤでオン／オフ制御されるＴ
Ｇを設けても良い。 （ｄ） 図４中のＦＦ５０ｉの回路構成は、同図（ｂ）
の回路に限定されず、いわゆる並列入力直列出力型のシ
フトレジスタであれば良い。
【００４１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、試験モード時にパターン信号に従って奇数ま
たは偶数番目のワード線を選択する第１のスイッチ手段
と、パターン信号に従って、奇数番目と偶数番目のビッ
ト線にそれぞれ相補的なデータ信号を印加する第２のス
イッチ手段を有している。これにより、２回の書き込み
動作で、すべてのＭＣにチェッカーフラグ・パターンを
書き込むことができ、試験時間の短縮が可能になる。第
２の発明によれば、第１及び第２のスイッチ手段を、イ
ンバータとＴＧを組み合わせて構成し、ワード線の間、
及びビット線の間に配置している。これにより、通常動
作モード時には確実に切り離すことが可能になる。ま
た、ＭＣＡとの配置上の整合性が良く、回路構成を簡素
化することができる。
によれば、試験モード時にパターン信号に従って奇数ま
たは偶数番目のワード線を選択する第１のスイッチ手段
と、パターン信号に従って、奇数番目と偶数番目のビッ
ト線にそれぞれ相補的なデータ信号を印加する第２のス
イッチ手段を有している。これにより、２回の書き込み
動作で、すべてのＭＣにチェッカーフラグ・パターンを
書き込むことができ、試験時間の短縮が可能になる。第
２の発明によれば、第１及び第２のスイッチ手段を、イ
ンバータとＴＧを組み合わせて構成し、ワード線の間、
及びビット線の間に配置している。これにより、通常動
作モード時には確実に切り離すことが可能になる。ま
た、ＭＣＡとの配置上の整合性が良く、回路構成を簡素
化することができる。
【００４２】第３の発明によれば、試験モード時にすべ
てのワード線を同時に選択する第１のスイッチ手段と、
すべてのビット線にパターン信号に応じた同一のデータ
信号を印加する第２のスイッチ手段を有している。これ
により、１回の書き込み動作ですべてのＭＣに同一デー
タを書き込むことができ、試験時間の短縮が可能にな
る。第４の発明によれば、第１及び第２のスイッチ手段
を、ＴＧで構成しているので、通常動作モード時には確
実に切り離すことが可能になり、簡単な回路構成で確実
な動作特性が得られる。
てのワード線を同時に選択する第１のスイッチ手段と、
すべてのビット線にパターン信号に応じた同一のデータ
信号を印加する第２のスイッチ手段を有している。これ
により、１回の書き込み動作ですべてのＭＣに同一デー
タを書き込むことができ、試験時間の短縮が可能にな
る。第４の発明によれば、第１及び第２のスイッチ手段
を、ＴＧで構成しているので、通常動作モード時には確
実に切り離すことが可能になり、簡単な回路構成で確実
な動作特性が得られる。
【００４３】第５の発明によれば、第１〜第４の発明
に、ＤＣＡを追加して設けているので、第１〜第４の発
明の効果に加えて、ＭＣを構成するトランジスタのばら
つきを簡単に調べることができる。第６の発明によれ
ば、第１〜第４の発明に、クロック信号に従ってワード
線の状態を順次シフトして出力するシフト手段を追加し
て設けているので、第１〜第４の発明の効果に加えて、
アドレスデコーダやワード線の状態を簡単にチェックす
ることができる。
に、ＤＣＡを追加して設けているので、第１〜第４の発
明の効果に加えて、ＭＣを構成するトランジスタのばら
つきを簡単に調べることができる。第６の発明によれ
ば、第１〜第４の発明に、クロック信号に従ってワード
線の状態を順次シフトして出力するシフト手段を追加し
て設けているので、第１〜第４の発明の効果に加えて、
アドレスデコーダやワード線の状態を簡単にチェックす
ることができる。
【図１】本発明の第１の実施形態を示す半導体メモリの
概略の構成図である。
概略の構成図である。
【図２】本発明の第２の実施形態を示す半導体メモリの
概略の構成図である。
概略の構成図である。
【図３】本発明の第３の実施形態を示す半導体メモリの
概略の構成図である。
概略の構成図である。
【図４】本発明の第４の実施形態を示す半導体メモリの
概略の構成図である。
概略の構成図である。
１ アドレスデコーダ ２ｉ，ｊ ＭＣ（メモリセル） ３ｊ ＳＡ（センスアンプ） １０ｉ，２０ｊ ＳＷ（スイッチ回路） １１，１３，１５，２１、２４，２５ ＴＧ（トラン
スファーゲート） １２，２３ インバータ ３０ｊ ＭＣＡ（メモリセルアレイ） ４０１〜４０３ ＤＣＡ（ダミーセルアレイ） ５０ｉ ＦＦ（フリップフロップ）
スファーゲート） １２，２３ インバータ ３０ｊ ＭＣＡ（メモリセルアレイ） ４０１〜４０３ ＤＣＡ（ダミーセルアレイ） ５０ｉ ＦＦ（フリップフロップ）
Claims (6)
- 【請求項１】 平行に配置された複数のワード線と、前
記ワード線に交差して配置された複数のビット線と、前
記ワード線と前記ビット線の各交差箇所に設けられて該
ワード線に印加される選択信号で選択されたときに該ビ
ット線に接続されて記憶データの書き込み及び読み出し
を行うメモリセルとを有する半導体メモリにおいて、 試験モードまたは通常動作モードを指定するモード信号
によって試験モードが指定されたとき、パターン信号に
従って前記ワード線の内の奇数または偶数番目のワード
線に前記選択信号を同時に印加する第１のスイッチ手段
と、 前記試験モードが指定されたとき、前記パターン信号に
従って前記ビット線の内の奇数番目と偶数番目のビット
線にそれぞれ相補的なデータ信号を印加する第２のスイ
ッチ手段とを、 備えたことを特徴とする半導体メモリ。 - 【請求項２】 前記第１のスイッチ手段は、前記ワード
線の論理レベルを反転して出力する第１のインバータ
と、前記試験モードが指定されたときに前記第１のイン
バータの出力信号を隣接するワード線に印加する第１の
トランスファーゲートとを有し、 前記第２のスイッチ手段は、前記ビット線の論理レベル
を反転して出力する第２のインバータと、前記試験モー
ドが指定されたときに前記第２のインバータの出力信号
を隣接するビット線に印加する第２のトランスファーゲ
ートとを有することを特徴とする請求項１記載の半導体
メモリ。 - 【請求項３】 平行に配置された複数のワード線と、前
記ワード線に交差して配置された複数のビット線と、前
記ワード線と前記ビット線の各交差箇所に設けられて該
ワード線に印加される選択信号で選択されたときに該ビ
ット線に接続されて記憶データの書き込み及び読み出し
を行うメモリセルとを有する半導体メモリにおいて、 試験モードまたは通常動作モードを指定するモード信号
によって試験モードが指定されたとき、前記複数のワー
ド線のすべてに前記選択信号を同時に印加する第１のス
イッチ手段と、 前記試験モードが指定されたとき、パターン信号に従っ
て前記複数のビット線のすべてに同一のデータ信号を同
時に印加する第２のスイッチ手段とを、 備えたことを特徴とする半導体メモリ。 - 【請求項４】 前記第１のスイッチ手段は、前記試験モ
ードが指定されたときにそれぞれ隣接する前記ワード線
同士を接続して該試験モードの信号を各ワード線に印加
する複数の第１のトランスファーゲートを有し、 前記第２のスイッチ手段は、前記試験モードが指定され
たときにそれぞれ隣接する前記ビット線同士を接続して
前記パターン信号を各ビット線に印加する複数の第２の
トランスファーゲートを有することを特徴とする請求項
３記載の半導体メモリ。 - 【請求項５】 前記ワード線に交差するように前記複数
のビット線の両側及び中央部に配置された第１、第２及
び第３のダミービット線と、前記ワード線と前記第１、
第２及び第３のダミービット線の各交差箇所に設けられ
て該ワード線に印加される選択信号で選択されたときに
該ビット線に接続されるダミーメモリセルとを有する第
１、第２及び第３のダミーセルアレイを備えたことを特
徴とする請求項１、２、３または４記載の半導体メモ
リ。 - 【請求項６】 前記試験モードが指定されたときに隣接
する前記ワード線の間に接続され、クロック信号に従っ
て該ワード線の状態をシフトして隣接するワード線に逐
次出力するシフト手段を備えたことを特徴とする請求項
１、２、３または４記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044611A JP4570194B2 (ja) | 2000-02-22 | 2000-02-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044611A JP4570194B2 (ja) | 2000-02-22 | 2000-02-22 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001236795A true JP2001236795A (ja) | 2001-08-31 |
| JP4570194B2 JP4570194B2 (ja) | 2010-10-27 |
Family
ID=18567345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044611A Expired - Fee Related JP4570194B2 (ja) | 2000-02-22 | 2000-02-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4570194B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008171547A (ja) * | 2007-01-08 | 2008-07-24 | Samsung Electronics Co Ltd | メモリ診断テスト回路及びそのテスト方法 |
| US7605434B2 (en) | 2006-04-25 | 2009-10-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device to which test data is written |
| CN1581358B (zh) * | 2003-08-11 | 2010-04-14 | 株式会社半导体能源研究所 | 存储器 |
| KR20160093548A (ko) | 2015-01-29 | 2016-08-08 | 에스아이아이 세미컨덕터 가부시키가이샤 | 반도체 기억 장치 및 데이터 기입 방법 |
| CN115798562A (zh) * | 2023-02-13 | 2023-03-14 | 长鑫存储技术有限公司 | 一种存储阵列故障检测方法、装置和存储介质 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4570194B2 (ja) | 2010-10-27 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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| A521 | Written amendment |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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| S531 | Written request for registration of change of domicile |
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