KR950006215B1 - 반도체 기억장치를 위한 테스트장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치를 위한 테스트장치

제1도는 이 발명의 한실시예에 의한 라인 모드테스트회로를 내장한 다이내믹 RAM의 전체구성을 표시하는 블럭도.

제2도는 제1도에 표시하는 실시예의 특징부분의 회로구성을 보다 상세하게 표시한 도면.

제3도는 제1도 및 제2도에 표시하는 실시예에 있어서, 메모리셀 어레이(35b)와 각 레지스터(411)에 설정되는 로우어드레스신호와의 관계를 표시한 도면.

제4도는 제1도 및 제2도에 표시하는 실시예에 있어서, 테스트데이터의 기록시에 있어서의 동작을 설명하기 위한 타이밍챠트.

제5a~d도는 제1도 및 제2도에 표시하는 실시예에 있어서, 체크패턴의 테스트데이터를 기록할 경우 및 판독할 경우의 동작상태를 모식적으로 표시한 도면.

제6도는 종래의 다이내믹 RAM의 전체구성을 표시하는 블럭도.

제7도는 라인모드 테스트회로를 내장한 종래의 다이내믹 RAM의 어레에 구성의 일부를 표시하는 도면.

제8도는 제7도에 표시한 종래의 다이내믹 RAM에서 라인 모드테스트를 실행하는 동작을 설명하기 위한 플로우 챠트.

제9도는 mxn의 매트릭스로 이루어지는 메모리셀 어레이를 표시하는 도면.

제10도는 종래의 다이내믹 RAM으로 라인 모드테스트를 실행하였을때의 테스트패턴의 한예를 표시하는 도면.

제11도는 본원 출원인의 앞서 제안한 라인모드 테스트회로를 내장한 다이내믹 RAM의 어레이 구성의 일부를 표시하는 도면.

제12도는 제11도에 표시하는 다이내믹 RAM의 동작을 설명하기 위한 플로우챠트.

제13도는 제11도에 표시한 다이내믹 RAM에 의한 테스트 패턴의 한예를 표시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

32 : 타이밍제네레이터 33 : 라인테스트콘트롤러

35a및 35b : 메모리셀어레이 36a 및 36b : 로우디코더

37a 및 37b : 센스앰프군 38a 및 38b : 일치검출회로군

39a 및 39b : 데이터레지스터군 40 : 컬럼디코더

41a 및 41b : 행지정회로 42a 및 42b : 전환회로

BL1 및,BL2 및: 비트선 WL1, WL2 : 워드선

MC : 메모리셀 14~17 : 전송트랜지스터

380b : 일치검출회로 390b : 레지스터

411 : 레지스터

본 발명은 반도체 기억장치를 위한 테스트장치에 관하고, 다시금 특정적으로는 대용량메모리에 있어서의 메모리셀의 테스트시간을 단축화하기 위하여 라인모드테스트를 실행하는 테스트장치에 관한다.

제6도는 라인모드테스트회로를 내장한 종래의 다이내믹 RAM의 전체 구성을 표시하는 블럭도이다. 제6도를 참조하여 어드레스신호(Ao~Ak1)는 어드레스버퍼(31)에 주어진다. 어드레스버퍼(31)는 어드레스신호(Ao~Ak1)를 기억하여 로우 어드레스신호를 로우디코더(36a과36b)에 준다. 또 어드레스버퍼(31)는 컬럼어드레스신호를 컬럼디코더(40)에 준다.

또 어드레스버퍼(31)은 로우어드레스신호의 일부를 타이밍 제네레이터(32)에 준다. 로우디코더(36a)는 메모리셀어레이(35a)에 있어서의 워드선을 선택한다. 로우디코더(36b)는 메모리셀어레이(35b)에 있어서의 워드선을 선택한다. 컬럼디코더(40)는 메모리셀어레이(35a,35b)의 각각에 있어서의 비트선을 선택한다.

타이밍 제네레이터(32)에는 로우어드레스 스트로브신호와 컬럼어드레스 스트레브신호와 리드/라이트신호(R/W)와 칩이네이블신호(TE)와가 주어지고 있다.

타이밍 제네레이터(32)는 로우어드레스신호의 일부에 응답하여 메모리셀어레이(35a)에 대하는 데이터의 기록/판독과 메모리셀어레이(35b)에 대한 기록/판독의 전환제어을 행하기 위한 전환신호를 센스앰프군(37a,37b)에 준다. 라인테스트 콘트롤러(33)는 라인테스트콘트롤을 행하기 위하여 데이터 레지스터군(39a,39b)에 테스트 패턴신호를 준다.

일치검출회로군(38a,38b)은 각각 데이터레지스터군(39a,39b)에 스토어(store)되어 있는 테스트패턴과 메모리셀어레이(35a,35b)의 각행의 메모리셀에 기억되어 있는 데이터와의 일치/불일치를 판별하여 일치하지 않았으면 에러플래그를 I/O버퍼(34)를 사이에 두고 출력한다.

제7도는 제6도에 표시하는 다이내믹 RAM의 어레이구성의 일부를 표시하는 도면이다.

또한 이 제7도에 표시한예를 본원 발명자들에 의하여 ISSCC89 Digest of Technical Papers FAM16.4에 표시된 것이다. 이 제7도를 참조하여 메모리셀어레이(35b)에는 복수개의 워드선(WL1,WL,…)이 배치되어 있다.

또 이것들 워드선(WL1,WL2…)에 대하여 교차하도록 복수조의 비트선대(BL1 및, BL2 및,…)가 배치되어 있다. 다시금 각 워드선(WL1,WL2…)과 각 비트선(BL1,BL2,…)과의 각각의 교점에는 메모리셀(MC)이 접속되어 있다.

각 비트선대(BL1 및, BL2 및,…)는 각각 대응하는 센스앰프(370b)에 접속되어 있다. 각 센스앰프(370b)에는 각각 배타적 논리합회로로 이루어지는 일치검출회로(380b)가 접속되어 있다.

또 각 센스앰프(370b)는 각각 대응하는 전송 트랜지스터(6,7)를 사이에 두고 대응하는 노드(N1,N2)에 접속되어 있다. 각각 노드(N1,N2)에는 대응하는 일치검출회로(380b)가 접속되어 있다.

또 노드(N1)는 대응하는 레지스터(390b)의 데이터출력단(A)에 접속되고 각 노드(N2)는 대응하는 레지스터(390b)의 반전 데이터출력단(B)에 접속되어 있다. 각 레지스터(390b)는 서로 역방향으로 병렬 접속된 2개의 인버터를 포함하는 소위 레시오형 래치회로에 의하여 구성되어 있다. 각 레지스터(390b)는 기대치입력을 래치하기 위하여 설치되어 있다. 각 일치검출회로(380b)는 대응하는 레지스터(390b)에 래치 되어있는 기대치와, 메모리셀(MC)에 기억되어 있는 데이터와의 일치/불일치를 검출하기 위하여 설치되어 있다.

다시금 각 노드(N1,N2)는 각각 대응하는 전송트랜지스터(20,21)를 사이에 두고 메인 I/O선대(10,11)에 접속되어 있다. 메인 I/O선대(10,11)는 제6도에 표시하는 I/O버퍼(34)에 접속되어 있다.

각 일치검출회로(380b)에는 라인테스트결과를 출력하기 위한 일치선(9)이 접속되어 있다.

이 일치선(9)은 제6도에 표시하는 I/O버퍼(34)에 접속되어 있다.

각 전송트랜지스터(6,7)는 제6도에 표시하는 라인테스트콘트롤러(33)로부터 주어지는 클럭신호(φ3)에 의하여 제어된다.

또 각 전성트랜지스터(20,21)는 제6도에 표시하는 컬럼디코더(40)의 출력신호(Y1,Y2,…)에 의하여 제어된다.

또한 제7도에 있어서는 메모리셀어레이(35b), 센스앰프군(37b), 일치검출회로군(38b) 및 데이터 레지스터군(39b)의 구성에 관하여 표시하였으나, 메모리셀어레이(35a), 센스앰프군(37a), 일치검출회로군(38a) 및 데이터 레지스터군(39a)의 구성도 제7도에 표시하는 구성과 마찬가지이다.

제8도는 제7도에 표시한 종래의 다이내믹 RAM에서 라인모드 테스트를 실행하는 동작을 설명하기 위한 플로우 챠트이다.

제9도는 m형,n열의 매트릭스로 이루어지는 메모리셀어레이를 표시하는 도면이다.

제10도는 종래의 다이내믹 RAM에서 라인모드테스트를 실행한 경우의 테스트패턴의 한예를 표시하는 도면이다.

다응에 제6도~제10도를 참조하여 종래의 다이내믹 RAM에 있어서 라인모드테스트를 실행할 경우의 동작을 설명한다.

또한 아래의 설명에 있어서는 주로 메모리셀어레이(35b)에 대하는 라인모드테스트에 관하여 설명하지만 메모리셀어레이(35a)에 대하는 라인모드테스트도 아래에 표시하는 동작과 동일한 타이밍으로 또한 마찬가지의 양태로 행하여지는 것을 미리 지적하여 둔다.

우선 메모리셀어레이(35b)에 대하는 테스트데이터의 기록동작에 관하여 설명한다.

최초의 컬럼디코더(40)의 출력신호(Y1~Yn)중, 출력신호(Y1)가 선택되어 고전위로 되고 대응하는 열의 전송트랜지스터(20,21)가 도통상태로 된다.

이것에 응하여 노드(N1,N2)와 메인 I/O선대(10,11)와가 접속된다. 그리고 메인 I/O선대(10,11)와 전송트랜지스터(20,21)와 노드(N1,N2)와를 사이에 두고 제1열째의 레지스터(390b)에 테스트패턴데이터의 제1비트째의 데이터가 래치된다.

이후 상기 일련의 동작이 각 열마다에 행하여지고 각열의 레지스터(390b)에는 랜덤인 테스트패턴데이터가 래치된다.

다음에 각 열의 전송트랜지스터(6,7)가 라인테스트콘트롤러(33)로부터의 클럭신호(φ3)에 의하여 도통된다.

이것에 의하여 각 열의 레지스터(390b)에 기록된 테스트패턴데이터가 각각 대응하는 전송트랜지스터(6,7)를 사이에 두고 각 열의 비트선대(BL1 및, BL2 및,…)에 전송된다.

이때 로우디코더(36b)에 의하여 1개째의 워드선(WL1)이 선택된다.

따라서 각 비트선대(BL1 및, BL2 및,…)에 전송된 테스트패턴데이터는 이 선택된 워드선(WL1)에 속하는 각 메모리셀(MC)에 기록된다.

여기서 메모리셀어레이(35b)가 제9도에 표시하는 것과 같이, m형,n열의 매트릭스에 의하여 구성되어 있었을 경우, 한번에 1행분의 테스트패턴데이터 즉 n비트의 테스트패턴데이터가 1행분의 메모리셀(MC)에 일괄적으로 기록되게 된다.

이 기록의 동작이 m회 즉 모든 워드선을 대상으로 행하여지는 것에 의하여 메모리셀어레이(35b) 전체에 테스트데이터가 기록된다.

다음에 판독동작에 관하여 설명한다.

우선 오우디코더(36b)에 의하여 1개째의 워드선(WL1)이 선택된다.

이 선택된 워드선(WL)에 속하는 1행분의 메모리셀(MC)의 데이터가 각각 대응하느 비트선(BL1,BL2,…)에 판독된다.

이때 각 비트선대(BL1 및, BL2 및,…)에 있어서의 각 비트선간의 전위차는 미소하기 때문에 각각 대응하는 센스앰프(370b)에 의하여 그 미소전위차가 증폭된다.

한편 각 레지스터(390b)에는 기대치의 패턴데이터가 유지되어 있다.

이때 각 열의 전송트랜지스터(6,7)는 비도통상태로 되어 있다.

각 열의 일치검출회로(380b)는 각각 대응하는 열의 메모리셀(MC)로부터 판독되어 각 센스앰프(370b)에 의하여 증폭된 데이터와, 대응하는 열의 레지스터(390b)에 래치되어 있는 기대치와의 일치/불일치를 검출한다.

일치검출회로(380b)의 검출결과는, 일치선(9)에 출력된다.

즉, 일치선(9)은 미리 고레벨로프리챠지 되어 있으며, 일치검출회로(380b)는 불일치를 검출하면 일치선(9)의 레벨을 저레벨로 방전한다.

각 일치검출회로(380b)의 출력은 와이어드모어 접속되어 있으므로 선택된 워드선(WL1)에 속하는 각 메모리셀(MC)의 판독데이터와 각 레지스터(390b)의 유지데이터중 어느것의 한조라도 불일치이면 일치선(9)의 레벨이 저레벨로 방전된다.

즉 이때 일치선(9)에는 불일치를 표시하는 에러플래그가 출력된다.

이 일치검출의 판독동작(Line-Read동작)을 m회 즉 모든 워드선을 대상으로 행하는 것에 의하여, 메모리셀어레이(35b) 전체의 판독비교가 완료된다.

여기서 라인모드테스트에 필요한 시간(T)은 한개의 동작사이클 타임을 tc로 하면 다음식(1)로 표시된다.

T=n.tc+m.tc+m.tc+m.tc=tc(2m+n)…………………………………(1)

즉 테스트시간(T)는 레지스터의 기록시간과 카피라이트시간과 라인리드시간과의 합계로 된다.

상술한 것과 같은 종래의 라인모드테스트회로를 내장한 다이내믹 RAM에 있어서는 제10도에 표시하는 것과같이 메모리셀어레이에 있어서의 워드선에 따른 방향(아래 X방향이라고 칭한다.)에 관한여서는 테스트패턴을 랜덤으로 할수가 있으나 비트선에 따른 방향 Y방향이라고 칭함)에 관하여 서는 동일패턴 밖에 생성할 수 없다.

왜냐하면 최초로 데이터레지스터군(39a,39b)에 각각 1행분의 테스트패턴 데이터가 설정되고 이 설정된 테스트패턴데이터가 각행의 메모리셀(MC)에 반복하여 기록되어가기 때문이다. 그렇지만 대용량의 다이내믹 RAM등에 있어서의 테스트로는, 인접하는 메모리 셀간의 간섭등의 검출감도를 향상시키기 위하여 여러가지의 테스트패턴이 고안되고 있다.

그러므로 가능한한 랜덤한 테스트패턴에 의한 테스트가 실현될 수 있는 라이 모드테스트회로의 실현이 요망되고 있다. 그래서 본원 출원인은 상술한 것과같은 요망을 만족시킬 수 있는 것으로 아래에 설명하는 것과같이 라인모드테스트회로를 먼저 제안하였다.

제11도는 상술한 것과같은 출원인의 제안에 의한 라인모드 테스트회로를 내장한 반도체 기억장치(다이내믹RAM)의 어레이 구성의 일부를 표시하는 도면이다.

또한 이 제1도에 표시하는 어레이구성은 아래의 점을 제외하고 상술한 제7도에 표시하는 어레이구성과 마찬가지이며, 상당하는 부분에는 동일한 참조번호를 부쳐서 그 설명을 생략한다.

각열의 노드(N1,N2)는 각각 전송트랜지스터(14,15)를 사이에두고 대응하는 레지스터(390b)의 데이터출력단(A), 반전데이터출력단(B)에 접속된다.

또 각열의 노드(N1,N2)는 각각 전송트랜지스터(16,17)를 사이에 두고 대응하는 레지스터(390b)의 반전 데이터 출력단(B), 데이터 출력단(A)에 접속된다.

각 전송트랜지스터(14,15)는 제6도에 표시하는 라인테스트 컨트롤러(33)로부터 주어지는 클럭신호(φ1)에 의하여 제어된다. 또 각전송 트랜지스터(16,17)는 라인테스트콘트롤러(33)로부터 출력되는 클럭신호(φ2)에 의하여 제어된다.

제12도는 제11도에 표시하는 다아니믹 RAM의 동작을 설명하기 위한 플로우챠트이다.

제13도는 제11도에 표시한 다이내믹RAM에서 라인모드테스트를 실시한 경우의 테스트패턴의 한예를 표기하는 도면이다.

아래에 제11도~제13도를 참조하여 본원 출원인의 제안에 의한 라인모드테스트에 관하여 설명한다.

또한 아래의 동작설명은 주로 메모리셀어레이(35b)에 대하는 라인모드테스트에 관하여 표시하자민 메모리셀어레이(35a)에 대한 라인모드테스트도 메모리셀어레이(35b)에 대한 라인모드 테스트와 동일한 타이밍이며 또한 마찬가지의 양태로 행하여 지는것을 미리 지적하여 둔다. 우선 메모리셀어레이(35b)에 대한 테스트데이터의 기록동작에 관하여 설명한다.

최초로 컬럼디코더(40)의 출력신호(Y1~Yn)중, 출력신호(Y1)가 고전위로 되어서 제1열째의 전송트랜지스터(20,21)가 도통 상태로 된다.

동시에 라인테스트 콘트롤러(33)로부터 "H"레벨의 클럭신호(φ1)가 전송트랜지스터(14,15)에 주어진다. 이에응하여 이것들의 전송트랜지스터(14,15)가 도통한다. 이때 라인테스트콘트롤러(33)로부터 출력되어있는 클럭신호(φ2)는 "L"레벨로 되어 있다.

따라서 전송트랜지스터(16,17)는 비도통상태로 되어있다. 이 상태에서 I/O선대(10,11)로부터 테스트패턴데이터의 제1비트째가 입력되고, 전송 트랜지스터(20,21)와 (14,15)와를 사이에 두고 제1열째의 레지스터(390b)에 엣치된다.

이후 마찬가지의 동작이 각열마다에 행하여지고 랜덤이나 테스트패턴데이터(D)가 각레지스터(390b)에 기록된다.

다음에 라인테스트콘트롤러(33)로부터 클럭신호(φ3)가 각열의 전송 트랜지스터(6,7)에 주어지고, 이것들의 전송 트랜지스터(6,7)가 도통한다.

그러므로 각 레지스터(390b)에 래치되어 있는 테스트패턴데이터(D)가 각열의 전송트랜지스터(14,15)로부터 각열의 노드(N1,N2) 및 전송트랜지스터(6,7)를 사이에두고 각열의비트선대(BL1 및, BL2 및,…)으로 출력된다.

이때 로우디코더(35b)에 의하여 1개째의 워드선(WL1)이 선택적으로 구동되면 랜덤이나 테스트패턴 데이터(D)가 선택된 워드선(WL1)에 속하는 각메모리셀(MC)에 기억된다.

이 카피라이트 동작에 의하여 선택된 워드선(WL1)에 속하는 1행분의 메모리셀( MC)에 랜덤한 테스트패턴 데이터(D)가 일괄적으로 기록된다.

한편 상술한 전송 트랜지스터(14,15)가 비도통으로 되고, 전송트랜지스터(16,17)가 도통상태로 되었을때에는 테스트패턴데이터(D)의 반전 데이터()가 선택된 워드선에 속하는 각메모리셀(MC)에 전송되어 기록되게 된다.

상기의 동작을 m회, 즉 모든 워드선을 대상으로 행하는것에 의하여 메모리셀어레이(35b)전체에 테스트패턴터데이터를 종래의 다이내믹 RAM과 마찬가지로 기록할 수가 있다.

여기서, m회의 전송시에 클럭신호(φ1,φ2)에 의하여 각 전송트랜지스터(14,15)와 각 전송트랜지스터(16,17)와를 전환제어하면 테스트패턴데이터(D)와 반전 데이터()와를 임의로 조합시켜서 메모리셀어레이에 기록할수가 있다.

그결과 종래예에서는 실현할 수 없었던 비트선에 따른 방향 즉 Y방향에도 랜덤한 테스트패턴데이터의 기록이 가능하게 된다. 다음에 판독동작에 관하여 설명한다. 우선 로우디코더(36b)에 의하여 1개째의 워드선(WL1)이 선택된다.

이 선택된 워드선(WL1)에 속하는 각 메모리셀(MC)로부터 각 비트선대(BL1 및, BL2 및,…)에 판독된 데이터는 대응하는 센스앰프(370b)에 의하여 증폭된다. 이때 각 레지스터(390b)에는 기대치의 테스트패턴데이터가 유지되어 있다.

또 각 전송트랜지스터(6,7)는 비도통상태로 되어있다. 그리고 각 메모리셀(MC)로부터 각비트선대(BL1 및, BL2 및,…)에 판독된 데이터와 각 레지스터(370b)에 래치되어 있는 데이터와의 일치검출이 각 일치검출회로(380b)에 있어서 행하여진다.

이때 전송트랜지스터(14,15)를 도통하든지 또는 전송트랜지스터(16,17)를 도통하든가는 카피라이트시의 동작과 대응하도록 제어된다.

예를 들면 카피라이트시에 있어서 어느워드선을 선택하였을때에는 전송트랜지스터(14,15)를 도통시켰을 경우, 판독시에 있어서 그 워드선을 선택할때에는 카피라이트시와 마찬가지 전송트랜지스터(14,15)를 도통시킨다.

역으로 카피라이트시에 있어서 전송트랜지스터(16,17)를 도통시켰을 경우 판독시에 있어서도 마찬가지 전송트랜지스터(16,17)를 도통시킨다.

각 일치 검출회로(380b)의 검출결과는 일치선(9)에 출력된다. 이때 선택된 워드선(WL1)에 속하는 각 메모리셀(MC)의 데이터와 각 레지스터(390b)의 데이터중 일조라도 불일치하면 일치선(9)의 레벨이 저레벨로 방전되고 테스트 결과로서 에러플래그가 출력된다.

이상의 판독 동작의 m회 즉 모든 워드선을 대상으로 행하여 지는 것에 의하여 메모리셀어레이(35b)전체의 판독비교동작이 완료된다.

제1도에 표시하는 다이내믹 RAM에 있어서 라인 모드 테스트에 필요한 시간(T)은 제7도의 종래예와 전혀 마찬가지며 T=Tcㆍ(2m+n)로 된다.

다음에 제7도에 표시하는 것과같이 종래의 다이내믹 RAM에서는 실현할수 없었던 제13도에 표시하는 것과같이 체크패턴에 의한 테스트동작에 관하여 제12도에 표시하는 플로우챠트를 참조하여 설명한다.

우선 각 레지스터(390b)에 "0","1"이 서로엇갈려서 기록된다. 다음에 카피라이트시에 있어서 어느것의 워드선을 선택하는 로우어드레스신호의 최하위비트가 "0"일때는 클록신호(φ1)가 활성화되고 전송트랜지스터(14,15)가 도통한다. 그러므로 테스트패턴데이터(D)가 그때 선택되어 있는 행의 각 메모리셀(MC)에 전송된다. 한편, 로우어드레스신호의 최하위비트가 "1"일때는 클럭신호(φ2)가 활성화되어서 전송 트랜지스터(16,17)가 도통한다. 그결과 테스트패턴데이터(D)의 반전데이터()가 각 레지스터(390b)로 부터 그때 선택되어 있는 행의 각 메모리셀(MC)에 전송된다.

이것에 의하여 메모리셀어레이(35b)에는 제3도에 표시하는 것과같이 체크패턴이 기록된다. 한편 판독동작시에는 어느것인가의 워드선을 선택하는 로우어드레스신호의 최하위비트가 "0"일때는 클럭신호(φ1)가 활성화되어 전송트랜지스터(14,15)가 도통된다. 따라서 각 일치 검출회로(380b)는 기대치의 테스트패턴데이터(D)와 그때 선택되어 있는 행의 각 메모리셀(MC)의 판독데이타와의 일치검출을 행한다.

또 로우어드레스신호의 최하위비트가 "1"일때는 클럭신호(φ2)가 활성화되어 전송트랜지스터(16,17)가 도통한다. 이에 응하여 반전된 기대치의 테스트패턴데이터()와 그때 선택되어 있는 행의 각 메모리셀(MC)의 판독데이타와의 일치 검출이 행하여진다.

만일 에러가 1개라도 있으면 에러 플래그가 출력된다. 이상 설명한 것과같이 제11도에 표시하는 것과같이 다이내믹 RAM에 있어서의 라인모드 테스트회로에 의하면 메모리셀어레이의 X방향뿐만 아니라 Y방향으로도 랜덤인 테스트 데이터가 기록되어진다.

그러나 라인 모드테스트에 필요한 시간은 제7도에 표시하는 종래의 다이내믹 RAM에 있어서의 라인 모드 테스트회로와 마찬가지다.

즉 제7도 및 제11도에 표시하는 다아내믹 RAM의 라인모드 테스트회로의 레지스터군에 래치된 테스트패턴 데이터를 1행분의 메모리셀에 대하여 일괄적으로 기록은 될수 있었으나 이 동작을 메모리셀 어레이가 가지는 행의수(제9도에서는 m행)만큼 반복하여 행하지 않으면 아니되었었다.

따라서 메모리셀어레이로의 테스트 패턴데이터의 기록이 보다 한층 고속으로 행하여지도록 라인모드테스트회로가 요망되고 있었다.

그러므로 이 발명은 반도체기억장치의 메모리셀어레이에 대하여 워드선 및 비트선의 어느것의 방향으로도 랜덤인 테스트데이터가 기록되는 것과 아울러 테스트데이터의 기록이 극히 고속으로 행하여지도록 테스트장치를 제공하는 것을 목적으로 한다.

이 발명에 관한 반도체 기억장치를 위한 테스트장치는 복수의 메모리셀이 복수의 행 및 열에 따라서 매트릭스상으로 배치된 메모리셀어레이를 가지는 반도체 기억장치를 위한 테스트장치이다.

그리고 본 발명의 테스트장치는 테스트데이터기억수단과, 테스트데이터기록행 지정수단과, 전송 수단과를 구비하고 있다. 테스트데이터 기억수단은 메모리셀어레이에 있어서의 1행분의 메모리셀을 위한 테스트데이터를 기억한다.

테스트데이터 기록행 지정수단은 제1의 테스트데이터 기록모드에 있어서는 메모리셀어레이에 있어서의 일부의 행을 일괄적으로 지정하여 제2의 테스트데이터 기록모드에 있어서는 메모리셀어레이에 있어서의 남은 행을 일괄적으로 지정한다.

전송 수단은 테스트데이터 기억수단에 기억된 테스트데이터 또는 그 반전 데이터를 메모리셀어레이에 전송한다.

이 전송 수단에 의하여 전송된 테스트데이터는 테스트데이터 기록수단에 의하여 지정된 행에 속하는 각 메모리셀에 기록된다.

이 발명에 있어서는 테스트데이터 기억수단에 기억된 1행분의 테스트데이타가 2회의 기록동작에 의하여 메모리셀어레이의 전체에 기록된다.

즉 제1의 테스트데이터 기록모드에 있어서 메모리셀어레이에 있어서의 일부의 행에 일괄적으로 기록하는 동작과 제2의 테스트데이터 기록모드에 있어서 메모리셀어레이에 있어서의 남은 행에 일괄적으로 기록하는 동작과의 2회이다.

따라서 테스트데이터의 기록이 극히 고속으로 행하여지게 된다.

[실시예]

제1도는 이 발명의 한 실시예에 의한 라인모드 테스트회로를 내장한 다이내믹 RAM의 전체구성을 표시하는 블럭도이다.

도면에 있어서 메모리셀어레이(35a)와 로우디코더(36a)와의 사이에는 행지정회로(41a) 및 전환회로(42a)가 설치된다.

마찬가지로 메모리셀어레이(35b)와 로우디코더(36b)와의 사이에는 행지정회로(41b) 및 전환회로(42b)가 설치된다.

행지정회로(41a) 및 (41b)에는 어드레스버퍼(31)로부터 로우어드레스신호(RA0~RAk1)가 주어진다.

또 행지정회로(41a) 및 (41b)에는 타이밍제네레이터(32)로부터 기록제어신호()가 주어진다.

다시금 행지정회로(41a,41b)에는 라인테스트콘트롤러(33)로부터 클럭신호(φ1',φ2')각각 주어진다.

다시금 행지정회로(41a) 및(41b)로부터 라인테스트콘트롤러(33)로는, 기대치 데이터 전환제어신호(R)가 주어진다.

전환회로(42a) 및 (42b)에는 타이밍제네레이터(32)로부터 기록제어신호()가 주어진다.

또 전환회로(42a 및 42b)에는 타이밍제네레이터(32)로부터 라인모드 테스트신호(LMT)가 주어진다.

기타의 구성은 제6도에 표시하는 다이내믹 RAM의 구성과 마찬가지이면 상당하는 부분에는 동일한 참조번호를 부치고 그 설명을 생략한다.

제2도는 제1도에 있어서의 이 발명의 특징으로 되는 부분 즉 행지정회로(41b) 및 전환회로(42b)와 그 주변부분의 다시금 상세한 구성을 표시하는 회로도이다.

아래에 이 제2도를 참조하여 행지정회로(41b) 및 전환회로(42b)의 구성을 설명하지만 행지정회로(41a) 및 전환회로(42a)도 이 제2도와 마찬가지의 구성을 가지고 있는 것을 미리 지적하여 둔다.

제2도에 있어서 행지정회로(41b)는 각 워드선 마다에 설치된 레지스터(411)를 포함한다.

각 레지스터(411)는 2개의 인버터를 서로 역방향으로 병렬 접속한 소위 레시오형 래치회로로서 구성되어 있다.

각 레지스터(411)의 데이터 출력단(C)에는 트랜지스터(412)를 사이에 두고 로우 어드레스 스트로브신호(RA0~RAk1)가 주어진다.

각 트랜지스터(412)의 게이트에는 제1도의 타이밍제네레이터(32)로부터의 기록제어신호()가 인버터(413)에 의하여 반전된후에 주어진다.

각 레지스터(412)의 데이터 출력단(C)와 대응하는 워드선과의 사이에는 트랜지스터(414)가 삽입된다.

또 각 레지스터(411)의 반전데이터 출력단(D)와 대응한 워드선과의 사이에는 트랜지스터(415)가 삽입된다.

각 트랜지스터(414)는 제1도의 라인테스트콘트롤러(33)로부터의 클럭신호(φ1')에 의하여 제어된다.

각 트랜지스터(415)는 제1도의 라이테스트콘트롤러(33)로부터의 클럭신호(φ2')에 의하여 제어된다.

각 레지스터(411)의 데이터 출력단(C)은 각각 대응하는 트랜지스터(416) 및 (417)를 사이에 두고 신호선(418)에 접속된다.

각 트랜지스터(416)의 게이트는 각각 대응하는 워드선에 접속되어 있다.

각 트랜지스터(417)의 게이트에는 제1도의 타이밍제네레이터(32)로부터 기록제어신호()가 주어진다.

트랜지스터(416 및 417)가 도통상태로 되었을때 신호선(418)에는 대기치 전환제어신호(R)가 출력된다.

이 기대치 데이터 전환제어신호(R)는 제1도의 라인테스트콘트롤러(33)에 주어진다.

한편 전환회로(42b)의 1개의 OR게이트(420)와 각 워드선마다에 설치된 복수의 트랜지스터(421)와를 포함한다.

OR게이트(420)의 한쪽 입력단에는 제1도의 타이밍제네레이터(32)로부터의 기록제어신호()가 주어진다.

OR게이트(420)의 다른쪽 입력단에는 제1도의 라인테스트콘트롤러(33)로부터의 라인모드 테스트신호(LMT)가 주어진다.

각 트랜지스터(421)는 대응하는 워드선과 로우디코더(36b)의 대응하는 출력단과의 사이에 삽입되어 있다.

각 트랜지스터(421)의 게이트에는 OR게이트(420)의 출력이 주어진다.

또한 센스앰프군(37a,37b)과 일치검출회로군(38a,38b)과 데이터 제네레이터군(39a,39b)과, 컬럼디코더(40)와 그 주변회로에 관해서는 제1도에 표시하는 구성과 마찬가지이다.

제3도는 메모리셀어레이(35b)와, 행지정회로(41b)에 포함되는 각 레지스터(411)에 설정되는 로우어드레스신호와의 관계를 표시하는 도면이다.

제4도는 테스트데이터 기록시의 동작을 설명하기 위한 타이밍 챠트이다.

제5a도~제5d도는 제2도에 표시하는 실시예에 있어서의 테스트데이터 기록시 및 판독시의 동작상태를 모식적으로 표시하는 도면이다.

아래에 제1도~제5d도 및 제11도를 참조하여 이 발명의 한 실시예의 동작에 관하여 설명한다.

또한 아래의 동작설명은 주로 메모리셀어레이(35b)에 대한 라인모드 테스트 동작을 표시하였으나, 메모리셀어레이(35a)에 라인모드 테스트 동작도, 메모리셀어레이(35b)에 대한 라인모드 테스트 동작과 동시에 또한 마찬가지 양태로 행하여지는 것을 미리 지적하여 둔다.

우선 메모레셀어레이(35b)에 대한 테스트데이터의 기록동작에 관하여 설명한다.

최초로 상술한 제11도의 다이내믹 RAM의 경우의 동작과 마찬가지로 데이터 레지스터군(39b)의 각 레지스터(390b)에 테스트 패턴데이터가 설정된다.

이때 제4도에 표시하는 바와 같이 기록제어신호() 및 라인 모드 테스트신호(LMT)는 어느것이든 "L"레벨로 되어 있다.

그러므로, OR게이트(420)의 출력은 "L"레벨로 되며, 각 트랜지스터(421)는 비도통상태로 되어 있다.

따라서 각 워드선(WL1,WL2,…)과 로우디코더(36b)와는 전기적으로 분리되어 있다.

또 기록제어신호()가 "L"레벨로 되는 것에 의하여 각 인버터(413)의 출력이 "H"레벨로 되며 이에 응하여 각 트랜지스터(412)가 도통상태로 되어 있다.

따라서 각 레지스터(411)에는 어드레스버퍼(31)로부터의 로우어드레스신호(RA0~RAk1)가 래치된다.

즉 제3도에 표시하는 것과 같이 각 레지스터(411)에는 그 1행째로부터 순번으로 로우어드레스신호(RA0~RAk1)가 설정된다.

따라서 k행째의 레지스터(411)에는 로우어드레스신호의 최상위 신호(RAk1)가 설정되지만 k+1행째의 레지스터(411)로부터는, 재차 로우어드레스신호(RA0)로부터 순번으로 설정된다.

기타의 레지스터(411)에도 마찬가지의 양태로 로우어드레스신호가 설정된다.

또한 각 레지스터(411)으로의 로우어드레스신호(RA0~RAk1)의 설정은 각 레지스터(390b)으로의 테스트패턴 데이터의 설정기간에 있어서 행하여진다.

다음에 각 레지스터(390b)에 설정된 테스트패턴 데이터를 메모리셀어래이(35b)의 각 메모리 셀(MC)에 기록할 경우의 동작을 설명한다.

이 경우에도 전환회로(42b)에 있어서의 각 트랜지스터(421)는 비도통상태로 되어 있으며 각 워드선(WL1,WL2,…)과 로우디코더(36b)와의 사이는 분리되어 있다.

이 상태에서 어드레스버퍼(31)에 주어지는 로우어드레스신호의 최상위 비트가 "0"일때는 라인테스트콘트롤러(33)로부터의 클럭신호(φ1)가 활성화되고, 제11도의 전송트랜지스터(14,15)가 도통한다.

그러므로 각 레지스터(390b)에 래치된 테스트패턴 데이터(D)가 각 비트선대(BL1 및, BL2 및,…BLn 및)에 전송된다.

이때 로우어드레스신호의 최하위비트 "0"에 응답하여 클럭신호(φ1')도 활성화되고, 행지정회로(41b)에 있어서의 각 트랜지스터(414)도 도통상태로 된다.

이에 응하여 각 레지스터(411)의 데이터 출력단(C)과 대응하는 워드선과가 접속된다.

이때 로우어드레스신호의 "1"이 설정된 레지스터(411)의 데이터 출력단(C)이 "H"레벨로 되어 있으므로 그 레지스터에 대응하는 워드선의 전위가 "H"레벨로 된다.

따라서 제11도의 각 레지스터(390b)로부터 각 비트선대(BL1 및, BL2 및,…BLn 및)에 전송된 테스트패턴 데이터(D)가 이때 "H"레벨로된 워드선에 속하는 각 메모리셀(MC)에 기억된다.

이 동작이 제1의 테스트데이터 기록보드이다.

한편 로우어드레스신호의 최하위비트가 "1"일때는 라인테스트콘트롤러(33)으로부터의 클럭신호(φ2,φ2')가 활성화 즉 "H"레벨로 된다.

그 결과 제11도의 전송레지스터(16,17)가 도통하여 각 레지스터(390b)에 래치된 테스트패턴 데이터(D)의 반전데이터()가 각 비트선대(BL1 및, BL2 및,…BLn 및)에 전송된다.

또 행지정회로(41b)에 있어서의 각 트랜지스터(415)가 도통한다. 그결과 각 레지스터(411)의 반전데이터 출력단(D)이 각각 대응하는 워드선과 접속된다.

이때 로우어드레스신호의 "0"이 설정되어 있는 레지스터(411)의 반전데이터 출력단(D)이 "H"레벨로 되어 있다.

따라서 로우어드레스신호의 "0"를 기억하고 있는 레지스터(411)에 대응하는 워드선의 전위가 "H"레벨로 된다.

그결과 이때 "H"레벨로된 워드선에 속하는 각 메모리 셀(MC)에 각 레지스터(370b)로부터 전송되어온 반전테스트패턴 데이터()가 기록된다.

이때의 동작모드가 제2의 테스트데이터 기록모드이다.

각 레지스터(411)에는 미리 "1" 및 "0"의 어느것인가가 래치되어 있다.

따라서 상기 제1의 테스트데이터 기록모드에서는 일부의 행(레지스터(411)가 "1"을 기억하고 있는 행)의 메모리 셀에 테스트패턴 데이터(D)가 기록되고 제2의 테스트데이터 기록모드에서는 남은행(레지스터(411)가 "0"을 기억하고 있는 행)의 메모리 셀에 반전데이터()가 기록된다.

즉 메모리셀어레이(35b)에 대하는 테스트패턴 데이터의 기록은 제1의 테스트데이터 기록모드에 있어서의 기록동작과, 제2의 테스트데이터 기록모드에 있어서의 기록동작과의 2동작으로 완료하게 된다.

따라서 메모리셀어레이으로의 테스트패턴의 기록이 상술한 종래의 다이내믹 RAM(제7도) 및 본원 출원인의 먼저의 제안에 의한 다이내믹 RAM(제11도)에 있어서의 기록동작에 비하여 극히 고속으로 행하여진다.

다음에 본 실시예의 판독동작에 대하여 설명한다.

판독시에 있어서는 타이밍제네레이터(32)로부터의 기록제어신호()가 "H"레벨로 되므로, 전화회로(42b)에 있어서의 OR게이트(420)의 출력은 "H"레벨로 된다.

따라서 각 트랜지스터(421)는 도통상태로 된다.

그결과 각 워드선(WL1,WL2b,…)과 로우디코더(36b)가 접속된다.

즉 로우디코더(36b)의 출력은 그대로 워드선(WL1,WL2,…)에 전달된다.

지금 로우디코더(36b)가 제1행째의 워드선(WL1)을 선택하여 이 워드선(WL1)의 전위를 "H"레벨로 상승시킨 것으로 한다.

또한 이때 다른 워드선의 전위는 "L"레벨로 되어 있다.

따라서 각 트랜지스터(416)중 제1행째의 트랜지스터(416)만이 도통상태로 된다.

이때 기록제어신호()가 "H"레벨로 되어 있으므로 트랜지스터(417)도 도통하고 있다.

따라서 제1행째의 레지스터(411)에 래치된 데이터가 트랜지스터(416) 및 (417)를 사이에 두고 기대치 데이터 전환신호(R)로서 라인테스트콘트롤러(33)에 주어진다.

라인테스트콘트롤러(33)는 제1행째의 레지스터(411)로부터 주어진 기대치 데이터 전환제어회로(R)에 의거하여 제11도에 있어서의 전송트랜지스터(14,15와 16,17)의 어느것을 도통하여야 되는 것인가를 결정한다.

즉 제1행째의 레지스터(411)레 로우어드레스신호의 "1"이 설정되어 있는 경우에는 제1행째의 각 메모리 셀(MC)에 테스트패턴 데이터(D)가 기록되어 있으므로 클럭신호(φ1)를 활성화하여 전송트랜지스터(14,15)를 도통상태로 한다.

그결과 각 일치검출회로(380b)는 선택된 워드선(WL1)에 속하는 각 메모리 셀(MC)로부터 판독된 테스트 패턴 데이터(D)와, 각 레지스터(390b)로부터 전송된 기대치 데이터(D)와의 일치검출을 행한다.

한편, 라인테스트콘트롤러(33)는 제1행째의 레지스터(411)에 로우어드레스신호의 "0"이 래치되어 있는 경우는 선택된 워드선(WL1)에 속하는 각 메모리 셀(MC)에 테스트패턴 데이터(D)의 반전데이터()가 기억되어 있으므로 클럭신호(φ2)를 활성화하여 각 전송트랜지스터(16,17)를 도통상태로 한다.

그러므로 각 일치검출회로(380b)에는 각 레지스터(390b)에 래치된 테스트패턴 데이터의 반전데이터()가 주어진다.

따라서 각 일치검출회로(380b)는 선택된 워드선(WL1)에 속하는 각 메모리 셀(MC)에 기억된 반전데이터()와 각 레지스터(390b)로부터 전송되어 왔던 반전데이터()와의 일치검출을 행한다.

이상의 일련의 동작이 m회, 즉 모든 워드선을 대상으로 행하는 것에 의하여 메모리셀어레이(35b) 전체의 판독비교동작을 완료한다.

다음에 제5a도 및 제5b도를 참조하여 메모리셀어레이(35b)에 체크패턴의 테스트데이터를 기록할 경우의 동작을 설명한다.

우선 제5a도에 표시하는 것과 같이 각 레지스터(390b)에는, 테스트패턴 데이터로서 "1"과 "0"과가 서로 엇갈려서 설정되어 있다.

마찬가지로 각 레지스터(411)에도 로우어드레스신호로서 "1"과 "0"과가 서로 엇갈려서 설정된다.

그리고 상술한 제1의 테스트데이터 기록모드에 있어서는 각 레지스터(390b)에 래치된 테스트패턴 데이터(D)가 그대로 메모리셀어레이(35b)의 각 비트선대에 주어진다.

마찬가지로 각 레지스터(411)에 래치된 데이터가 그대로 메모리셀어레이(35b)에 있어서의 각 워드선에 주어진다.

따라서 "1"를 래치하고 있는 레지스터(411)에 대응하는 워드선의 전위가 "H"레벨로 상승한다.

즉 메모리셀어레이(35b)에 있어서의 복수의 워드선중 1개씩 띠어서 절반의 수의 워드선의 전위가 "H"레벨로 된다.

이것을 "H"레벨로된 워드선에 대응하는 각 메모리 셀(MC)에 각 레지스터(390b)로부터의 테스트패턴 데이터가 기록된다.

다음에 상술한 제2의 테스트데이터 기록모드에 있어서는 제5b도에 표시하는 것과 같이 각 레지스터(390a)에 래치된 테스트패턴 데이터의 반전데이터()가 메모리셀어레이(35b)에 있어서의 각 비트선대에 전송된다.

또 이때 각 레지스터(411)에 래치된 데이터의 반전데이터가 메모리셀어레이(35b)에 있어서의 각 워드선이 주어진다.

따라서 "0"을 래치하고 있는 레지스터(411)에 대응하는 워드선의 전위가 "H"레벨로 된다.

즉 제5a도에 표시하는 제1의 테스트데이터 기록모드에 있어서 테스트패턴 데이터가 설정되지 않았던 나머지의 행에 대응하는 워드선의 전위가 "H"레벨로 된다.

그리고 이것들 "H"레벨로 되었던 워드선에 대응하는 각 메모리 셀(MC)에 각 레지스터(390a)에 래치된 테스트패턴 데이터의 반전데이터()가 기록된다.

따라서 메모리 셀(35b)에 있어서의 각 메모리 셀(MC)에는, 제5b도에 표시하는 것과 같은 체크패턴의 테스트패턴 데이터가 기록된다.

다음에 제5c도 및 제5d도를 참조하여 제5b도에 표시하는 것과 같은 체크패턴데이터가 기록된 메모리셀어레이(35b)로부터 데이터를 판독할 경우의 동작을 설명한다.

우선 제5c도에 있어서의 제1행째의 각 메모리 셀(MC)로부터 테스트패턴 데이터를 판독할 경우는 각 레지스터(390a)에 래치된 테스트패턴 데이터(D)가 그대로 각 일치검출회로(380b)에 주어진다.

왜냐하면 제1행째의 각 메모리 셀(MC)에는 각 레지스터(390a)에 래치된 테스트패턴 데이터(D)가 그대로 기록되어 있기 때문이다(제5a도 참조).

다음에 제2행째의 각 메모리 셀(MC)로부터 테스트데이터를 판독할 경우는 제5d도에 표시하는 것과 같이 각 레지스터(390a)에 래치된 테스트패턴 데이터(D)의 반전데이터()가 각 일치검출회로(380b)에 주어진다.

왜냐하면 제2행째의 각 메모리 셀(MC)에는 각 레지스터(390a)에 래치된 테스트패턴 데이터(D)의 반전데이터()가 기록되어 있기 때문이다(제5b도 참조).

이후 제5c도의 동작과 제5d도의 동작과가 서로 엇갈려서 행하여진다.

각 일치검출회로(380b)에는 주는 기대치 데이터의 전환은 그때 선택되어 있는 워드선에 대응하는 레지스터(411)에 "1"이 기억되어 있는가 "0"이 기억되어 있는가에 응하여 제어된다.

이 제어는 상술한 바와 같인 제1도의 라인테스트콘트롤러(33)에 있어서 행하여진다.

또한 이상 설명한 실시예는 이 발명을 다이내믹 RAM에 적용할 경우에 관하여 표시되어 있지만 이 발명은 스태틱 RAM에 적용되어도 좋다.

이상 설명한 것과 같이 이 발명에 의하여 워드선에 따른 방향에 뿐만 아니라 비트선에 따른 방향으로도 랜덤인 패턴의 테스트데이터를 각 메모리 셀에 기록할 수가 있다.

또 각 메모리 셀으로의 테스트데이터의 기록은 제1의 테스트데이터 기록모드에 있어서의 기록동작과 제2의 테스트데이터모드에 있어서의 기록동작과의 2동작으로 완료하므로 고속기록이 가능하다.

즉 종래 및 본원 출원인의 먼저번의 제안에 의한 테스트장치에서 테스트데이터의 기록시간(T)은 T=Tc.n+tc.m(n : 열수, m : 행수) 걸렸었으나 본 발명에 의하면 기록시간(T)은 T=tc.n+tc.2으로 큰폭으로 단축할 수 있다.

Claims (11)

1. 복수의 메모리 셀(MC)이 복수의 행 및 열에 따라서 매트릭스 상으로 배열된 메모리셀어레이(35a,35b)를 가지는 반도체 기억장치를 위한 테스트 장치에 있어서, 상기 메모리셀어레이(35a,35b)에 있어서의 1행분의 메모리 셀을 위한 테스트데이터를 기억하는 테스트데이터를 기억하는 수단(39a,39b) ; 테스트데이터를 기록하기 위한 일행분을 지정하고, 제1테스트데이터 기록모드에서 상기 메모리셀어레이(35a,35b)에 있어서의 일부의 행을 일괄적으로 지정하고, 제2테스트데이터 기록모드에서 상기 메모리셀어레이(35a,35b)의 남은 행을 일괄적으로 지정하는 수단(41a,41b) ; 및 상기 테스트데이터 기록수단(39a,39b)에 기억된 테스트데이터 또는 그 반전데이터를 상기 메모리셀어레이에 전송하는 전송 수단 (14 내지 17)을 구비하고 ; 상기 테스트데이터를 기록하기 위한 행을 지정하는 수단 (41a,41b)이 지정된 행에 속하는 각 메모리 셀에, 상기 전송 수단(14 내지 17)에 의해 전송된 테스트데이터가 기록되는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
2. 제1항에 있어서, 상기 메모리셀어레이(35a,35b)에서, 워드선(WL1,WL2,…)은 상기 행에 배열되어 있고, 비트선(BL1,BL2,…)은 상기 열에 배열되어 있으며 ; 각각의 상기 복수의 메모리 셀들(MC)은 상기 워드선들과 상기 비트선들중에 대응하는 것들의 교점에 배열되어 있으며 ; 상기 반도체 메모리 장치가, 상기 워드선들 중에 하나를 선택하기 위하여, 인가된 로우어드레스신호(row address signal)에 응답하는 워드선 선택수단(36a,36b)과, 상기 비트선들 중에 하나를 선택하기 위하여 인가된 컬럼 어드레스 신호(column address signal)에 응답하는 비트선 선택수단(40)을 부가하는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
3. 제1또는 제2항에 있어서, 테스트데이터 기록을 위한 행을 지정하는 상기 지정수단(41a,41b)이, 각각의 상기 워드선을 위해 각각 배열된 다수의 제1레지스터 수단(411) ; 및 상기 제1테스트데이터 기록모드에서 상기 제1레지스터 수단(411)에 기억되어 있는 데이터나 반전데이터를 상기 해당 워드선에 공급하고, 상기 제1레지스터 수단(411)에 기억되어 있으나 제1테스트데이터 기록모드에서 공급되지 않은 그 데이터나 그 반전데이터를 상기 제2테스트데이터 기록모드에서 상기 해당 워드선에 공급하는 데이터 공급수단(414,415)으로 구성되어지는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
4. 제3항에 있어서, 각각의 상기 제1레지스터 수단(411)은 데이터 출력 터미널(C)와 반전데이터 출력 터미널(D)을 가지고 있는 레시오형 래치회로를 구비하며 ; 상기 데이터 공급수단(414,415)은 각각의 상기 레시오형 래치회로의 데이터 출력 터미널(C)과 상기 워드선들 중의 해당하는 것 사이에 있는 복수의 제1전환 수단(414) 및 각각의 상기 레시오형 래치회로의 반전데이터 출력 터미널(D)과 상기 워드선들 중의 해당하는 것 사이에 있는 복수의 제2전환수단(415)으로 구성되며 ; 각각의 상기 제1과 제2전환 수단(414,415)은 상기 제1테스트데이터 기록모드와 상기 제2테스트데이터 기록모드 사이에서의 전환에 따라서 상보적으로 on/off되는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
5. 제3항에 있어서, 상기 복수의 제1레지스터 수단(411)이 테스트데이터를 기록하기 위한 행을 지정하기 위한 데이터로서 상기 로우어드레스 데이터를 기억하는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
6. 제3항에 있어서, 상기 제1과 제2테스트데이터 기록모드에서 각각의 상기 워드선(WL1,WL2,…)을 상기 워드선 선택 수단(36a,36b)으로부터 전기적으로 분리시키기 위한 차단(cutting) 수단(42a,42b)을 부가하는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
7. 제2항에 있어서, 상기 테스트데이터를 기억하는 수단 (39a,39b)은 각각의 상기 비트선을 위하여 각각 배열된 복수의 제2레지스터 수단(390b)으로 구성되는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
8. 제7항에 있어서, 각각의 상기 제2레지스터 수단은 데이터 출력 터미널(A)와 반전데이터 출력 터미널(B)를 가지고 있는 레시오형 래치회로를 구비하며 ; 상기 전송 수단은 각각의 상기 레시오형 래치회로의 데이터 출력 터미널과 상기 비트선들 중의 해당하는 것 사이에 있는 복수의 제3전환수단(14) 및 각각의 상기 레시오형 래치회로의 반전데이터 출력 터미널과 상기 비트선들 중의 해당하는 것 사이에 있는 복수의 제4전환 수단(16)으로 구성되며 ; 각각의 상기 제3과 제4전환 수단(14,16)은 상기 제1테스트데이터 기록모드와 상기 제2테스트데이터 기록모드 사이에서의 전환에 따라서 상보적으로 on/off되는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
9. 제1항에 있어서, 상기 메모리셀어레이의 임의의 행의 각각의 메모리 셀로부터의 데이터 판독과 상기 테스트데이터를 기억하는 수단에 기억된 데이터 또는 판독모드에 있는 반전데이터 사이의 일치를 검출하기 위한 일치 검출수단(match determining means)(38a,38b)을 부가하는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
10. 제9항에 있어서, 상기 일치 검출수단(38a,38b)이 상기 워드선 선택수단(36a,36b)에 의해 선택된(selected) 워드선에 속하는 각각의 메모리 셀로부터의 데이터 판독과 상기 테스트데이터를 기억하는 수단에 기억된 데이터 또는 반전데이터 사이의 일치를 검출하는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.
11. 제9항 또는 제10항에 있어서, 상기 테스트데이터를 기억하는 수단 (39a,39b)에 기억된 데이터가 그대로 기록되는 행을 위하여, 상기 일치 검출수단(38a,38b)이 일치검출을 수행할때, 상기 전송 수단(14 내지 17)은 상기 테스트데이터를 기억하는 수단 (39a,39b)에 기억된 데이터를 상기 일치 검출수단(38a,38b)에 전송하고, 상기 테스트데이터를 기억하는 수단 (39a,39b)에 기억된 데이터의 반전데이터가 기록되는 행을 위하여, 상기 일치 검출수단(38a,38b)이 일치검출을 수행할때, 상기 전송 수단(14 내지 17)은 상기 테스트데이터를 기억하는 수단 (39a,39b)에 기억된 데이터의 반전데이터를 상기 일치 검출수단(38a,38b)에 전송하고, 그로인해, 상기 일치 검출수단(38a,38b)이 각각의 상기 메모리 셀로부터의 데이터 판독과 상기 테스트데이터를 기억하는 수단 (39a,39b)에 기억된 데이터 또는 상기 전송 수단(14 내지 17)을 통하여 가해진 반전데이터 사이의 일치를 검출하는 것을 특징으로 하는 반도체 기억장치를 위한 테스트 장치.