JP2001210098A - 半導体記憶装置及び半導体記憶装置のワード線欠陥検出方法 - Google Patents

Abstract

(57)【要約】 【課題】ウェハーバーイン試験時に、冗長ワード線を含
むすべてのワード線にストレス電圧が確実に印加された
か否かを検出可能とすることにより、ウェハーバーイン
試験の信頼性を向上させ得る半導体記憶装置を提供す
る。 【解決手段】バーイン試験時に、ワード線駆動回路３か
らストレス電圧Ｖstがワード線ＷＬ，ＲＷＬに印加され
ると、電圧検出回路ＶＣにより各ワード線ＷＬ，ＲＷＬ
の全長にストレス電圧Ｖstが正常に印加されたか否かが
検出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、バーイン試験機
能を備えた半導体記憶装置に関するものである。近年の
ＤＲＡＭは益々微細化が進み、メモリセルを構成するセ
ル容量やセルトランジスタ及びそのメモリセルに接続さ
れるワード線やビット線等が極めて精緻な設計ルールで
設計されているため、その製造時において電気的欠陥が
発生し易く、その電気的欠陥に基づく初期不良が発生し
易い状況となっている。

【０００２】そこで、初期不良を排除して、製品の信頼
性を確保するために、メモリセル領域内の素子及び配線
に通常使用時より高電圧を所定時間印加するバーイン試
験を行って不良品を排除することが必要である。

【０００３】従来、バーイン試験はパッケージング後の
最終試験工程において、複数のワード線を順次アクセス
するファンクション動作を長時間かけて行っていた。し
かし、最近ではパッケージングされていないチップの状
態で顧客に出荷する場合が多くなっているため、ウェハ
ー試験工程内でバーイン試験を行うことが一般的に行わ
れるようになっている。

【０００４】

【従来の技術】ＤＲＡＭ等のメモリデバイスでは、通常
動作時にはワード線が１本ずつ選択され、選択されたワ
ード線に接続された記憶セルのうち、選択されたコラム
に接続された記憶セルに対し、セル情報の読み出し動作
あるいは書き込み動作が行われる。

【０００５】ウェハー試験工程内でのバーイン試験で
は、複数のワード線やビット線を一括して選択し、ワー
ド線及びビット線にストレス電圧を所定時間印加し続け
ることにより、バーイン試験に要する試験時間の短縮を
図っている。

【０００６】複数のワード線を一括して選択するバーイ
ン試験機能を搭載した半導体記憶装置は、次に示すよう
にに種々の構成が提案されている。特開平６−６０６９
７号公報では、バーインテストモード検出信号により、
ワード線を選択する行アドレス選択回路に入力されるア
ドレス信号を無効化し、ワード線選択信号を全選択状態
にして、すべてのワード線を一括して選択する構成が開
示されている。

【０００７】また、特開平９−１７１９９号公報には、
ウェハーバーインテスト信号により複数のワード線に接
続されたトランジスタを介して、すべてのワード線にス
トレス電圧を同時に供給する構成が開示されている。

【０００８】ところが、上記のような構成では、本当に
すべてのワード線にストレス電圧が確実に印加されてい
るか否かを検出することはできない。すなわち、各ワー
ド線は微細な配線であるとともに、多数の記憶セルを接
続するために、例えば１０００μｍ程度の長配線とな
る。このようなワード線の途中で、断線あるいは導通不
良が生じていると、各ワード線にストレス電圧を供給し
たとしても、ワード線の全長にわたってストレス電圧を
印加できないことがある。従って、バーイン試験の信頼
性を十分に確保することができないという問題点があ
る。

【０００９】特開平５−６７３９９号公報では、バーイ
ン試験時に入力される信号に基づいて、測定端子に外部
から供給されるストレス電圧を出力して、内部回路にス
トレス電圧が供給されているか否かを検出可能とし、通
常動作時に入力される信号に基づいて、測定端子に通常
動作時の電源電圧を出力して、内部回路に通常動作時の
電源が供給されているか否かを検出可能とした構成が開
示されている。

【００１０】特開平９−１４７５９９号公報では、アド
レスキー回路に入力されるアドレス信号と、外部端子信
号の入力レベルに基づいて、バーインモード検出回路で
バーインモードが設定されているか否かを検出可能とし
た構成が開示されている。

【００１１】しかし、特開平５−６７３９９号及び特開
平９−１４７５９９号では、バーイン試験が行われたか
否かを検出することはできるが、本当にすべてのワード
線にストレス電圧が確実に印加されたか否かを検出して
いるわけではないので、バーイン試験の信頼性を十分に
確保することはできない。

【００１２】特開平５−２８２８９８号公報では、各ワ
ード線がＭＯＳトランジスタのゲートに接続され、各ト
ランジスタのドレイン・ソース間に流れる電流の有無を
検出するテスト用端子を設けることにより、ワード線に
接続されたトランジスタのオン動作に基づくドレイン電
流を検出することにより、当該ワード線の電源との短絡
の有無を検出可能とした構成が開示されている。

【００１３】しかし、このような構成では、ワード線に
接続されたトランジスタはワイヤードオア接続であるた
め、バーイン試験時にすべてのワード線が一括して選択
された場合には、複数のトランジスタに同時にドレイン
が流れるため、本当にすべてのワード線が正常に選択さ
れたか否かを検出することはできない。

【００１４】また、各トランジスタは、各ワード線の電
位が該トランジスタのソース電位よりそのしきい値分以
上高ければオン動作するため、各ワード線にストレス電
圧が正常に印加されたか否かを検出することはできな
い。仮に、各トランジスタのオン抵抗に基づいて、各ワ
ード線に印加されたストレス電圧を推定可能であったと
しても、複数のトランジスタが一括して選択されている
状態では、個々のトランジスタのオン抵抗を推定するこ
とはできない。

【００１５】そして、ストレス電圧を正常に印加できな
かったワード線の本数を検出することができないため、
このバーイン試験工程では当該チップが冗長動作により
救済できるチップであるか否かを選別することができな
い。

【００１６】上記のようなバーイン試験機能を備えたメ
モリーデバイスは、ウェハー試験工程におけるバーイン
試験の信頼性が不十分であるため、その不十分さを補う
次のような製造工程で製造されている。

【００１７】図９に示すように、ウェハー試験工程の開
始により、まずウェハー上の各チップに対し、ＤＣチェ
ック（ステップ１）及び簡易ファンクションチェック
（ステップ２）が行われる。

【００１８】ＤＣチェックは、各チップに対し電源を供
給した状態における短絡電流を検出して、短絡電流の多
い不良品を検出する工程である。簡易ファンクションチ
ェックは、各チップの内部回路の動作を簡易的にチェッ
クする。

【００１９】次いで、ウェハーバーイン試験が行われ
（ステップ３）、その後ＤＣチェック（ステップ４）、
冗長設定（ステップ５）が行われる。次いで、全記憶セ
ルに対し書き込み動作及び読み出し動作を行って、全記
憶セルが正常に動作するかをチェックするフルファンク
ションチェックが行われる（ステップ６）。

【００２０】次いで、パッケージングされたデバイスと
して出荷する場合には、ダイシング（ステップ７）、ア
センブリ（ステップ８）、簡易チェック（ステップ９）
が行われる。

【００２１】そして、信頼性に欠けるウェハーバーイン
試験（ステップ３）を補うために、ワード線を１本ずつ
選択してストレス電圧を印加する通常オペレーションに
よる追加バーイン試験を行い（ステップ１０）、次いで
再度フルファンクションチェックを行い（ステップ１
１）、アセンブリ品として出荷する。

【００２２】一方、デバイスチップとして出荷する場合
には、ステップ６に続いてウェハー状態で通常オペレー
ションによる追加バーイン試験を行い（ステップ１
２）、次いでＤＣチェック（ステップ１３）及び簡易チ
ェック（ステップ１４）を行った後、出荷する。

【００２３】

【発明が解決しようとする課題】上記のように、従来の
メモリデバイスでは、いずれの構成においてもウェハー
バーイン試験時において、冗長ワード線を含むすべての
ワード線にストレス電圧が確実に印加されたか否かを検
出することはできないので、バーイン試験の信頼性が低
いという問題点がある。

【００２４】そこで、このようなウェハーバーイン試験
の信頼性の低さを補うために、後工程において、通常オ
ペレーションによる追加バーイン試験とフルファンクシ
ョンチェックを行う必要があり、試験時間の増大あるい
は試験コストの上昇を招くという問題点がある。

【００２５】この発明の目的は、ウェハーバーイン試験
時に、冗長ワード線を含むすべてのワード線にストレス
電圧が確実に印加されたか否かを検出可能とすることに
より、ウェハーバーイン試験の信頼性を向上させ得る半
導体記憶装置を提供することにある。

【００２６】

【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、バーイン試験時にストレス電
圧Ｖstがワード線ＷＬと冗長ワード線ＲＷＬに印加され
ると、電圧検出回路ＶＣにより各ワード線ＷＬの全長に
ストレス電圧Ｖstが正常に印加されたか否かが検出され
る。

【００２７】図２に示すように、各ワード線に接続され
たストレス電圧判定回路で、ストレス電圧がすべてのワ
ード線に一括して供給されたか否かがＡＮＤ論理で検出
される。ストレス電圧判定回路は、ＮチャネルＭＯＳト
ランジスタで構成されるワードスイッチを直列に接続し
て構成され、各ワード線がワードスイッチのゲートに接
続される。前記ストレス電圧判定回路の入力端子には前
記ストレス電圧より前記トランジスタのしきい値分低い
第一の基準電圧がストレス判定制御回路から供給され、
ストレス電圧判定回路の出力端子には、プリセット電圧
として前記ストレス電圧を供給するプリセット回路が接
続される。前記ストレス電圧判定回路の出力端子には、
前記ストレス電圧と前記第一の基準電圧の中間電位であ
る第二の基準電圧と、前記ストレス電圧判定回路の出力
端子電圧とを比較する比較器が接続される。

【００２８】また、図７に示すように、ワード線にスト
レス電圧が印加されたとき、ストレス電位供給源である
ワードドライバーから距離的に一番遠くにあるダミーセ
ル群内のダミービット線を介してダミーセルに対し、通
常動作時の書き込みレベルより高いレベルで書き込み動
作及び読み出し動作が可能か否かを検出することによ
り、ストレス電圧がワード線駆動回路から冗長ワード線
を含むすべてのワード線全長に印加されたか否かが検出
される。尚、ストレス電位供給源は特にワードドライバ
ー素子でなくとも問題ない。

【００２９】

【発明の実施の形態】（第一の実施の形態）図２は、こ
の発明を具体化したＤＲＡＭの第一の実施の形態を示
す。図２に示すように、ロウデコーダ１にはアドレス信
号Ａｄｄ及びウェハーバーイン信号ＷＢＩＸが入力され
る。前記ウェハーバーイン信号ＷＢＩＸは、ウェハーバ
ーイン試験時にはＬレベルの信号として入力され、通常
動作時にはＨレベルの信号として入力される。

【００３０】前記ロウデコーダ１は、通常動作時にはア
ドレス信号Ａｄｄに基づいて、多数のグローバルワード
線ＧＷＬ０〜ＧＷＬｉのいずれか一本を選択し、ウェハ
ーバーイン試験時にはウェハーバーイン信号ＷＢＩＸに
基づいて、グローバルワード線ＧＷＬ０〜ＧＷＬｉをす
べて選択する。

【００３１】前記ロウデコーダ１に隣接して冗長デコー
ダ２が配設され、その冗長デコーダ２には冗長判定回路
（図示しない）から冗長判定信号ＲＷと、前記ウェハー
バーイン信号ＷＢＩＸが入力される。

【００３２】そして、冗長デコーダ２は、通常動作時に
は冗長判定信号ＲＷに基づいて、冗長グローバルワード
線ＲＧＷＬ０を選択し、ウェハーバーイン試験時にはウ
ェハーバーイン信号ＷＢＩＸに基づいて冗長グローバル
ワード線ＲＧＷＬ０を選択する。

【００３３】従って、ウェハーバーイン試験時には、ウ
ェハーバーイン信号ＷＢＩＸに基づいて、グローバルワ
ード線ＧＷＬ０〜ＧＷＬｉ及び冗長グローバルワード線
ＲＧＷＬ０がすべて一括して選択される。

【００３４】前記グローバルワード線ＧＷＬ０〜ＧＷＬ
ｉ及び冗長グローバルワード線ＲＧＷＬ０は、それぞれ
一対のワードドライバ３ａ，３ｂの入力端子に接続され
る。そして、グローバルワード線ＧＷＬ０〜ＧＷＬｉに
接続されたワードドライバ３ａ，３ｂの出力端子にワー
ド線ＷＬ０〜ＷＬｎの基端が接続され、冗長グローバル
ワード線ＲＧＷＬ０に接続されたワードドライバ３ａ，
３ｂの出力端子に冗長ワード線ＲＷＬ０，ＲＷＬ１の基
端が接続される。

【００３５】前記各ワードドライバ３ａにはドライバー
選択回路４から電源ｐｘｏが供給され、前記各ワードド
ライバ３ｂにはドライバ選択回路４から電源ｐｘ１が供
給される。

【００３６】前記ドライバ選択回路４にはＰチャネルＭ
ＯＳトランジスタＴr1を介して電源Ｖppが供給され、Ｐ
チャネルＭＯＳトランジスタＴr2を介してバーイン試験
のためのストレス電圧Ｖstが供給される。Ｖppは、通常
動作時にワード線に供給する電圧であり、外部電源が
３．３Ｖ仕様の場合には、４．０Ｖに設定される。ま
た、Ｖstは約４．５Ｖに設定される。

【００３７】前記トランジスタＴr1のゲートには、前記
ウェハーバーイン信号ＷＢＩＸがインバータ回路５ａを
介して入力され、前記トランジスタＴr2のゲートにはウ
ェハーバーイン信号ＷＢＩＸが入力される。

【００３８】従って、ウェハバーイン試験時にはドライ
バ選択回路４に電源Ｖstが供給され、通常動作時にはド
ライバ選択回路４に電源Ｖppが供給される。前記ドライ
バ選択回路４には、前記ロウデコーダ１からドライバ選
択信号ＤＳが入力される。そして、ドライバ選択回路４
は通常動作時にはドライバ選択信号ＤＳに基づいて、各
ワードドライバ３ａ，３ｂのいずれかに電源Ｖppを供給
し、ウェハーバーイン試験時には、すべてのワードドラ
イバ３ａ，３ｂに電源Ｖstを供給する。

【００３９】前記ワード線ＷＬ０〜ＷＬｎ及び冗長ワー
ド線ＲＷＬ０，ＲＷＬ１には、それぞれ多数の記憶セル
ＭＣが接続され、各記憶セルＭＣにはそれぞれビット線
（図示しない）が接続される。

【００４０】前記ワード線ＷＬ０〜ＷＬｎ及び冗長ワー
ド線ＲＷＬ０，ＲＷＬ１において、それぞれの共通のグ
ローバルワード線で駆動される各ワード線対の先端に
は、ＮチャネルＭＯＳトランジスタで構成されるワード
スイッチ６ａ，６ｂのゲートがそれぞれ接続されてい
る。

【００４１】また、それぞれの共通のグローバルワード
線で駆動される各ワード線対の先端部及び基端部は、Ｐ
チャネルＭＯＳトランジスタで構成されるワード線間ス
イッチ７ａ，７ｂで接続され、各ワード線間スイッチ７
ａ，７ｂのゲートには、前記ウェハーバーイン信号ＷＢ
ＩＸが入力される。従って、ウェハバーイン試験時には
ワード線間スイッチ７ａ，７ｂがオンされて、ワード線
対が同電位となる。

【００４２】前記ワードスイッチ６ａ，６ｂは、直列に
接続され、そのワードスイッチ６ａ，６ｂと、前記ワー
ド線間スイッチ７ａ，７ｂとでストレス電圧判定回路８
が構成される。前記ストレス電圧判定回路８の入力端子
であるノードＮ１にはストレス判定制御回路９が接続さ
れる。

【００４３】前記ストレス判定制御回路９は、Ｎチャネ
ルＭＯＳトランジスタＴr3，Ｔr4のドレインが前記ノー
ドＮ１に接続され、同トランジスタＴr3のソースは電源
Ｖssに接続され、トランジスタＴr4のソースには基準電
圧Ｖref1が供給される。

【００４４】この基準電圧Ｖref1は、ウェハーバーイン
試験時に供給されるストレス電圧Ｖstよりワードスイッ
チ６ａ，６ｂ若しくは記憶セルを構成するＮチャネルＭ
ＯＳトランジスタのしきい値分低い電圧（Ｖst−Ｖth）
に設定され、そのしきい値Ｖthを１Ｖとすれば、３．５
Ｖに設定される。

【００４５】前記ストレス電圧判定回路８の出力端子で
あるノードＮ２は、比較器１０のプラス側入力端子に接
続される。前記比較器１０のマイナス側入力端子には基
準電圧Ｖref2が供給される。

【００４６】前記基準電圧Ｖref2は、ストレス電圧Ｖst
からワードスイッチ６ａ，６ｂあるいは記憶セルＭＣの
セルトランジスタのしきい値の１／２を減算した値（Ｖ
st−Ｖth／２）に設定され、４．０Ｖに設定される。従
って、比較器１０はノードＮ２の電圧レベルが４．０Ｖ
以上であれば、Ｈレベルの出力信号を出力し、４．０Ｖ
以下であれば、Ｌレベルの出力信号を出力する。この出
力信号は、インバータ回路５ｄで反転された出力信号Ｏ
ＵＴとして外部端子を介してバーイン試験装置に出力さ
れる。

【００４７】前記比較器１０には、前記ウェハーバーイ
ン信号ＷＢＩＸがインバータ回路５ｃを介して入力され
る。そして、ウェハーバーイン試験時にインバータ回路
５ｃの出力信号がＨレベルとなると、比較器１０が活性
化される。

【００４８】前記ノードＮ２には、ストレス電位と同電
位で動作するプリセット回路１１が接続される。このプ
リセット回路１１は、ウェハーバーイン試験の開始時に
Ｌレベルのワンショットパルス信号がプリセット信号Ｐ
Ｒとして入力され、そのプリセット信号ＰＲに基づい
て、ノードＮ２をＶstレベル、すなわち４．５Ｖにリセ
ットする。

【００４９】また、ノードＮ２が接続されるプリセット
回路１１のインバータ回路のしきい値が４．０Ｖ程度に
設定されて、プリセット信号ＰＲがＨレベルの状態で
は、プリセット回路１１はノードＮ２の電位をストレス
電圧Ｖstあるいは電源Ｖssレベルにラッチするラッチ回
路として動作する。

【００５０】次に、上記のように構成されたＤＲＡＭの
動作を説明する。ウェハーバーイン試験時には、バーイ
ン試験装置からストレス電圧Ｖstと、Ｌレベルのウェハ
バーイン信号ＷＢＩＸ及びＨレベルのウェハバーイン信
号ＷＢＩＺが供給される。

【００５１】すると、トランジスタＴr1がオフされると
ともに、トランジスタＴr2がオンされて、ドライバ選択
回路４にはストレス電圧Ｖstが供給され、そのストレス
電圧Ｖstがすべてのワードドライバ３ａ，３ｂに電源ｐ
ｘ０，ｐｘ１として供給される。

【００５２】また、ロウデコーダ１は、すべてのグロー
バルワード線ＧＷＬ０〜ＧＷＬｉを選択する状態とな
る。従って、各ワード線ＷＬ０〜ＷＬｎ及び冗長ワード
線ＲＷＬ０，ＲＷＬ１にはストレス電圧Ｖstが一括して
印加される状態となる。

【００５３】すると、各ワード線ＷＬ０〜ＷＬｎ及び冗
長ワード線ＲＷＬ０，ＲＷＬ１には、ストレス電圧Ｖst
が印加され、かつワード線間スイッチ７ａ，７ｂがオン
される。

【００５４】また、ストレス判定制御回路９ではトラン
ジスタＴr4がオンされるとともに、トランジスタＴr3が
オフされ、ノードＮ１には基準電圧Ｖref1が供給され
る。ノードＮ２は、プリセット回路１１に入力されるプ
リセット信号ＰＲに基づいてストレス電圧Ｖstレベルに
充電される。さらに、インバータ回路５ｃのＨレベルの
出力信号に基づいて、比較器１０が活性化される。

【００５５】この状態では、各ワード線ＷＬ０〜ＷＬｎ
及び冗長ワード線ＲＷＬ０，ＲＷＬ１に４．５Ｖのスト
レス電圧Ｖstが印加されると、すべてのワードスイッチ
６ａ，６ｂがオンされて、ノードＮ２はプリセットレベ
ルであるストレス電圧Ｖstレベルから基準電圧Ｖref1レ
ベルまで低下して、基準電圧Ｖref２より低くなる。す
ると、比較器１０の出力信号は、ＨレベルからＬレベル
に反転する。

【００５６】そして、インバータ回路５ｄから出力され
るＨレベルの出力信号ＯＵＴをバーイン試験装置で検出
することにより、すべてのワード線ＷＬ０〜ＷＬｎ及び
冗長ワード線ＲＷＬ０，ＲＷＬ１にはストレス電圧Ｖst
が正常に印加されていることが確認される。

【００５７】また、それぞれの共通のグローバルワード
線で制御される一対のワード線にともに欠陥が発生して
いて、当該一対のワード線の先端部にストレス電圧Ｖst
がまったく印加されない場合あるいは当該一対のワード
線の電圧レベルが４．５Ｖまで上昇しない場合には、ス
トレス電圧判定回路８を構成する多数のワードスイッチ
６ａ，６ｂの少なくとも一つがオフされるため、ノード
Ｎ２はストレス電圧Ｖstレベルに維持される。

【００５８】すると、比較器１０の出力信号はＨレベル
に維持され、インバータ回路５ｄのＬレベルの出力信号
ＯＵＴをバーイン試験装置で検出することにより、スト
レス電圧Ｖstが正常に印加されていないワード線が存在
することが確認され、このチップを不良品として除外可
能である。

【００５９】また、それぞれの共通のグローバルワード
線で制御される一対のワード線のうちいずれか一方に欠
陥がある場合、ワード線間スイッチ７ａ，７ｂを介して
欠陥があるワード線にもストレス電圧Ｖstが確実に印加
され、欠陥があるワード線に接続されたワードスイッチ
もオンされる。

【００６０】すなわち、このように対を成すワード線の
いずれか一方にのみ欠陥が生じることが、多数のグロー
バルワード線について発生することは、現実的には起こ
りにくい。従って、このような場合には、後工程で、欠
陥が生じているワード線に対応するグローバルワード線
を冗長グローバルワード線に冗長できる可能性があるの
で、不良品とはしない。

【００６１】一方、通常動作時には、ウェハーバーイン
信号ＷＢＩＸがＨレベルとなるとともに、ウェハーバー
イン信号ＷＢＩＺがＬレベルとなる。すると、ロウデコ
ーダ１により、アドレス信号Ａｄｄに基づいていずれか
一本のグローバルワード線あるいは冗長グローバルワー
ド線が選択される。

【００６２】また、トランジスタＴr1がオンされて、ド
ライバ選択回路４には電源Ｖppが供給され、そのドライ
バ選択回路４から各ワードドライバ３ａ，３ｂに供給さ
れる電源ｐｘ０，ｐｘ１の一方が電源Ｖppとなり、他方
が電源Ｖssとなる。

【００６３】インバータ回路５ｃの出力信号はＬレベル
となって比較器１０は不活性化されるとともに、ストレ
ス判定制御回路９のトランジスタＴr4がオフされ、トラ
ンジスタＴr3がオンされて、ノードＮ１は電源Ｖssレベ
ルとなる。また、ワード線間スイッチ７ａ，７ｂはいず
れもオフされる。

【００６４】このような動作により、アドレス信号Ａｄ
ｄに基づいて、ワード線ＷＬ０〜ＷＬｎ及び冗長ワード
線ＲＷＬ０〜ＲＷＬｎのいずれかが選択され、選択され
たワード線に接続された記憶セルＭＣの中から、コラム
デコーダで選択された記憶セルに対しセル情報の書き込
み動作あるいは読み出し動作が行われる。

【００６５】上記のようなＤＲＡＭでは、次に示す作用
効果を得ることができる。 （１）ウェハーバーイン試験時には、すべてのワード線
ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０〜ＲＷＬ１に
ストレス電圧Ｖstが正常に印加されているとき、インバ
ータ回路５ｄの出力信号ＯＵＴがＨレベルとなるので、
バーイン試験装置においてその事実を検出することがで
きる。

【００６６】（２）それぞれの共通のグローバルワード
線で制御される一対のワード線のいずれか一方に欠陥が
生じていても、ワード線間スイッチ７ａ，７ｂにより、
両ワード線にストレス電圧Ｖstを印加することができる
とともに、インバータ回路５ｄの出力信号ＯＵＴがＨレ
ベルとなるので、バーイン試験装置において全ワード線
にストレス電圧Ｖstを印加した事実を検出することがで
きる。

【００６７】（３）それぞれの共通のグローバルワード
線で制御される一対のワード線の両方に４．５Ｖのスト
レス電圧Ｖstが正常に印加されていないとき、インバー
タ回路５ｄの出力信号ＯＵＴがＬレベルとなるので、バ
ーイン試験装置においてその事実を検出することができ
る。

【００６８】前記比較器１０は、図３に示すラッチ回路
１２に置き換えることもできる。ラッチ回路１２は、前
記ノードＮ２と、インバータ回路５ｃの出力信号がＮＡ
ＮＤ回路１３ａに入力され、そのＮＡＮＤ回路１３ａの
出力信号ＯＵＴは、ＮＡＮＤ回路１３ｂに入力される。

【００６９】前記ＮＡＮＤ回路１３ｂには、前記プリセ
ット信号ＰＲが入力され、同ＮＡＮＤ回路１３ｂの出力
端子が前記ノードＮ２に接続される。前記ＮＡＮＤ回路
１３ａのしきい値は４．０Ｖ程度とし、ＮＡＮＤ回路１
３ｂのＨレベルの出力信号はストレス電圧Ｖstレベルと
する。

【００７０】このようなラッチ回路１２では、ウェハー
バーイン試験時にはプリセット信号ＰＲによりノードＮ
２がストレス電圧Ｖstにプリセットされ、インバータ回
路５ｃの出力信号はＨレベルとなることから、ＮＡＮＤ
回路１３ａの出力信号ＯＵＴはＬレベルとなる。そし
て、ＮＡＮＤ回路１３ａ，１３ｂの動作によりこの状態
がラッチされる。

【００７１】この状態で、ワードスイッチ６ａ，６ｂが
すべてオンされて、ノードＮ２が３．５Ｖとなると、Ｎ
ＡＮＤ回路１３ａの出力信号ＯＵＴはＨレベルに反転
し、ＮＡＮＤ回路１３ａ，１３ｂの動作によりこの状態
がラッチされる。

【００７２】従って、このラッチ回路１２では、前記比
較器１０と同様に、ワードスイッチ６ａ，６ｂがすべて
オンされたとき、出力信号ＯＵＴを反転させることがで
きる。

【００７３】また、上記実施の形態は、図４に示すよう
に、前記インバータ回路５ｄの出力信号ＯＵＴを、バー
イン試験時に入力されるテストモード信号ＴＭで活性化
されるテストモード回路１４を介して外部端子１５に出
力する構成としてもよい。

【００７４】このような構成により、通常動作時にはテ
ストモード回路１４が不活性化されるため、通常時には
任意の信号の入出力端子として使用する外部端子１５を
利用して、バーイン試験時にインバータ回路５ｄの出力
信号ＯＵＴを出力することができる。

【００７５】また、図５に示すように、前記インバータ
回路５ｄの出力信号ＯＵＴをＲＯＭ１６及びＲＯＭ読み
出し回路１７を介して外部端子１５に出力可能としても
よい。

【００７６】前記ＲＯＭ１６は、前記インバータ回路５
ｄの出力信号ＯＵＴを書き込み可能とするものであり、
前記ＲＯＭ読み出し回路１７はＲＯＭ１６に書き込まれ
た内容を読み出して、外部端子１５から出力するもので
ある。

【００７７】このような構成とすることにより、ウェハ
ーバーイン試験を終了した後の、任意の後工程で、ＲＯ
Ｍ１６に書き込まれているインバータ回路５ｄの出力信
号ＯＵＴを読み出して、ストレス電圧Ｖstが正常に印加
されたか否かを検出することができる。 （第二の実施の形態）図６は、第二の実施の形態を示
す。この実施の形態は、前記第一の実施の形態のストレ
ス電圧判定回路８の構成を変更したものであり、それ以
外の構成は第一の実施の形態と同様である。

【００７８】それぞれの共通のグローバルワード線で制
御されるワード線対は、その先端部において２個のＰチ
ャネルＭＯＳトランジスタで構成されるワード線間スイ
ッチ１８ａ，１８ｂを介して接続され、そのワード線間
スイッチ１８ａ，１８ｂ間のノードが、ワードスイッチ
１９を構成する１個のＮチャネルＭＯＳトランジスタの
ゲートに接続されている。

【００７９】前記ワード線間スイッチ１８ａ，１８ｂの
ゲートには、ウェハーバーイン信号ＷＢＩＸが入力され
る。このような構成により、ウェハーバーイン試験時に
は、Ｌレベルのウェハーバーイン信号ＷＢＩＸに基づい
てワード線間スイッチ１８ａ，１８ｂがオンされる。そ
して、対を成すワード線のいずれかにストレス電圧Ｖst
が印加されれば、当該ワード線対にストレス電圧Ｖstが
印加され、ワードスイッチ１９がオンされる。

【００８０】このような動作により、前記第一の実施の
形態と同様な作用効果を得ることができるとともに、ワ
ードスイッチ１９を構成する素子数を半減させることが
できるので、ストレス電圧判定回路８の回路面積を縮小
することができる。 （第三の実施の形態）図７は、第三の実施の形態を示
す。この実施の形態は、セルアレイ内に形成されている
ダミーセル群を利用して、ウェハーバーイン試験時にワ
ード線にストレス電圧が正常に印加されたか否かを検出
しようとするものである。このダミーセル群は、フォト
リソグラフ特性等のプロセス上、あるいは通常セルを外
部ノイズから保護するため等の理由から、セルアレイの
周辺部にビット線一対分形成されるものであり、通常動
作時にはアクセスされないセル群である。

【００８１】図７に示すように、セルアレイ上におい
て、通常の書き込み動作及び読み出し動作が行われる通
常記憶セル群２０の側方すなわち各ワード線ＷＬ０〜Ｗ
Ｌｎ及び冗長ワード線ＲＷＬの先端側には、ダミーセル
群２１が形成されている。

【００８２】前記ダミーセル群２１では、各ワード線Ｗ
Ｌ０〜ＷＬｎにダミーセルＤＭＣがそれぞれ接続される
とともに、各ダミーセルＤＭＣにはビット線ＤＢＬＺ，
ＤＢＬＸのいずれかが接続される。

【００８３】前記ビット線ＤＢＬＺ，ＤＢＬＸ間には、
前記通常記憶セル群２０のビット線対と同様に、センス
アンプ２２が配設され、ダミーセルＤＭＣからのセル情
報の読み出しが可能となっている。

【００８４】このように構成されたダミーセル群２１を
使用して、ウェハーバーイン試験時に、各ワード線ＷＬ
０〜ＷＬｎにストレス電圧Ｖstが正常に印加されたか否
かを検出するための検出動作を以下に説明する。

【００８５】ワード線へのストレス電圧Ｖstの供給に先
立って、各ダミーセルＤＭＣを構成するセル容量Ｃの対
向電極２３には、ダミーセルＤＭＣの保護のために、Ｖ
st−２Ｖth（ＶthはセルトランジスタＴのしきい値で１
Ｖとする）を供給する。すなわち、ストレス電圧Ｖstと
して４．５Ｖを印加する場合には、対向電極２３に２．
５Ｖを供給しておく。このため、通常記憶セルＭＣを保
護する目的で、ダミーセルＤＭＣの対向電極２３と、通
常記憶セルＭＣの対向電極２４とを電気的に分離してお
くことが望ましい。

【００８６】次いで、例えばビット線ＢＬＺにＶst−Ｖ
th＝３．５Ｖを供給し、いずれか１本のワード線にスト
レス電圧Ｖstを印加する。すると、当該ワード線の全長
にわたってストレス電圧Ｖstが確実に供給されていれ
ば、ダミーセルＤＭＣのセルトランジスタＴがオンされ
て、ダミーセルＤＭＣのセル容量Ｃは３．５Ｖまで充電
されて、「１」のセル情報が書き込まれる。

【００８７】また、当該ワード線の断線等により、ダミ
ーセルＤＭＣのセルトランジスタＴに４．５Ｖのストレ
ス電圧Ｖstが印加されない場合には、セルトランジスタ
Ｔはオンされず、セル容量Ｃへの充電が行われないの
で、「０」のセル情報がかきこまれたことになる。

【００８８】次いで、書き込み動作が行われたダミーセ
ルＤＭＣからセル情報を読み出すために、ダミーセル群
２１のビット線ＢＬＺ，ＢＬＸをＶst−２Ｖth＝２．５
Ｖにリセットし、次いで、先程ストレス電圧Ｖstを印加
したワード線に再度ストレス電圧Ｖstを印加する。

【００８９】すると、ダミーセルＤＭＣからセル情報が
ビット線ＢＬＺ，ＢＬＸに読み出されて、ビット線ＢＬ
Ｚ，ＢＬＸ間に微少電位差が生じ、その微笑電位差がセ
ンスアンプ２２で増幅されて出力される。

【００９０】そして、読み出されたセル情報が「１」で
あれば、当該ワード線にストレス電圧Ｖstが正常に印加
されたことを検出可能であり、読み出されたセル情報が
「０」であれば、当該ワード線にストレス電圧Ｖstが正
常に印加されなかったことを検出可能である。

【００９１】このような動作を冗長ワード線を含むすべ
てのワード線について繰り返すことにより、すべてのワ
ード線について個別に欠陥の有無を検出することが可能
となる。そして、欠陥のないチップあるいは冗長により
救済し得る程度の欠陥を備えたチップについて、次工程
で全ワード線を一括選択するウェハーバーイン試験を行
うことが可能となる。

【００９２】また、上記実施の形態では、ワード線を１
本ずつ選択してダミーセルへのセル情報の書き込み動作
及び読み出し動作を行ったが、全ワード線を一括して選
択して、全ダミーセルＤＭＣに一括してセル情報を書き
込むようにしてもよい。

【００９３】この場合には、ダミーセル群２１の両ビッ
ト線ＢＬＺ，ＢＬＸに３．５Ｖの書き込み電位を供給し
た状態で、各ワード線を一括して選択してダミーセルＤ
ＭＣへの書き込み動作を行う。

【００９４】この後、上記と同様に１本ずつのワード線
を選択して、ダミーセルＤＭＣのセル情報の読み出し動
作を行う。このような動作により、ワード線の欠陥の有
無を検出することができるとともに、ダミーセルＤＭＣ
へのセル情報の書き込み動作を短時間に行うことができ
る。尚、センスアンプ２２とダミービットライン対（Ｄ
ＢＬＺとＤＢＬＸ）は、デバイスの通常動作時には、非
活性となるように制御される。 （メモリデバイスの試験工程及びアセンブリ工程）上記
各実施の形態のウェハーバーイン試験機能を備えたメモ
リデバイスの試験及びアセンブリ工程を図８に示す。

【００９５】ウェハー試験工程の開始により、まずウェ
ハー上の各チップに対し、ＤＣチェック（ステップ２
１）及び簡易ファンクションチェック（ステップ２２）
が行われる。この工程は、前記従来例と同様である。

【００９６】次いで、ウェハーバーイン試験が行われる
（ステップ２３）。この工程では、前記第一及び第二の
実施の形態では、前記ワード線にストレス電圧が印加さ
れたか否かが検出され、信頼性の高いバーイン試験が可
能となる。

【００９７】また、前記第三の実施の形態のウェハバー
イン試験機能を備えたメモリデバイスでは、まず全ワー
ド線にストレス電圧が正常に印加されるか否かが検出さ
れ、その後でウェハバーイン試験が行われるので、信頼
性の高いバーイン試験が可能となる。

【００９８】次いで、従来例と同様に、ＤＣチェック
（ステップ２４）、冗長設定（ステップ２５）が行われ
る。次いで、全記憶セルに対し書き込み動作及び読み出
し動作を行って、全記憶セルが正常に動作するかをチェ
ックするフルファンクションチェックが行われる（ステ
ップ２６）。

【００９９】次いで、ダイシングが行われ（ステップ２
７）、チップで出荷する場合には、この状態で出荷され
る。また、パッケージングデバイスとして出荷される場
合には、アセンブリ（ステップ２８）、簡易チェック
（ステップ２９）が行われた後出荷される。

【０１００】このように、上記実施の形態に示すウェハ
ーバーイン試験機能を備えたメモリデバイスでは、ウェ
ハーバーイン試験の信頼性を向上させることができるの
で、従来の工程で行っていたアセンブリ後のオペレーシ
ョンバーイン試験及びフルファンクションチェックと、
チップで出荷する場合の追加のオペレーションバーイン
試験及びその後のＤＣチェック、簡易チェックを省略す
ることができる。従って、試験時間の削減及び試験コス
トの低減を図ることができる。

【０１０１】上記各実施の形態から把握できる前記請求
項以外の技術思想を以下に述べる。 （１）請求項１乃至１０に記載された半導体記憶装置を
備えた半導体装置。 （２）請求項９または１０において、書き込み動作を行
う記憶セルを構成するセル容量の対向電極には、通常動
作時より高い電圧を供給することを特徴とする半導体記
憶装置。

【０１０２】（３）請求項１０において、ダミーセルを
構成するセル容量の対向電極と、通常記憶セルを構成す
るセル容量の対向電極とを電気的に分離したことを特徴
とする半導体記憶装置。

【０１０３】（４）請求項１１，１２において、書き込
み動作及び読み出し動作を、冗長ワード線を含むすべて
のワード線に対して行うことを特徴とする半導体記憶装
置。 （５）請求項２乃至６において、検出回路は冗長される
ワード線単位に備えることを特徴とする半導体記憶装
置。

【０１０４】（６）請求項３乃至５において、前記比較
器は、前記第二の基準電圧をしきい値としたラッチ回路
としたことを特徴とする半導体記憶装置。 （７）請求項６において、前記ワード線間スイッチは、
ワード線の先端部に1つ、もしくは基端部と先端部に少
なくともそれぞれ１つ以上設けたことを特徴とする半導
体記憶装置。

【０１０５】（８）請求項２乃至６において、前記ワー
ド線間スイッチは、共通のグローバルワード線で制御さ
れるワード線について少なくとも１つ以上設けたことを
特徴とする半導体記憶装置。

【０１０６】（９）請求項１１において、前記記憶セル
は、ダミーセル群内のダミーセルとし、前記ビット線は
ダミーセルに接続されるダミービット線としたことを特
徴とする半導体記憶装置のワード線欠陥検出方法。

【０１０７】（１０）ウェハー試験工程におけるウェハ
ーバーイン試験において、すべてのワード線全長にスト
レス電圧が正常に供給されたかを検出し、その後工程で
はバーイン試験を行うことなく、出荷仕様のパッケージ
ングデバイス及びチップデバイスを製造することを特徴
とする半導体記憶装置の製造方法。

【０１０８】

【発明の効果】以上詳述したように、この発明はウェハ
ーバーイン試験時に、冗長ワード線を含むすべてのワー
ド線にストレス電圧が確実に印加されたか否かを検出可
能とすることにより、ウェハーバーイン試験の信頼性を
向上させ得る半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第一の実施の形態を示す回路図である。

【図３】 比較器の別例としてのラッチ回路を示す回路
図である。

【図４】 検出信号の出力回路の別例を示す回路図であ
る。

【図５】 検出信号の出力回路の別例を示す回路図であ
る。

【図６】 第二の実施の形態を示す回路図である。

【図７】 第三の実施の形態を示す回路図である。

【図８】 各実施の形態のメモリデバイスの製造工程を
示すフローチャート図である。

【図９】 従来のメモリデバイスの製造工程を示すフロ
ーチャート図である。

【符号の説明】

３ ワード線駆動回路（ワードドライバ） Ｖst ストレス電圧 ＷＬ，ＲＷＬ ワード線 ＶＣ 電圧検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 元紀 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 永井 真二 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 加藤 好治 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 2G003 AA08 AA10 AB01 AB18 AC01 AE01 AF06 AH04 AH05 2G032 AA07 AB01 AB02 AD08 AE08 AE14 AG09 AH04 AK14 5B024 AA15 BA13 CA07 CA17 EA02 5L106 CC17 DD36 EE02 FF01 GG00 9A001 BB03 KK54 LL05

Claims (11)

【特許請求の範囲】
1. 【請求項１】 バーイン試験のためのストレス電圧がす
   べてのワード線全長に供給されたことを検出する検出回
   路を、前記ワード線に接続したことを特徴とする半導体
   記憶装置。
2. 【請求項２】 前記検出回路は、前記ワード線全長にス
   トレス電圧が印加されたとき導通するワードスイッチを
   直列に接続して構成したことを特徴とする請求項１記載
   の半導体記憶装置。
3. 【請求項３】 前記ワードスイッチは、ＭＯＳトランジ
   スタで構成し、前記検出回路の入力端子には前記ストレ
   ス電圧より前記トランジスタのしきい値分低い第一の基
   準電圧を供給するストレス判定制御回路を接続したこと
   を特徴とする請求項２記載の半導体記憶装置。
4. 【請求項４】 前記検出回路の出力端子には、プリセッ
   ト電圧として前記ストレス電圧を供給するプリセット回
   路を接続したことを特徴とする請求項３記載の半導体記
   憶装置。
5. 【請求項５】前記検出回路の出力端子には、前記ストレ
   ス電圧と前記第一の基準電圧の中間電位である第二の基
   準電圧と、前記検出回路の出力端子電圧とを比較する比
   較器を接続したことを特徴とする請求項２記載の半導体
   記憶装置。
6. 【請求項６】 前記検出回路は、バーイン試験時に共通
   のグローバルワード線で制御されるワード線間を短絡す
   るワード線間スイッチを備えたことを特徴とする請求項
   ２乃至５のいずれかに記載の半導体記憶装置。
7. 【請求項７】 前記比較器から出力される検出信号を、
   バーイン試験時に活性化されるテストモード回路を介し
   て外部端子に出力することを特徴とする請求項４乃至８
   のいずれかに記載の半導体記憶装置。
8. 【請求項８】 前記比較器から出力される検出信号を、
   ＲＯＭから読み出して外部端子に出力可能としたことを
   特徴とする請求項４乃至７のいずれかに記載の半導体記
   憶装置。
9. 【請求項９】 前記検出回路は、ワード線にストレス電
   圧が印加されたとき、当該ワード線に接続された記憶セ
   ルに対し通常動作時の書き込みレベルより高いレベルで
   書き込み動作及び読み出し動作が可能か否かを検出する
   ことにより、ストレス電圧がワード線全長に供給された
   ことを検出することを特徴とする請求項１記載の半導体
   記憶装置。
10. 【請求項１０】 ワード線にストレス電圧が印加された
    とき、ダミーセル群内のダミービット線を介してダミー
    セルに対し書き込み動作及び読み出し動作を行うことを
    特徴とする請求項１１記載の半導体記憶装置。
11. 【請求項１１】 ワード線にストレス電圧を印加し、ビ
    ット線には通常の書き込みレベルより高電圧の書き込み
    レベルを供給して記憶セルに書き込み動作を行い、当該
    ワード線に再度ストレス電圧を印加して、前記書き込み
    動作に基づくセル情報を読み出し可能か否かを検出する
    ことにより、当該ワード線にストレス電圧が印加された
    か否かを検出することにより、当該ワード線の欠陥の有
    無を検出することを特徴とする半導体記憶装置のワード
    線欠陥検出方法。