JP3938376B2 - テスト端子無効化回路 - Google Patents

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Description

本発明はテスト終了後に不揮発性メモリを用いテスト端子からのテスト信号の入力を受け付けないようにするテスト端子無効化回路に関する。
近年、不揮発性メモリが搭載されたＩＣカードが注目されている。ＩＣカードの端子はＩＳＯ７８１６にて規格化されているが、テスト容易化のために数多くのテスト端子が存在する。通常の動作においてはリーダ／ライタ等と認証を行い暗号化してデータのやり取りを行うため、秘密データが漏洩することはない。
従来の技術として、テスト端子を使用する時にスイッチ回路をテストモード信号発生回路の出力でオンさせ、テスト対象回路にテスト端子からのテスト信号を出力する方法があり、図３に当該方法における回路構成を示す（例えば、下記特許文献１参照）。図３において、各回路は、テスト端子３０１、スイッチ回路３０２、テスト対象の不揮発性メモリ回路３０３、テストモード信号発生回路３０４から構成される。テスト端子３０１の出力Ｎ１はテストモード信号発生回路３０４の出力Ｎ３が活性化することで、スイッチ回路３０２がオン状態となり、スイッチ回路３０２の出力Ｎ２に伝達され、不揮発性メモリ回路３０３を制御している。また、テスト端子３０１の出力Ｎ１はテストモード信号発生回路３０４の出力３が非活性化するとスイッチ回路３０２がオフ状態となり、スイッチ回路３０２の出力Ｎ２に伝達されず、テスト端子３０１から不揮発性メモリ回路３０３の制御ができなくなる。
特開２００２−２６９５２３号公報
しかしながら、テスト以外の用途で不正にテストモード信号発生回路を操作してテストモードに入られると、テスト端子を用いて容易にＩＣカード内の情報が読み出される可能性がある。
また、上記特許文献１では、不正にテストモードに入ったことを検知して、ＩＣカード内の不揮発性メモリに記憶されている情報を消去する方法が開示されているが、不正にテストモードに入ったことを検知する回路を別途備える必要がある。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、テスト端子からの不正なテストモードへの侵入を簡単な回路構成でテスト端子を無効化することによって防止することにある。
この目的を達成するための本発明に係るテスト端子無効化回路は、１または複数のテスト端子から入力されるテスト信号を、そのまま有効な状態または所定の無効状態にしてテスト対象回路に対して出力するスイッチ回路と、前記スイッチ回路に対してその出力信号の有効または無効状態を制御するテスト信号制御回路と、テストモード時に前記テスト信号制御回路に対して、前記スイッチ回路の出力信号を有効状態とするテストモード信号を発生するテストモード信号発生回路と、前記テスト信号制御回路に対して、前記スイッチ回路の出力信号を強制的に無効状態とする無効化信号を出力可能で、電気的に書き換え可能な不揮発性メモリ素子を用いて形成された無効化信号発生回路とを備えてなり、前記テスト信号制御回路は、前記無効化信号発生回路から前記無効化信号の入力を受け付けると、前記テストモード信号発生回路から前記テストモード信号の入力を受け付けても、前記スイッチ回路の出力信号を無効状態とすることを特徴とする。
更に、本発明に係るテスト端子無効化回路は、前記無効化信号発生回路は、ＭＯＳＦＥＴ構造の第１不揮発性メモリと第２不揮発性メモリ素子、及び、第１インバータ回路と第２インバータ回路からなり、前記第１不揮発性メモリ素子と前記第２不揮発性メモリ素子のソースが接地電圧に、前記第１不揮発性メモリ素子と前記第２不揮発性メモリ素子のゲートが電源電圧に、前記第１不揮発性メモリ素子のドレインが前記第１インバータ回路の入力と前記第２インバータ回路の出力に、前記第２不揮発性メモリ素子のドレインが前記第１インバータ回路の出力と前記第２インバータ回路の入力に、夫々接続され、前記第２インバータ回路の出力が前記無効化信号発生回路の出力となっていることを特徴とする。
更に、本発明に係るテスト端子無効化回路は、前記無効化信号発生回路は、前記第１不揮発性メモリ素子と前記第２不揮発性メモリ素子の閾値電圧の差の大小に応じて、出力レベルが変化することを特徴とする。
本発明に係るテスト端子無効化回路によれば、無効化信号発生回路が一旦無効化信号を出力すると、当該テストモードに入るテスト信号が、スイッチ回路で無効状態として出力されるため、テスト端子から不正にテストモードに侵入することが、当該侵入を検知することなく未然に防止される。
この目的を達成するための本発明に係るテスト端子無効化方法は、テスト終了後において、本発明に係るテスト端子無効化回路の前記無効化信号発生回路の前記不揮発性メモリ素子に対する電気的な書き換え動作を行って前記無効化信号を出力させることを特徴とする。特に、前記無効化信号発生回路が、上述のように、ＭＯＳＦＥＴ構造の第１不揮発性メモリ素子と第２不揮発性メモリ素子、及び、第１インバータ回路と第２インバータ回路からなる場合は、テスト終了後において、前記無効化信号発生回路の前記第１または第２不揮発性メモリ素子の何れか一方に対して電気的な書き換え動作を行って前記無効化信号を出力させるのが好ましい。
本発明に係るテスト端子無効化方法によれば、本発明に係るテスト端子無効化回路を用いて、テスト終了後に無効化信号発生回路が無効化信号を出力するので、テスト端子から不正にテストモードに侵入し、テスト端子を用いてテスト対象回路に対するデータの操作が禁止される。
本発明に係る不揮発性半導体記憶装置は、上記特徴を備えたテスト端子無効化回路を備えていることを特徴とする。また、本発明に係るＩＣカードは、上記特徴を備えた不揮発性半導体記憶装置を備えていることを特徴とする。これにより、不揮発性半導体記憶装置またはＩＣカード内の情報が不正に読み出されるのを未然に防止できる。
本発明の実施の形態につき、図面に基づいて説明する。図１は、本発明に係るテスト端子無効化回路（以下、適宜「本発明回路」と称す。）の一実施形態を示す回路図である。図１に示すように、本発明回路１００は、スイッチ回路１０２、テストモード信号発生回路１０３、無効化信号発生回路１０４、及び、テスト信号制御回路１０５を備えて構成される。
ここで、スイッチ回路１０２は、テスト信号制御回路１０５の出力ノードＮ１のレベルに応じて、テスト端子１０１から入力されるテスト信号を、そのまま有効な状態か、或いは、所定の無効状態にして、テスト対象回路である不揮発性メモリ回路１０６に対して出力する。スイッチ回路１０２は、例えば、ＣＭＯＳ構成の転送ゲート等で構成される。
テストモード信号発生回路１０３は、テストモード時において、スイッチ回路１０２の出力ノードＮ５からの出力信号を有効状態、つまり、入力されたテスト端子１０１からのテスト信号をそのまま有効な状態として出力させるテストモード信号を、出力ノードＮ３からテスト信号制御回路１０５に対して出力する。
無効化信号発生回路１０４は、スイッチ回路１０２の出力ノードＮ５からの出力信号を強制的に無効状態とする無効化信号を、出力ノードＮ２からテスト信号制御回路１０５に対して出力可能に構成されている。具体的には、図２に示すように、ＭＯＳＦＥＴ構造の第１不揮発性メモリ２０１と第２不揮発性メモリ素子２０２、及び、第１インバータ回路２０３と第２インバータ回路２０４を備えて構成される。ここで、第１インバータ回路２０３の出力ノードが、無効化信号発生回路１０４の出力ノードＮ２になっている。第１不揮発性メモリ素子２０１と第２不揮発性メモリ素子２０２は、不揮発性メモリ回路１０６内で使用される不揮発性メモリ素子と同じ構造の素子を使用すればよい。図２に示す例では、各不揮発性メモリ素子２０１，２０２として、スタック型フローティングゲート構造のフラッシュメモリ素子を想定している。
図２に示す無効化信号発生回路１０４において、テスト開始時の初期状態では、第１不揮発性メモリ素子２０１と第２不揮発性メモリ素子２０２の閾値電圧は、電源電圧より低く、両者の電圧差が小さい状態となっている。例えば、第１インバータ回路２０３と第２インバータ回路２０４がＣＭＯＳ型のインバータとして、Ｐ型ＭＯＳＦＥＴのＷ／Ｌ（ゲート幅／ゲート長）が１．０／９．８(μｍ)、Ｎ型ＭＯＳＦＥＴのＷ／Ｌが１．８／０．８(μｍ)とした場合、第１不揮発性メモリ素子２０１と第２不揮発性メモリ素子２０２が両方ともオン状態で、各インバータ回路２０３、２０４のＰ型ＭＯＳＦＥＴのゲート長が長く、電流駆動能力が低いため、各インバータ回路２０３、２０４の出力は接地電圧またはその近傍となる。
テスト終了時に、第２不揮発性メモリ素子２０２に対して書き込み動作を行い、その閾値電圧を例えば電源電圧レベル以上に高くする。この結果、第１不揮発性メモリ素子２０１と第２不揮発性メモリ素子２０２に流れるドレイン電流に差が生じ、第１インバータ回路２０３の出力側が高レベル（例えば、電源電圧レベル）、第２インバータ回路２０４の出力側が低レベル（例えば、接地電圧レベル）となり、２つのインバータ回路２０３，２０４によって当該電圧レベルが保持される。従って、無効化信号発生回路１０４の出力は、テスト終了時に第２不揮発性メモリ素子２０２を書き込み、第１不揮発性メモリ素子２０１と第２不揮発性メモリ２０２の閾値電圧差を生じさせることで、テスト終了後に、その出力レベルが低レベルから高レベルに遷移し、無効化信号が出力される。
テスト開始時、無効化信号発生回路１０４の出力ノードＮ２の電圧レベルは低レベルであり、テストモード信号発生回路１０３が活性化され出力ノードＮ３からテストモード信号が出力されると、テスト信号制御回路１０５が活性化され出力ノードＮ１から活性化された出力信号がスイッチ回路１０２に入力され、スイッチ回路１０２がオンして、テスト端子１０１の出力ノードＮ４から入力されるテスト信号を、そのまま有効な状態とし、出力ノードＮ５に伝達して、不揮発性メモリ回路１０６を制御する。
テスト終了時に、上述の要領で、無効化信号発生回路１０４の出力ノードＮ２のレベルを高レベルに遷移させることにより、テスト信号制御回路１０５の出力ノードＮ１の出力信号は、テストモード信号発生回路１０３の出力ノードＮ３からテストモード信号の出力状態に拘らず、非活性化され、スイッチ回路１０２をオフする。この結果、テスト端子１０１の出力ノードＮ４から入力されるテスト信号を所定の無効状態とし、出力ノードＮ５に伝達せず、不揮発性メモリ回路１０６の制御を禁止する。
従って、テスト時において、テスト端子１０１から入力されるテスト信号によって不揮発性メモリ回路１０６の制御が可能であったが、テスト終了後は、テスト端子１０１からの不揮発性メモリ回路１０６の制御は不可能となる。
上記実施形態において、無効化信号発生回路１０４は図２に示す回路構成に限定されるものではない。また、図１の例示では、テスト端子１０１が１つの場合を例示したが、テスト端子１０１は複数であっても構わない。
図４に、本発明に係る不揮発性半導体記憶装置の一実施形態を示す。図４に示すように、本発明に係る不揮発性半導体記憶装置４００は、テスト端子４０１、本発明に係るテスト端子無効化回路４０２、コントロール回路４０３、及び、不揮発性メモリ４０４を備えて構成される。コントロール回路４０３は、テスト端子４０１からのテスト信号の入力を受け付けて、不揮発性メモリ４０４に対する所定のテストモード処理を実行する回路である。本発明に係るテスト端子無効化回路４０２を備えることで、テスト終了後に、テスト端子４０１からのテスト信号の入力を無効化できることから、不正なテストモードへの侵入を防止でき、テスト端子４０１からの不揮発性メモリ４０４の制御が禁止される。
図５に、本発明に係るＩＣカードの一実施形態を示す。図５に示すように、本発明に係るＩＣカード５００は、テスト端子５１０、マイコン５０９、非接触インタフェース回路５０７、接触インタフェース回路５０８を備えて構成される。また、マイコン５０９は、テスト端子５０１、本発明に係るテスト端子無効化回路５０２、ＣＰＵ５０３、不揮発性メモリ５０４、ＲＯＭ５０５、ＲＡＭ５０６を備えて構成され、図４に示す不揮発性半導体記憶装置４００と同様に、本発明に係るテスト端子無効化回路５０２を備えて構成される。ＩＣカード５００のテスト端子５１０に入力されたテスト信号が、マイコン５０９のテスト端子５０１を介して、テスト端子無効化回路５０２に入力され、テスト端子無効化回路５０２の内部状態に応じて、テスト信号が有効または無効状態となって不揮発性メモリ５０４に対して出力される。本発明に係るテスト端子無効化回路５０２を備えることで、テスト終了後に、テスト端子５１０からのテスト信号の入力を無効化できることから、不正なテストモードへの侵入を防止でき、テスト端子５１０からのＩＣカード内の不揮発性メモリ５０４の制御が禁止される。
以上説明したように本発明によれば、テスト終了後はテスト端子を無効化できるため、内部情報を漏洩することのない不揮発性半導体記憶装置を提供することができる。更に、当該不揮発性半導体記憶装置を備えてなるＩＣカードにおいて、セキュリティレベルの高いＩＣカードを提供することができる。
本発明に係るテスト端子無効化回路の一実施形態を示す回路図 本発明に係るテスト端子無効化回路の無効化信号発生回路の一実施形態を示す回路図 従来のテストモード時にテスト端子から入力されるテスト信号を有効にテスト対象回路へ伝達するための回路構成例を示す図 本発明に係る不揮発性半導体記憶装置の一実施形態を示すブロック構成図 本発明に係るＩＣカードの一実施形態を示すブロック構成図
符号の説明
１００：本発明に係るテスト端子無効化回路
１０１：テスト端子
１０２：スイッチ回路
１０３：テストモード信号発生回路
１０４：無効化信号発生回路
１０５：テスト信号制御回路
１０６：不揮発性メモリ回路
２０１：第１不揮発性メモリ素子
２０２：第２不揮発性メモリ素子
２０３：第１インバータ回路
２０４：第２インバータ回路
３０１：テスト端子
３０２：スイッチ回路
３０３：不揮発性メモリ回路
３０４：テストモード信号発生回路
４００：本発明に係る不揮発性半導体記憶装置
４０１：テスト端子
４０２：本発明に係るテスト端子無効化回路
４０３：コントロール回路
４０４：不揮発性メモリ
５００：本発明に係るＩＣカード
５０１：テスト端子
５０２：本発明に係るテスト端子無効化回路
５０３：ＣＰＵ
５０４：不揮発性メモリ
５０５：ＲＯＭ
５０６：ＲＡＭ
５０７：非接触用インタフェース回路
５０８：接触用インタフェース回路
５０９：マイコン
５１０：テスト端子

Claims (7)

  1. １または複数のテスト端子から入力されるテスト信号を、そのまま有効な状態または所定の無効状態にしてテスト対象回路に対して出力するスイッチ回路と、
    前記スイッチ回路に対してその出力信号の有効または無効状態を制御するテスト信号制御回路と、
    テストモード時に前記テスト信号制御回路に対して、前記スイッチ回路の出力信号を有効状態とするテストモード信号を発生するテストモード信号発生回路と、
    前記テスト信号制御回路に対して、前記スイッチ回路の出力信号を強制的に無効状態とする無効化信号を出力可能で、電気的に書き換え可能な不揮発性メモリ素子を用いて形成された無効化信号発生回路と、を備えてなり、
    前記テスト信号制御回路は、前記無効化信号発生回路から前記無効化信号の入力を受け付けると、前記テストモード信号発生回路から前記テストモード信号の入力を受け付けても、前記スイッチ回路の出力信号を無効状態とすることを特徴とするテスト端子無効化回路。
  2. 前記無効化信号発生回路は、ＭＯＳＦＥＴ構造の第１不揮発性メモリ素子と第２不揮発性メモリ素子、及び、第１インバータ回路と第２インバータ回路からなり、
    前記第１不揮発性メモリ素子と前記第２不揮発性メモリ素子のソースが接地電圧に、前記第１不揮発性メモリ素子と前記第２不揮発性メモリ素子のゲートが電源電圧に、前記第１不揮発性メモリ素子のドレインが前記第１インバータ回路の入力と前記第２インバータ回路の出力に、前記第２不揮発性メモリ素子のドレインが前記第１インバータ回路の出力と前記第２インバータ回路の入力に、夫々接続され、
    前記第１または第２インバータ回路の何れか一方の出力が前記無効化信号発生回路の出力となっていることを特徴とする請求項１に記載のテスト端子無効化回路。
  3. 前記無効化信号発生回路は、前記第１不揮発性メモリ素子と前記第２不揮発性メモリ素子の閾値電圧の差の大小に応じて、出力レベルが変化することを特徴とする請求項２に記載のテスト端子無効化回路。
  4. 請求項１〜３の何れか１項に記載のテスト端子無効化回路を用いたテスト信号無効化方法であって、
    テスト終了後において、前記無効化信号発生回路の前記不揮発性メモリ素子に対する電気的な書き換え動作を行って前記無効化信号を出力させることを特徴とするテスト信号無効化方法。
  5. 請求項２または３に記載のテスト端子無効化回路を用いたテスト信号無効化方法であって、
    テスト終了後において、前記無効化信号発生回路の前記第１または第２不揮発性メモリ素子の何れか一方に対して電気的な書き換え動作を行って前記無効化信号を出力させることを特徴とするテスト信号無効化方法。
  6. 請求項１〜３の何れか１項に記載のテスト端子無効化回路を備えていることを特徴とする不揮発性半導体記憶装置。
  7. 請求項６に記載の不揮発性半導体記憶装置を備えていることを特徴とするＩＣカード。
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