KR100936849B1

KR100936849B1 - 첫번째 유효한 ｎａｎｄ 명령에 따른 구성설정의 마무리

Info

Publication number: KR100936849B1
Application number: KR1020077027930A
Authority: KR
Inventors: 프랭키 에프. 루파바
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2005-04-29
Filing date: 2006-04-28
Publication date: 2010-01-14
Also published as: ATE434256T1; US20060291280A1; US8103805B2; US20120113727A1; WO2006119017A1; KR20080009306A; JP4655244B2; US8862788B2; CN101194319B; JP2008539535A; CN101194319A; TW200638196A; EP1875474B1; DE602006007334D1; EP1875474A1; TWI312463B

Abstract

메모리 디바이스를 위한 유효한 명령을 수신할 때까지 NAND 디바이스와 같은 낮은 동작 전압 메모리 디바이스의 시동 과정들에 대해 높은 전류 소모를 허용하는 시동 방법 및 회로가 제공된다. 유효한 명령을 수신함에 따라, 고 전류(high current) 소모시 시동 기능들이 중단되고, 신뢰할 수 없는 저 전압 파워 온 리셋 회로를 사용할 필요 없이 정상 동작을 시작한다.

메모리, 유효한 명령, 시동, POR, 전류

Description

첫번째 유효한 ＮＡＮＤ 명령에 따른 구성설정의 마무리{CONFIGURATION FINALIZATION ON FIRST VALID NAND COMMAND}

본 발명은 일반적으로 메모리들에 관한 것이며, 특히 본 발명은 메모리들에서의 회로들에 대한 시동 구성설정에 관한 것이다.

NAND 디바이스들은 점점 더 대중적이 되고 있으며, 임베디드(embedded) 분야로 들어가기 시작하고 있다. 그로인해, 그러한 회로들의 전압 동작의 범위를 통상적인 3 볼트 범위로부터 1.8 볼트 범위로 확장하고 있다. 그 동작 영역에 대해, 집적회로 또는 NAND 디바이스가 동작을 시작하기 전에 모든 회로들을 리셋하는 POR(Power On Reset) 회로는 훨씬 낮은 전압에서 점화(fire)해야만 한다. 공정 및 온도의 변화에 기인하여, 이러한 회로들의 트립 포인트(trip point)는 상당히 변화하며, 일부 경우들에서는 대략 1 볼트의 범위에 달한다. 이것은 메모리 회로들이 신뢰성 있게 동작하기 위해서는 매우 낮은 것이다. 많은 구성설정 레지스터들(configuration registers), 및 기타 컴포넌트들은 파워 업(power up) 시 설정될 필요가 있으며, 기타 컴포넌트들은 여분의 퓨즈들, 기타 기능성 퓨즈들, 또는 디바이스가 외부 세계와 통신하는 방식을 변경시키는 파워 업 시 검출될 필요가 있는 핀들을 단지 예로써 포함하며, 이에 한정되지 않는다.

메모리 디바이스들의 이러한 유형들의 전류 소모는 매우 적기 때문에, 퓨즈들을 판독하는 것은 더욱 위험하다. 일부 경우들에서, 전류 소모는 1 마이크로 암페어보다 낮다. 매우 낮은 전류를 이용하여 매우 낮은 전압에서 그러한 회로를 판독하거나 구성설정하는 것은 아무리 잘해도 불안정하며, 많은 잠재적인 문제들을 야기할 수 있다.

NAND 디바이스들과 관련된 문제들 중 하나는, 평균적으로 1 마이크로 암페어보다 적은 매우 낮은 전력 소모를 가지기 때문에, 동작하도록 요구되지 않을 경우, 모든 또는 거의 모든 회로가 차단되어야 한다는 것이다. 또한, 접합 누설과 관련된 문제가 존재한다. 특정 회로 요소들, 노드들, 및 디바이스들은 동작하기 전에 사전조정(preconditioning)이 요구되므로, 모든 회로를 차단시키는 것은 문제가 있다.

통상적인 회로에서 몇가지 영역의 난점(difficulty)에 직면한다. 내부 퓨즈들은 그중 하나이다. 많은 경우에 있어서, 퓨즈들은 파워 업할 때 판독된다. 메모리의 내부 퓨즈들이 사용되어 메모리 내의 전압들 또는 다른 조건들을 유발한다. NOR 셀(cell) 기법들을 이용하면, 파워 업 동안에, 회로 요소들, 노드들, 및 그와 유사한 것들이 래치(latch)들 등에 의해 함께 깨어난다. 파워 업, 또는 POR시, 래치의 한쪽이 풀 다운되고(pull down), 이것은 래치를 플립(flip)시킨다. 도 1을 참조하면, POR 회로들(102)을 구비한 래치(100)와 프로그램 및 소거 회로(104 및 106)가 도시된다. 래치(100)에 대한 하나의 입력은 프로그램 입력이며, 래치에 대한 하나의 입력은 소거 입력이다. 도 1의 래치 및 회로가 사용되는 메모리의 동작 중에, 도 1의 회로가 수용될 수 있다.

그러나, POR이 디바이스의 동작 범위 내로 이동하지 않기 위해, POR은 충분히 낮아야 한다. 1.5 볼트가 가장 낮은 Vcc 범위인 회로에서, 전압의 약 3/10 에서 4/10 정도의 고유의 공정 변화 및 온도 변화가 존재하기 때문에, 이것은 추가로 POR 전압들을 제한한다. 따라서, POR을 동작 전압 범위 바깥으로 유지하기 위해, POR은 1 볼트 근처에서 설정되어야 한다. 디바이스가 0.8 볼트에서 0.9볼트 단위의 높은 문턱 전압을 갖는 경우, POR 전압은 디바이스들이 켜져 있을 경우의 전압에 매우 가깝게 된다. 적은 양일지라도 공정 마진들(margins)이 움직이는 경우, 퓨즈들 또는 회로가 판독될 수 없기 때문에, POR을 사용하여 전압들을 설정하고 시동 조건들을 구성하고 사전조정을 행하는 것은 매우 어렵게 된다.

낮은 동작 전압들과 관련된 문제들을 해결하려는 다른 시도들은, 도 2에 도시된 바와 같이, POR을 완전히 제거하는 것을 포함한다. 그러나, NAND 디바이스들에서, NAND가 블럭들로 배열되어 있기 때문에, 단일 셀은 그 작업을 수행할 수 없다. 그러한 구성에서, 소거 셀들(요소 202)인 64셀들과 프로그램 셀들(요소 204)인 64셀들의 미니 어레이가 래치(200)의 입력들에 접속된다. 모든 프로그래밍이 소거 프로그래밍일 경우, 0으로 떨어지는 래치측은 영향받지 않아야 한다. 즉, 소거하는 64셀들은 래치의 한쪽을 0으로 끌어당길 것이고, 래치의 다른 쪽은 이론적으로 하이(high)가 되고, 전류 소모는 없어야 한다. 그러나, 셀들 중 임의의 셀에 소량의 누설이 있기라도 할 경우, 소정의 전류량이 한쪽으로 끌어 당겨져서, 약 1 마이크로 암페어의 한계 전류를 급격히 소모하기 시작한다.

이 문제들, 특히 도 2의 문제들을 수정하기 위한 또 다른 제안이, 저항들(306 및 308)을 거쳐서 접지에 접속되어 있는 패드들(302 및 304)이 존재하는 도 3에 도시되어 있다. 패드들에 아무것도 접촉하지 않는 경우, 모두 로우(low)가 될 것이다. 그러나, 패드들이 적층될 경우, 일부는 적층 후에 Vcc에 접속될 수 있다. 패드가 강제로 하이가 되는 경우, 전류가 저항을 통하여 야기되고, 다시 한번 가용한 한계 전류를 소모하기 시작하므로, 누설 전류 문제가 여전히 존재한다.

전술한 이유들로 인하여, 그리고 본 명세서를 읽고 이해함에 따라 본 기술 분야의 당업자에게는 명백하게 될 후술되어질 그외의 이유들로 인하여, 적은 전류를 소모하면서 동작하는 NAND 구성에 대한 요구가 본 기술분야에 존재한다.

디바이스 구성설정과 관련하여 전술한 문제들 및 그외의 문제들은 본 발명에 의해 대처되었고 이하의 명세서를 읽고 학습하여 이해될 수 있을 것이다.

일 실시예에서, 메모리 디바이스를 구성설정하는 방법은 파워 업할 때 구성설정 시퀀스(sequence)를 시작하고, 메모리 디바이스를 위한 첫번째 유효한 명령을 식별하고, 첫번째 유효한 명령이 식별될 때 메모리 디바이스의 구성설정을 종료하는 것을 포함한다.

또 다른 실시예에서, NAND 디바이스의 초기화 방법은 유효한 명령이 발행될 때까지 시동 동작들에 대해서 고 전류(high current)의 구성설정 회로를 이용하고, 유효한 명령이 발행된 경우, 고 전류 구성설정 회로를 차단(switching off)시키는 것을 포함한다.

또 다른 실시예에서, 시동 중에 초과 전류를 메모리 디바이스에 제공하는 방법은 파워 업할 때 구성설정 시퀀스를 동작 전류 소모 레벨보다 큰 제1 전류 소모 레벨로 시작하고, 메모리 디바이스를 위한 첫번째 유효한 명령을 식별하고, 첫번째 유효한 명령 식별시, 제1 전류 소모 레벨에서 메모리 디바이스의 구성설정을 종료하고, 동작 전류 레벨로 메모리 디바이스를 계속 동작시키는 것을 포함한다.

또 다른 실시예에서, NAND 디바이스를 동작시키는 방법은, NAND 디바이스에서 파워 업 신호를 수신하고, 제2 동작 전류 소모 레벨보다 큰 제1 시동 전류 레벨에서 디바이스 컴포넌트들의 동작을 구성하고, NAND 디바이스로의 인입 명령들을 감시하고, NAND 디바이스를 위한 첫번째 유효한 명령 수신시, 제2 동작 전류 소모 레벨에서 디바이스 컴포넌트들의 동작을 구성하는 것을 포함한다.

또 다른 실시예에서, 메모리 디바이스를 위한 파워 업 구성설정 회로는 메모리 디바이스를 위한 명령 신호들에 접속된 OR 게이트, 및 파워 업 신호 수신시, 제1 로직 레벨에서 확인 신호(validate signal)를 래치하기 위해, 메모리 디바이스를 위한 파워 업 신호에 접속된 제1 입력을 갖고, OR 게이트에서 첫번째 유효한 명령을 수신시, 제2 상보적 로직 레벨에서 확인 신호를 래치하기 위해, OR 게이트의 출력에 접속된 제2 입력을 갖는 래치를 포함한다.

또 다른 실시예에서, 메모리 디바이스는, 메모리 셀들의 어레이, 메모리 셀들을 판독, 기입 및 소거하는 제어 회로, 어드레스 입력 접속들에 제공된 어드레스 신호들을 래치하는 어드레스 회로, 및 메모리 디바이스의 적어도 하나의 노드를 시동하기 위해 접속된 파워 업 구성설정 회로를 포함한다. 파워 업 구성설정 회로는, 메모리 디바이스를 위한 명령 신호들에 접속된 OR 게이트, 및 파워 업 신호 수신시, 제1 로직 레벨에서 확인 신호를 래치하기 위해, 메모리 디바이스를 위한 파워 업 신호에 접속된 제1 입력을 갖고, OR 게이트에서 첫번째 유효한 명령 수신시 제2 상보적 로직 레벨에서 확인 신호를 래치하기 위해, OR 게이트의 출력에 접속되는 제2 입력을 갖는 래치를 포함한다.

또 다른 실시예에서, 프로세싱 시스템은 프로세서와 프로세서에 의해 제공된 데이터를 저장하고 프로세서로 데이터를 제공하기 위해 프로세서에 접속된 메모리 디바이스를 포함한다. 메모리 디바이스는 메모리 셀들의 어레이, 메모리 셀들을 판독, 기입 및 소거하기 위한 제어 회로, 어드레스 입력 접속들 상에 제공된 어드레스 신호들을 래치하는 어드레스 회로 및 메모리 디바이스의 적어도 하나의 노드를 시동하기 위해 접속된 파워 업 구성설정 회로를 포함하며, 파워 업 구성설정 회로는, 메모리 디바이스를 위한 명령 신호들에 접속된 OR 게이트, 및 파워 업 신호 수신시, 제1 로직 레벨에서 확인 신호를 래치하기 위해, 메모리 디바이스를 위한 파워 업 신호에 접속된 제1 입력을 갖고, OR 게이트에서 첫번째 유효한 명령 수신시, 제2 상보적 로직 레벨에서 확인 신호를 래치하기 위해, OR 게이트의 출력에 접속된 제2 입력을 갖는 래치를 포함한다.

그외의 실시예들이 설명되고 주장된다.

도 1은 통상적인 파워 온 리셋 구성설정의 블럭도이다.

도 2는 프로그램 및 소거 셀들의 블럭을 구비한 파워 온 리셋 구성설정의 블럭도이다.

도 3은 패드들을 구비한 파워 온 리셋 구성설정의 블럭도이다.

도 4는 본 발명의 일 실시예에 따른 파워 업 구성설정의 블럭도이다.

도 4A는 도 4의 실시예에 의해 생성된 확인 신호의 상태를 도시하는 도면이다.

도 5는 본 발명의 또 다른 실시예에 따른 메모리 디바이스 및 프로세서의 블럭도이다.

본 발명의 이하의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부 도면이 참조될 것이며, 이 도면들은 본 발명이 구현될 수 있는 구체적인 실시예들을 예로써 도시한다. 도면들에서, 유사한 숫자들은 몇몇 뷰(view)를 통해 실질적으로 유사한 컴포넌트들을 기술한다. 이러한 실시예들은 본 기술 분야의 당업자가 본 발명을 실행할 수 있도록 충분히 자세하게 기술된다. 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 및 전기적 변경이 본 발명의 범주를 벗어나지 않고 이루어질 수 있다.

따라서, 이하의 상세한 설명은 제한적인 의미로 고려되어선 안되며, 본 발명의 범주는 첨부된 청구범위들이 부여한 등가물들의 전체 범주와 더불어 첨부된 청구범위들에 의해서만 정의된다.

본 발명의 실시예들은 파워 업 할 때 고 전류의 구성설정 회로가 사용되도록 하고, 시스템을 위한 첫번째 유효한 명령을 감지한 경우, 그런 전류를 소모하는 회로들의 고 전류 동작들을 종료하게 한다. 전류 소모 사양들은 유효한 동작이 시작하기 전의 시동 모드에서 사용가능한 전류의 양을 명시하거나 또는 통상적으로 제한하지 않는다. 따라서, 본 발명의 방법 및 회로 실시예들에 의해 대기 전류 사양이 위태롭게 되지는 않는다. 본 발명의 실시예들의 장점은 파워 업 할 때 검출을 필요로 하는 회로들에 대해 더욱 신뢰성 있는 회로 구성설정을 포함한다는 점이다.

본 발명의 실시예들은, POR 신호를 사용하는 대신 회로에 대해 첫번째 유효한 명령을 사용하여 회로들의 구성설정을 종료시킨다. 이것은 두 가지를 달성한다. 첫 번째는, 전압이 유효하여, 회로 동작들을 매우 신뢰할 수 있게 만드는 경우에만 유효한 명령들이 발행된다. 두 번째는 파워 업 동안 매우 높은 전류가 그러한 회로들에 할당될 수 있다. 다음에, 첫번째 유효한 명령에 따라, 고 전류 소모가 중단된다. 전류 소모에 대한 사양이 그 동작 모드에 대해 명시되지 않았으므로, 시스템은 파워 업 할 때 초과 전류를 인지하지 않는다. 고 전류 동작들을 위해 인출된 전류들은 너무 과도하지 않다. 그러나, 그들은 정상 동작들을 위해 인출된 전류, 예를 들어, 1 마이크로 암페어보다는 큰 값으로 설정되지만, 시스템 동작에 영향을 줄 만큼 크지는 않다.

본 실시예들의 회로가 파워 업 할 때, 래치가 제1 로직 값(유효)으로 설정된다. 모든 회로에 대해서, 확인 신호의 이러한 제1 로직 값은 정상 동작에서 사용가능한 전류들을 초과하여 규정된 전류를 인출하는 시동 모드로 들어갈 수 있다는 표시이다. 회로의 명령 라인들은 임의의 유효한 명령에 대해 감시되고, 임의의 유효한 명령을 수신한 경우, 래치는 확인 신호의 로직 상태를 변화시키는 상보적인 로직 신호로 설정된다. 이것이 발생하는 경우, 초과 전류를 인출하는 시동 모드로 동작하는 회로는 정상 동작 전류하에서 동작하도록 지시받는다.

유효한 신호가 수신된 경우를 판정하는 많은 방법이 존재한다. 메모리 디바이스로의 통상적인 명령들은 확인된 복수의 주기 명령들이다. 제어기는, 예를 들어 명령이 나타나야 하는 형식에 대한 정보를 이용함으로써, 유효한 명령이 무엇인지를 판정한다. 본 발명의 실시예들의 목적들을 위해, 제어기 또는 그와 유사한 것이 유효한 명령이 수신되는 경우를 판정할 수 있고 파워 업 구성설정 회로을 위한 유효한 명령을 가리키는 신호를, 후술하는 바와 같이, 하이 로직 신호의 형태로 발행한다. 파워 업 구성설정 회로의 로직이 변화하면 다른 신호들이 사용될 수 있고, 그러한 변화가 본 발명의 범주 내에 있다는 것이 이해되어야 한다. 이때, 유효한 명령이 제공되었기 때문에, 유효한 Vcc 또한 존재하고, 저 전류 소모의 정상 동작이 발생한다.

일 실시예에서, 유효한 명령이 수신된 경우를 판정하기 위해, 명령 라인들 상의 신호들을 가리키는 제어기로부터의 모든 명령 라인들 또는 신호들은 OR 게이트에서 결합된다. OR 게이트가, 유효한 명령을 가리키는 하이가 되었을 때, 확인 래치는 자신의 제1 로직 값에 상보적인, 자신의 제2 로직 값으로 설정되고, 정상 동작 전류 조건을 초과하는 전류를 인출하는 시동 회로들은 정상 동작 전류 조건으로 전환되거나 또는 정상 동작에 대해 요구되지 않는 경우 완전히 차단된다. POR 신호를 사용하는 대신 이러한 것이 행해져서 프로그램 및 소거 셀들에서의 래칭을 허용하고, 파워 업 시에 전류 소모에 대한 사양에 의해 한계 전류 소모가 규정되지 않은 경우에 추가 전류의 소모를 허용한다.

도 4를 참조하면, 본 발명의 일 실시예(400)에 따른 파워 업 구성설정이 도시된다. 파워 업 구성설정(400)의 명령 라인들(402)(또는 명령 라인들 상의 명령들을 가리키는 신호들)은 OR 게이트(404)에서 결합된다. OR 게이트(404) 및 파워 업 초기화 신호(406)가 래치(408)에 제공된다. 파워 업 할 때, 즉, 파워 업 신호를 수신할 때, 래치(408)는 자신의 제1 로직 상태로 설정된다. 래치(408)로부터의 이러한 제1 로직 상태 확인 신호가, 사전처리되거나 또는 시동중에 시작되어야 할 필요가 있는 고 전류를 소모하는 시동 회로에 제공된다. OR 게이트(404)에 의해 지시되는 바와 같이, 유효한 명령이 수신된 경우, 래치(408)가 플립되어 확인 신호를 자신의 제2 상보적 로직 상태로 전환한다. 확인 신호가 제2 로직 상태가 될 경우, 고 전류를 소모하는 시동 회로가 정상 동작에 필요없다면 차단되거나 또는 정상 동작에서 사용된다면, 저 전류를 소모하도록 전환되고, 실제 데이터의 래칭이 시작된다. 다양한 실시예들에서 확인 신호가 메모리를 위한 제어 회로에 제공되어, 사전 처리를 필요로 하거나 또는 수용될 수 있는 다른 고 전류 동작들을 필요로 하는 회로들이 추가의 전류를 사용하도록 허용한다. 대안적으로, 확인 신호가 시동 회로에 직접 제공되어, 메모리 또는 그 유사한 것과 같은 회로의 다양한 컴포넌트들에 대한 시동 프로세스들을 제어한다. 도 4A는 도 4의 파워 업 구성설정 회로(400)에 의해 생성된 것과 같은 확인 신호의 상태를 도시한다. 이 실시예에서, 시동 신호가 수신된 경우, 확인 신호가 하이로 래치되고, 첫번째 유효한 명령이 수신될 때까지 하이로 유지된다. 첫번째 유효한 명령이 수신된 경우, 확인 신호가 하락하고, 정상 동작 전류하의 동작이 시작된다. 두 개의 상보적인 로직 상태들 간의 임의의 전환은 첫번째 유효한 명령을 수신했다는 수용가능한 표시이고, 서로 상이한 로직 상태 세트를 사용하는 것은 본 기술 분야의 당업자의 범주 내에 있으며, 따라서 본 발명의 범주 내에 있다.

통상적으로 시스템에 대한 공급 전압의 세기에 대한 평가 또는 충분한 동작 전압에 도달했다는 POR 회로로부터의 표시에 따라 프로세싱 시스템이 유효한 명령들이 전송될 수 있다고 판정한 경우에만 유효한 명령들이 전송된다. 첫번째 유효한 명령을 수신한 경우, 시스템은 충분한 공급 전압 Vcc를 공급하고, 실제 데이터 동작들이 시작할 수 있다. 그 시점까지, 시스템은 파워 업 모드에 있으며, 전류 사양은 전류 인출의 한계, 즉, 시스템 동작이 초과 전류 인출에 의해 영향받지 않는 한, 그리고 전원이 무리하게 사용되지 않는 한, 얼마나 많은 전류가 소모되는가를 명시하지 않는다. 회로 동작에 영향을 주지 않고 시동 동작들 중에 10에서 20 마이크로 암페어 단위의 전류 인출이 가능하다. 따라서 첫번째 유효한 명령이 발행될 때까지는, 많은 컴포넌트들을 시동해야 하고 소정의 사전처리를 설정해야하는 시동 회로는 보다 많은 전류를 즉각 사용할 수 있다.

따라서, 시스템상에서 전원이 확실히 유효한 경우, 유효한 명령이 최초로 수신된다. 제어기는 공급 전압이 충분하고, 안정적임을 판단하여 라이브(live) 명령들을 전송하기 시작한다. 그리고 나서, 오직 그 후에만, 실제 데이터를 이용하는 래칭 동작이 시작된다. 첫번째 유효한 명령을 수신한 경우, 시스템은 충분한 전압에 있으며, 전류 사양이 전류 소모의 한계를 명시하는 경우, 추가 전류 인출이 중단된다. 이런 방식으로, 시스템은 신뢰할 수 없는 1 볼트 POR 회로에 의존할 필요가 없다.

도 5는, 플래시 메모리 디바이스와 같이, 프로세서(510)에 연결된 본 발명의 일 실시예의 메모리 디바이스(500)의 블럭도이다. 메모리 디바이스(500) 및 프로세서(510)는 전자 시스템(520)의 일부를 형성할 수 있다. 메모리 디바이스(500)는 본 발명을 이해하는데 도움이 되는 메모리의 특징에 집중하기 위해 간략화되었다. 메모리 디바이스는 메모리 셀들의 어레이(530)를 포함한다. 메모리 어레이(530)는 행들(rows) 및 열들(columns)의 뱅크들로 배열된다.

어드레스 버퍼(address buffer) 회로(540)가 제공되어 어드레스 입력 접속들(A0-Ax 542)에 제공된 어드레스 신호들을 래치한다. 행 디코더(544) 및 열 디코더(546)에 의해 어드레스 신호들이 수신되고, 디코딩되어 메모리 어레이(530)를 액세스한다. 본 기술 분야에 통상의 지식을 가진 자라면, 본 발명의 이점으로, 어드레스 입력 접속의 수는 메모리 어레이의 밀도 및 아키텍쳐에 의존한다는 것을 이해할 수 있을 것이다. 즉, 메모리 셀 수가 증가하고 뱅크 및 블럭 수가 증가하면 어드레스들의 수가 증가한다.

메모리 디바이스는 감지/래치 회로(550)를 이용하여 메모리 어레이 열들의 전압 또는 전류 변화들을 감지함으로써 어레이(530)의 데이터를 판독한다. 일 실시예에서, 감지/래치 회로는 메모리 어레이로부터의 데이터의 행을 판독하고 래치하도록 접속된다. 데이터 입력 및 출력 버퍼 회로(560)는, 복수의 데이터(DQ) 접속들(562)을 통한 프로세서(510)와의 양방향 데이터 통신을 위해 포함되고, 메모리(500)에 대해 판독 및 기입 동작들을 행하기 위해 기입 회로(555) 및 판독/래치 회로(550)에 접속된다.

명령 제어 회로(570)은 프로세서(510)로부터 제어 접속들(572) 상에 제공된 신호들을 디코드한다. 이들 신호들은 데이터 판독, 데이터 기입, 및 소거 동작들을 포함하는 메모리 어레이(530)에서의 동작들을 제어하는데 사용된다. 아날로그 전압 및 전류 공급원(580)이 제어 회로(570), 행 디코더(544), 기입 회로(555) 및 판독/래치 회로(550)에 접속된다. 플래시 메모리 디바이스에서는, 플래시 메모리를 동작시키기 위해 요구되는 높은 내부 전압들로 인하여 아날로그 전압 및 전류 공급원(580)이 중요하다. 플래시 메모리 디바이스는 메모리의 특징들에 대한 기본적인 이해를 돕기 위해 간략화되었다. 플래시 메모리들의 내부 회로 및 기능들의 보다 상세한 이해는 본 기술 분야의 당업자에게 알려져 있다.

시동 회로(571)가 제어 회로(570), 어드레스 회로(540) 및 아날로그 전압 및 전류 공급원(580)에 접속되도록 도시된다. 시동 회로(571)는 메모리 디바이스의 다양한 실시예들 및 프로세서(510)를 포함하는 프로세싱 시스템에서 사용되어, 메모리 디바이스 또는 시스템 내부의 회로의 다양한 노드들을 시동한다. 시작될 필요가 있는 그러한 메모리 디바이스 또는 프로세싱 시스템에서의 임의의 회로 또는 노드는 본 발명의 실시예를 이용하여 시작될 수 있으며, 모든 접속들이 도시되진 않았으나, 그러한 접속들 및 본 발명의 시동 회로 실시예들의 사용은 본 발명의 범주 안에 있음이 이해되어야 한다. 일반적인 메모리 디바이스가 도시되었으나, 본 발명의 시동 회로 실시예들은, DRAM, SDRAM, 플래시 메모리 및 그와 유사한 것을 포함하나, 그것들에 한정되지 않는 다른 메모리 디바이스들뿐 아니라 많은 집적 회로들에 사용될 수 있다는 것도 이해할 것이다.

도 4에 도시된 회로(400)과 같은 파워 업 구성설정 회로가 시동 회로(571)에 접속되어, 자신의 확인 신호를 시동 회로(571)에 제공한다. 파워 업 구성설정 회로는 또한 제어 회로(570)을 통해 명령 라인들(572)로부터의 지시를 수신하도록 접속된다. 프로세서로부터 파워 업 신호가 수신되거나 또는 제어 회로가 파워 업 신호를 발생시키는 경우, 파워 업 구성설정 회로(400)에 제공되어, 라인(573)을 따라 자신의 확인 신호를 시동 회로(571)에 전송함으로써, 정상 동작 전류보다 높은 전류에서의 파워 업 동작들을 시작하도록 상술한 바와 같이 동작한다. 파워 업 구성설정 회로(400)는 제어 회로(570)를 통해 수신된 명령들을 감시하고, 첫번째 유효한 명령을 수신한 경우, 자신의 확인 신호를 라인(573)을 따라 전송한다. 대안적으로, 확인 신호는 제어 회로(570)을 통해 제공되어, 파워 업 구성설정 회로(400)로부터의 확인 신호의 상태에 따라, 시동 회로(571) 및 남아있는 시스템 컴포넌트들을 위한 명령들을 발행한다.

< 결론 >

유효한 명령이 수신될 때까지 파워 업 시의 초과 파워를 사용하여 메모리 디바이스를 구성설정하는 것을 포함하는 파워 업 구성설정을 위한 방법들 및 회로들이 기술되었다. 본 발명의 실시예들은 수신된 명령들을 감시하고, 유효한 명령이 수신될 때까지 파워 업 동안에 동작 전류 소모 보다 더 높은 전류 소모를 허용한다.

본 명세서에서 특정 실시예들이 도시되고, 기술되었으나, 동일한 목적을 달성하기 위한 임의의 구성이 도시된 특정 실시예에 대해 대체될 수 있음이 본 기술분야의 당업자에 의해 이해될 것이다. 본 출원은 본 발명의 임의의 개작 또는 변형을 포함하도록 의도된다. 따라서, 본 발명은 청구범위 및 그 등가물에 의해서만 제한되도록 명백하게 의도된다.

Claims

메모리 디바이스를 구성설정하는 방법으로서,

파워 업(power up) 할 때 구성설정 시퀀스(configuration sequence)를 시작하는 단계;

상기 메모리 디바이스를 위한 첫번째 유효한 명령을 식별하는 단계; 및

상기 첫번째 유효한 명령의 상기 식별에 따라 상기 메모리 디바이스의 구성설정을 종료하는 단계를 포함하고,

파워 업 할 때 구성설정 시퀀스를 시작하는 상기 단계는 동작 전류 소모 레벨보다 더 큰 제1 전류 소모 레벨로 시작하는 단계를 포함하며,

첫번째 유효한 명령을 식별하는 상기 단계는, OR 회로의 모든 명령 라인들을 결합하는 단계; 및

유효한 명령 신호가 수신되었는지를 판정하기 위해 상기 OR 회로를 감시하는 단계를 포함하는

구성설정 방법.
삭제
제1항에 있어서,

파워 업 할 때 구성설정을 시작하는 상기 단계는,

상기 첫번째 유효한 명령 전에는 동작 전류보다 많은 전류를 소모하는 단계를 더 포함하는 구성설정 방법.
제3항에 있어서,

구성설정을 종료하는 상기 단계는, 상기 첫번째 유효한 명령의 수신시 과도한 전류 소모를 차단하는 단계를 더 포함하는 구성설정 방법.
제1항에 있어서,

상기 메모리 디바이스는 NAND 디바이스인 구성설정 방법.
제1항에 있어서,

구성설정 시퀀스를 시작하는 상기 단계는, 유효한 명령이 발행되기까지 시동 동작들을 위해 고 전류(high current) 구성설정 회로를 사용하는 단계를 포함하는 구성설정 방법.
제6항에 있어서,

구성설정을 종료하는 상기 단계는, 유효한 명령이 발행된 경우, 상기 고 전류 구성설정 회로를 차단하는 단계를 더 포함하는 구성설정 방법.
제6항에 있어서,

유효한 명령 발행된 경우는, OR 게이트의 명령 신호들을 결합하는 것을 포함하는 구성설정 방법.
제6항에 있어서,

고 전류 소모가 수용될 수 있는 경우, 확인 신호(validate signal)를 제1 로직 레벨로 설정하는 단계; 및

고 전류 소모가 수용 불가능한 경우, 상기 확인 신호를 제2 상보적 로직 레벨로 설정하는 단계

를 더 포함하는 구성설정 방법.
제9항에 있어서,

상기 확인 신호를 제공하기 위해 래치(latch)를 사용하는 단계를 더 포함하는 구성설정 방법.
삭제
제1항에 있어서,

상기 메모리 디바이스의 구성설정을 종료하는 상기 단계는,

상기 첫번째 유효한 명령의 상기 식별에 따라 상기 제1 전류 소모 레벨에서 구성설정을 종료하는 단계를 포함하고,

상기 동작 전류 소모 레벨로 상기 메모리 디바이스를 계속 동작시키는 단계를 더 포함하는 구성설정 방법.
제1항에 있어서,

동작 전류 소모 레벨보다 더 큰 제1 전류 소모 레벨로 파워 업 할 때 구성설정 시퀀스를 시작하는 단계;

상기 첫번째 유효한 명령의 상기 식별에 따라 상기 제1 전류 소모 레벨에서 상기 메모리 디바이스의 구성설정을 종료하는 단계; 및

상기 동작 전류 소모 레벨로 상기 메모리 디바이스를 계속 동작시키는 단계를 더 포함하는 구성설정 방법.
제1항에 있어서,

첫번째 유효한 명령을 식별하는 상기 단계는,

OR 회로의 모든 명령 라인들을 결합하는 단계; 및

복수의 명령들 중 임의의 명령으로부터의 유효한 명령에 대해 상기 OR 회로를 감시하는 단계를 포함하는 구성설정 방법.
제14항에 있어서,

상기 제1 전류 소모가 수용 가능한 경우, 확인 신호를 발행하는 단계; 및

상기 제1 전류 소모가 수용 불가능한 경우, 상기 확인 신호를 종료하는 단계

를 더 포함하는 구성설정 방법.
제1항에 있어서,

구성설정 시퀀스를 시작하는 상기 단계는,

NAND 디바이스에서 파워 업 신호를 수신하는 단계; 및

제2 동작 전류 소모 레벨보다 더 큰 제1 시동 전류 소모 레벨에서 디바이스 컴포넌트들의 동작을 구성설정하는 단계

를 더 포함하는 구성설정 방법.
제16항에 있어서,

구성설정을 종료하는 상기 단계는,

상기 NAND 디바이스로 유입되는 명령들을 감시하는 단계; 및

상기 NAND 디바이스를 위한 첫번째 유효한 명령을 수신함에 따라 상기 제2 동작 전류 소모 레벨에서 상기 디바이스 컴포넌트들의 동작을 구성설정하는 단계

를 더 포함하는 구성설정 방법.
제16항에 있어서,

첫번째 유효한 명령을 식별하는 상기 단계는,

OR 회로의 모든 유입되는 명령을 결합하는 단계; 및

상기 유입되는 명령들 중 임의의 명령으로부터 유효한 명령에 대해 상기 OR 회로를 감시하는 단계

를 포함하는 구성설정 방법.
제16항에 있어서,

제1 전류 소모 레벨에서 상기 디바이스 컴포넌트들의 동작을 구성설정하는 상기 단계는, 상기 파워 업 신호를 수신함에 따라 래치를 제1 로직 레벨로 설정하는 단계를 포함하는 구성설정 방법.
제19항에 있어서,

상기 제2 동작 전류 소모 레벨에서 상기 디바이스 컴포넌트들의 동작을 구성설정하는 단계는, 상기 첫번째 유효한 명령의 수신에 따라 상기 래치를 제2 상보적 로직 레벨로 설정하는 단계를 포함하는 구성설정 방법.
제6항에 있어서,

구성설정 시퀀스를 시작하는 상기 단계는,

초기화 신호를 수신함에 따라 제1 로직 레벨의 확인 신호를 래치로 래칭하는 단계; 및

상기 제1 로직 레벨의 상기 확인 신호에 응답하여 제1 고 전류 소모 레벨에서 메모리 디바이스 컴포넌트들을 동작시키는 단계

를 더 포함하는 구성설정 방법.
제21항에 있어서,

종료하는 상기 단계는,

유효한 명령에 대해 상기 메모리 디바이스에 유입되는 모든 명령 라인들을 감시하는 단계;

유효한 명령을 수신함에 따라 제2 상보적 로직 레벨의 상기 확인 신호를 상기 래치로 래칭하는 단계; 및

상기 제2 로직 레벨의 상기 확인 신호에 응답하여 제2 동작 전류 소모 레벨에서 메모리 디바이스 컴포넌트들을 동작시키는 단계

를 더 포함하는 구성설정 방법.
제21항 또는 제22항에 있어서,

유입되는 모든 명령 라인들을 감시하는 상기 단계는, OR 게이트의 모든 유입되는 명령 라인들을 결합하는 단계를 포함하는 구성설정 방법.
메모리 디바이스를 위한 파워 업 구성설정 회로로서,

상기 메모리 디바이스를 위한 복수의 명령 신호들에 접속된 OR 게이트; 및

상기 메모리 디바이스를 위한 파워 업 신호에 접속된 제1 입력과 상기 OR 게이트의 출력에 접속된 제2 입력을 가지는 래치를 포함하고,

상기 래치는 상기 파워 업 신호가 상기 제1 입력에 수신되면 확인 신호를 제1 로직 레벨로 래치하며, 상기 OR 게이트에서의 첫번째 유효한 명령이 상기 제2 입력에 수신되면 상기 확인 신호를 제2 상보적 로직 레벨에서 래치하는,

파워 업 구성설정 회로.
제24항에 있어서,

상기 확인 신호가 상기 제1 로직 레벨에 있을 경우, 상기 메모리 디바이스에서 초과 전류를 인출하도록 상기 래치의 출력을 감시하는 제어 회로를 더 포함하는 파워 업 구성설정 회로.
제24항에 있어서,

상기 회로는 메모리 셀들의 어레이, 상기 메모리 셀들을 판독, 기입 및 소거하기 위한 제어 회로, 어드레스 입력 접속들 상에 제공된 어드레스 신호들을 래치하기 위한 어드레스 회로를 갖는 메모리 디바이스로 구현되고 상기 파워 업 구성설정 회로는 상기 메모리 디바이스의 적어도 하나의 노드를 시동하도록 접속되는 파워 업 구성설정 회로.
제24항에 있어서,

상기 회로는 프로세서와 상기 프로세서에 연결되는 메모리 디바이스를 갖는 프로세싱 시스템으로 구현되어, 상기 프로세서에 의해 제공되는 데이터를 저장하고, 상기 프로세서에 데이터를 제공하며, 상기 메모리는 메모리 셀들의 어레이, 상기 메모리 셀들을 판독, 기입, 및 소거하기 위한 제어 회로, 어드레스 입력 접속들 상에 제공된 어드레스 신호들을 래치하기 위한 어드레스 회로를 갖고, 상기 파워 업 구성설정 회로는 상기 메모리 디바이스의 적어도 하나의 노드를 시동하도록 접속되는 파워 업 구성설정 회로.
제24항 내지 제27항 중 어느 한 항에 있어서,

상기 메모리 디바이스는 NAND 디바이스인 파워 업 구성설정 회로.
제26항 또는 제27항에 있어서,

상기 확인 신호가 상기 제1 로직 레벨에 있을 경우, 상기 메모리 디바이스에서 초과 전류를 인출하도록 상기 래치의 출력을 감시하는 제어 회로를 더 포함하는 파워 업 구성설정 회로.